Elektronik und Mechanik: Multisim™ und EAGLE [4. Aufl.] 9783658307578, 9783658307585

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Herbert Bernstein

Elektronik und Mechanik Multisim™ und EAGLE 4. Auflage

Elektronik und Mechanik

Herbert Bernstein

Elektronik und Mechanik Multisim™ und EAGLE 4. Auflage

Herbert Bernstein München, Deutschland

ISBN 978-3-658-30757-8 ISBN 978-3-658-30758-5  (eBook) https://doi.org/10.1007/978-3-658-30758-5 Die Deutsche Nationalbibliothek verzeichnet diese Publikation in der Deutschen Nationalbibliografie; detaillierte bibliografische Daten sind im Internet über http://dnb.d-nb.de abrufbar. Die 1. A. 1999, 2. A. 2001, 3. A. 2008 erschienen bei Franzis Verlag unter dem Titel „Das EAGLE-PCBDesigner-Handbuch“. © Springer Fachmedien Wiesbaden GmbH, ein Teil von Springer Nature 1999, 2001, 2008, 2020 Das Werk einschließlich aller seiner Teile ist urheberrechtlich geschützt. Jede Verwertung, die nicht ausdrücklich vom Urheberrechtsgesetz zugelassen ist, bedarf der vorherigen Zustimmung des Verlags. Das gilt insbesondere für Vervielfältigungen, Bearbeitungen, Übersetzungen, Mikroverfilmungen und die Einspeicherung und Verarbeitung in elektronischen Systemen. Die Wiedergabe von allgemein beschreibenden Bezeichnungen, Marken, Unternehmensnamen etc. in diesem Werk bedeutet nicht, dass diese frei durch jedermann benutzt werden dürfen. Die Berechtigung zur Benutzung unterliegt, auch ohne gesonderten Hinweis hierzu, den Regeln des Markenrechts. Die Rechte des jeweiligen Zeicheninhabers sind zu beachten. Der Verlag, die Autoren und die Herausgeber gehen davon aus, dass die Angaben und Informationen in diesem Werk zum Zeitpunkt der Veröffentlichung vollständig und korrekt sind. Weder der Verlag, noch die Autoren oder die Herausgeber übernehmen, ausdrücklich oder implizit, Gewähr für den Inhalt des Werkes, etwaige Fehler oder Äußerungen. Der Verlag bleibt im Hinblick auf geografische Zuordnungen und Gebietsbezeichnungen in veröffentlichten Karten und Institutionsadressen neutral. Planung/Lektorat: Reinhard Dapper Springer Vieweg ist ein Imprint der eingetragenen Gesellschaft Springer Fachmedien Wiesbaden GmbH und ist ein Teil von Springer Nature. Die Anschrift der Gesellschaft ist: Abraham-Lincoln-Str. 46, 65189 Wiesbaden, Germany

Vorwort

Die Arbeitsmittel des Technikers, Meisters und Ingenieurs wurden zwar in den letzten 100 Jahren verbessert, die Arbeitstechniken veränderten sich erst vor zehn Jahren erheblich. Reißbrett, Rapidograph, Lineal, Schablone, Zirkel, Messer und Klebstreifen wurden durch leistungsfähige PCs mit hochauflösendem Bildschirm und Drucker bzw. Plotter abgelöst. Bei den Zeichengeräten dominiert nach wie vor der Bleistift wegen seiner einfachen Handhabung zur Erstellung von Skizzen, aber dann greift man doch zur Maus und gibt seine Zeichnungen interaktiv ein. Die Begriffe wie CAD und die anderen CAX-Technologien kennt man seit 1960 durch die Veröffentlichung von D.T. Ross vom MIT (Projekt 8436). Seit dieser Zeit wurden diese Begriffe mehrmals neu definiert, aber unter „Computer Aided Design“ versteht man heute die Computerunterstützung beim Entwerfen von elektrischen/ elektronischen Schaltungen, bei der Gestaltung von Platinenlayouts, beim Berechnen der Luftlinien und optimalen Verlegung der Leiterbahnverbindungen, Erstellen von Stücklisten und bei der Beschreibung der Werkstückgeometrien für den gesamten Bereich der Zeichnungserstellung. Dieses Fachbuch auf zwei bekannte CAD-Programme: • Arbeiten mit MultiSIM (Simulation von elektronischen Schaltungen) von National Instruments • Arbeiten mit EAGLE (Erstellung von Layout für Platinen) von Cadsoft Den Schluss dieses Buchs geometrischen Kontruktionen, das Zeichnen von Ansichten und die perspektivische Darstellung von Körpern und die isometrische und dimetrische Darstellung. Dieses Buch ermöglicht durch Inhalt, Aufbau und Darstellung einen vielseitigen Einsatz für ein modernes, rationelles und effektives Lernen, Üben und Testen. Durch die CAD-Programme erhalten die Studierenden der Berufsaufbau- und Fachoberschulen, berufliche Fachakademien, Fachhochschulen, der Technischen Universitäten, sowie auch die Teilnehmer von Lehrgängen zum technischen Zeichner (Elektrotechnik/Elektronik)

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Vorwort

oder Meister- und Umschulungskursen eine ideale Lernbasis, da zahlreiche praxisnahe Beispiele und fertige Platinenlayouts aus den verschiedenen Bereichen der Technik beschrieben sind, die sich komplett nachvollziehen lassen. Der Autor unterrichtete an einer Technikerschule in München, führte bei der Industrie- und Handelskammer in München berufsbegleitende Lehrgänge für den Industriemeister/Elektrotechnik durch und war früher an der Elektroinnung für die Elektronikkurse nebenberuflich tätig. Seit 1996 wurden EAGLE-Seminare bei über 200 Firmen erfolgreich durchgeführt. Meiner Frau Brigitte danke ich für die Erstellung der Zeichnungen und der Ausarbeitung des Manuskripts. Bei Fragen können Sie mich kontaktieren unter „[email protected]“. München

Herbert Bernstein

Inhaltsverzeichnis

1 Grundlagen für die Entwicklung elektronischer Systeme . . . . . . . . . . . . . . . 1 1.1 Strategien zur optimalen Entwicklung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1.1.1 Qualitätssicherung und Kontrolle. . . . . . . . . . . . . . . . . . . . . . . . . . 4 1.1.2 Planung und Sicherung der Qualität. . . . . . . . . . . . . . . . . . . . . . . . 8 1.1.3 Qualitätssicherung durch Stichproben. . . . . . . . . . . . . . . . . . . . . . 12 1.1.4 Zuverlässigkeit elektronischer Systeme. . . . . . . . . . . . . . . . . . . . . 16 1.1.5 Qualitätssicherung in elektronischen Systemen. . . . . . . . . . . . . . . 18 1.1.6 Lebensdauerkurven . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 1.1.7 Nutzen und Grenzen statistischer Methoden. . . . . . . . . . . . . . . . . 25 1.2 Elektromagnetische Verträglichkeit (EMV). . . . . . . . . . . . . . . . . . . . . . . . . 28 1.2.1 EMV-Rahmenrichtlinie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 1.2.2 Konsequenzen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29 1.2.3 EMV-Gesetz. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 1.2.4 EMV-Beeinflussungsmodell. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 1.2.5 Weg zur CE-Kennzeichnung nach dem EMVG. . . . . . . . . . . . . . . 35 1.2.6 EMV-Maßnahmen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 1.2.7 Prinzipien und Möglichkeiten zu EMV. . . . . . . . . . . . . . . . . . . . . 39 1.2.8 Messungen zur EMV. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41 1.2.9 Praktische EMV-Messungen und deren Auswertung. . . . . . . . . . . 46 2 Erstellung von einseitigen Leiterplatten. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 2.1 Realisierung eines Schmitt-Triggers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 2.1.1 Simulation eines Schmitt-Triggers. . . . . . . . . . . . . . . . . . . . . . . . . 59 2.1.2 Realisierung der Hardware eines Schmitt-Triggers. . . . . . . . . . . . 62 2.1.3 Realisierung eines Vorverstärkers. . . . . . . . . . . . . . . . . . . . . . . . . . 65 2.2 Löttechnik und Werkstoffe. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 2.2.1 Lötverfahren. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 2.2.2 Lötstoffe zum Weichlöten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 2.2.3 Lötstoffe zum Hartlöten. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

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Inhaltsverzeichnis

2.2.4 2.2.5

Grundlagen zu Lötverfahren. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 Löttechnische Behandlung von Kupfer und Kupferlegierungen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 2.2.6 Löttechnische Behandlung von niedriglegierten Kupferwerkstoffen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 2.2.7 Löttechnische Behandlung von Kupfer-Zink-Legierungen. . . . . . 87 2.2.8 Löttechnische Behandlung von Kupfer-Zinn-Legierungen. . . . . . 88 2.2.9 Löttechnische Behandlung von Kupfer-Nickel-Zink-Legierungen . . . . . . . . . . . . . . . . . . . . . . . . . 89 2.2.10 Löttechnische Behandlung von Kupfer-Nickel-Legierungen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 2.2.11 Löttechnische Behandlung von Kupfer-Aluminium-Legierungen. . . . . . . . . . . . . . . . . . . . . . . . . . 90 2.2.12 Löttechnische Behandlung von Kupfer-Zinn-Zink-Legierungen. . . . . . . . . . . . . . . . . . . . . . . . . . . 91 2.2.13 Weichlöten und Lötstellen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 2.2.14 Lötanlagen für gedruckte Schaltungen. . . . . . . . . . . . . . . . . . . . . . 94 2.2.15 Ätzen und Umweltverträglichkeit . . . . . . . . . . . . . . . . . . . . . . . . . 99 2.3 Herstellung von einfachen gedruckten Schaltungen. . . . . . . . . . . . . . . . . . 109 2.3.1 Photo- und Siebdruck. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109 2.4 Verarbeitungen von SMD-Bauelementen . . . . . . . . . . . . . . . . . . . . . . . . . . 113 2.4.1 SMD-Technik in der Praxis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114 2.4.2 Gedruckte Schaltungen in einseitiger Technik. . . . . . . . . . . . . . . . 115 2.4.3 Elektrische und mechanische Eigenschaften von Leiterplatten. . . . . . . . . . . . . . . . . . . . . . . . . . . 121 2.4.4 Herstellung von Multilayer-Platinen . . . . . . . . . . . . . . . . . . . . . . . 123 2.4.5 Leiterplatine für einen Wiengenerator. . . . . . . . . . . . . . . . . . . . . . 129 2.4.6 Herstellung einer einfachen Platine. . . . . . . . . . . . . . . . . . . . . . . . 136 2.4.7 Stromloses Zinnverfahren. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143 2.4.8 Fehlermöglichkeiten beim Löten gedruckter Schaltungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146 3 Arbeiten mit dem Leiterplattensystem EAGLE. . . . . . . . . . . . . . . . . . . . . . . . 159 3.1 Control Panel. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162 3.1.1 Befehlsmenü im Schaltplan-Editor . . . . . . . . . . . . . . . . . . . . . . . . 168 3.1.2 Menüleiste . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 3.1.3 Zeichnen der Schaltung eines RC-Phasenschiebergenerators . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185 3.1.4 Arbeiten mit dem Schaltplan-Editor. . . . . . . . . . . . . . . . . . . . . . . . 188 3.1.5 Elektrische Verbindungen der Bauteile . . . . . . . . . . . . . . . . . . . . . 196 3.1.6 Schaltung überprüfen und korrigieren. . . . . . . . . . . . . . . . . . . . . . 197 3.2 Erstellen einer Platine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

Inhaltsverzeichnis

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3.2.1 3.2.2 3.2.3 3.2.4 3.2.5 3.2.6 3.2.7 3.2.8

Anordnung der Bauteile. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202 Arbeiten mit dem Autorouter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204 Beispiel mit dem Autorouter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209 Festlegung der Design-Regeln. . . . . . . . . . . . . . . . . . . . . . . . . . . . 213 Manuelles Verlegen von Leiterbahnen. . . . . . . . . . . . . . . . . . . . . . 226 Arbeiten mit dem DISPLAY-Befehl. . . . . . . . . . . . . . . . . . . . . . . . 232 Layout überprüfen und Fehler korrigieren. . . . . . . . . . . . . . . . . . . 234 Austausch von Bauteilen im Schaltplan und Platinen-Layout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238 3.2.9 Definition von Sperrflächen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240 3.2.10 Kontrolle der Platine. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241 3.3 Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243 3.3.1 Betriebsfunktionen ICL7I06 und ICL7107 . . . . . . . . . . . . . . . . . . 243 3.3.2 Arbeiten mit Flüssigkristall-Anzeigen. . . . . . . . . . . . . . . . . . . . . . 246 3.3.3 Aufbau und Funktionen von Flüssigkristall-Anzeigen . . . . . . . . . 248 3.3.4 Forward&Back-Annotation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 3.3.5 Platinenlayout für den ICL7106 mit LCD-Anzeige. . . . . . . . . . . . 252 3.3.6 Platinenlayout für den analogen Teil. . . . . . . . . . . . . . . . . . . . . . . 255 3.3.7 Platinenlayout für den digitalen Teil . . . . . . . . . . . . . . . . . . . . . . . 256 3.3.8 Funktionen des Autorouters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263 3.3.9 Drucken der Platine in Originalgröße . . . . . . . . . . . . . . . . . . . . . . 265 3.3.10 Netzklassen des Autorouters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268 3.3.11 Multilayer-Leiterplatten. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271 3.3.12 EAGLE-User Language (ULP) . . . . . . . . . . . . . . . . . . . . . . . . . . . 282 3.3.13 Befestigungsbohrungen und Sperrflächen. . . . . . . . . . . . . . . . . . . 290 3.3.14 Ausführung einer mechanischen Bohrung. . . . . . . . . . . . . . . . . . . 296 3.3.15 Fertigstellung der Platine. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298 3.3.16 Platinenherstellung durch Fräsmaschine . . . . . . . . . . . . . . . . . . . . 301 4 Erstellung von Symbolen für neue Bauelemente. . . . . . . . . . . . . . . . . . . . . . . 309 4.1 Erstellung eines Widerstands. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309 4.1.1 Anlegen eines Packages (Gehäuse) . . . . . . . . . . . . . . . . . . . . . . . . 316 4.1.2 Anlegen eines Symbols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321 4.1.3 Anlegen eines Widerstands-Device . . . . . . . . . . . . . . . . . . . . . . . . 325 4.2 Zeitgeberbaustein 555. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329 4.3 Schnittstellenbaustein MAX481 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342 4.4 Vier UND-Gatter mit je zwei Eingängen in TTL-Technik . . . . . . . . . . . . . 351 5 Von der elektronischen Schaltung zur fertigen Platine. . . . . . . . . . . . . . . . . . 363 5.1 3-Kanal-Akkuwächter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363 5.2 Einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V und einen Ausgangsstrom von 1,5 A. . . . . . . . . . . . . . . . . . 377

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5.3 6-Kanal-Lauflicht. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388 5.4 Kojak-Sirene . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404 5.5 Klatschschalter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418 6 Verarbeitungen von SMD-Bauelementen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431 6.1 SMD-Techniken in der Praxis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431 6.1.1 Wellenlötverfahren. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434 6.1.2 Dampfphasenlöten. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439 6.1.3 Löten mit dem Reflow-Verfahren. . . . . . . . . . . . . . . . . . . . . . . . . . 441 6.1.4 Bauelemente für die SMD-Technik. . . . . . . . . . . . . . . . . . . . . . . . 445 6.1.5 Reflowlöten für die SMD-Technik. . . . . . . . . . . . . . . . . . . . . . . . . 448 6.1.6 Klebetechnik bei SMD-Bauteilen . . . . . . . . . . . . . . . . . . . . . . . . . 450 6.1.7 Lotpasten und deren Verarbeitung. . . . . . . . . . . . . . . . . . . . . . . . . 457 6.2 Gehäuseformen von SMD-Bauteilen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461 6.2.1 Beurteilen von Lötverbindungen. . . . . . . . . . . . . . . . . . . . . . . . . . 465 6.2.2 Kriterien für eine einwandfreie Lötverbindung. . . . . . . . . . . . . . . 470 6.2.3 Richtlinien zur SMD-Bestückung . . . . . . . . . . . . . . . . . . . . . . . . . 474 6.2.4 Entwurf von SMD-Leiterplatten . . . . . . . . . . . . . . . . . . . . . . . . . . 480 6.2.5 SMD-Bestückung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485 6.2.6 Testverfahren für SMD-Platinen . . . . . . . . . . . . . . . . . . . . . . . . . . 487 6.2.7 Einflussgrößen auf die SMD-Technik . . . . . . . . . . . . . . . . . . . . . . 489 6.2.8 Verarbeiten von SMD-Bauelementen. . . . . . . . . . . . . . . . . . . . . . . 492 6.2.9 Lötverfahren bei SMD-Bauteilen und ihre Risiken. . . . . . . . . . . . 497 6.3 Entwicklungen digitaler Platinen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500 6.3.1 Entwickeln testbarer Platinen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503 6.3.2 In-Circuit-Tester für elektronische Baugruppen. . . . . . . . . . . . . . . 509 6.3.3 Signalintegrität. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515 6.3.4 Leitungsgebundene Übertragung. . . . . . . . . . . . . . . . . . . . . . . . . . 520 6.3.5 Komplexe und reale Widerstände. . . . . . . . . . . . . . . . . . . . . . . . . . 532 6.3.6 Messung der Dämpfung und Dämpfungskonstante. . . . . . . . . . . . 536 6.3.7 Drahtgebundene Wellenausbreitung. . . . . . . . . . . . . . . . . . . . . . . . 545 6.3.8 Störungen in der Übertragungsleitung. . . . . . . . . . . . . . . . . . . . . . 550 6.3.9 Anwendungen von Streifenleitungen (Stripline). . . . . . . . . . . . . . 560 6.3.10 Drahtgebundene Wellenausbreitung. . . . . . . . . . . . . . . . . . . . . . . . 563 6.3.11 Störungen in der Übertragungsleitung. . . . . . . . . . . . . . . . . . . . . . 566 6.4 Anwendungen von Streifenleitungen (Strip-line) . . . . . . . . . . . . . . . . . . . . 571 7 Mechanik und mechanische Baugruppen in der Elektronik . . . . . . . . . . . . . 575 7.1 Technische Zeichnungen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576 7.1.1 Bleistiftminen mit unterschiedlichen Härtegraden. . . . . . . . . . . . . 577 7.1.2 Geometrische Konstruktionen . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579 7.1.3 Darstellung von Körpern . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579 7.1.4 Bemaßungsregel. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588

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XI

7.1.5 Darstellung von Gewinden in technischen Zeichnungen. . . . . . . . 591 7.1.6 Innen- und Außengewinde. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591 7.2 Mechanische Messgeräte. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597 7.2.1 Messschieber . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597 7.2.2 Mikrometerschraube. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599 7.3 Verarbeitungen von Werkstoffen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600 7.4 Klebetechniken . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 624 7.4.1 Oberflächenbehandlung. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 624 7.4.2 Ein- und zweikomponentiger Kleber. . . . . . . . . . . . . . . . . . . . . . . 625 7.4.3 Spezielle Anwendungstechniken. . . . . . . . . . . . . . . . . . . . . . . . . . 627 7.4.4 Arbeits- und Gesundheitsschutz. . . . . . . . . . . . . . . . . . . . . . . . . . . 629 7.5 Löttechniken in der Praxis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631 7.5.1 Löten von Aluminium und Aluminiumlegierungen. . . . . . . . . . . . 633 7.5.2 Weichlöten von Kupfer, Aluminium und Aluminiumlegierungen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 636 7.5.3 Gasschweißen. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 638 7.5.4 MIG-Löten von verzinkten Stahlblechen im Dünnblechbereich von 0,6 mm bis 2,5 mm . . . . . . . . . . . . . . . 643 Stichwortverzeichnis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

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Grundlagen für die Entwicklung elektronischer Systeme

Die professionellen Entwickler mit ihren zahlreichen PC-Hilfsmitteln zur analogen, digitalen und kombinierten Schaltungstechnik, der Simulation von kompletten Schaltungen und der automatischen Leiterbahnentflechtung behandeln normalerweise alle Anschlüsse auf einer Leiterbahn als Knoten. Dabei wird bewusst vorausgesetzt, dass sich alle aktiven und passiven Bauelemente auf ein und demselben Spannungspotenzial befinden. Dies ist bei Logikschaltungen in der digitalen Elektronik eine durchaus zulässige Annahme, da Spannungsschwankungen von einem Volt oder mehr hier keine dominierenden Fehler verursachen. Die Entwickler sind häufig im guten Glauben, dass beim Design von digitalen Systemen im oberen Geschwindigkeitsbereich nur das Zusammenspiel der einzelnen Bauteile in den verschiedenen Systemeinheiten optimiert werden müsse, um die Funktionalität einer Baugruppe mit ihren aktiven und passiven Bauelementen zu gewährleisten.

1.1 Strategien zur optimalen Entwicklung Bei der Entwicklung analoger, digitaler und kombinierter Platinen im unteren Geschwindigkeitsbereich, etwa bis zu 10 MHz, lässt sich die Strategie von Tab. 1.1 ­einsetzen. Bei der Entwicklung digitaler Systeme oberhalb von 10 MHz ist es wichtig zu verstehen, wie die verwendeten Werkstoffe als physikalische Komponenten des Systems wesentliche Leistungskriterien diktieren. Aus diesem Grund sollte man die verschiedenen Aspekte der verwendeten Werkstoffe kritisch betrachten, damit man in der Praxis eine optimale Lösung für die Charakterisierung der Werkstoffe kennt. Gleichzeitig sind Quellen (Ursachen mit ihren Wirkungen) zu beachten, über die man diverse Informationen oder Daten für die Charakterisierung erhält. Außerdem werden die © Springer Fachmedien Wiesbaden GmbH, ein Teil von Springer Nature 2020 H. Bernstein, Elektronik und Mechanik, https://doi.org/10.1007/978-3-658-30758-5_1

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2 Tab. 1.1  Diagramm zur Entwicklung einer Platine im unteren Geschwindigkeitsbereich

1  Grundlagen für die Entwicklung elektronischer Systeme Entwurf „über den Daumen“ Muster aufbauen Hoffentlich funktioniert die entworfene Schaltung! Testen Fehlerbeseitigung Herstellung/Produktion Auslieferung

­ inflüsse von Leiterplatten, die Verbindungen von und zur Leiterplatte, die Übergänge E in den Steckern, ihre Zusammensetzung, Möglichkeiten für die Variationen, elektrische und mechanische Eigenschaften betrachtet. Anhand einer Reihe von Werkstoffen, die in analogen, digitalen und kombinierten Systemen mit Frequenzen über 100 MHz zum Einsatz kommen, lässt sich praxisnah erläutern, wie diese einzelnen Bauelemente und die mechanischen bzw. elektrischen Komponenten in der Verarbeitung bzw. Herstellung die erreichbare Frequenz eines Geräts erheblich reduzieren können. Mit folgenden Problemen sieht sich ein Entwickler von digitalen Schaltungen vor allem konfrontiert, wenn er einen Neubeginn vor sich hat: effektive Bandbreite, Rauschen und Signalverzögerungen. Beim Entwurf eines analogen, digitalen oder kombinierten Systems für den Betrieb mit 50 MHz, 200 MHz oder einer noch höheren Frequenz definiert man damit meistens die höchste Taktgeschwindigkeit in einem Gerät. Die tatsächlich benötigte Bandbreite eines Systems, das bei 50 MHz oder 100 MHz arbeiten soll, bezieht sich auf die Steilheit der Anstiegsflanken der digitalen Signale, die innerhalb des Systems verarbeitet werden. Die im System eingesetzten Werkstoffe haben immer sehr wohl Einfluss auf die Bandbreite, entweder, weil sie Eigenschaften aufweisen, die zu Verlusten führen, oder wegen ihrer Instabilität, die die Impedanzcharakteristik der einzelnen Übergänge variieren lässt. Das Rauschen hängt davon ab, wie viel unerwünschter Strom oder unerwünschte Spannung im System erzeugt wird, und das bewirkt unerwünschte Signale, fehlerhaftes Triggern oder Signalabschwächung. Verzögerungen bereiten Schwierigkeiten, wenn das Zeitverhalten zwischen zwei oder mehreren Komponenten kritisch oder sensitiv ist. Jede Art von Werkstoffveränderung trägt sowohl zum Rauschen als auch zur Verzögerung der Signale entsprechend bei. Die Beziehung zwischen den Störgrößen und den Veränderungen ist nicht linear und kann als additive Funktion der Übergangsgeometrie, der Signallokation und der Betriebsbedingungen eines Systems betrachtet werden. Für die Entwicklung und Herstellung von Geräten in qualitativen Bereichen verwendet man heute die Strategie von Tab. 1.2. Die alte Strategie des Entwicklungsprozesses besteht aus dem Sammeln möglichst vieler Informationen zum neuen Produkt und umfasst Größe, Gewicht, Funktionalität und Kosten. Von diesem Punkt an hat der Entwickler den „Ball“ und ist für die Informationssammlung zu den verwendeten Komponenten bzw. für deren Spezifikation verantwortlich. Anschließend hat er die Komponenten in ein verknüpftes System zu

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1.1  Strategien zur optimalen Entwicklung Tab. 1.2  Diagramm zur Entwicklung und Herstellung von Geräten in qualitativen Bereichen

Modell & Simulation Platzieren & Auflösen Prüfen Evaluieren Muster aufbauen Testen/Fehlerbeseitigung Herstellung/Produktion Auslieferung

integrieren, das am Ende der physikalischen Größe entspricht. An dieser Stelle laufen dann einige Simulationen ab. Ihnen liegen meist der Idealzustand, die ungünstigsten Bedingungen oder die „Monte-Carlo-Analyse“ zugrunde. Sind diese Maßnahmen abgeschlossen folgt die Freigabe für den Prototypbau einschließlich der wiederholten Tests mit resultierenden Designänderungen, bis alle Korrekturen für die Herstellung ­vorgenommen wurden und geliefert werden kann. Zieht man bei einer Entwicklung nicht jede sachdienliche, sondern auch relativ ungenaue Informationen heran, muss der Entwickler viel Zeit für Einstellungen, Anpassungen und Kompensation jeder dieser einzelnen Größen aufwenden, die er am Anfang nicht in Betracht gezogen hat. Damit verzögert sich die Entwicklungsphase, und das Produkt ist später fertig. Der Entwicklungsleiter muss nun die Verzögerung erklären, und der Produktmanager muss begründen, warum das Produkt nicht zum vorgesehenen Zeitpunkt in Produktion gehen kann. Dabei hofft er, dass das endgültige Design, so es überhaupt kommt, nicht technisch überholt ist. Der Herstellungsleiter muss erläutern, warum das Produkt nicht gefertigt wird bzw. warum die Ausbeute so gering ist, wenn es gefertigt wird. Damit entstehen in jeder Firma nicht nur ein Zeitverlust, sondern vor allem hohe Kosten. Die Firma muss ihrerseits dem Kunden erklären, warum es zu Zeitverzögerungen kommt und wieso die geforderten Funktionalitäten nicht den vom Kunden erwarteten Umfang erreichen. Für den Endkunden heißt das eine Verschiebung der Marktchancen auf einen späteren Zeitpunkt, was man als negative Zusammenarbeit betrachten kann. Zum Schluss steht ein Vertragsverlust für alle Beteiligten. Das Diagramm von Tab. 1.3 zeigt die Unternehmensteile, die von fehlerhaften Entscheidungen betroffen sind. In welcher Form und mit welchen Aufgaben einzelne Abteilungen in diesen Ablauf einbezogen werden, ist firmenspezifisch. Ausgangspunkt sind aber immer die Forderungen und Erwartungen des Kunden. Diese Bedingungen stellt man im Marketing fest und setzt diese Informationen in ein Pflichtenblatt für das Pflichtenheft um. Entwicklung und Konstruktion des Geräts sind dann qualitativ umso besser, je mehr diesem Pflichtenheft entsprochen werden kann. Nach dem so durch Entwicklung und Konstruktion entstandenen Entwurf wird später in der Produktion mit dem vom Einkauf und von der Qualitätssicherung qualifizierten und spezifizierten Materialien das Gerät hergestellt. Ein Maß für die Qualität des Geräts ist im Wesentlichen immer die Übereinstimmung mit dem vorgegebenen Entwurf.

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1  Grundlagen für die Entwicklung elektronischer Systeme

Tab. 1.3  Diagramm für Unternehmensteile, die von fehlerhaften Entscheidungen betroffen sind Entwickler (mangelhaftes Design – verzögerte Fertigstellung) Entwicklungsleiter (verzögerte Fertigstellung – Probleme in der Produktion) Produktmanager (verzögerte Produktion – veraltete Entwicklung) Produktionsleiter (schlechte Ausbeute – Nachbesserungen – verzögerte Auslieferung) Firma (Reputation, Geschäft) Kunde (Geschäftserfolg)

1.1.1 Qualitätssicherung und Kontrolle Die Ursache für aktuelle Schwierigkeiten bei der Entwicklung elektronischer Systeme aller Art ist der physikalische Entwurf der Verbindungen und der Übergänge. Eine der fatalsten Annahmen bei der Entwicklung ist es, dass die verwendeten Bauteile und Werkstoffe in jeder Hinsicht stabil und relativ verlustfrei arbeiten. Man muss während des Entwurfs, bei der Leiterbahnführung auf den Platinen und bei den Verbindungen zu den externen Bedienungselementen, den Stromversorgungen, der Peripherie usw. unbedingt Toleranzwerte im positiven und negativen Bereich berücksichtigen. Da aber alle verwendeten Materialien bei den einzelnen Bauelementen und den Verbindungen praktisch „handgefertigt“ sind, muss man jeden Fall separat betrachten. Eine weitere Annahme geht davon aus, dass elektrische Werkstoffeigenschaften der verwendeten Bauelemente korrekt und konstant sind. Zu einem späteren Zeitpunkt erkennt man aber, wie verkehrt diese Annahme ist und in welchem Maß die Systemleistung dadurch beeinträchtigt wird. Der Begriff „Qualität“ wird meist im Zusammenhang mit Produkten verwendet, deren Eigenschaften die durchschnittlichen Erwartungen des Anwenders deutlich überschreiten. Dies gilt sowohl für den Zeitpunkt des Erwerbs als auch im Hinblick auf die Veränderungen ihrer Eigenschaften im Lauf der Zeit. Mit anderen Worten: Erfüllt ein Produkt mit seinen Eigenschaften gerade eben die Mindestanforderungen, so wird es noch nicht als Qualitätserzeugnis bezeichnet. Jedes Erzeugnis wird wegen des Nutzeffekts gekauft, den es dem Benutzer während der Anwendung bringen soll. Dieser Nutzen hängt wesentlich davon ab, in welcher Zeit eine Eigenschaft unter den Erwartungswert sinkt. Der Begriff „Qualität“ (vom lateinischen qualis: wie beschaffen) wird also sehr stark von den Anwendung des Produkts her gesehen und muss entsprechend in allen Phasen der Konstruktion und in der Herstellung berücksichtigt werden. Dieser Begriff umfasst im weiteren Sinn nicht nur Ausführung, sondern dazu gehören auch

1.1  Strategien zur optimalen Entwicklung

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• Austauschbarkeit, Einhaltung der Abmessungen, Erfüllung der zahlreichen optimale Bedienbarkeit, einfache, schnelle und kostengünstige Reparaturfähigkeit, lange Zeiträume für Bereitstellung von Ersatzteilen • Allgemeiner Service, klare und genaue Beschreibung (Bedienungsanleitung, Anwendungsvorschläge) und Symbole • rein subjektive Wertschätzung, wie geschmackvoll, modisch oder ansprechend • Wiederverkaufswert Trotz seiner Geläufigkeit und Attraktivität lässt sich dieser Begriff nicht klar definieren und führt zu Missbrauch bzw. Missverständnissen, etwa dann, wenn Passungen in verschiedenen „Qualitäten“ eingestellt werden oder wenn von Stoffqualitäten oder Papierqualitäten usw. die Rede ist. Ungenaue Definitionen dieser Art führen in technischen Bereichen zu erheblichen Missverständnissen. Daher soll der Begriff der Qualität mit seinen Unterbegriffen „Konformität“ und „Zuverlässigkeit“, die bei der Qualitätssicherung häufig erforderlich sind, definiert werden. Über die Qualität eines Geräts muss eine eindeutige quantitative Aussage möglich sein. Es gibt deshalb eine Reihe von Versuchen, dem Begriff „Qualität“ eine genau definierte technische Bedeutung zu geben. Der Begriff ist zwar definiert, doch ergeben sich in der Praxis zwei unterschiedliche Möglichkeiten: • Am bekanntesten ist in Deutschland die Definition des Bundesamts für Wehrtechnik und Beschaffung: Die Qualität eines Erzeugnisses ist der Grad seiner Eignung, den Ansprüchen des Anwenders zu genügen. • Diese rein verbraucherbezogenen Definition ist von der Deutschen Gesellschaft für die Qualität im Hinblick auf den Zweck abgewandelt worden: Die Qualität eines Erzeugnisses ist diejenige Beschaffenheit, die es für seinen Verwendungszweck geeignet macht. In der Technik und speziell in der Qualitätskontrolle versteht man unter Qualität häufig und sehr eingeengt ganz bestimmte technische Eigenschaften (Qualitätsmerkmale), deren Vorhandensein oder Nichtvorhandensein sein (attributive Merkmale) einen bestimmten Qualitätswert definieren. Vielfach wird der Begriff „Güte“ im Sinn von „Qualität“ verwendet. So hat sich bei Bauelementen für besondere Anwendungszwecke die Bezeichnung „gütegeprüft“ oder „gütebestätigt“ eingebürgert. Im ­DIN-Begriffslexikon steht: • Gütemuster sind dazu bestimmt, die Güte (Qualität) einer Ware zu veranschaulichen. Der Begriff der Güte ist hier im Sinn von stofflicher Beschaffenheit zu verstehen. • Gütenormen sind einheitliche Angaben über Anforderungen an Qualität von Erzeugnissen und Naturprodukten.

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1  Grundlagen für die Entwicklung elektronischer Systeme

Eine Qualitätsbeschreibung von Bauelementen nach Muster ist jedoch unzweckmäßig, denn ein Muster hat mehr Eigenschaften, als durch Spezifikationen und darauf beruhende Qualitätsmaßnahmen abgesichert werden kann. In vielen technischen Bereichen versteht man unter Güte eine bestimmte physikalische Größe (Eigenschaft), wie Güte eines Filters oder Schwingkreises, Gütefaktor eines Transistors oder einer integrierten Schaltung, Gütezahl eines Dauermagneten usw. Deshalb soll dieser Begriff im Folgenden möglichst vermieden werden. Vom Standpunkt des Herstellers für aktive und passive Bauelemente zielen die genannten Qualitätsdefinitionen auf Ergebnisse, die für ihn in Bezug auf sein Ergebnis stets in der Zukunft liegen. Der Hersteller steht jedoch immer vor der Notwendigkeit, die Qualität seiner Erzeugnisse zum Zeitpunkt der Auslieferung zu bestimmen. Die Verwendung eines Bauelements ist meist nur sinnvoll, wenn vorher geklärt wurde: • welche Eignung das Bauelement für einen bestimmten Verwendungszweck hat • mit welcher Wahrscheinlichkeit es die gestellte Aufgabe erfüllen kann Die Antwort auf die erste Frage ist den für das betreffende Bauelement geltenden Spezifikationen oder Datenblättern zu entnehmen. Die Frage nach dem späteren tatsächlichen Verhalten eines bestimmten Bauelements lässt sich dagegen im Allgemeinen nicht direkt beantworten, da zum Zeitpunkt der Lieferung seine Funktionssicherheit während des zukünftigen Einsatzes nicht bekannt ist. Natürlich kann man ein Bauelement, z. B. eine integrierte Schaltung, während seines Einsatzes beobachten und so eine Aussage über sein Verhalten gewinnen. Das ist aber nur im beschränkten Maß möglich, z. B. durch den automatischen Überwachungsdienst, den man in Computeranlagen oder PCs, Steuerungs- und Regelungssystemen findet. Schaltet man diese Geräte ein, folgt immer vor der Aufnahme der eigentlichen Arbeit ein größerer Check der wesentlichen Funktionseinheiten. Auftretende Fehler lassen sich daher sofort erkennen. Tritt später ein Fehler auf, kann man davon ausgehen, dass es sich mit 99 %iger Wahrscheinlichkeit um keinen Anlauffehler handelt. Im Allgemeinen jedoch muss die Antwort auf indirektem Weg gewonnen werden, etwa durch Prüfung des Lebensdauerverhältnis gleichartiger Bauelemente unter vorgegebenen Bedingungen. Die so gewonnenen Ergebnisse ermöglichen eine Aussage über die zuverlässigkeit des betreffenden Bauelements. Sie stellen in jedem Fall diverse Aussagen über die Wahrscheinlichkeit eines Ausfalls dar, wobei bei hinreichender Gleichförmigkeit der Bauelemente bereits eine geringfügige Anzahl von Stichproben repräsentativ für die Gesamtmenge ist. Eine vollständige Aussage über das Verhalten eines Bauelements schließt also eine aussage über die Konformität gleichartiger Bauelemente und die Kenntnis ihrer Vorgeschichte mit ein. Aus praktischen Gründen wird der Qualitätsbegriff, wie Abb. 1.1 zeigt, aufgegliedert in • Ausführungsqualität oder Ausmaß der Übereinstimmung (Konformität) zwischen Ausführungsplanung, festgelegt in Spezifikationen und tatsächlicher Ausführung zu einem bestimmten Zeitpunkt oder Allgemein „Konformität“ eines Erzeugnisses,

1.1  Strategien zur optimalen Entwicklung

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Abb. 1.1   Aufbau der Hierarchie für die Begriffe „Qualität“, „Konformität“ und „Zuverlässigkeit“

Abb. 1.2   Verknüpfungen der Aktivitäten bei Entwicklung, Herstellung und Vertrieb eines Produkts

• „Zuverlässigkeitsqualität“, kurz „Zuverlässigkeit“, d. h. die Fähigkeit eines Erzeugnisses, gegebene Anforderungen innerhalb gegebener Grenzen während einer bestimmten Zeitdauer einzuhalten und den Vorgaben zu genügen. Die Zuverlässigkeit eines Erzeugnisses ist also eine Aussage über die Fähigkeit, seine Qualität über eine bestimmte Zeitdauer zu erhalten, während mit der Konformität seine Qualität zum Zeitpunkt der Auslieferung (Null-Stunden-Qualität) beschrieben wird. Alle Maßnahmen, die zur Herstellung eines Produkts zu treffen sind, werden bei den Firmen von vornherein durch die zu fordernde Qualität mitbestimmt, wie Abb. 1.2 zeigt.

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1  Grundlagen für die Entwicklung elektronischer Systeme

1.1.2 Planung und Sicherung der Qualität Zunächst sind alle qualitativen Mindestanforderungen, die von einem neuen Bauelement zu einem bestimmten Zeitpunkt (z. B. Null-Stunden-Zeitpunkt) und im späteren praktischen Einsatz verlangt werden, von Anfang an im Entwurfskonzept festzulegen. Anhand von Fehler- und Ausfallratenanalysen an vergleichbaren Produkten lässt sich dann abschätzen, in welchem Maß die im Entwurf festgelegten Eigenschaften dem Zweck entsprechen, für die das Bauelement verwendet werden soll (Entwurfsqualität). Während des Entwurfs muss also der Verwendungszweck stets mit beachtet werden. Dies gilt im eingeschränkten Maß für die gesamte Entwicklung und Herstellung von Geräten, Anlagen und anderen Erzeugnissen. Für Planung und Sicherung der Qualität steht nach dem Entwurfskonzept die Typenfreigabe mit ihren Besonderheiten. Bereits während der Entwicklung wird der neue Entwurf durch das Qualitätslabor auf die Erfüllung der technischen Spezifikationen überprüft. Die gewonnenen Ergebnisse werden anlässlich der Typenfreigabe vom Qualitätslabor unter Mitwirkung von Entwicklung, Fertigung, Applikationslabor und Vertrieb kritisch betrachtet und mit der Zielsetzung verglichen. Gegebenenfalls werden Produzierbarkeit und Marktfähigkeit des Produkts erklärt. Von diesem Zeitpunkt an ist es unter seiner eigenen Typenbezeichnung für den Markt freigegeben. Neuentwicklungen durchlaufen vor der Aufnahme der Massenproduktion ein Freigabeverfahren. Das Qualitätswesen stellt hierfür die vollständigen Messergebnisse der sogenannten Freigabemuster bereit. Freigabemuster sollen die erfolgreiche Beendigung einer Neuentwicklung belegen. In der vom Qualitätswesen einberufenen Freigabebesprechung werden die folgenden Punkte einer Checkliste behandelt: • Zielspezifikation • Publikationsdaten • Prüfvorschriften • Ergebnisse der elektrischen bzw. elektronischen Messungen • Ergebnisse der mechanischen, physikalischen bzw. klimatischen Prüfungen und der Lebensdauerprüfungen • mechanische und elektrische Spezifikationen für das Gehäuse • Unterlagen über Fertigungs- und Endmesseinrichtungen • Fabrikationsvorschriften mit folgenden Besonderheiten: – Teilelisten – Zeichnungen für Unterteile und Montage sowie Qualitätsbeschreibungsblätter – Ablauf- und Kontrollplan – Angaben über Oberflächenbehandlung, Stempelung, Verpackung • Angaben über Liefersituation und Qualität der benötigten Materialien und Zubehörteile • Ergebnisse der Lagerungsprüfung und der Kundenvorschriften

1.1  Strategien zur optimalen Entwicklung

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• Freigabe nach besonderen Kundenvorschriften • Angaben über spezielle Behandlungen • Typenaufteilung, Selektionsmöglichkeiten • Konkurrenzsituation • Planung des Fertigungsanlaufs • detaillierter Bericht über Ausbeute und anfallende Nacharbeiten • Lieferprogramm • Kostensituation Zu jedem Punkt dieser Checkliste verwenden die jeweils zuständigen Bereiche des erforderlichen Datenmaterials für den Freigabebericht. Die Großserienfertigung darf erst nach schriftlicher Zustimmung von Entwicklung, Fertigung, Vertrieb und Qualitätswesen beginnen. Damit entsteht der Qualitätskreis von Abb. 1.3. Aber nicht nur die in Abb. 1.3 benannten, unmittelbar am Qualitätsgeschehen beteiligten Abteilungen üben einen direkten Einfluss auf die Produktqualität aus, sondern auch Abteilungen der Aus- und Weiterbildung können indirekt auf die Qualität wirken. Durch besonders auf qualitätsbewusstes Handeln ausgelegte Weiterbildungsprogramme

Abb. 1.3   Qualitätskreis bei der Entwicklung eines Produkts

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1  Grundlagen für die Entwicklung elektronischer Systeme

für die Mitarbeiter, auch aus dem kaufmännischen und verwaltungstechnischen Bereich, erhält man eine indirekte Steigerung der Produktqualität. Die im Entwurfstadium erlangte Qualität wird für die Fertigung mithilfe detaillierter Material- und Prozessvorschriften festgelegt, wobei eine leistungsfähige Organisation zur Fertigungsführung eine der wichtigsten Voraussetzungen ist. Eine im Detail beherrschte Fertigung vermeidet von vornherein die Herstellung schlechter Erzeugnisse. Das ist natürlich nur möglich, wenn diverse Schwachstellen erkannt und beseitigt werden, was voraussetzt, dass die Kontrolle alle denkbaren Fehlerquellen erfassen, speichern und auswerten kann. Hierzu sind Fertigungsprozesse mit empfindlichen und schnell wirkenden Regelkreisen mit entsprechender Qualitätsüberwachung vom Ausgangsmaterial bis zur Fertigstellung erforderlich, wobei auch Ergebnisse aus dem praktischen Betrieb in diesen geschlossenen Regelkreis einfließen müssen. Jede Fertigung schließt den Produktionsablauf mit einer Endkontrolle ab. Diese in den Fertigungsbereichen durchgeführte Prüfung liefert Qualitätsinformationen in Form von Ausschlussangaben für die verschiedenen Parameter. Die Prüfbedingungen sind meist nach den zugelassenen Grenzwerten für das betreffende Bauelement ausgelegt. Die Prüfverfahren können auch Sichtprüfungen enthalten. Nach bestandener Prüfung kommen die Gutstücke ins Verkaufslager. Die Messergebnisse werden zum Überwachen, Steuern und Regeln des gesamten Fertigungsprozesses verwendet. Zur Sicherung der Qualität nimmt man an den ins Lager gegebenen Bauelementen eine Reihe attributiver Stichprobenkontrollen vor (statistische Kontrolle). Die Prüfdaten werden vom Qualitätswesen aufgenommen und korrigiert und wirken unmittelbar auf die Herstellung ein. Die Vorschriften sind den wesentlichen Prüfeinrichtungen und Zuständigkeiten entsprechend in Konformitätsprüfungen und Zuverlässigkeitsprüfungen aufgeteilt. Abb. 1.4 ist in vier Abschnitte unterteilt. Abb. 1.4a zeigt die Berührung zweier p-dotierter Zonen durch Fehljustierung der Diffusionsmasken bei der Herstellung einer integrierten Digitalschaltung. Die P-Zone der Basis eines Transistors ist mit der P-Zone der Isolierdiffusion kurzgeschlossen, sodass sich der Transistor nicht mehr steuern lässt. Die linke Zone zeigt einen Fehler, der durch falsche Justierung erzeugt wurde, und rechts ist zum Vergleich die korrekte Justierung dargestellt. Beide Zonen wurden mit 290facher Vergrößerung aufgenommen. Abb. 1.4b zeigt eine Querschnittsschwächung durch Kratzer in der linken Leiterbahn auf dem Substrat, während die rechte Leiterbahn nur geringfügig beschädigt wurde. Dieser Kratzer führt zunächst zu keinem Funktionsausfall, und das Bauelement arbeitet in einer elektronischen Schaltung einwandfrei. Erst durch ständige Stromausfall bzw. Temperaturbelastungen kann es zu einem späteren Zeitpunkt undefinierte Funktionsausfälle erzeugen oder einen Totalausfall der Schaltung bewirken. Beide Leiterbahnen sind mit 1300facher Vergrößerung dargestellt. Abb. 1.4c zeigt eine Unterbrechung der Oxid-Isolierung durch die Ausbildung eines „Spikes“. Kristallfehler im Substrat können während des Aufwachsens der Epitaxieschicht zur Ausbildung schnell wachsender Spikes führen. An diesen Spitzen wird durch den Kristall die abdeckende Oxid-Schicht durchbrochen. Liegt eine Leiterbahn darüber

1.1  Strategien zur optimalen Entwicklung

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Abb. 1.4   Planung, Aufbau und Sicherung der Qualität bei einer integrierten Schaltung. Die Untersuchung erfolgt durch verschiedene Oberflächenstrukturen und Materialveränderungen mithilfe des Rasterelektronenmikroskops. Dieses Instrument hat gegenüber dem Lichtmikroskop den Vorteil, dass plastische, perspektivische Darstellungen unter bestimmten Winkeln bei großer Tiefenschärfe möglich sind

(Bondfleck über dem linken Spike), entsteht ein Kurzschluss zum Substrat. Abb. 1.4c ist mit 60-facher Vergrößerung dargestellt. Abb. 1.4d zeigt einen überdehnten Golddraht, der die Verbindung zwischen dem Chip und dem Anschlusspin darstellt. Während der Fertigung einer integrierten Schaltung können unvorhergesehene Belastungen ihre Anschlussdrähte schwächen. Die oberhalb der Bondkugel sichtbare Einschnürung kann durch thermische Belastung reißen und so zu einem späteren Zeitpunkt den Ausfall des Bauelements herbeiführen. Abb. 1.4d ist mit 400facher Vergrößerung dargestellt. Die Konformitätsprüfungen (Null-Stunden-Prüfungen) vergleichen nochmals die Eigenschaften des Bauelements, also seinen Ist-Zustand, mit den vorgegebenen Spezifikationen. Die Ergebnisse der Endkontrolle werden damit im Hinblick auf Sortierfehler, extreme Grenzlagen oder Fehler in der Messstraße nachkontrolliert. Da die Auslieferung der Ware vom Ergebnis der Konformitätsprüfungen abhängt, betrachtet man die Lebensdauer des Bauelements als noch nicht begonnen und spricht deshalb auch von ­„Null-Stunden-Prüfungen“.

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1  Grundlagen für die Entwicklung elektronischer Systeme

Auf die Zuverlässigkeit eines Bauelements lässt sich nur durch die Prüfung gleichartiger Bauelemente unter vorgegebenen Bedingungen schließen. Zu diesen Bedingungen gehört immer ein zeitlicher Verlauf oder eine bestimmte Zeitdauer der Prüfungen. Um der Vielzahl der möglichen Einsatzsituationen gerecht zu werden, unterteilt man die Zuverlässigkeitsprüfungen in Prüfungen bei Umweltbelastung (kurz: Umweltprüfungen) und Dauerprüfungen mit elektrischer Belastung. Traditionell wird dieses Verfahren als Lebensdauerprüfung bezeichnet. Umweltprüfungen sollen die Widerstandsfähigkeit der Bauelemente gegen Umwelteinflüsse nachweisen. Diese Einflüsse können elektrischer, mechanischer oder klimatischer Natur sein; weder Art noch Zeitpunkt ihres Auftretens ist vorhersehbar. Man spricht daher auch von Stresssituationen. Deshalb werden die Prüfungen unter Maximalbedingungen – auch bis zur Zerstörung – durchgeführt (Stressprüfungen). Die einzelnen Prüfvorschriften zielen auf das Erkennen bestimmter Fehlermechanismen ab. Außerdem sollen direkte Fertigungsfehler und möglichst auch indirekte Fertigungsmängel aufgedeckt werden. Die Zeit oder der Zyklus ist als feste Prüfgröße vorgegeben. Die Bauelemente sind elektrisch nicht beansprucht. Lebensdauerprüfungen ergeben Aussagen über das Langzeitverhalten der Bauelemente unter diversen Betriebsbedingungen. Die Prüfbedingungen sind entweder auf einen Allgemeinen Anwendungsfall oder auf die zugelassenen Grenzwerte abgestellt. Die Hersteller von elektrischen und elektronischen Bauelementen bevorzugen letztgenannte, da nur deren Ergebnisse vergleichbar sind. Anwender setzen dagegen sehr unterschiedliche Betriebsfälle mit ihren verschiedenen Umgebungsbedingungen und elektrischen Werten ein.

1.1.3 Qualitätssicherung durch Stichproben Die Qualität in Großserie hergestellter elektronischer Bauelemente wird aus Gründen der Ökonomie im Allgemeinen durch attributive Stichprobenkontrolle überprüft. Die dafür vorhandenen Regeln und Tabellen sind in DIN 40080 festgelegt und basieren weitgehend auf dem US-MIL-Standard 105D. Hierauf kann in Vereinbarung zwischen den Vertragspartnern (Liefer- bzw. Einkaufsbedingungen, Verträge und Prüfanweisungen) Bezug genommen werden. Der Kunde will das von ihm zu übernehmende Risiko natürlich genau kennen, um das mögliche Auftreten von Fehlern in seinen Geräten abschätzen zu können. Deshalb ist er am Bestimmen von Fehlerraten der von ihm eingesetzten Bauelemente interessiert. Darüber hinaus wünscht er das Risiko möglichst klein zu halten, was im Rahmen der Statistik durch Verkleinern der zu vereinbarenden AQL-Grenzwerte (Acceptable Quality Level bzw. annehmbare Qualitätsgrenzlage) erreichbar erscheint. Dabei gerät das ­AQL-System jedoch schnell an die Grenze seiner Aussagefähigkeit, denn mit fallenden AQL-Werten steigen die erforderlichen Stückzahlen in den Stichproben. Für AQL­ Werte unter 0,1 sind praktisch 100 %-Prüfungen erforderlich. Aber gerade dies sind die Qualitäten, die heute benötigt und von den Kunden gefordert werden. Wesentliche

1.1  Strategien zur optimalen Entwicklung

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elektrische Kennwerte werden in modernen Fertigungsanlagen bereits automatisch zu 100 % geprüft. Aber mechanische und klimatische Prüfungen, insbesondere die zahlreichen Lebensdauerprüfungen, lassen sich nur Stichprobenweise und in größeren Zeitabständen vornehmen, denn sie sind aufwendig und wirken teilweise zerstörend auf das Bauelement oder auf das System. Prüfkosten müssen aber so gering wie möglich gehalten werden, was eine geringe Anzahl von Stichproben und damit große AQL-Zahlen bedeutet. Durch solche Zahlen wird die tatsächlich gelieferte Qualität also nicht repräsentiert. Dennoch behält die attributive Stichprobenprüfung – überwiegend aus Kostengründen – für Annahme- und Ablehnungsentscheidung bestimmter Lose im Warenverkehr ihre Bedeutung. Um Unsicherheiten in der Beurteilung der Qualität von Losen und damit Meinungsverschiedenheiten zwischen Hersteller und Anwender zu vermeiden, werden üblicherweise Vereinbarungen getroffen in denen außer Grenzwerten auch Prüfmethoden und Prüfbedingungen (z. B. DIN 40046) sowie Stichprobensysteme (z. B. DIN 40080) verbindlich festgelegt sind. Diese Methoden stellen ein vereinfachtes Verfahren zur Sicherung der Konformität einer Lieferung anhand gegebener Spezifikationen dar, und deshalb ist die Vereinbarung von Grenzwerten (z. B. AQL-Werten) sehr wichtig. Diese Methoden beschreiben jedoch noch nicht die Qualität einer Fertigung. Produkte können nur dann wirklich fehlerfrei sein, wenn während der Fertigung keine weiteren Fehler entstanden sind. Das ist jedoch nur für den Fall denkbar, dass die Schwankungsbreite eines Fertigungsschritts erheblich kleiner als zugelassene Toleranzgrenzen bleibt. Darum interessiert man sich bei der Beurteilung der Fertigungsqualität nicht so sehr für Grenzwerte, sondern für die Mittelwerte, wobei die Schwankungsbreite möglichst gering sein sollte. Zudem lehrt die Praxis, dass eine erfolgreiche Verbesserung eines Produkts leichter aus seinem mittleren Verhalten als aus seinen Grenzwerten ­abzuleiten ist. Auch aus einer intensiven Zusammenarbeit zwischen Anwender und Hersteller kommen Impulse zur Verbesserung der Qualität, sofern nämlich der Anwender seine Erfahrung an den Hersteller zurückmeldet. Dieser Austausch ist dann besonders intensiv, wenn auch der Anwender sich detailliert mit Physik, Chemie, Verfahrenstechnik und Technologie der verwendeten Bauelemente befasst. Sein Beitrag zur Erhöhung der Zuverlässigkeit kann bereits darin bestehen, dass er schon beim Geräteentwurf genügend Sicherheitsabstand zu den Grenzwerten der Bauelemente einplant. Die Herstellung eines Produkts hoher Qualität ist stets mit besonderen Anstrengungen verbunden, d. h. letztlich mit Kosten. Aber auch das Nichterreichen eines bestimmten Qualitätsniveaus verursacht erhebliche Kosten, sei es beim Hersteller, beim Service (Garantiezeit) oder beim Anwender. Daher ist es sinnvoll und auch richtig, die Zusatzkosten mit in die Betrachtungen aufzunehmen und der Sicherung der Qualität immer den absoluten Vorrang zu geben. Abb. 1.5 zeigt eine Vorrichtung zum Untersuchen der mechanischen Belastbarkeit. In vielen technischen Bereichen gilt die theoretische Vorstellung, dass es für die Realisierung der Qualität ein Optimum gibt; weitere Verbesserungen würden die Kosten

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1  Grundlagen für die Entwicklung elektronischer Systeme

Abb. 1.5   In der Qualitätssicherung durch mechanische Prüfung gibt es in der Praxis mehrere Prüfverfahren. Bei dem hier gezeigten Beispiel erzeugt eine Prüfvorrichtung mechanische Stöße mit definiertem Verlauf, deren Stoßwert und Dauer sich kontinuierlich vom Minimum zum Maximum einstellen lassen. Dadurch lässt sich die Festigkeit des inneren Aufbaus einer integrierten Schaltung genau ermitteln

unverhältnismäßig ansteigen lassen. Aber diese Meinung, die auch durch zahlreiche Untersuchungen erhärtet wurde, beruht offensichtlich auf einem feststehenden Technologiekonzept sowie auf einer bestimmten Organisationsstruktur mit zu starrer Verteilung von Aufgaben und Verantwortlichkeiten. Qualität kann im Prinzip nie ausreichend sein. Aber ihre Verbesserung wird nicht allein durch Aufstellen technischer Forderungen erreicht, denn dies ist auch eine Führungsaufgabe für das technische Management. Nur durch Motivation und Training aller Beteiligten – und zwar über sämtliche Führungsebenen hinweg bis zum Mann an der Maschine – kann das Bewusstsein entstehen, dass Konformität und Zuverlässigkeit als wichtige strategische Größen anzusehen sind und dass der Gewinn eine natürliche Folge eines Qualitätspodukts ist (Abb. 1.6). Bei dem heute geforderten hohen Qualitätsniveau können Festlegungen einer annehmbaren Qualitätsgrenzlage (AQL) keine verlässlichen Angaben über die tatsächliche Qualität untersuchter Lose liefern. 100 %-Prüfungen kommen meist aus Kostengründen nicht in Betracht, insbesondere für Zuverlässigkeitsprüfungen müssen diese wegen ihres zerstörenden Charakters ausgeschlossen werden. Die meisten Hersteller

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Abb. 1.6   Mechanische Untersuchung mit Wechselbeschleunigung eines elektronischen Systems am Rütteltisch. Der mit variabler Frequenz schwingende Block ermöglicht die Belastung in verschiedenen Achsenrichtungen und damit die Prüfung der Festigkeit im inneren Aufbau eines elektronischen Systems

versuchen es dennoch, den berechtigten Wunsch der Kunden nach zusätzlichen Informationen über die Qualität der von ihnen eingesetzten Bauelemente zu erfüllen, und nutzen dazu die Möglichkeit, auf der Basis der erreichten Qualität neuen Erfordernissen entsprechende Zielsetzungen für eine anwendungsbezogene Qualitätsbeschreibung zu entwickeln. Oberstes Ziel aller Bemühungen um Qualität kann nur sein, die Fehlerrate auf Null zu reduzieren. Fast alle Hersteller betreiben im Rahmen ihrer aktiven Qualitätspolitik eine schrittweise Annäherung an dieses Ziel. Die Grundlage dazu bildet das „ppm-Konzept“, das folgende Qualitätskategorien unterscheidet: • die mittlere Herstellungsqualität in ppm (parts per million, eine Verhältniszahl ähnlich wie die Prozentangaben) bei der Bauelementefertigung (process average) • den Brutto-Bauelementeausfall in ppm bei der Geräteherstellung (fall-off) • den Netto-Bauelementeausfall in ppm – das ist der Bruttoausfall, bereinigt um die Ausfälle, die durch falsche Behandlung, falschen Einsatz und Fehlbeurteilungen beim Gerätehersteller entstanden sind Dieses Konzept berücksichtigt also, dass in der Praxis zwei Quellen für die Gewinnung von Qualitätsinformationen zur Verfügung stehen: Einerseits ermittelt man als Hersteller durch Prüfungen die Konformitätsdaten, die die erreichte Herstellerqualität beschreiben, wobei Fehler strukturell ähnlicher Bauelemente und Geräte aus bestimmten ­Zeiträumen

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1  Grundlagen für die Entwicklung elektronischer Systeme

summiert werden, um auf die erforderlichen sehr hohen Stückzahlen zu kommen. Andererseits stellt auch der Anwender während der Systemfertigung Ausfälle fest, die aber im Allgemeinen höher sein werden als die von den Herstellern der einzelnen Komponenten gesicherten Konformitätsdaten. Aus den bereits genannten Gründen können daher beim Zusammenbau und bei der Betriebsprüfung von Systemen zunächst nicht erwartete Bauelementeausfälle auftreten. Ein Managementkonzept dieser Art braucht die Hilfe der Kunden. Voraussetzung ist eine vertrauensvolle, partnerschaftliche Zusammenarbeit. Über die beim Anwender entstandenen Ausfälle muss der Hersteller informiert werden, sodass man durch Analyse die herstellerbedingten Fehler erkennt und die Ursachen sofort beseitigen kann. Aber auch der Geräte- und Systemhersteller profitiert von dieser Zusammenarbeit, denn sie bietet ihm die Möglichkeit, eigene Konzeptions- und Herstellungsmängel zu erkennen und zu beseitigen. Damit lässt sich die Qualität seiner Geräte erheblich verbessern, denn man befindet sich im geschlossenen Qualitätskreis. Die meisten Bauelemente- und Komponentenhersteller setzen sich gemeinsam mit dem Gerätehersteller das Ziel, die Qualität der aktiven und passiven Bauelemente, der Schaltungen und der mechanischen bzw. elektrischen/elektronischen Fertigungen so zu optimieren, dass für einen bestimmten Bereich der Geräteherstellung und Erprobung die Gesamtzahl aller auf Bauelemente zurückgehenden Fehler und Störungen insgesamt den Zielwert x nicht übersteigt. Die Zielwertangaben werden auf 1 Mio. Bauelemente bezogen, sodass F ≤ x · 10−6 oder f ≤ x ppm mit x als vereinbartem Zielwert gilt. Obwohl IEC (International Electrotechnical Commission) bei der Angabe von Fehlerraten die Verwendung der Potenz 10−6 vorschreibt, hat sich doch die in der Physik und Technik geläufige Abkürzung „ppm“ sogar als Kurzbezeichnung für dieses partnerschaftliche Konzept der Qualitätssicherung eingebürgert. Die damit verbundenen Aktivitäten fasst man unter dem Begriff ­„ppm-Management“ zusammen.

1.1.4 Zuverlässigkeit elektronischer Systeme Ein Ende in der Entwicklung zu größerer Komplexität elektrischer und elektronischer Systeme ist auch heute noch nicht in Sicht. Umso wichtiger werden die zahlreichen Forderungen an die Qualität – insbesondere an die Zuverlässigkeit – der verwendeten Bauelemente und Komponenten. Deshalb nehmen in Diskussionen zwischen Hersteller und Anwender die Fragen der Qualität einen immer breiteren Raum ein, wobei Fertigung-Mittelwerte (process average) und Ausfallraten wichtige Qualitätsdaten sind. Der Grundsatz der „eingebauten“ Qualität veranlasst den Hersteller von aktiven bzw. passiven Bauelementen und Komponenten in zunehmendem Maß, dem Anwender klar und in Einzelheiten die Mittel zu zeigen, wie er dies dann zur Sicherung der Qualität

1.1  Strategien zur optimalen Entwicklung

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in seine Erzeugnisse einsetzen kann. Außerdem sollte der Anwender ein Interesse an der Kenntnis der Herstellungsmethoden der Bauelemente zeigen, um die Festlegung der Spezifikationen sowie Auswahl und Qualifikationsmaßnahmen zu verstehen. Für die Verständigung zwischen Hersteller und Anwender sind eine eindeutige Interpretation und die Benutzung festgelegter Qualitätsbegriffe zwingend notwendig. In besonderen Situationen, z. B. bei der Entwicklung kundenspezifischer Schaltungen, kann sogar eine gemeinsame Erarbeitung der Spezifikationen einschließlich der zugehörigen Mess- und Prüfverfahren erforderlich sein. Die Fertigung hoch qualifizierter Bauelemente, wie sie z. B. bei der Nachrichtenübertragung mit Seekabel oder Satelliten, bei Antiblockiersystem oder selbstfahrender Elektroniksystemen in Kraftfahrzeugen, im gesamten Flugzeugbau, in medizinischen Geräten usw. erforderlich sind, unterliegen einem erweiterten Gütebestätigungsaufwendungen werden in diesen Fällen von den zu erfüllenden außergewöhnlichen technischen Ansprüchen bestimmt. Derartige Gütebeständigkeit bedienen sich sowohl der dokumentierten Überwachung der Qualität aller Produktionsprozesse als auch ausgeprägter Siebfunktionen; Ausleseprozesse nach Zwischenbelastungen etwa nach Art einer mehrmals Ausleseprozesse nach Zwischenbelastungen – etwa nach Art einer mehr aufeinanderfolgenden Bestauswahl – sind die hierbei eingesetzten Methoden. Bei einer solchen Produktionsaufgabe muss die Qualitätskontrolle die Aktivitäten zur Herstellung dieser Bauelemente koordinieren und das Erreichen der erforderlichen Qualität in den einzelnen Prozessstufen erfassen und belegen. Infolge Erfahrung und durch Überlegungen setzt sich immer mehr die Erkenntnis durch, dass die in fast allen Großserienfertigungen von elektronischen Bauelementen eingeführte „klassische“ Qualitätskontrolle zur Sicherung eines wirklich hohen Qualitätsniveaus nicht ausreicht. Deshalb gehen die Hersteller seit längerer Zeit einen neuen Weg. Zwar waren Einführung und Anerkennung der statistischen Qualitätskontrolle einschließlich der Beschreibung der Qualität durch AQL-Werte für Hersteller und Anwender von großer Bedeutung, denn sie ermöglichten die Verständigung bei der Beurteilung der Qualität und erleichterten den nationalen und internationalen Austausch elektronischer Bauelemente. Bei sehr kleinen AQL-Werten ist die Anwendung von Stichprobensystemen jedoch nicht mehr ökonomisch. Heute wird die Übersetzung des Begriffs „quality control“ in „Qualitätskontrolle“ als nicht mehr sinngemäß empfunden, da man diesen Begriff missverständlich synonym zur „Qualitätsprüfung“ einschränkt. „Qualität kann nicht hineingeprüft, sie muss von vornherein eingebaut werden“. Nicht die „Kontrolle“ der Qualität, das Verhüten von Fehlern ist die Hauptaufgabe in der Praxis. Damit wird Qualität zu einer dynamischen Aufgabe und zu einer echten Managementfunktion. Das Qualitätsmanagement stimmt alle Aktivitäten so aufeinander ab, dass Fehler gar nicht erst auftreten. Man bestimmt die einzelnen Qualitätsmerkmale und plant die Prüfaufgaben, wobei auch Messungen aus dem regulären Fertigungsgang mit herangezogen werden müssen. Immer wieder stellen sich deshalb folgende Fragen: Wie lassen sich Toleranzen möglichst klein halten, welche Prozesse kann man noch verbessern (z. B. durch Automation mit direkter ­Qualitätsüberwachung),

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1  Grundlagen für die Entwicklung elektronischer Systeme

oder welche neuen Verfahren bringen bessere Qualität? Dabei sollen die Kosten möglichst klein gehalten werden. Dass diese Forderung nicht „unvernünftig“ ist, lehrt die Erfahrung, denn manche Verbesserung geht nicht unmittelbar „ins Geld“. Sind Prozesse bereits optimiert, wird geprüft, ob nicht durch Wahl einer anderen Technologie oder auch durch Umorganisation des Produktionsablaufs ein Weg zur Verbesserung der Qualität zu finden ist. Produktionsbezogene Qualitätsdaten lassen sich nach zwei Möglichkeiten gewinnen. Zum einen prüfen verschiedene Fertigungsbereiche ihre Produkte selbst und benutzen die Soll/Ist-Vergleiche unmittelbar zur Prozesssteuerung. Dementsprechend sind diese auch verantwortlich für die Qualität ihrer Erzeugnisse. Zum anderen prüft der Qualitätsbeauftragte statistisch alle wichtigen Prozessschritte sowie auch das Endprodukt und stellt die Messergebnisse den Fertigungsbereichen direkt zur Verfügung. Alle Qualitätsdaten werden zentral erfasst, ausgewertet und über verschiedene Zeiträume verdichtet (täglich, wöchentlich, monatlich usw.). Hieraus sind dann die Qualitätslage (angegeben in ppm) sowie die fertigungstechnischen Trends zu erkennen. Statistische Prüfungen der Lagerware sichern zusätzlich die Auslieferungsqualität. Lebensdauer- und Umweltprüfungen geben Aufschluss über das Zuverlässigkeitsverhalten der Bauelemente und der fertigen Systeme. Eine wichtige Aufgabe des Qualitätsmanagements ist das Motivieren aller Mitarbeiter in allen Ebenen. Qualität ist das oberste Ziel, und alles dreht sich um das Produkt. Eine Überwachungssoftware in allen Fertigungsbereichen gibt täglich Auskunft über den gegenwärtigen Qualitätsstand. Fehlerhinweisaktionen spornen die Innovationsfreude der Mitarbeiter an. Herausragende Hinweise werden prämiert. Entsprechende Schulungen fördern die Einsicht in die qualitätsbestimmenden Mechanismen und Tätigkeiten. Alle Qualitätsaktivitäten werden bei Firmen unter dem Begriff „Qualitätswesen“ zusammengefasst. Damit lässt sich ausdrücken, dass nicht nur eine Stelle für Qualität verantwortlich ist, sondern dass viele, wenn nicht alle Stellen der einzelnen Fertigungsebenen die gleichen Qualitätsziele verfolgen, was eine sachbezogene und vorurteilsfreie Zusammenarbeit erfordert, denn Qualität ist immer Teamarbeit.

1.1.5 Qualitätssicherung in elektronischen Systemen „Ein Merkmal ist eine Eigenschaft, die eine Unterscheidung oder eine Beurteilung von Einheiten ermöglicht“. Diese Definition kann leicht zu Missverständnissen führen, da der Sinn des Wortes „Eigenschaft“ nicht eindeutig festgelegt ist. Glücklicher ist die Definition, die sich an den Begriff der physikalischen (Mess-) Größe anlehnt. Jede messbare, zählbare, mindestens aber (subjektiv) beurteilbare Größe des Erzeugnisses ist ein typisches Merkmal. Die Grenzen dieser Kategorie sind fließend. Außerdem erlaubt die technische Entwicklung, laufend Merkmale einer quantitativen Messung zu analysieren, die bisher nur qualitativ beurteilbar waren. Der Merkmalswert oder die Merkmalsgröße (Ist-Wert) wird an einem Bauelement oder einem Gerät durch Messen, Zählen oder Beurteilen festgestellt. Konstruktionsdaten, Abmessungen in Zeichnungen, Spezifikationen in Stücklisten usw. sind ebenfalls Ausprägungen von Merkmalen.

1.1  Strategien zur optimalen Entwicklung

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Grundsätzlich ist jedes Merkmal variabel und lässt sich nach einer metrischen Skala bewerten. Schwierigkeiten bei der Bewertung treten jedoch bei zählbaren oder nur beurteilbaren Merkmalen auf, da hier keine Kontinuität der Größe der Merkmalsausprägung besteht. In solchen Fällen strebt man nach Möglichkeit eine ­ Ja/NeinEntscheidung (vorhanden/nicht vorhanden, größer/kleiner) an und spricht dann von attributiven Merkmalen. Durch Festlegen eines Grenzwerts wird auch bei variablen Merkmalen eine Attributivbeurteilung möglich. In technischen Bereichen bezeichnet man die unzulässige Überschreitung eines vorgegebenen Werts oder Wertebereichs als „Fehler“. Bei diesem Begriff wird aber eine zeitliche Abhängigkeit des Zustands nicht berücksichtigt (Δt = 0), der Betrachtungszeitpunkt ist jedoch fixiert. Die Ausgangskontrolle beim Hersteller ist z. B. ein solcher Zeitpunkt (Null-Stunden-Zeitpunkt). Aber auch zu anderen Zeitpunkten kann von Fehlern die Rede sein, sofern man keinen Vergleich mit früheren Zeitpunkten anstellen kann. Der Vergleich von Zuständen in verschiedenen Zeitpunkten führt zum Begriff der Änderung (Δt > 0). Änderungen kommen durch jede Form von (zeitabhängiger) Beanspruchung zustande. Treten Änderungen auf, kann irgendwann der Bereich des Zulässigen überschritten werden. Dieser nicht mehr zulässige Zustand wird als „Ausfall“ bezeichnet. Der Begriff „Ausfall“ darf also, im Gegensatz zum Begriff „Fehler“, nur mit einer Zeitbedingung verknüpft verwendet werden. Fehlerhafte Einheiten enthalten Herstellungsmängel, die nicht die Endprüfung passieren sollten. Ausfälle in diesem Fall sind immer besondere Ereignisse, die nach dieser Prüfung auftreten, denn die Ursachen beruhen fast immer auf latenten Fehlern, Missbrauch oder Verschleiß. Mit dem Begriff „Lebensdauer“ wird eine dem einzelnen Bauelement zugeordnete Zeit gekennzeichnet. Sie ist beendet, wenn das Bauelement ausgefallen ist. Erst von diesem Zeitpunkt an kann man nach dem tatsächlichen Ausfall mit der Fehlerursachensuche beginnen. Mit der Angabe einer „mittleren Lebensdauer“ oder „zentralen Lebensdauer“ wird das Verhalten einer Anzahl von Bauelementen beschrieben. Diese Größen sind als Zuverlässigkeitsgrößen anzusehen, im Gegensatz zur Angabe der Lebensdauer eines einzelnen Bauelements. Die Lebensdauer wird durch die Beanspruchung und die Wahl der Ausfallkriterien beeinflusst. Insbesondere für Vergleiche müssen diese sowie Betriebs- und Umgebungsbedingungen bekannt bzw. festgelegt sein. Zur Gewinnung von Zuverlässigkeitsangaben müssen zunächst Ausfallkriterien festgelegt werden. Dabei hängt es vornehmlich von der Verwendung oder dem Einsatz ab, welchen betriebs- und umgebungsbedingten Beanspruchungen das Bauelement ausgesetzt ist. Aus dem Verwendungszweck ergeben sich • eine Auswahl der spezifischen Merkmale, für die die Ausfallkriterien anzugeben sind • die Zeitdauer, während der das Bauelement den speziellen Anforderungen genügen soll Da dem Hersteller der Verwendungszweck der von ihm produzierten Bauelemente meist nicht in allen Einzelheiten bekannt ist, müssen Ausfallkriterien (nach fachlichem

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1  Grundlagen für die Entwicklung elektronischer Systeme

Ermessen und technischen Gesichtspunkten) festgelegt werden. Diese richten sich z. B. nach den Betriebsbedingungen, wie sie etwa bei den speziellen Anwendungen anzutreffen sind, oder nach den Bedingungen eines Grenzwertbetriebs. Diese Kriterien beziehen sich auf die Grundfunktion, umfassen aber auch alle Bedingungen, aus denen Zuverlässigkeitsangaben, wie die „mittlere Lebensdauer“, für die betreffenden Bauelemente abgeleitet werden können. Gelegentlich verwendet man auch Begriffe wie „Ausfallwahrscheinlichkeit“ oder „Überlebenswahrscheinlichkeit“. Man kann auch das Ӓnderungsverhalten kritischer Merkmale zur Kennzeichnung der Zuverlässigkeit heranziehen. Kenngrößen dieser Art sind besonders wichtig. Die Zuverlässigkeit eines Bauelements muss dem vorgegebenen Verwendungszweck angepasst sein. Wird es jedoch in anderer Weise eingesetzt, rechtfertigt auch ein geringer Grad an Zuverlässigkeit noch keine Verurteilung. In der Praxis gibt es also weder zuverlässige noch unzuverlässige Bauelemente. Methoden und Grenzwerte für die Prüfung elektronischer Bauelemente sind in nationalen und internationalen Normen bzw. in den Standards festgelegt. Bei der Festlegung der Prüfbedingungen wird meist entweder von der Anwendungssituation oder von der Prüfsituation ausgegangen. Diese Unterscheidung wurde auch in das Normenwerk durch Festlegung von Anwendungs- bzw. Einsatzklassen (DIN 40040 und DIN 40043) und Prüfklassen (DIN 40046) aufgenommen. Die Ausfallrate ist definiert als die mittlere Anzahl der Bauelemente, die in der Zeiteinheit ausfallen, bezogen auf die Gesamtheit der geprüften Bauelemente. Ausfallraten werden gelegentlich in %/1000 h angegeben und das entspricht einem Wert von 10−5/h. Fällt z. B. von 1000 Bauelementen, die 1000 h geprüft worden sind, eins aus, so ist die aufgetretene Ausfallrate 1 · 10−6/h. Diese Ergebnisse liefern aber noch nicht die wahre Ausfallrate. Sie muss man unter Berücksichtigung des wahrscheinlichen Probenfehlers aus den aufgetretenen Beobachtungen ableiten. Aus den Annahmekennlinien wird ein Bereich ermittelt, der mit einer gewissen Wahrscheinlichkeit den wahren Wert enthält. Dieses Intervall bezeichnet man als den Vertrauensbereich. Der entsprechende Wahrscheinlichkeitswert wird in Prozent angegeben. Wird ein Vertrauensbereich von 90 % angegeben, bedeutet dies, dass mit 90 %iger Wahrscheinlichkeit die wahre Ausfallrate innerhalb dieses Bereichs liegt. Je größer die Zahl der geprüften Bauelemente, umso besser wird die Schätzung, denn umso schmalbandiger wird der Vertrauensbereich. Tab. 1.4 zeigt als Beispiel die Ergebnisse der 5000- bzw. der 1000-Stunden-Prüfungen im Vergleich mit der geschätzten Ausfallrate. Beide Proben liefern eine beobachtete Ausfallrate von 1 · l0−6/h, aber bei der größeren Probe ist der 90 %-Vertrauensbereich schmalbandiger. Diese Zahlen zeigen deutlich, dass beim Vergleich von Zuverlässigkeitsangaben die Vertrauensbereiche mit berücksichtigt werden müssen. Der Begriff „Ausfallrate“ wird in der Praxis in drei verschiedenen Varianten benutzt: • Beobachtete Ausfallrate: Hier handelt es sich um den Ausfallanteil in einer einzelnen Stichprobe, also die Anzahl der Bauelemente, die während einer bestimmten Zeit unter bestimmten Bedingungen in der Stichprobe ausfallen.

1.1  Strategien zur optimalen Entwicklung

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Tab. 1.4  Beispiel für unterschiedliche Vertrauensbereiche bei identischen beobachteten Ausfallraten Probenumfang

Anzahl der Ausfallrate

Beobachtete Ausfallrate Geschätzte Ausfallrate (x · 10−6/h) (90 %-Vertrauensbereich) (x · 10−6/h)

5000

5

1

0,53…2,12

1000

1

1

0,36…4,7

• Geschätzte Ausfallrate: Diese Ausfallrate ist der Bereich (auch Vertrauensbereich) um die beobachtete Ausfallrate, in dem (z. B. mit 90 %iger Wahrscheinlichkeit) die wahre Ausfallrate liegt. • Extrapolierte Ausfallrate: Hierbei handelt es sich um eine Erweiterung der geschätzten Ausfallrate durch eine definierte Extrapolation für Lagerung (duration) oder Beanspruchung unter Bedingungen, die anders sind als jene, die zur geschätzten Ausfallrate führten (reduzierte bzw. erhöhte Beanspruchung). Bei der Untersuchung der Zuverlässigkeit der Erzeugnisse erwartet man stets in irgendeiner Form eine Antwort auf die Frage nach der „zu erwartenden Ausfallrate“ während der Betriebslebensdauer. Diese Frage ist bei vielen Bauelementen aus folgenden Gründen nicht ohne weiteres zu beantworten: • Es ist – von gelegentlichen Ausnahmen abgesehen – unmöglich, ein bestimmtes Bauelement oder eine Gruppe von Bauelementen während ihrer Betriebslebensdauer bis zum jeweiligen Ausfall zu beobachten. • Das Ausfallratenniveau liegt heute so niedrig, dass eine direkte Bestimmung nur noch mit erheblichem Aufwand an Zeit und Kosten möglich ist. In dieser Situation werden umfassende Lebensdauerprüfungen nach Möglichkeit durch spezielle Prüfungen unter ausgewählten Bedingungen ersetzt. Solche Prüfungen zielen mehr auf einen einzelnen Ausfallmechanismus als auf den gesamten Komplex der Faktoren, der die Lebensdauer des betreffenden Bauelements beeinflusst, d. h. aber, die Prüfungsvorschrift ist vornehmlich auf die Schwachstellen des Bauelements ausgerichtet. In dieser Weise durchgeführte Prüfungen liefern Ergebnisse in viel kürzerer Zeit, da sie „zeitraffend“ sind. Außerdem ermöglichen sie – nach sorgfältiger Analyse der auftretenden Ausfallmechanismen – einen schnelleren Rückfluss der Informationen, sodass die Prozesse verbessert und damit zuverlässigere Produkte hergestellt werden können. Für den Anwender sind zeitraffende Tests allerdings von eingeschränktem Wert, da die Einzelbeiträge zum Ausfallgeschehen unterschiedliche zeitliche Verläufe ­aufweisen.

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1  Grundlagen für die Entwicklung elektronischer Systeme

1.1.6 Lebensdauerkurven Wie alle technischen Produkte, zeigen auch elektronische Bauelemente ein Lebensdauerverhalten. Zwar geht die technische Entwicklung dahin, die Gebrauchslebensdauer der Erzeugnisse zu verlängern, sodass die Betriebskosten sinken und über einen längeren Zeitraum störungsfreier Betrieb gesichert wird. Dennoch ist es bedeutsam, den voraussichtlichen Ausfallzeitpunkt vorher zu kennen. Alle Zuverlässigkeitsuntersuchungen zielen darauf ab, diesen Zeitpunkt möglichst exakt zu ermitteln. Für die Ermittlung der Lebendauerkurven setzt man die Statistik ein. Grundsätzlich unterscheidet man dabei zwischen der beschreibenden und der beurteilenden Statistik. Bei der beschreibenden Form werden aus den gewonnenen Daten diverse Tabellen, grafische Darstellungen, Verhältniszahlen usw. ermittelt, die die untersuchte Situation anschaulich darstellen sollen. Eine große Menge an Informationen muss durch übersichtliche Darstellungen für den Anwender zugänglich sein. Dazu bedient man sich einiger (statistischer) Begriffe bzw. Rechengrößen, die diese Beschreibung vereinfachen. Das sind z. B. der arithmetische Mittelwert und die Streuungsmaße wie Varianz oder Standardabweichung. Der gesamte Bereich der Wahrscheinlichkeitsrechnung, die sogenannte Wahrscheinlichkeitstheorie, bietet die Grundlage der beurteilenden Statistik. Diese Theorie erklärt, wie man mit Wahrscheinlichkeiten rechnet. Man unterscheidet zwischen drei Möglichkeiten (Allgemeine Bezeichnung P(A)): • mathematische Wahrscheinlichkeit • klassische Wahrscheinlichkeit • bedingte Wahrscheinlichkeit Die mathematische Wahrscheinlichkeit besteht aus „Axiomen“ (ein Axiom ist eine Art Definition), die die Rechnung mit Wahrscheinlichkeiten beschreiben. Hierbei handelt es sich quasi um die „Grundrechenarten“ der Wahrscheinlichkeitsrechnung. Für diese Definition ist wichtig, dass die mathematische Wahrscheinlichkeit keine negativen Zahlen aufweist. Es gilt 0 ≤ P(A) ≤ 1 oder die Wahrscheinlichkeit aller Möglichkeiten ist gleich 1 bei P(alle Möglichkeiten) = 1 Die klassische Wahrscheinlichkeit ist die auch in unserem Sprachgebrauch am einfachsten zu verstehende. Nach ihr ist die Wahrscheinlichkeit der folgende Quotient: P(A) =

GUGE Anzahl der , , günstigen“ unvereinbarengleich wahrscheinlichen Ergebnisse = Anzahl der , , möglichen“ unvereinbarengleich wahrscheinlichen Ergebnisse MUGE

D. h. gibt es X unvereinbare gleichwahrscheinliche Ergebnisse als mögliche Ergebnisse einer Untersuchung, so ist die Wahrscheinlichkeit, dass ein Ereignis eintritt, mit 1/X

1.1  Strategien zur optimalen Entwicklung

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definiert. Diese klassische Wahrscheinlichkeit kann man auch als eine Art „Abzählregel“ auffassen. Abgezählt werden die möglichen Ereignisse, aber auch günstige Ergebnisse; die Werte werden anschließend ins Verhältnis gesetzt. Die bedingte Wahrscheinlichkeit unterscheidet sich von der klassischen Wahrscheinlichkeit dadurch, dass ein Ergebnis nicht nur unter einer, sondern unter mehreren Bedingungen, die zutreffen müssen, als günstig angesehen wird. Einen möglichen Verlauf der mittleren Lebensdauer beschreibt die „Badewannenkurve“ in Abb. 1.7. Diese Art der Darstellung lässt sich jedoch nur auf bestimmte Bauelemente anwenden, denn bei elektronischen Bauteilen ist die entscheidende Kenngröße für die Zuverlässigkeit die Ausfallrate λ. Dieser Wert stellt eine Maßzahl für die Ausfälle pro Zeit(-einheit) in Stunden, Tagen, Monaten und Jahren dar. Die Zeiteinheit bezeichnet man als „Failure in Time“ (Abkürzung FIT). Ein typischer Wert für FIT ist z. B. ein Ausfall nach 1 · 109 h. Die Werte ergeben sich daraus, dass man eine große Anzahl von Bauelementen gleichzeitig testet, d. h., die Bauteilestunden ergeben sich aus der Multiplikation von Anzahl und Betriebsstunden. Trägt man die Ausfallrate λ über der Zeit t auf, ergibt sich Abb. 1.7. Der erste Bereich ist gekennzeichnet durch eine mit der Zeit stark abnehmende Ausfallrate λ, die dadurch zustande kommt, dass Bauelemente, die mit herstellungsbedingten „Kinderkrankheiten“ behaftet sind, bereits am Anfang ihres Einsatzes ausfallen. Die anfänglich erhöhte Ausfallrate ist teilweise auch auf Unregelmäßigkeiten in der Herstellung und häufig auf zufällige Beschädigung oder Überbeanspruchung während des Einbaus oder der ersten Betriebsstunden zurückzuführen. Im mittleren Bereich hat λ einen annähernd waagerechten Verlauf (statistisch bedingte Ausfallrate) und ist in der Regel länger als die normale Betriebsdauer. Im dritten Bereich, in dem die Kurve einen deutlichen Anstieg zeigt, treten hauptsächlich Verschleißerscheinungen der mechanischen Komponenten und eine Alterung der elektrischen bzw. elektronischen Bauelemente auf. Dieses Kurvenstück kennzeichnet auch das Ende des Bereichs der mittleren Lebensdauer.

Abb. 1.7   Ausfallrate für elektronische Bauelemente. Die beiden Punkte auf der Zeitachse gelten für Teile ohne (a) und mit (b) Burn-in bei der Anlieferung

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1  Grundlagen für die Entwicklung elektronischer Systeme

Die beiden Punkte auf der Zeitachse in Abb. 1.7 gelten für Teile ohne (a) und mit (b) Burn-in bei der Anlieferung. Unter „Burn-in“ (Einbrennen) versteht man eine künstliche Alterung von Bauelementen in Verbindung mit einer Hochtemperaturlagerung (meist 125 °C) und elektrischem Betrieb, um Frühausfälle vorwegzunehmen. Die Streuungen im Anfangsbereich sind sehr groß, wie die Schraffur zeigt. Frühausfallraten können ein Mehrfaches der statistischen Ausfallrate betragen. Aktive und passive Bauelemente liegen im Allgemeinen am unteren Rand der Streuung. Man kann die Frühausfallrate als Maß für die Beherrschung eines Herstellungsprozesses auffassen, d. h., je flacher der Anfangsverlauf der Ausfallratenkurve ist, umso besser beherrscht der Hersteller den Fertigungsprozess. Die Hersteller elektronischer Bauelemente unternehmen große Anstrengungen, durch Beseitigen von Unregelmäßigkeiten die Frühausfallrate zu senken, und bei einigen Bauelementen kann man kaum noch von einer Frühausfallrate sprechen. Auch der Anwender wird bestrebt sein, dass sein Konzept fehlerlos ist und dass bei und während des Aufbaus und der Inbetriebnahme seines Geräts keine Stressbeanspruchungen auftreten. Der mittlere Bereich der Kurve wird sowohl durch die Technologie bestimmt, die bei der Herstellung der Bauelemente angewendet wird, als auch durch die Lager-, Transportund Einsatzbedingungen, denen die Bauelemente später ausgesetzt sind. Eine Absenkung der statistischen Ausfallrate lässt sich immer durch neue und verbesserte Herstellverfahren erreichen. Aber auch der Anwender kann dazu beitragen, wenn er dafür sorgt, dass ein vernünftiger Abstand der Einsatzwerte zu den Grenzwerten eingehalten wird. Ausfallraten von Transistoren und integrierten Schaltungen reichen von 10−6/h bis 10−9/h. Die Gründe für diesen großen Streubereich sind hauptsächlich unterschiedliche mechanische, elektrische und thermische Einsatzbedingungen. Da bei Halbleiterbauelementen sowie passiven Bauelementen im Idealfall keine bekannten Verschleißerscheinungen auftreten, ergibt sich nur eine sehr geringe Frühausfallrate. Damit ist die „Badewannenkurve“ keine anschauliche Beschreibung ihres ­Lebensdauerverhaltens. Bei jeder modernen Serienfertigung fallen große Mengen an Messergebnissen und anderen Daten an, die die Qualität beschreiben. Sie sind in übersichtlicher Form zu ordnen und zu charakteristischen Zahlen für eine Tabelle oder eine Grafik zu verarbeiten. Dabei ist die Statistik ein unentbehrliches Hilfsmittel. Folgerungen aus statistischen Untersuchungen können niemals besser sein als die Ausgangsdaten, auf denen sie beruhen. In der Praxis gibt es oft erhebliche Unterschiede zwischen einem Stichprobenergebnis und dem Resultat einer 100 %igen Kontrolle, insbesondere, wenn die Stichprobe nur an einer einzigen Stelle des Loses entnommen wurde. Die Anwendung statistischer Hilfsmittel allein führt nicht automatisch zur Qualitätsverbesserung. Sie vertieft jedoch die Einsicht und ermöglicht sinnvolle Schlussfolgerungen, die dann ihrerseits zur Verbesserung der Qualität führen können. Aufgrund von Stichproben lassen sich niemals absolute Urteile fällen. Sie gelten immer nur mit einer gewissen, wenn auch bekannter Wahrscheinlichkeit. So kann es z. B. vorkommen, dass bei einer Kontrolle nach einem bestimmten Stichprobenplan „gute“ Lose

1.1  Strategien zur optimalen Entwicklung

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z­ urückgewiesen und umgekehrt „schlechte“ angenommen werden. Diesen Vorgang kann man kaum vermeiden, aber den wahrscheinlichen Zeitpunkt berechnen, wie oft solche unrichtigen Entscheidungen etwa vorkommen könnten. Die Prüfung der Zuverlässigkeit zielt letzten Endes auf die Zerstörung der Prüflinge hin. Wenn die Prüfung dabei auch nicht immer bis zum Ende der Lebensdauer aller Bauelemente führt, ist die Beeinträchtigung meist doch so stark, dass eine Weiterverwendung ausgeschlossen ist. Prüfungen dieser Art führt man deshalb nur an Stichproben aus. Bei den erforderlichen Schlüssen von der Stichprobe auf die Grundgesamtheit ist zu unterscheiden zwischen der Wahrscheinlichkeit eines Ereignisses (etwa eines Ausfalls) und der Wahrscheinlichkeit für die Richtigkeit einer statistischen Aussage (statistische Sicherheit), z. B. einer Aussage über die Lage von Streugrenzen. Die Wahl der Aussagewahrscheinlichkeit ist entscheidend, wenn vom Beobachtungsergebnis, etwa der Ausfallhäufigkeit in einer Stichprobe, auf die Ausfallwahrscheinlichkeit in der Grundgesamtheit geschlossen werden soll. Aussagen dieser Art lauten: Die Ausfallwahrscheinlichkeit ist kleiner als 2 % bei einer Aussagewahrscheinlichkeit von 95 %, d. h., aufgrund der Stichprobenerfahrung wird in der zugehörigen Grundgesamtheit mit einer Aussagewahrscheinlichkeit von 95 % auf die Vertrauensgrenze von 2 % der Ausfallwahrscheinlichkeit geschlossen. Eine Wahrscheinlichkeitsaussage ohne Vertrauensbereich hat nur dann Sinn, wenn für die Zukunft der Charakter der Grundgesamtheit als unverändert angenommen werden kann. Fehlende Aussagen über Grundgesamtheit und Aussagewahrscheinlichkeit behindern das Nachprüfen und Weiterverwenden von Zuverlässigkeitsaussagen. Wahrscheinlichkeitskenngrößen, die für die Entnahme irgendeiner Einheit aus der Grundgesamtheit gelten, sind dem Zahlenwert nach gleich einer Häufigkeit in der Grundgesamtheit selbst. Zur Angabe der Wahrscheinlichkeit für das Ergebnis der zufälligen Entnahme eines Bauelements ist also die entsprechende Kenntnis über alle Bauelemente erforderlich, die als Grundgesamtheit betrachtet werden.

1.1.7 Nutzen und Grenzen statistischer Methoden Bei einer großen Anzahl von Messdaten gewinnt man sehr schnell einen Überblick durch die Berechnung von Mittelwert und Streuung. Eine sehr anschauliche Methode ist die Darstellung als Häufigkeitsverteilung, wie Abb. 1.8 zeigt, in der das Zahlenmaterial geordnet und in Klassen aufgeteilt wird. Die Anzahl der Klassen muss der jeweiligen Aufgabenstellung und dem Zahlenmaterial angepasst sein. Anhand der Häufigkeitsverteilung lässt sich dann sofort feststellen, ob etwa ein Fertigungsgang gut zentriert ist und ob die Genauigkeit des Prozesses zum Erfüllen der Bedingungen genügt. Ferner lässt sich erkennen, ob Erzeugnisse oder Rohstoffe heterogenen Ursprungs miteinander vermischt sind. Prüflinge können z. B. verschieden zusammengesetzt oder von zwei ungleich eingestellten Maschinen bearbeitet worden

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1  Grundlagen für die Entwicklung elektronischer Systeme

Abb. 1.8   Häufigkeitsverteilung als Häufigkeitspolygon mit Z als Zentralwert

sein. Die Häufigkeitsverteilung zeigt dann oft zwei oder mehrere Maxima. Ein solcher Tatbestand lässt sich nur dann feststellen, wenn die Produkte gemessen (Variablenprüfung) und nicht mit einer Messeinrichtung innerhalb oder außerhalb vorgegebener Grenzen kontrolliert wurden (Attributprüfung). Im letztgenannten Fall würde man nur erhöhten Ausschuss und nicht seine Ursache feststellen. Durch das weitgehende symmetrische Verhalten einer Häufigkeitsverteilung als Häufigkeitspolygon ergibt die Einhüllende entsprechend dem Aussehen eine „Glockenkurve“. Diese charakteristische Verteilung mit einem Maximum an der Stelle µ und dem symmetrischen Verlauf links und rechts neben dem Maximum bezeichnet man als „Normalverteilung“. Man kann die Normalverteilung durch den Mittelwert µ und die Standardabweichung σ auch mathematisch beschreiben nach

y=

−(x−µ)2 1 √ · e 2 ·σ2 σ · 2·n

Die Fläche unter der Kurve von Abb. 1.9 der Normalverteilung hat eine besondere Bedeutung. Bezieht man die X-Achse auf Einheiten der Standardabweichung, liegen innerhalb der Grenzen • µ  ± 1 σ 68,26 % sämtlicher Punkte • µ  ± 2 σ 95,45 % sämtlicher Punkte • µ  ± 3 σ 99,73 % sämtlicher Punkte Anhand der Normalverteilung kann man sehr gut den Einfluss der Standardabweichung erkennen, da dies eine Maßzahl für die Streuung der Messwerte um einen Mittelwert ist. Mit wachsender Streuung, was einer „Verschlechterung“ der Verteilung entspricht, wird die Normalverteilung breiter. Liegt bei diesen verschiedenen Verteilungen immer die gleiche Anzahl von Messpunkten zugrunde, wird die Verteilungskurve mit zunehmender Standardabweichung gleichzeitig flacher, denn die Fläche unter der Kurve muss konstant bleiben. Sie entspricht der Gesamtzahl der zugrunde gelegten Punkte. Abb. 1.10 zeigt die Glockenkurven bei der Normalverteilung mit variablem Wert von σ.

1.1  Strategien zur optimalen Entwicklung

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Abb. 1.9   Dichtefunktion der Normalverteilung (Glockenkurve)

Abb. 1.10   Glockenkurven bei Normalverteilung mit variabler Standardabweichung σ, falls die Bedingung σ3 > σ2 > σ1 erfüllt ist

Diese Kennlinien liefern einen Einblick in die Wirkungsweise eines Stichprobenplans. Sie geben jedoch keine Auskunft über den tatsächlichen (aber unbekannten) Fehleranteil. Die Grenzen sind stets „einseitig“, d. h., es besteht eine Wahrscheinlichkeit von 90 % bzw. 95 % oder 97 %, dass der wirkliche Prozentsatz unter dem höchsten oder über dem niedrigsten angegebenen Prozentsatz liegt, und mit einer Wahrscheinlichkeit von 80 % bzw. 90 % oder 94 % liegt er zwischen beiden. Zur Erfüllung dieser Aufgaben betreiben die Hersteller elektronischer Bauelemente eine aktive Qualitätspolitik, die auch den Großkunden mit einbezieht. Die Erfahrungen der letzten Jahre zeigen, dass eine hohe Produktqualität nur dann zu erreichen ist, wenn auch der Anwender die Bauelementeeigenschaften, einschließlich der an K ­ onformität

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1  Grundlagen für die Entwicklung elektronischer Systeme

und Zuverlässigkeit zu stellenden Erwartungen kennt. Nur dadurch lässt sich der Brutto-Bauelementeausfall in der Gerätefertigung mit den beim Bauelementehersteller gewonnenen mittleren Fehlerraten in Einklang bringen.

1.2 Elektromagnetische Verträglichkeit (EMV) Verbunden mit dem technologischen Fortschritt bei der Herstellung von aktiven bzw. passiven Bauelementen, von integrierten Schaltungen der analogen, digitalen und gemischten (analogen und digitalen) Technik, Modulen (komplette Schaltungen in vergossenen Gehäusen) aller Art, Leiterplatinen und Gehäusen mit erhöhten Qualitätsanforderungen sowie der Einbettung in immer größere Gesamtsysteme ist das verstärkte Auftreten von elektromagnetischen Störeffekten. Sie verringern die Leistungsfähigkeit des Systems, verursachen logische Fehler in der Schaltung, erzeugen diverse Fehlmessungen oder belasten die Umgebung unzulässig stark. Vor allem dem letzten Punkt muss mit Inkrafttreten des neuen EU-Produkthaftungsgesetzes großes Gewicht beigemessen werden. Beispiele für Effekte, die zur Beeinträchtigung der EMV (elektromagnetische Verträglichkeit) führen können, sind: • Signalreflexionen, die zu Verzögerungen oder unzuverlässig hohem Überschwingen führen können • Übersprechen (cross talk) zwischen parallel verlaufenden Leitungen • elektromagnetische Ein- und Abstrahlung Um die recht unterschiedlichen EMV-Probleme von Anfang an zu vermeiden und den Entwurfsprozess so effizient wie möglich zu gestalten, ist es notwendig, die ­EMV-Entwurfsrichtlinien direkt in die einzelnen Entwurfsphasen zu integrieren, und zwar als kohärenten Prozess, der sich über alle Entwurfsphasen, Logikentwurf, Bauteileanordnung und Leiterplatten-Routing erstreckt. Die Möglichkeit, verschiedenartige und komplizierte Entwurfsregeln spezifizieren zu können, reicht aber nicht aus. Der Entwickler muss vielmehr bei der Auswahl der Entwurfsrichtlinien aktiv unterstützt werden.

1.2.1 EMV-Rahmenrichtlinie Am 13. November 1992 wurde das „Gesetz über die elektromagnetische Verträglichkeit von Geräten (EMVG)“ in Kraft gesetzt und somit die EMV-Rahmenrichtlinie der EU (89/336/EWG vom 3. Mai 1989) in deutsches Recht übertragen. Die EU (vormals EG) hat mit Erlass der Richtlinie des Rats zur Angleichung der Rechtsvorschriften der Mitgliedstaaten über die elektromagnetische Verträglichkeit die EMV zum Schutzziel deklariert. Jedes elektrische und elektronische Gerät muss ihm genügen, wenn es innerhalb der EU in Verkehr gebracht wird oder in Betrieb genommen

1.2  Elektromagnetische Verträglichkeit (EMV)

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werden soll. Die Begriffsdefinition „Gerät“ ergibt sich aus dem EMVG (§ 2 Abs. 4), d. h., Geräte sind alle elektrischen und elektronischen Apparate, Anlagen und Systeme, die elektrische oder elektronische Bauteile enthalten. Für Gerätehersteller bedeutet das, dass auch Komponenten wie Leiterplatten mit Bauteilen, Laufwerke, Monitore oder Geräte wie Radios, PCs, Tastaturen oder Systeme wie PC mit Monitor, Drucker, Maus und komplette Anlagen unter dieses Gesetz fallen. Ausgenommen von der ­CE-Kennzeichnung sind Geräte, die ausschließlich zur Verwendung in eigenen Räumen hergestellt werden, auch Anlagen, die erst am Betriebsort zehn Jahren nach der Inverkehrbringung des Produkts aufzubewahren. Also erst zehn Jahre, nachdem das letzte Exemplar eines Serienprodukts in Verkehr gebracht wurde, erlischt die Aufbewahrungspflicht für die EU-Konformitätserklärung.

1.2.2 Konsequenzen Die Konsequenzen für Hersteller und Betreiber sind Artikel 3 der Richtlinie zu entnehmen, wobei die zugehörigen Termine in Artikel 12 genannt sind. Danach müssen die Mitgliedstaaten der EU alle erforderlichen Vorkehrungen treffen, damit die in Artikel 2 bezeichneten Geräte nach dem 31.12.1991 nur dann in Verkehr gebracht oder in Betrieb genommen werden konnten, wenn sie bei einwandfreier Installierung und Wartung sowie bestimmungsgemäßem Betrieb den festgelegten Schutzanforderungen entsprechen. Diese Übergangsfrist ist seit dem 01.01.1996 nicht mehr gültig. Bis zu diesem Zeitpunkt konnten die Hersteller zwischen der EU-Richtlinie wählen, verbunden mit der Kennzeichnung ihrer Produkte mit dem CE-Zeichen und den jeweils zum 30.06.1992 gültigen Bestimmungen in den einzelnen Mitgliedstaaten der EU. Eine solche Übergangsfrist war unbedingt notwendig, um eine Nachqualifikation auslaufender Produktserien zu ­vermeiden. Entsprechend der neuen Konzeption (New Approach) enthält die ­EMV-Rahmenrichtlinie keine technischen Details, sondern nennt globale Schutzziele, die mit der Anwendung von „Europäischen Normen“ (EN) zu erreichen sind. Bereits mit dem Entwurf der Richtlinie erging von der EU-Kommission ein Mandat an das Europäische Komitee für elektrotechnische Normung (CENELEC), die erforderlichen Normen rechtzeitig auszuarbeiten. Vor diesem Hintergrund wurde Anfang 1989 das Technische Komitee TC 110 der CENELEC gegründet. Aufgabe des TC 110 war es, den Richtlinieninhalt über Europäische Normen mit technischem Leben zu erfüllen. Die zum Erfüllen des Schutzziels relevanten Normen wurden im Amtsblatt der Europäischen Gemeinschaften veröffentlicht. Für die von der Deutschen Elektro-technischen Kommission als DIN-VDE veröffentlichten äquivalenten deutschen Normen geschieht dies im Amtsblatt des BZT (Bundesamt für Zulassung in der Telekommunikation). Im TC 110 von CENELEC wurde eine grundsätzliche Dreiteilung der EMV-Normen in „Basic Standards“, „Generic Standards“ sowie „Product to Product Family Standards“ beschlossen.

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1  Grundlagen für die Entwicklung elektronischer Systeme

In den „Basic Standards“ sind die grundsätzlichen, auf die Phänomene bezogenen Anforderungen und Messverfahren festgeschrieben. Auf Basis der IEC-Publikation 801 und der im TC 77 der Internationalen Elektrotechnischen Kommission (IEC) laufenden Arbeiten wurden grundlegende Standards für etwa 15 unterschiedliche Störphänomene entworfen, verbunden mit etwa 17 verschiedenen Störfestigkeits-Messverfahren. Die bekannten Anforderungen und Messverfahren für die Funkentstörung runden dieses Werk ab. In den „Generic Standards“ sind, basierend auf den „Basic Standards“, die Anforderungen an Produkte für die Anwendung in bestimmten elektromagnetischen Umgebungen festgelegt. Die folgenden typischen Bereiche wurden definiert: • Wohnbereiche und Bürobereiche • Industriebereiche • Spezialbereiche Die „Generic Standards“ für den erstgenannten Bereich sind bereits im Januar 1992 als EN 5008 1-1 und EN 50082-1 erschienen und wurden am 10.04.1992 im Amtsblatt der EU veröffentlicht.

1.2.3 EMV-Gesetz Das seit dem 13.11.1992 geltende Gesetz über die elektromagnetische Verträglichkeit von Geräten (EMVG) setzt die EMV-Richtlinie 89/336/EWG und die Änderungsrichtlinie 92/3 1/EWG in deutsches Recht um. Das EMV-Gesetz gilt wie die EU-Richtlinie EMV für alle elektrischen und elektronischen Apparate, Anlagen und Systeme, die elektrische oder elektronische Bauteile enthalten, die elektromagnetische Störungen verursachen können oder deren Betrieb durch diese Störungen beeinträchtigt werden kann. Es regelt die Bedingungen für das Ausstellen und Betreiben der genannten elektrischen Einrichtungen. Die Übereinstimmung von elektrischen und elektromagnetischen Produkten mit den Vorschriften (Schutzanforderungen) des EMVG ist, wie in der EU-Richtlinie angegeben, vom Hersteller oder von seinem in der EU niedergelassenen Bevollmächtigen durch eine EU-Konformitätserklärung zu bescheinigen, und das EG-Konformitätszeichen CE ist auf dem Produkt oder den Begleitpapieren anzubringen. Der weiteren sind in § 5 des EMVG Ausnahmeregelungen für Zulieferteile zur Weiterverarbeitung durch Industrie und Handwerk sowie für Anlagen und Netze aufgeführt. Diese Ausnahmeregelungen gelten nicht für selbstständig betriebene Geräte und nicht für allgemein erhältliche elektrische und elektronische Produkte, wobei der Begriff „allgemein erhältlich“ für Grenzfälle noch einer juristischen Klärung bedarf. Im Zusammenhang mit diesen Ausnahmeregelungen ist der Begriff des Herstellers von besonderer Bedeutung: Hersteller ist derjenige, der für den Entwurf und die

1.2  Elektromagnetische Verträglichkeit (EMV)

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Fertigung eines der EMV-Richtlinie unterliegenden Produkts verantwortlich ist oder aus bereits gefertigten Endprodukten ein neues Produkt erstellt oder ein Produkt verändert, umbaut oder anpasst. Verstöße gegen das EMV-Gesetz gelten als Ordnungswidrigkeit und können mit Geldbußen bis zu 50.000 € geahndet werden. Des Weiteren können die Geräte, auf die sich die Ordnungswidrigkeit bezieht, eingezogen werden, und es ist die EU-Kommission in Übereinstimmung mit der EU-Richtlinie zu unterrichten, damit der freie Verkehr dieses Produkts auch in den übriger Mitgliedstaaten eingeschränkt wird. Die Marktüberwachung wurde dem BZT übertragen. Am 31.12.1995 endeten unwiderruflich alle Übergangsregelungen. Zwar dürfen Geräte, die vorher in Verkehr gebracht wurden, unverändert weiterbetrieben werden, aber Geräte, die danach in den Markt eingeführt werden, müssen das CE-Zeichen tragen, auch wenn sie lange vorher entwickelt worden sind. Deshalb sind diese beiden Möglichkeiten nur eingeschränkt anzuwenden: • Weg 1 (bisheriges Recht) ist geeignet für Geräte, die schon lange eingeführt sind, aber ab Ende 1995 nicht im Handel erhältlich sind. Eine Nachqualifizierung über den Standard, der in den Verfügungen 1045, 1046 und 523 niedergelegt wurde, lohnt sich nicht mehr. • Weg 2 (Übergangsregelung) ist geeignet für Geräte, die bis zum 31.12.1995 ein geringfügiges Redesign durchlaufen hat und deshalb eine neue Genehmigung benötigen, aber gegen Ende 1995 ebenfalls ausgelaufen sind. Für diese Geräte nutzte man die Erleichterungen bei der Funkentstörung nach den Verfügungen 242, 243, 251 gegenüber den alten Verfügungen 1045, 1046 und 523. • Weg 3 (neues Europa-Recht) ist geeignet für elektrische und elektronische Geräte, die neu entwickelt oder durch ein wesentliches Redesign aus älteren Typen abgeleitet wurden und für die vor 1996 kein weiteres Redesign mehr möglich war, also Geräte, die nach 1995 unverändert auf den gemeinsamen Markt gebracht werden sollten. Deshalb muss der dann allein geltende EMV-Standard vorhanden sein. In Deutschland sind Gesetze zur Funkentstörung bereits seit 1950 Realität. Mit dem EMV-Gesetz werden nun vom Gesetzgeber auch Anforderungen an die Störfestigkeit von Produkten gestellt, deren Anwendung bisher allein in der Verantwortung des Herstellers lag. Produkte, die bereits nach den einschlägigen EMV-Normen spezifiziert und hergestellt wurden, bedürfen sicher nur geringfügiger Modifikationen. Der Einfluss auf die Entwicklung und Herstellung von Produkten, für die bis Ende 1995 die Störfestigkeit vom Hersteller nicht spezifiziert wurde, kann ausgeprägte Änderungen im Produktdesign bewirken und einen Nachholbedarf an EMV-Wissen zeigen. Maßnahmen zur Sicherstellung der EMV-Vorschriften sind an jedem Produkt zu treffen, und deren Wirksamkeit ist durch Messtechnische Nachweise zu verifizieren. Hersteller elektrischer und elektronischer Produkte, die nicht in der Lage sind, ­EMV-Probleme selbst zu lösen, können die Dienste kompetenter Anbieter nutzen. Deren

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1  Grundlagen für die Entwicklung elektronischer Systeme

Angebot an Dienstleistung reicht von der Beratung zur EMV-gerechten Gestaltung einer Leiterplatte bis zur EMV-Systemplanung mobiler und ortsfester Systeme hoher Integrationsdichte und Komplexität. Der konsequente messtechnische Nachweis der EMV jeder Produktvariante sowie nach jedem EMV-relevanten Redesign eines Produkts wird den Bedarf an Messkapazität erhöhen. Investitionen für die Ausstattung von EMV-Labors oder Prüfstellen für EMV-Nachweismessungen sind nicht unerheblich. ­ Fachgerechte Messungen und Prüfungen erfordern ein fundiertes Fachwissen, das auch einen umfassenden Kenntnisstand der aktuellen EMV-Normung enthalten muss. Damit ein Produkt termingerecht am Markt eingeführt und eingesetzt werden kann, muss man seine EMV entsprechend planen. Kosten für EMV-Maßnahmen und ­-Nachweise müssen also im Budget enthalten sein. Die notwendigen Aufwendungen sind folgendermaßen kalkuliert und die Tätigkeiten im Terminplan zu berücksichtigen: • EMV-Vorschriften bereits in der Entwicklung des Produkts berücksichtigen • Entwicklungsbegleitung durch EMV-Fachmann • Messungen im Entwicklungsablauf • Messungen am Prototyp • Qualifikation des Produkts für die Herstellererklärung, und Kennzeichnung des Produkts mit dem CE-Kennzeichen • Stichprobenmessungen aus der Fertigung zum Aufrechterhalten der Produktqualität • Nachqualifikation nach Änderung am Produkt Alle Bedingungen und Vorschriften der EMV im Pflicht- und Lastenheft sind der gesetzlichen Forderungen und Einsatzbedingungen entsprechend zu spezifizieren. Die Herausforderung, EMV-Maßnahmen im notwendigen Umfang und zum richtigen Zeitpunkt einfließen zu lassen, richtet sich an alle an der Produkt- und Systemrealisierung beteiligten Fachdisziplinen. Sie betrifft den Entwickler einer Baugruppe, im Extremfall sogar den Chip-Designer, der sich um chipinterne EMV-Probleme kümmern muss, sowie Konstrukteure und Projekteure jeder elektrischen Einrichtung. EMV erfordert interdisziplinäre Zusammenarbeit aller Beteiligten und Koordination von Anforderungen, Aktivitäten und Maßnahmen.

1.2.4 EMV-Beeinflussungsmodell Das Thema EMV ist nicht neu: War es bei der Einführung des Rundfunks in den 30er Jahren lediglich die Frage von Knackgeräuschen beim Empfang oder später für das Verformen von Fernsehbildern interessant, so spielt heute die Beschäftigung mit der elektromagnetischen Verträglichkeit eine erhebliche Rolle. Die Militärtechnik mit ihrer störanfälligen Elektronik und Computertechnik hat letztlich immer wieder die ­EMV-Technik beeinflusst und geprägt. Erst seit 1970 hat sich die EMV-Technik zu

1.2  Elektromagnetische Verträglichkeit (EMV)

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einem eigenständigen Fachgebiet entwickelt. Dabei sind auch im zivilen Bereich ab 1980 immer mehr sicherheitsrelevante Aspekte zu berücksichtigen. Wenn Hörfunk und Fernsehen nicht störungsfrei übertragen werden können, so ist das zwar unangenehm, aber nicht gefährlich. Anders sieht es aus, wenn z. B. Funksignale von Feuerwehr, Rettungsdiensten oder Flugverkehr in elektromagnetischen Störungen untergehen. Wird beispielsweise ungewollt und aufgrund von Störeinkopplungen bei hoher Geschwindigkeit ein Airbag im Auto ausgelöst, entsteht eine gefährliche Situation, deren Ursache in der Unverträglichkeit zwischen Quelle (Sender) und Senke (Empfänger) zu suchen ist. In der Tat hat es einige spektakuläre Vorfälle gegeben, deren Ursache die mangelnde elektromagnetische Verträglichkeit war. Man hat zahlreiche zivile und militärische Unfälle bereits seit 1990 dokumentiert, bei denen wegen unzureichender EMV-Maßnahmen Personen gefährdet wurden: Raketenunfall einer Pershing II durch unbeabsichtigte Motorzündung aufgrund von Elektrostatik, im Falklandkrieg Untergang eines Zerstörers (MHMS-Sheffield), ausgelöst durch einen Raketentreffer nach einem EMV-Problem in der Feindüberwachung, Absturz zweier Tornado-Kampfflugzeuge bei München durch einen starken Rundfunksender oder 29 Abstürze von ­US-Army-Black-Hawk-Helikoptern UH 60 durch Fremdfeldeinkopplung in ein Steuermodul. Aber auch die für die Öffentlichkeit weniger spektakulär verlaufenden Fälle zeigen, dass das Phänomen der elektromagnetischen Beeinflussung heute längst Einzug in unser Leben gehalten hat, wie Einkopplungsprobleme bei Herzschrittmachern, speziell bei tiefen Frequenzen, oder ein Stahlwerkunglück aufgrund von Funkeinstrahlung in eine elektronische Steuerung. Elektromagnetische Verträglichkeit ist die Fähigkeit einer elektrischen Einrichtung, in ihrer elektromagnetischen Umgebung zufriedenstellend zu funktionieren, ohne diese Umgebung unzulässig zu beeinflussen (DIN VDE 0870 Teil 1). In Zukunft müssen alle elektrischen und elektronischen Geräte diesen Anspruch erfüllen. Die EMV befasst sich mit • Erkenntnis • Erfassung • Vermeidung • Beseitigung gegenseitiger und einseitiger elektromagnetischer Beeinflussung von Systemen, denn fast jedes elektrische oder elektronische Gerät gibt magnetische oder hochfrequente Strahlung ab. Auf diese Weise kann man fast jedes elektrische Gerät durch magnetische oder hochfrequente Strahlung stören. Die Störungen können auch durch atmosphärische Vorgänge hervorgerufen werden (z. B. Blitz). Störungen werden über Netz- und Datenleitungen oder über Ein- bzw. Ausstrahlung übertragen, wie Abb. 1.11 zeigt. Für das Beeinflussungsmodell der elektromagnetischen Verträglichkeit nennt Tab. 1.5 die bestehenden Normen, die bereits einen Großteil der Produkte mit elektrischen

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1  Grundlagen für die Entwicklung elektronischer Systeme

Abb. 1.11   Beeinflussungsmodell für die elektromagnetische Verträglichkeit

Tab. 1.5  Die bestehenden Normen decken bereits einen Großteil aller Produkte mit elektrischen und elektronischen Bauteilen ab. Diese Tabelle zeigt nur die wichtigsten EMV-Normen Produktfamilien (Produkt Standards)

Störaussendung

Störfestigkeit

Informationstechnische Einrichtungen, Computer

EN 55022

EN 50082-1

Industrielle, wissenschaftliche, medizinische Geräte

EN 50081-1 EN 50081-2 EN55011

EN 500821

Rundfunkempfänger

EN 55013 EN 60555-2

EN 55020

Beleuchtungseinrichtungen

EN 55015 EN 60555-2

EN 50082-2

Haushaltsgeräte

EN 55014 EN 60555-2 EN 60555-3

EN 50082-1

Signalübertragungsgeräte

EN 50081-2 EN 50065-1

EN 50082-2

1.2  Elektromagnetische Verträglichkeit (EMV)

35

Tab. 1.6  Im Amtsblatt der EU und des BAPT veröffentlichte EMV-Normen Stand 1/95 Normenbeschreibung

EN

Generic, Störaussendung, Wohn- und Geschäftsbereich

50081-1

IEC

0839-81-1

Generic, Störaussendung, Industriebereich

50081-2

0839-81-2

DIN VDE

Generic, Störfestigkeit, Wohn- und Geschäftsbereich

50082-1

0839-82-1

Signalübertragung auf NS-Netze

50065-1

0808-1

Signalübertragung auf NS-Netze

55011

CISPR 11

0875-11

Funkentstörung ISM Geräte

55013

CISPR 13

0875-13

Funkentstörung Leuchten

55014

CISPR 14

0875-14

CISPR 15

Funkentstörung Leuchten

55015

Störfestigkeit Rundfunkempfänger

55020

Funkentstörung informationstechnischer Einrichtungen

55022

0875-15 0872-20

CISPR 22

0878-3

Netzoberschwingungen

60555-2

IEC 555-2

0838-2

Spannungsschwankungen

60555-3

IEC 555-3

0838-3

und elektronischen Bauteilen abdecken. In dieser Tabelle sind nur die wichtigsten ­EMV-Normen enthalten, die zum Teil wieder auf IEC bzw. nationale DIN-VDE-Normen verweisen. Bedingt durch europäische und internationale Harmonisierung der Normen sind viele bereits angeglichen und mit EN- oder IEC-Nummern veröffentlicht, jedoch einige nur in Entwürfen vorhanden. Eine Vielzahl von EN-Normen basieren auf bestehenden deutschen Normen, wie Tab. 1.6 zeigt.

1.2.5 Weg zur CE-Kennzeichnung nach dem EMVG Wer nach dem 01.01.1996 Geräte ohne Prüfung nach dem EMV-Gesetz auf den Markt bringt, kann mit hohen Geldstrafen belegt werden, auch wenn niemand geschädigt wurde. Das EMV-Gesetz enthält aber nur Schutzziele und Modalitäten. Die Normung für Messverfahren, Grenzwerte und Durchführungsbestimmungen erfolgt innerhalb CENELEC (Europäisches Komitee für elektromagnetische Normen). Alle elektrischen Geräte müssen daher einer Prüfung unterzogen werden. Bezogen auf die EMV, werden sie auf ihre elektromagnetische Aussendung (EMA, bisher bekannt als Funkentstörung) und gegen elektromagnetische Störfestigkeit (EMS) geprüft. Für die Anbringung des CE-Kennzeichens ist nach dem EMVG festzustellen, welcher Prüfungsweg gewählt werden muss, wie Abb. 1.12 zeigt. Im einfachsten Fall kann im eigenen Haus oder durch nicht zertifizierte Dienstleister geprüft werden. Ein zertifizierter Dienstleister ist jedoch zu bevorzugen. Falls nicht eindeutig zu definieren ist, welche Norm für das Gerät zutrifft, muss man eine zuständige Stelle zu Rate ziehen. Zuständige Stellen sind z. B. TÜV und VDE. Nur, wenn es sich bei dem Gerät um

36

1  Grundlagen für die Entwicklung elektronischer Systeme

Abb. 1.12   Weg zur CE-Kennzeichnung nach dem EMVG (EMV-Gesetz für elektrische und elektronische Geräte)

ein ­Sendefunkgerät (z. B. Handy, CB-Funk, Radiosender) handelt, ist dafür das BZT (Bundesamt für Zulassung in der Telekommunikation) zuständig.

1.2.6 EMV-Maßnahmen Obwohl das CE-Kennzeichen nur für komplette Geräte benutzt werden kann, sind auch Hersteller von Komponenten wie Schränken, Gehäusen oder Folientastaturen gefordert. Bereits seit 1992 stellen Gerätehersteller erhöhte EMV-Anforderungen an ihre Zulieferer. So müssen bei den ersten Entwicklungsschritten eines neuen Geräts immer EMV-Aspekte berücksichtigt werden, da sich EMV-Sicherheit nur mit hohem finanziellem Aufwand nachrüsten lässt. Der erhöhte Aufwand für ein EMV-gerechtes Produkt bringt aber auf alle Fälle höhere Kosten mit sich. Dieser Kostendruck zwingt

1.2  Elektromagnetische Verträglichkeit (EMV)

37

Abb. 1.13   Beispiele für EMV-Maßnahmen

Hersteller und Anwender an einen Tisch, z. B. bei der Frage nach EMV-sicheren Gehäusen, wie Abb. 1.13 zeigt. Voraussetzung für die richtigen EMV-Maßnahmen ist die Kenntnis der physikalischen Zusammenhänge. Grundsätzlich müssen Sender wie Empfänger elektromagnetisch verträglich sein, d. h., ein Sender soll die Umgebung nicht unzulässig beeinflussen, und ein Empfänger muss eine ausreichende Störfestigkeit aufweisen. Bei elektrischen Einrichtungen ist zu beachten, dass ein Empfänger gleichzeitig ein Sender sein kann. Abb. 1.14 verdeutlicht die Zusammenhänge zwischen Sender, Empfänger und Kopplungspfad. Die Kopplungsmechanismen sind vielseitig: Galvanische (metallische) Kopplung tritt auf, wenn zwei Stromkreise eine gemeinsame Impedanz haben; kapazitive

38

1  Grundlagen für die Entwicklung elektronischer Systeme

Abb. 1.14   Beeinflussungsmodell mit Sender, Koppelmechanismus und Empfänger

(elektrische) Kopplung existiert zwischen zwei Stromkreisen, wenn deren Leiter auf unterschiedlichem Potenzial liegen; induktive (magnetische) Kopplung kommt zwischen zwei oder mehreren stromdurchflossenen Leiterschleifen vor; mit Leitungskopplung werden Wanderwellen bezeichnet, die sich längs einer leerlaufenden Leitung ausbreiten und in parallel laufenden Leitungen diverse Störspannungen und Störströme einkoppeln; unter Strahlungskopplung versteht man dagegen die gegenseitige Beeinflussung im nicht leitenden Raum.

Beispiele für EMV-Maßnahmen Bei EMV-Planung

Bei Nachrüstung

Potentialverteilung • Vermaschung • Flächenleiter • Potentialkonzept (Signalart)

• Kondensator • Induktivitäten

Überspannungsschutz • Grundschutz • Leiterabstände • Schaltungsdimensionierung

• Ableiter • diskrete Bauteile

innere Verträglichkeit • Räumliche Trennung von störenden und empfindlichen Funktionsgruppen

• Konstruktives Redesign (Abschirmungssysteme)

Übertragungssicherheit • Wahl des Übertragungsverfahrens

• Erhöhung der Redundanz niedrige Übertragungsgeschwindigkeit

Erfolg der Maßnahmen • Dem Störklima angepaßt

?

Aufwand • Relativ klein

? groß

1.2  Elektromagnetische Verträglichkeit (EMV)

39

1.2.7 Prinzipien und Möglichkeiten zu EMV Um den Empfänger vor dem Einfluss eines Senders zu schützen, ist eine Barriere (Schirmhülle oder Filter) notwendig. Das Prinzip der Schirmung ist einfach: Bei einem elektromagnetischen Schirm dringen elektromagnetische Felder in den Schirm ein und induzieren Ströme, deren Eigenfelder sich in einem initiierten Feld überlagern und dieses damit teilweise kompensieren. Ein Maß für die Güte der Schirmung stellt der sogenannte Schirmungsfaktor Q dar. Er ist in der Regel eine komplexe Zahl. Eine Klassifizierung der Felder zeigt Abb. 1.15. Man unterscheidet zwei Typen: statische und veränderliche Felder. Die statischen Felder gliedern sich in elektrostatische und magnetostatische Felder auf. Die veränderlichen Felder werden wiederum in quasistatische (langsam veränderliche) Felder mit der Unterteilung in elektrisches und magnetisches Wechselfeld und elektromagnetische Wellen (schnell veränderliche Felder) unterschieden. Bei den quasistatischen Feldern können je nach Abstand zwischen Antenne und Empfänger einmal ein elektrisches und einmal ein magnetisches Wechselfeld entstehen. Zum Beispiel entwickelt sich im Nahfeld bei einer Stabantenne ein quasistatisches elektrisches Feld, bei einer Rahmenantenne dagegen ein quasistatisches magnetisches Feld. Im sogenannten Fernfeld (großer Abstand zwischen Antenne und Empfänger) herrscht unabhängig vom Antennentyp ein nicht stationäres elektromagnetisches Wellenfeld. Ob es sich um ein Nah- oder Fernfeld handelt, ist abhängig von der Entfernung der Antenne und von der Änderungsgeschwindigkeit des Felds. Bei elektrostatischen Feldern ist die Schirmdämpfung eines fugenlosen, leitenden Schirms (Metallschirm) unendlich groß. Dieser Effekt ist beim Faraday-Käfig hinreichend bekannt. Selbst ein dielektrischer Schirm hat eine gewisse Barrierewirkung gegen elektrostatische Felder. Abb. 1.16 zeigt die Schirmwirkung im Metallschirm und im dielektrischen Schirm. Beim Metallschirm ist die innere Feldstärke gleich Null. Ist das Verhältnis beim dielektrischen Schirm von Wandstärke zu Durchmesser groß, verläuft der Fluss aufgrund

Abb. 1.15   Klassifizierung der elektrostatischen und magnetostatische Felder

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1  Grundlagen für die Entwicklung elektronischer Systeme

Abb. 1.16   Schirmwirkung bei einem Metallschirm und einem dielektrischen Schirm unter Einfluss eines elektrostatischen Felds

Abb. 1.17   Schirmwirkung bei einem nichtferromagnetischen Metallschirm und bei einem ferromagnetischen Schirm (Eisen und andere Metalle) bei magnetostatischen Feldern

der Brechung der elektrischen Feldlinien an der Grenzfläche überwiegend also in der Wand. In gleicher Weise, wie elektrostatische Felder durch hochpermittive dielektrische Schirme geschwächt werden können, kann man magnetostatische Felder durch hochpermeable ferromagnetische Hüllen schirmen. Abb. 1.17 zeigt die Schirmdämpfung eines nichtferromagnetischen Metallschirms (Schirmdämpfung ist Null) und eines ferromagnetischen Schirms (Schirmdämpfung ist endlich). Bei ferromagnetischen Hüllen und dickwandigen Schirmen verläuft der magnetische Fluss aufgrund der Brechung der magnetischen Feldlinien vorwiegend in der Wand. Bei quasistatischen elektrischen Wechselfeldern ergibt sich die Schirmung analog zu den elektrostatischen Feldern durch Umverteilung der Ladung. Jedoch muss in diesem Fall beachtet werden, dass die Schirmdämpfung bei zunehmender Frequenz endlich wird. Bei quasistatischen elektrischen Wechselfeldern sowie bei elektrostatischen Feldern ist jedoch zu bedenken, dass ein technischer Schirm im Vergleich zum Idealschirm immer Fugen oder ähnliches aufweist.

1.2  Elektromagnetische Verträglichkeit (EMV)

41

1.2.8 Messungen zur EMV Man kann keine EMV in ein Gerät hineinprüfen bzw. herausmessen. Entsprechende Kenntnisse und ein gewisses Know-how in der Entwicklung führen zu entsprechend sicheren Produkten. Das muss man jedoch durch Prüfungen und Messungen belegen. Die Bauteile der Elektronik werden immer schneller. Der Prüfling in Abb. 1.18 erzeugt eine leitungsgebundene Störspannung. Bei jedem Schaltvorgang innerhalb des Prüflings werden Störungen z. B. von Mikroprozessoren, Schaltnetzteilen, Magnetventilen, medizinischen Geräten, aber auch durch statische Auf- bzw. Entladungen ausgestrahlt. Bei letztgenannten spielt nicht nur die statische Ladung durch entsprechende Reibung von z. B. Kunststoffen und Textilien usw. eine Rolle, sondern auch, von uns wenig beeinflussbar, die Entladung eines Gewitters. Der Prüfling bildet die „Störquelle“ und der Innenwiderstand des Generators (Spannungs- bzw. Stromversorgung) die „Störsenke“. Hierbei muss man zwischen kapazitiver Kopplung (Streukoppelkapazitäten), induktiver Kopplung, Strahlungskopplung (Strahlungsbeeinflussung) und dem Abbau elektrostatischer Elektrizität unterscheiden. Arbeiten Störquelle und Störsenke erdfrei, handelt es sich um eine symmetrische Betriebsart. Ein Störstrom fließt in einer Leitung zur Störsenke hin und in der anderen Leitung zurück. Beide Ströme befinden sich im Gegentakt zueinander. Man spricht daher von einer symmetrischen Störung oder auch Gegentaktstörung. Liegt die Störsenke bzw. Störquelle an einer Erdverbindung oder gibt es (parasitäre) Koppelkapazitäten, treten unterschiedliche Störströme im Erdkreis auf. Störströme können daher in beiden Leitungen von der Störquelle zur Störsenke hin- und über den Erdkreis zurückfließen. Man spricht daher auch von einer asymmetrischen oder Gleichtaktstörung.

Abb. 1.18   Messanordnung zum Erfassen leitungsgebundener Störspannungen im Frequenzbereich zwischen 9 kHz und 30 MHz

42

1  Grundlagen für die Entwicklung elektronischer Systeme

Abb. 1.19   Messanordnung zum Erfassen feldgebundener Störspannungen im Frequenzbereich zwischen 30 MHz und 1 GHz

Abb. 1.19 zeigt eine Messanordnung zur Erfassung feldgebundener Störspannungen. Durch die bereits erwähnte gesetzliche Grundlage hat sich auch in der Normung von Prüfaufbau und Messgeräten einiges geändert. Entscheidend für den Praktiker ist, dass durch die Normung auch Messungen besser reproduzierbar geworden sind. Es ist ohnehin schwierig, eine bestimmte Form von Impulspaketen in einer vorgegebenen Zeit immer wieder gleich nachzubilden oder einen „Blitzschlag“ zu simulieren. Die Normung ermöglicht die Herstellung entsprechender Prüf- und Testgeräte zu noch erschwinglichen Preisen. Auch durch das Aufkommen einer „GTEM“-Zelle wird unter bestimmten Voraussetzungen eine preiswerte Alternative zur Absorberhalle angeboten. GTEM steht für „Giga-Hertz-Transversal-Elektro-Magnetische Zelle“. Diese Zelle bildet eine Sonderform der seit Jahren bekannten TEM-Zelle und Absorberkammer Die Zelle ist im Prinzip eine aus einem koaxialen Einspeisepunkt pyramidenförmig aufgeweitete Koaxialleitung mit Luft als Dielektrikum und einer Impedanz von Z = 50 Ω. Treffen begrenzte Störungen auf ein elektrisches Gerät, so muss das Gerät eine angemessene Störfestigkeit aufweisen. Andernfalls ist mit erheblichen Folgen zu rechnen. Wird z. B. die Steuerung eines Fahrstuhls gestört, bleibt dieser unter Umständen stehen. Ist ein elektrischer Temperaturregler nicht angemessen störfest aufgebaut, wird der Regelungsprozess gestört, was zu erheblichen Sachschäden führen kann. Um eine angemessene Störfestigkeit zu erreichen, sind eine gewisse Erfahrung und Know-how erforderlich. Gute Ergebnisse sind bereits mit einfachsten Mitteln möglich: • Grundsätzlich sollten Netzleitungen von Signal- und Datenleitungen getrennt verlegt werden. • Die Signalleitungen sind verdrillt oder abgeschirmt zu verlegen; diese Verlegungsart bringt weitere Vorteile für die Störfestigkeit. • Durch Schirmbleche, Metallgehäuse oder Schirmwicklungen bei Transformatoren lässt sich die Störfestigkeit innerhalb eines Geräts wesentlich verbessern.

1.2  Elektromagnetische Verträglichkeit (EMV)

43

• RC-Filter oder Drosseln an den Ein- und Ausgängen für die Signalleitungen erhöhen ebenfalls die Störfestigkeit. • Auf Leiterplatten lässt sich durch geschicktes Verlegen der Leiterbahnen und Platzieren von Massepunkten die EMV-Problematik bereits in der Entwicklung eines Geräts wesentlich reduzieren. Die Messungen der EMV lassen sich in Messungen der Störaussendung (EMI) und Messungen der Störfestigkeit oder Immunität (EMS) untergliedern. Zu den ­EMI-Messungen werden Messempfänger oder Spektrumanalysatoren benötigt. Für die benötigt man neben dem Signalgenerator einen Leistungsverstärker und, wie bei den Störaussendungsmessungen, diverse Koppelnetzwerke oder Antennen. Im Gegensatz zur EMI-Messung muss man die Störfestigkeit gegen Felder jedoch immer in geschirmten Räumen messen, wie Abb. 1.20 zeigt. Die relevanten Normen schreiben als Messumgebung eine geschirmte Halle vor, die für die geforderte Gleichmäßigkeit der Feldstärke („Uniform Area“) partiell mit Absorbern ausgekleidet sein muss. Da Bau und Einrichtung einer Absorberhalle technisch und finanziell sehr aufwendig sind, wurden in der Vergangenheit bereits preisgünstigere Alternativen auf den Markt gebracht. Diese Zellen mit Maßen von 1,5 m × 1 m × 1 m sind noch als kompakt anzusehen. Gegenüber den herkömmlichen Precompliance-Zellen zeigen sie deutliche Vorteile im Hinblick auf hochfrequenztechnische Eigenschaften. Das Gehäuse verhindert eine Abstrahlung der elektromagnetischen Felder in die Umgebung, außerdem ist es mit einer HF-abgeschirmten Tür versehen, die einen leichten Zugang zum Innenraum gestattet. Der Prüfling wird auf eine ebene Fläche innerhalb der Zelle gestellt. Da die Messungen eine Kontrolle der Prüflingsfunktion erfordern, ist für die optische Überwachung ein geschirmtes Fenster in der Tür angebracht, und die Zelle hat eine Innenbeleuchtung. Zur elektronischen Überwachung gibt es neben den standardmäßig gefilterten Durchführungen und den abschraubbaren Durchführungsplatten noch zusätzliche Möglichkeiten der individuellen Bestückung.

Abb. 1.20   Messanordnung zum Bestimmen der Störfestigkeit gegen hochfrequente und feldgebundene Störungen im Frequenzbereich zwischen 10 kHz und 1 GHz

44

1  Grundlagen für die Entwicklung elektronischer Systeme

Abb. 1.21   Messanordnung zum Bestimmen der Störfestigkeit gegen hochfrequente und leitungsgebundene Störungen im Frequenzbereich zwischen 150 kHz und 80 MHz bzw. 230 MHz

Mit der Messanordnung nach Abb. 1.21 wird die Störfestigkeit gegen hochfrequente und leitungsgebundene Störungen bestimmt. Die feldgebundene Emission im Bereich von 30 MHz bis 1 GHz lässt sich in der GTEM-Zelle messen. Bezüglich der Störaussendung wird der Prüfling in drei Richtungen in der Kammer ausgemessen. Dann folgt eine Freifeldkorrelation im Feldbereich über 30 MHz. Die entsprechenden Umrechnungsalgorithmen sind in Softwarepaketen enthalten. Die Messung in der Zelle stellt somit eine Alternative zur Freifeldmessung dar. Aber auch über Leitungen kann ein Gerät diverse Störungen aussenden. Am Netzanschluss wird mit einer Netznachbildung im Bereich von 9 kHz bis 30 MHz gemessen. Die Netznachbildung versorgt bei der Messung den Prüfling mit Netzspannung, schließt aber gleichzeitig die Prüflingsanschlüsse hochfrequenzmäßig mit einem definierten „Nachbildwiderstafld“ ab. Um z. B. das Schalten von Induktivitäten (Magnetventilen) zu simulieren, werden in Abb. 1.22 definierte Impulspakete, sogenannte Bursts, auf Netz-, Signal-, Steuer- und Datenleitungen mit Hilfe von Koppelnetzwerken kapazitiv eingekoppelt. Bursts sind die in der Praxis am häufigsten vorkommenden Störungen. Charakteristisch für die Prüfung sind die kurze Anstiegszeit, die Wiederholrate und die niedrige Energie der Kurzzeitstörung. Die Spannung der Impulse kann man bis zu 4,4 kV einstellen bei einer Frequenz von 5 kHz. Bei den Burstimpulsen in Abb. 1.22 unterscheidet man zwischen der Burstdauer tB, der Burstfrequenz fB und der Repetitionszeit tR.

1.2  Elektromagnetische Verträglichkeit (EMV)

45

Abb. 1.22   Messanordnung zum Bestimmen der Wirkung schneller transienter Störimpulse (Bursts) auf den Anschlussleitungen

Beim Prüfen der Wirkung der Stoßspannung durch einen energiereichen Einzelimpuls oder eine Impulsfolge auf der Anschlussleitung verwendet man die Schaltung von Abb. 1.23. Bei dieser „Surge“-Prüfung wird ein energiereicher Einzelimpuls auf Netz-, Signal-, Steuer-, Adress- und Datenleitung gegeben, wie dies bereits beschrieben wurde. Mit dieser Prüfung lassen sich Überspannungen simulieren, wie sie z. B. durch einen Blitzeinschlag oder durch das Ausschalten großer Induktivitäten entstehen können. Die Spannung des Impulses kann bis 3 kV betragen, und die Amplitude lässt sich stufenlos einstellen. Bei der Prüfung der Störfestigkeit gegen elektrostatische Entladung (ESD) wird mit einem ESD-Generator in Form einer „Pistole“ die Entladung über vom Anwender berührbare Teile simuliert, wie Abb. 1.24 zeigt. Durch ein sogenanntes Vakuumrelais lässt sich die Reproduzierbarkeit dieser Prüfung erhöhen. Hierbei setzt man die Spitze der Pistole direkt auf und entlädt über eine im Vakuum liegende Funkenstrecke. Damit ist die Prüfung weitgehend von der Luftfeuchtigkeit, den Annäherungsgeschwindigkeiten zum Prüfling und dem Abstand der Prüfspitze unabhängig. Bei dieser Kontaktentladung wird eine Spannung von bis zu 8 kV an den Prüfling gelegt. Verzichtet man auf das Vakuumrelais, wird die Pistole nicht auf das Gehäuse aufgesetzt. Es tritt Entladung über die Luft auf, beider Spannungen bis 15 kV anstehen.

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1  Grundlagen für die Entwicklung elektronischer Systeme

Abb. 1.23   Messanordnung zum Bestimmen der Wirkung der Stoßspannung durch einen energiereichen Einzelimpuls oder eine Impulsfolge auf der Anschlussleitung

Abb. 1.24   Messanordnung zum Bestimmen der Wirkung einer elektrostatischen Entladung (ESD)

1.2.9 Praktische EMV-Messungen und deren Auswertung Ohne EMV-gerechtes Design ist es heute kaum noch möglich, ein Produkt auf dem Markt anzubieten. Für den Hersteller entsprechender Produkte bedeutet dies, dass bereits in der Entwicklungsphase die gesamte EMV-Problematik zu berücksichtigen ist. Daher sind entsprechende Messungen und Prüfungen erforderlich. Diese Maßnahmen sind notwendig, um nicht nur dem EMV-Gesetz zu genügen, sondern darüber hinaus auch ein qualitativ hochwertiges Produkt zu entwickeln und später kostengünstig herzustellen.

1.2  Elektromagnetische Verträglichkeit (EMV)

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Abb. 1.25   Prinzipieller Aufbau einer GTEM-Messzelle

Die GTEM-Messzelle von Abb. 1.25 bildet eine Sonderform aus der seit Jahren bekannten TEM-Zelle und der Absorberkammer. Die Zelle ist im Prinzip eine sich aus einem koaxialen Einspeisepunkt pyramidenförmig aufweitende Koaxialleitung mit Luft als Dielektrikum und einer Impedanz von Z = 50 Ω Sie ist an ihrem Ende impedanzgerecht durch eine Kombination von Abschlusswiderständen und HF-Absorbern abgeschlossen. Die Abschlusswiderstände bestehen aus großflächigen Leiterplatten, die mit vielen Einzelwiderständen bestückt sind und in der Summe die Impedanz von Z = 50 Ω ergeben. Durch seine geometrische Ausdehnung ist der „Abschlusswiderstand“ nur in einem begrenzten Frequenzbereich wirksam. Oberhalb davon übernehmen HF-Absorber den reflexionsarmen Abschluss. Die Hülle, der Außenleiter dieser „Koaxialleitung“, besteht aus speziellen Blechwänden mit einer garantierten Schirmdämpfung für elektromagnetische Felder. Zur schnellen und vor allem preiswerten Messung des Störspektrums eines elektrischen oder elektronischen Geräts setzt man ein Messsystem ein, das aus Hardund Softwareteilen besteht. Das gesamte Störspektrum des für den EMV-Test relevanten Frequenzbereichs von 30 Hz bis 1 GHz kann man durch eine Software in einem Durchgang abtasten und beurteilen. Für eine exakte Messung ist in jedem Fall nach DIN EN50081/82 eine Fremdfeldmessung erforderlich. Für die rein qualitative Aussage über Frequenzen von Störpegeln und deren Feldstärke während der Entwicklungsphase von Geräten sind die Messungen auch in einer GTEM-Zelle möglich, bevor sie dann endgültig auf dem ­Freifeld-Messplatz aufgenommen werden (Pre-Check). Für eine präzise Messung im Freifeld (10 m Abstand von Antenne zu Objekt) kann eine Software auch hierzu die entsprechenden Pegelwerte liefern. Da der Software verschiedene Korrekturtabellen mitgeliefert werden, kann dann die Software den

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1  Grundlagen für die Entwicklung elektronischer Systeme

gemessenen Pegel automatisch korrigieren. Grund für die Korrektur ist, dass Breitbandantennen, selbst sehr teure, zwar einen großen Frequenzbereich erfassen, jedoch mit Linearitätsfehlern bis zu 25 dBµV behaftet sind. Diese „Frequenzlöcher“ lassen sich durch die Software mathematisch ausbalancieren. Die Nichtlinearitäten der Pegelwerte der Antennen werden hausintern beim Hersteller mit Spektrumanalyzer und Trackinggenerator nach einem speziellen Messverfahren ermittelt und der Software als Korrekturtabelle hinzugefügt. Die geeignete Korrekturtabelle wird dann nur noch automatisch vorgeladen. Den Umfang der Korrekturtabellen muss man ständig erweitern, ergänzen bzw. verbessern. Bei der Software werden daher nur die Rohdaten des Scans gespeichert, und die jeweilige Kalibriertabelle kann man vor der Darstellung zuladen. Das verkürzt den Scanvorgang, und alte Daten lassen sich nachträglich mit anderen Tabellen versehen. Die Hardware besteht im Wesentlichen aus einem Spitzenscanner mit der Software für die Verarbeitung der Informationen mit grafischer Darstellung und der nötigen Breitbandempfangsantenne. Der Scanner verarbeitet den gesamten Frequenzbereich von 100 kHz bis 2,036 GHz. Die Steuerung des Scanners wird unter Windows mit der Software über die serielle Schnittstelle COM1 oder COM2 vorgenommen. Die zum Messsystem gehörende Antenne ist eine passiv arbeitende Mehrfachdipolantenne, die für den Frequenzbereich von 30 MHz bis über 1 GHz ausgelegt ist. Diese Breitbandantennen sind vertikal polarisiert und können durch eine Drehung um 90° auch horizontal empfangen. Besondere Messantennen sind jedoch für die horizontale Messung besser geeignet, z. B. die bikonische EMV-Antenne. Abb. 1.26 zeigt das komplette Messsystem. Im Scanner befinden sich der programmierbare Generator, der einstellbare Verstärker und das steuerbare ­HF-Schaltfeld, wobei durch den IEC-Bus ein komplettes Messsystem vorhanden ist. Sofern der Steuerrechner mit einer IEC-Karte ausgerüstet ist, läuft ein sehr schneller Datenaustausch zwischen den einzelnen Systemen ab. Hat man dagegen eine serielle Schnittstelle zwischen Scannersystem und Steuerrechner, muss man mit einem Flaschenhals zwischen den einzelnen Systemen rechnen. Die Bedienung des Messsystems beschränkt sich auf die Wahl der Betriebsart „Remote“. Während der Messung wird der Scanner vollständig vom PC aus gesteuert. Auf den Messgeräten (Generator und Leistungsmesser) sind LC-Displays vorhanden, und man kann während der Messung die aktuelle Frequenz und den zugehörigen Pegel zeitgleich ablesen. Beim realen System von Abb. 1.26 muss man nur darauf achten, dass die ­COM-Schnittstelle am PC richtig mit dem Scanner verbunden ist. Man kann dieses System auch simulieren und entsprechend einstellen. Nach Programmstart wird man aufgefordert, ein Namenskürzel einzugeben, das nicht länger als acht Zeichen sein darf. Gibt man z. B. „Test“ ein, lässt sich im Hauptmenü eine Aktion mit dem Rollbalken auf dem Bildschirm auswählen. Dazu werden hier wie auch in allen anderen Rollbalkenmenüs die Cursortasten und Enter benutzt, abgebrochen wird durch Esc.

1.2  Elektromagnetische Verträglichkeit (EMV)

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Abb. 1.26   GTEM-Zelle mit Messgeräten und Steuerrechner. Die Messgeräte sind über den IECBus verbunden. Der PC kann über den IEC-Bus oder über eine serielle Schnittstelle nach RS232C angeschlossen sein

Mit dem Menüpunkt „Scan durchführen“ legt man einen neuen Scan an. Er wird gespeichert, bevor man ihn auf dem Bildschirm betrachten oder ausdrucken kann. Beim realen System ist der Squelch-Einsteller auf Null zurückzudrehen. Zunächst gibt man den Modus an, in dem der Scan ausgeführt werden soll. Neben den Standardbetriebsarten, die im Scanner beschrieben sind, werden die Optionen „120 kHz Interpolation linear“ und „120 kHz Interpolation quadratisch“ angeboten. Im Interpolationsmodus kann man pro ausgegebenen Wert zehn Messwerte erfassen und nach einem speziellen Verfahren den Mittelwert berechnen lassen. Die quadratische Interpolation liefert zurzeit eine realistische Darstellung des tatsächlichen Störspektrums. Nun wählt man aus, ob der Signalabschwächer (Attenuator) des Scanners ein- oder ausgeschaltet werden soll, aber meist wird er nicht benötigt. Anschließend gibt man den gewünschten Abtastbereich ein (Start- und Endfrequenz), dann noch die Schrittweite, wenn man nicht im Interpolationsmodus arbeiten will. Pro Scan lassen sich maximal 32.000 Werte erfassen. Jetzt kann man noch eine bis zu 20 Zeichen lange Kurzbezeichnung des Messobjekts angeben, und zuletzt werden noch einmal sämtliche Daten zur Bestätigung angezeigt. Nach Wahl von „Scan durchführen“ wird der vorgewählte Bereich durch das Programm komplett erfasst.

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1  Grundlagen für die Entwicklung elektronischer Systeme

Die Menüpunkte „Tabelle betrachten“ und „Frequenzen drucken“ steuern die Textausgabe eines Scans. In beiden Fällen wird man aufgefordert, einen Schwellwert einzugeben, von dem an das Programm die Störpegel auf dem Bildschirm bzw. auf dem Standarddrucker ausgeben soll. Der Menüpunkt „X-Y-Spectrum darstellen“ bietet schließlich eine grafische Aufbereitung der erfassten Daten. Grenzwerte, die in einer speziellen Datei gespeichert sind, erscheinen als farbige Linie am Bildschirm, sodass man die Überschreitung dieser Werte auf einen Blick erfassen kann. Mit den Cursortasten lässt sich ein roter Strich über das dargestellte Spektrum bewegen, wobei die aktuelle Frequenz und die gemessene Feldstärke angezeigt werden. Hält man die Strg-Taste gedrückt und betätigt dann die Cursortasten, bewegt sich der rote Strich in Sprüngen. Mit der Pos1- und der Ende-Taste kommt man an den Anfang bzw. an das Ende des dargestellten Bereichs. Drückt man die Taste „Y“, zoomt der dargestellte Bereich vertikal um den Faktor 2. Durch Drücken der Taste „X“ kann man den linken und durch nochmaliges Drücken den rechten Rand eines zu vergrößernden Bereichs auswählen. Diese Funktion kann beim genauen Aufspüren eng begrenzter Störsignale hilfreich sein. Der Aufbau einer gesamten GTEM-Anlage ist in Abb. 1.27 gezeigt. Die Feldsonde ist ein zentrales Element bei der Kalibrierung des Feldes im gleichförmigen Feldbereich der Absorberhalle und hat damit einen direkten Einfluss auf die Messunsicherheit. Daher kommt der Kalibrierung eine besondere Bedeutung zu. In dem für die IEC 61000-4-3 zuständigen Normungsgremium wurde festgestellt, dass die international angewandten Verfahren zur Kalibrierung von Feldsonden recht unterschiedlich sind und auch zu unterschiedlichen Ergebnissen führen. Im Interesse eines einheitlichen Verfahrens und einer besseren Vergleichbarkeit werden daher in den informativen Anhängen der IEC 61000-4-3 und IEC 61000-4-20 der Kalibrieraufbau, das Verfahren und weitere Parameter, wie z. B. Frequenzbereich, Schrittweite, Feldstärke usw. spezifiziert. Neben dem Kalibrierverfahren beziehen sich die normativen Vorgaben auch auf die Validierung der Messumgebung.

Abb. 1.27   Aufbau einer GTEM-Anlage

1.2  Elektromagnetische Verträglichkeit (EMV)

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Auch die Feldsondenkalibrierungen im Bereich einiger GHz werden üblicherweise in einer Absorberhalle durchgeführt. Dabei werden zur Erzeugung eines homogenen Feldes vorzugsweise Hornantennen verwendet, deren Gewinn mathematisch gut berechenbar ist. Dieses Verfahren hat jedoch seine Grenzen im Bereich unterhalb einiger 100 MHz, da in diesem Bereich die Hornantennen unhandlich groß werden und sich der Abstand zwischen Hornantenne und Sonde zum Erreichen von Fernfeldbedingungen nicht beliebig vergrößern lässt. In diesem unteren Frequenzbereich lassen sich z. B. ­GTEM-Zellen vorteilhaft zur Feldgenerierung einsetzen, da sie besonders breitbandig sind und die Feldstärke weitestgehend unabhängig von der Frequenz ist. Auf diese Weise können Feldsonden von wenigen kHz bis 1 GHz in einem Aufbau mit gleichbleibend geringer Leistung und einer sehr guten Reproduzierbarkeit kalibriert werden. Unsicherheitsbeiträge durch Antennenpositionierungen, Kabellagen oder veränderte Fehlanpassungen an Steckverbindern entfallen weitestgehend. Das für die Feldsonde zur Verfügung stehende Prüfvolumen bestimmt sich durch einen Würfel mit einer maximalen Kantenlänge von 20 % der Innenleiterhöhe. Für die verwendete GTEM-Zelle wären dies maximal 35 cm. Aus Gründen der besseren Feldhomogenität und der höheren erreichbaren Feldstärke wurde das Prüfvolumen jedoch in Richtung Speisekeil zu 1 m Septumhöhe verschoben, sodass sich ein Würfel von 20 cm Kantenlänge ergibt. Diese Position erschien als ein günstiger Kompromiss zwischen ausreichendem Kalibriervolumen, erreichbarer Feldstärke und Feldhomogenität. Die Feldhomogenität kann mithilfe einer aufwendigen Messung der Feldstärkeverteilung dargestellten Messpunkten überprüft werden. Aus den insgesamt 27 Messpunkten wurde die Standardabweichung der Speiseleistung in Abhängigkeit von der Frequenz berechnet, die nachdem Normentwurf einen Maximalwert von 1,5 dB nicht überschreiten darf. Der Maximalwert der Standardabweichung liegt unter 1,2 dB, sodass die verwendete GTEM-Zelle die Anforderungen im betrachteten Frequenzbereich von 80 MHz bis 1 GHz gut erfüllt. Mit der erfolgreichen Validierung der GTEM-Zelle als Kalibriereinrichtung bis 1 GHz kann für die Frequenzen darüber die Absorberhalle zur Kalibrierung genutzt werden. Für die Validierung der Absorberhalle wurde eine VSWR-Messung nach dem beschriebenen Verfahren durchgeführt. Dazu wurde eine Sonde in 1 m Abstand zur Antenne positioniert und in kleinen Schritten von 2 cm relativ zur Antenne verschoben. Die Messstrecke ist durch die größte, bei 1 GHz entstehende Wellenlänge von 30 cm definiert. Daraus ergaben sich insgesamt 16 Messpunkte. Die durch den unterschiedlichen Abstand entstandene Pegeldifferenz wurde in der Darstellung herausgerechnet, sodass nur noch die tatsächliche Feldhomogenität übrig bleibt. Im Bereich bis 4 GHz zeigt sich eine gute Feldhomogenität von weniger als 0,5 B, die auch den Validierungsansprüchen nach entspricht. Im Bereich oberhalb von 4 GHz stand für die Messungen nur eine Breitbandhornantenne zur Verfügung, die sich für die Sondenkalibrierung als nicht geeignet erwies. Durch die breite Strahlungskeule der Antenne machen sich parasitäre Effekte z. B. durch Reflexionen in einem viel

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1  Grundlagen für die Entwicklung elektronischer Systeme

größeren Bereich bemerkbar als bei den im unteren Frequenzbereich verwendeten Hornantennen mit stärker gebündelter Richtcharakteristik. Nach erfolgreicher Validierung der Messplätze kann die eigentliche Kalibrierung durchgeführt werden. Bei der Kalibrierung gibt es zahlreiche Einflussfaktoren, von denen einige nachfolgend näher betrachtet werden sollen. Die Positioniergenauigkeit der Sonde hat einen direkten Einfluss auf die angezeigte Feldstärke. Am Beispiel einer Verschiebung in x-Richtung (quer zur ­Speisepunkt-Absorberachse in horizontalerRichtung) ist die Abweichung der Vorwärtsleistung für eine konstante Verschiebung der Sonde bis 1 cm hat nahezu keinen Einfluss. Bei größeren Abweichungen von 3 cm ist ein Einfluss bereits deutlich erkennbar. Allerdings sind Positioniergenauigkeiten von besser als 1 cm in der Praxis durchaus beherrschbar. Bei Verschiebungen in y-Richtung (zwischen Septum und Boden) und z-Richtung sind die Abweichungen ähnlich. In y-Richtung ergibt sich zusätzlich ein kleiner Offset durch geringeren bzw. größeren Abstand zum Septum und in z-Richtung durch die Positionierung bei einer anderen Septumhöhe. Im Rahmen dieser Messungen wurde weiterhin untersucht, inwieweit das Grundgerät einer Sonde mit abgesetztem Messkopf die Messungen beeinflussen kann. Dazu wurde das Grundgerät der Sonde komplett mit Absorbermaterial verkleidet. Das Sondengehäuse kann durchaus einen signifikanten Einfluss aufweisen, der je nach Orientierung der Sonde auch über die hier gezeigten Ergebnisse mit einer stehenden bzw. hängenden Sonde hinausgehen kann, insbesondere wenn das Gehäuse in Richtung des Poyntingvektors liegt. Die Orientierungen PE, PH und PS stehen dabei für die Ausrichtung der Sonde parallel zum elektrischen bzw. magnetischen Feld bzw. parallel zum Poyntingvektor. In der GTEM-Zelle ist die Orientierung PE am sensibelsten, da in Richtung des elektrischen Feldes der Einfluss des Sondengehäuses am größten ist. Dies ist eine Eigenschaft der Sonde und unabhängig von der Felderzeugung. In der Absorberhalle hingegen treten die größten Abweichungen bei einer Sondenausrichtung in Richtung des Poyntingvektors (PS-Orientierung) auf, da in diesem Fall das Sondengehäuse direkt in Hauptstrahlrichtung der Antenne orientiert ist und damit durch Reflexionen am Sondengehäuse eine maximale Rückwirkung auf den Messkopf erfolgen kann. Neben den Einflüssen der Messumgebung ist auch die Isotropie der Sonde von großer Bedeutung. In Abb. 1.27 sind am Beispiel einer exemplarisch ausgewählten Sonde die unterschiedlichen Korrekturfaktoren der x-, y- und z-Richtung dargestellt. Bei einer idealen Sonde sollten die Korrekturfaktoren 1 (bzw. 0 dB) sein bzw. alle denselben Frequenzgang aufweisen. In diesem Beispiel zeigen alle drei Richtungen einen unterschiedlichen Frequenzgang, der auch noch von der Orientierung der Sonde abhängig ist. Die Gesamtheit der komplexen Abhängigkeiten kann jedoch mit einer Kalibrierung bei vertretbarem Zeitaufwand nicht vollständig berücksichtigt werden.

1.2  Elektromagnetische Verträglichkeit (EMV)

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Abb. 1.28   Bildschirm eines Spektrumanalysators

Mit den Vorgaben zur Feldsondenkalibrierung in den informativen Anhängen der IEC 61000-4-3 und IEC 61000-4-20 wurden wesentliche Parameter zur Feldsondenkalibrierung festgelegt. Ziel der informativen Anhänge ist es, durch ein einheitliches Verfahren die Vergleichbarkeit der Feldsondenkalibrierung zwischen einzelnen Kalibrierlaboren zu verbessern und damit die Messunsicherheit der Störfestigkeitsprüfungen zu verringern. Ob sich dieses Ziel tatsächlich erreichen lässt, hängt von der Anwendung der in den Anhängen beschriebenen Verfahren und von der sicheren Beherrschung der zahlreichen sekundären Einflüsse ab. Abb. 1.28 zeigt den Bildschirm eines Spektrumanalysators.

2

Erstellung von einseitigen Leiterplatten

Die Leiterplatte ist eine der wichtigsten Komponenten eines jeden elektronischen Gerätes. Sie verbindet die einzelnen Bauelemente sowohl mechanisch als auch elektrisch miteinander, sie ist es, die mit zahlreichen Bauteilen aus der Mechanik (Schalter), Elektrik und Elektronik erst die eigentliche Schaltung realisiert. Aus diesem Grund ist es wichtig, dass für eine bestimmte Aufgabenstellung möglichst früh die Anforderungen an die Leiterplatte definieren und Rückwirkungen aus der gewählten Technologie für die Schaltungsentwicklung zu berücksichtigen. Leiterplatten sind aus verschiedenen Materialien hergestellt. In jedem Fall bestehen sie aus einem isolierenden Trägermaterial, das ein- oder beidseitig mit einer Kupferfolie beschichtet ist. Als Trägermaterial wird mit Phenolharz imprägniertes Papier oder mit Phenolharz imprägniertes Glasgewebe eingesetzt. Das Trägermaterial bestimmt damit zu einem Wesentlichen Teil die mechanischen und elektrischen Eigenschaften der fertigen Leiterplatte. Hierunter fallen Dimensionsstabilität, thermische Ausdehnung, mechanische und elektrische Festigkeit, Bearbeitungseigenschaften und Isoliervermögen. Die letzte Eigenschaft wird vor allen Dingen von der chemischen Reinheit des Papier- oder Glasgewebes bestimmt. Für einfache Ansprüche an thermische und elektrische Eigenschaften einer Leiterplatte wird ein mit Epoxidharz imprägniertes Papier (FR3) eingesetzt. Als Industriestandard ist dagegen ein Laminat aus Glasgewebe und Epoxidharz (FR4) anzusehen. Dieses Material hat ausgezeichnete elektrische Eigenschaften, eine sehr gute Widerstandsfähigkeit gegen Chemikalien und eine hohe mechanische Dimensionsstabilität. Diese Eigenschaften haben es zum am häufigsten eingesetzten Material für industriell gefertigte Leiterplatten gebracht. Je nach Anwendung und Komplexität kann eine Leiterplatte eine oder mehrere Kupferlagen beinhalten. Hierbei ist zu berücksichtigen, dass der Preis der Leiterplatte naturgemäß mit der Anzahl der elektrischen Lagen steigt. Aus diesem Grund, aber auch © Springer Fachmedien Wiesbaden GmbH, ein Teil von Springer Nature 2020 H. Bernstein, Elektronik und Mechanik, https://doi.org/10.1007/978-3-658-30758-5_2

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2  Erstellung von einseitigen Leiterplatten

Abb. 2.1   Lochplatine im Europaformat (100 × 160 mm)

wegen der wesentlich schlechteren Prüfbarkeit der Schaltung (Unzugänglichkeit der Innenlagen), sollte beim Entwurf einer Leiterplatte auf eine möglichst minimale Anzahl von Lagen geachtet werden, außer Innenlagen, sie sind aus anderen Gründen vorzusehen (Versorgungslagen, Abschirmungen). Abb. 2.1 zeigt die einfachste Form einer Leiterplatte, nämlich die einseitige Kupferkaschierung. Sie ist für einfache bis mittlere Leiter- und Bauelementdichten geeignet, stellt aber trotz ihrer Einfachheit einige besondere Anforderungen. Da bei einer einseitig kaschierten Leiterplatte die Bohrungen nicht durchmetallisiert sind, tritt während des Lötvorgangs keine Kapillarwirkung auf. Aus diesem Grund müssen die Restringe der Lötaugen bei einseitigen Leiterplatten wesentlich breiter ausfallen, damit eine auch mechanisch sichere Lötstelle gewährleistet ist. Es darf nicht übersehen werden, dass das gesamte Bauelementgewicht nur durch die Klebekraft der Kupferfolie mit der Leiterplatte verbunden ist, im Gegensatz zur mehrlagigen Leiterplatte, wo durch das durchkontaktierte Bohrloch und die Füllung mit Lötzinn eine feste Verzahnung mit der Leiterplatte entsteht. Die technischen Daten für die Lochplatine sind Kategorie Europlatine Ausführung einseitig Material Hartpapier Länge 180  mm Breite 100  mm RM 2,54  mm Kupferauflage (Stärke) 35 µm Lochdurchmesser 1  mm Materialstärke 1,6  mm

2.1  Realisierung eines Schmitt-Triggers

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Abb. 2.2   Steckfeld für die Aufnahme von elektronischen Bauelementen

Statt einer Lochplatine kann man auch ein Steckfeld verwenden. Abb. 2.2 zeigt ein Steckfeld für die lötfreie Aufnahme von elektronischen Bauelementen.

2.1 Realisierung eines Schmitt-Triggers Es ist der sogenannte Schmitt-Trigger, der zur Formung von Rechteckspannungen aus beliebig sich ändernden Spannungen dient. Amplitudenbegrenzerstufen mit Dioden und RC-Glieder dienen zur Umformung von Rechteckspannungen in Nadelimpulsen und umgekehrt. Der Schmitt-Trigger ist ein zweistufiger Verstärker mit positiver Rückkopplung (­Mitkopplung). Es handelt sich hierbei um eine bistabile Schaltung, die beim Überschreiten einer bestimmten Eingangsspannung Ue(Ein) kippt und beim Unterschreiten einer bestimmten Eingangsspannung Ue(Aus) zurückkippt. Der Schmitt-Trigger ist also eine potenzialgesteuerte Kippschaltung, die als Schwellwertschalter und Rechteckformer verwendet wird. Die Funktion eines Schmitt-Triggers wird mit Multisim realisiert, wie Abb. 2.3 zeigt. Die in Multisim integrierte Datenbank hat einen Umfang von über 13.000 Bauelementen, wie Widerstände, Kondensatoren, Dioden, Transistoren usw. Die simulierte Schaltung umfasst einen Funktionsgenerator, der die Eingangsspannung erzeugt. Die Eingangs- und die Ausgangsspannung wird mit einem ­ZweikanalOszilloskop erfasst und lässt sich so messen. Die Bauelemente sind in einer ­Benutzerdatenbank gespeichert und sind als virtuelle Bauelemente vorhanden, d. h. jeder Wert des Bauelements lässt sich beliebig einstellen.

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2  Erstellung von einseitigen Leiterplatten

Abb. 2.3   Simulierte Schaltung eines Schmitt-Triggers

Es sind 20 Messinstrumente vorhanden, vom universellen Multimeter, Voltmeter, Amperemeter, Oszilloskop (interne und externe Triggerung auf die positive oder negative Signalflanke und in 2- und 4-Kanal-Version verfügbar), Logikanalysator, Wortgenerator, Verzerrungsanalysator usw. • Multimeter: Zum Messen von Gleich- und Wechselspannungen und -strömen, Widerständen und Abschwächungsfaktoren (in dB) mit automatischer Bereichsumschaltung. • Voltmeter: Für die schnelle und einfache Messung von Spannungen. • Amperemeter: Für schnelle und präzise Strommessungen. • Wattmeter: Zum Messen von Leistung und Leistungsfaktor. • Funktionsgenerator: Zur Erzeugung von Rechteck-, Dreieck- oder Sinussignalen. Es lassen sich Signalfrequenzen bis zu 1 GHz mit separaten Einstellungen für Tastverhältnis, Amplitude und Offset zwischen 0,001 Hz bis 1 GHz erzeugen. • Oszilloskop: Interne und externe Triggerung auf die positive oder negative Signalflanke. Es sind 2- und 4-Kanal-Versionen verfügbar. • Spektrumanalysator: Zum Messen der Signalamplitude in Abhängigkeit von der Frequenz mit einstellbarem Frequenz- und Amplitudenbereich. • Tektronix-Oszilloskop: Dieses Instrument sieht wie sein reales Vorbild aus, der 4-Kanal-Oszillograf TDS 2024, und wird genauso bedient. • 16-Kanal-Logikanalysator: Durch die Daten kann gescrollt werden, wobei der Logikpegel an der jeweiligen Cursorposition beginnt und dann wird das Ergebnis angezeigt. • Word Generator: Zum Generieren von Datenworten (auch auf der Basis von Daten, die vom Benutzer mit Start- und Stoppadressen vorgegeben wurden). Die Datenworte können schrittweise oder kontinuierlich generiert werden. • Agilent-Instrumente: Simulierte Instrumente, die genau wie das Oszilloskop 54622, das Digitalmultimeter 34401 A und der Funktionsgenerator 33120 A dieses führenden Messgeräteherstellers aussehen und arbeiten.

2.1  Realisierung eines Schmitt-Triggers

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• Bode-Plotter: Zum Messen des Frequenzgangs mit Anzeige von Verstärkungsgradoder Phasenveränderungen in Abhängigkeit von der Frequenz (bis 10 GHz). • Verzerrungsanalysator: Zur Messung der Intermodulations- und der nicht linearen Verzerrungen von Signalen. • Dynamische Messköpfe: Sie können die Messköpfe an jeder beliebigen Position platzieren, um die Schaltung mit sich dynamisch verändernden Spannungs- und Stromwerten zu beschriften. Man kann Schwellwerte vordefinieren und die Genauigkeit der Anzeige von Werten, die Mithilfe der Messköpfe gemessen wurden, festlegen. • Frequenzzähler: Zum Messen von Frequenz, Periode, Impulsbreite sowie Anstiegsund Abfallzeiten. Möglichkeit zur Gleich- oder Wechselspannungskopplung und zur Einstellung von Empfindlichkeit und Triggerpegel. • Netzwerkanalysator: Hiermit können die S-Parameter von Netzwerken mit Smith-Diagrammen und Stabilitätskreisen ermittelt werden. Dieses Instrument ­ ermöglicht die genaue Impedanzanpassung.

2.1.1 Simulation eines Schmitt-Triggers Bei Schmitt-Triggern schaltet der Ausgang in Abhängigkeit von der Eingangsspannung um. Ein analoges Signal wird in ein digitales umgewandelt. Abb. 2.3 zeigt die Simulationsschaltung für einen Schmitt-Trigger. Die Einschaltschwellenspannung (T1 wird leitend, T2 wird gesperrt):

Ue(ein) =

R7 · Ub + 0,7 V R7 + RC2

Die Ausschaltschwellenspannung (T1 wird gesperrt, T2 wird leitend):

Ua(aus) =

R7 · Ub + 0,7 V R7 + RC1

Die Schalthysterese errechnet sich aus

UH = Ue(ein) − Ue(aus) Beim Schmitt-Trigger handelt es sich um eine Kippschaltung, die rechteckförmige Impulsspannungen abgibt. Der Schmitt-Trigger nimmt hier allerdings eine Sonderstellung in der elektronischen Schaltungstechnik ein, weil hier die Mitkopplung auf andere Weise erfolgt. Die Ausgangsspannung ändert sich sprungartig, sobald die Eingangsspannung einen bestimmten Wert über- oder unterschreitet. Dabei ist es völlig gleichgültig, mit welcher Geschwindigkeit sich die Eingangsspannung ändert. Wichtig ist, dass der eben genannte Wert, den man als Schwellwert bezeichnet, erreicht wird. Bevor man auf diese Eigenschaften näher eingeht, soll zunächst die Wirkungsweise von Abb. 2.3 betrachtet werden. Man nimmt dabei zunächst an, dass keine

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2  Erstellung von einseitigen Leiterplatten

­Eingangsspannung Ue an dem Eingang liegt. Es handelt sich auch hier wieder um einen zweistufigen Verstärker mit eingefügter Mitkopplung. Diese Mitkopplung ist hier allerdings nicht so einfach zu erkennen. Zunächst arbeiten die beiden Transistoren in Emitterschaltung. Die Ausgangsspannung des Transistors T1 wird am Kollektor abgenommen und über einen Spannungsteiler (R5 und R6) der Basis des Transistors T2 zugeführt. Die Ausgangsspannung dieses Transistors wird ebenfalls seinem Kollektor entnommen. Daneben arbeiten, bedingt durch den gemeinsamen Emitterwiderstand R7, beide Transistoren noch in einer anderen Schaltung und der Transistor T2 arbeitet zusätzlich in Kollektorschaltung. Ein Teil seiner Ausgangsspannung wird am Emitter abgenommen und dem Emitter des Transistors T1 zugeführt. Dieser Transistor T1 arbeitet daher noch zusätzlich in einer Basisschaltung. Da weder die Kollektor- noch die Basisschaltung die Phase der Signalspannung verschieben, ist diese zurückgekoppelte Spannung mit der Eingangsspannung in Phase. Es handelt sich damit um eine Mitkopplung, die ja die Voraussetzung für die Schwingungserzeugung ist bzw. einen raschen Schaltzustandswechsel ergibt. Es soll angenommen werden, dass der Funktionsgenerator eine Eingangsspannung Ue für den Schmitt-Trigger erzeugt. Damit liegt die Basis des Transistors T1 auf einem gegenüber dem Emitter positiven Potenzial, und dieser Transistor ist gesperrt. Da in ihm praktisch kein Strom fließt, fällt auch am Arbeitswiderstand R2 keine Spannung ab, und die negative Betriebsspannung wirkt, durch R3 und R6 entsprechend geteilt, zwischen Emitter und Basis des Transistors T2. Dieser Transistor ist damit leitend, d. h. der Kollektorstrom bewirkt, dass fast die gesamte negative Betriebsspannung an seinem Arbeitswiderstand R2 abfällt und die Ausgangsspannung praktisch Null ist. Der Emitterstrom des leitenden Transistors T2 fließt ferner über den gemeinsamen Emitterwiderstand R7 und verursacht an ihm einen Spannungsfall in Höhe der positiven Kompensationsspannung. Damit liegt auch der Emitter des Transistors T1 auf einem gegenüber seiner Basis negativen Potenzial, sodass dieser Transistor auch dann gesperrt bleibt, wenn sein Basispotenzial in bestimmten Grenzen geändert wird. Vergrößert man langsam die Eingangsspannung für die Schmitt-Trigger, so würde sich an dem Schaltzustand zunächst nichts ändern. Transistor T1 würde gesperrt und Transistor T2 leitend bleiben. Erst in dem Moment, da das Basispotenzial des Transistors T1 ca. 600 mV über den Wert des gemeinsamen Emitterpotenzials hinausgeschoben wird, kann durch den Transistor T1 ein Strom fließen. Dieser Strom bewirkt einen Spannungsfall am Arbeitswiderstand R2. Gleichzeitig vergrößert er kurzzeitig den Spannungsfall an R5, sodass die wirksame Spannung zwischen Emitter und Basis des Transistors T2 zurückgeht. Mit ihr wird aber auch der Emitterstrom schwächer, und der Anstieg des Spannungsfalls am gemeinsamen Emitterwiderstand R5 wird rückgängig gemacht. Das bedeutet, dass damit der Strom durch T1 noch größer wird.

2.1  Realisierung eines Schmitt-Triggers

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Der Spannungsfall am Arbeitswiderstand R2 wird größer, und die Ausgangsspannung dieses Transistors nimmt noch weiter ab. Damit wird aber auch die wirksame E ­ mitter/ Basis-Spannung des Transistors T2 noch kleiner und mit ihr dessen Strom schwächer. Dieser Vorgang geht soweit, bis der Transistor T1 völlig leitend und der Transistor T2 völlig gesperrt ist. In diesem Zustand erhält man am Ausgang eine Spannung, die der Betriebsspannung entspricht. Natürlich geht der Wechsel von einem Schaltzustand in den anderen außerordentlich rasch vor sich. Die Umschaltzeit wird ausschließlich durch die Laufzeit der Ladungsträger im Kristall bestimmt und liegt bei einigen Mikrosekunden (µs). Man kann auch einen Kondensator verwenden, der parallel zum Widerstand R5 geschaltet wird, und damit schaltet der Transistor T2 schneller und der Kondensator hat auf die prinzipielle Wirkungsweise der Schaltung keinen Einfluss. Er beschleunigt aber den Umschaltvorgang. Man hat den Schmitt-Trigger in seine Arbeitslage gebracht und nun soll erklärt werden, wie er wieder in die Ruhelage zurückkehrt. Zunächst sei erwähnt, dass sich an der Arbeitslage (T1 = leitend, T2 = gesperrt) nichts ändert, wenn man die Basisspannung des Transistors T1 weiter erhöht. Auch wenn man sie um einen bestimmten Betrag verringert, ändert sich am Schaltzustand nichts. Erst wenn das Basispotenzial des Transistors T1 soweit verringert wird, dass der Strom durch den Transistor zurückgeht, sinkt der Spannungsfall sowohl an R2 als auch an R5. Der Transistor T2 erhält ein gegenüber dem Emitter ein Basispotenzial und wird damit leitend. Sein Strom vergrößert den Spannungsfall am gemeinsamen Emitterwiderstand R5, und der Transistor T1 wird damit gesperrt. Wenn dieser Transistor gesperrt ist, ist aber der Transistor T2 leitend und dessen Ausgangsspannung wird zu Null. Wird die Arbeitslage umgeschaltet, erkennt man, dass man mit der Eingangsspannung einen Schwellwert überschreiten muss. Diese Spannung wird als negativer Schwellwert bezeichnet. Ebenso muss man aber auch einen positiven Schwellwert unterschreiten, wenn man in die Ruhelage zurückschalten will. Es handelt sich dabei um die kleinste Spannungsänderung, die am Eingang nötig ist, damit der Schmitt-Trigger aus der Ruhelage in die Arbeitslage und wieder zurück in die Ruhelage schaltet. Führt man dem Eingang eine periodische Spannung zu, schaltet der Schmitt-Trigger mit dieser ebenfalls periodisch abwechselnd aus der Ruhelage in die Arbeitslage und zurück. Man erhält am Ausgang eine periodische Rechteckspannung, deren Frequenz die gleiche ist, wie diejenige der Eingangsspannung. Dabei ist es völlig gleichgültig, welche Kurvenform die Eingangsspannung aufweist. Man nimmt an, die Eingangsspannung sei sinusförmig und man erhält dann am Ausgang einen Spannungsverlauf. Man erkennt, dass der Umschaltzeitpunkt gegenüber dem Nulldurchgang der angelegten Sinusspannung zeitlich um den Winkel ϕ verschoben ist. Diese Verschiebung wird umso größer, je kleiner die Sinusspannung ist. In den Fällen, da der Schmitt-Trigger möglichst kurze Zeit nach dem Nulldurchgang der angelegten Spannung umschalten soll, wird man ihn mit einer möglichst hohen Eingangsspannung ansteuern und vor ihn falls nötig einen Verstärker schalten.

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2  Erstellung von einseitigen Leiterplatten

Der Schmitt-Trigger findet in der Elektronik sehr vielfältig Anwendung. Man benötigt ihn überall dort, wo Spannungsänderungen unterschiedlicher Geschwindigkeit auftreten, und wo man möglichst schnelle Spannungssprünge benötigt. Der Schmitt-Trigger lässt sich z. B. als Temperaturregler einsetzen, bei dem ein Relais den Heizstrom unterbrechen soll, sobald eine bestimmte Solltemperatur erreicht ist. Nun ändert sich aber die Temperatur so langsam, dass das Relais erst eine längere Zeit nicht stabil arbeitet, bis es eindeutig angezogen hat oder abgefallen ist. In dieser Zeit bilden sich zwischen den Kontakten unerwünschte Funken, die diese abbrennen. Eine Ausnahme sind Relais mit Sprungkontakt. Normale Relais werden in solchen Fällen über einen Schmitt-Trigger gesteuert, sodass sie eindeutig einmal Spannung und einmal keine Spannung bekommen. Insofern kann man einen Schmitt-Trigger auch als „elektronischen Sprungkontakt“ bezeichnen.

2.1.2 Realisierung der Hardware eines Schmitt-Triggers Bei der Bestückung der Platine ist auf die Größe der einzelnen Bauelemente und deren Anschlüsse zu achten. Meistens werden Leiter und Bauteilseite getrennt gezeichnet. In Abb. 2.4 ist die Bestückungsseite und in Abb. 2.5 die spiegelverkehrte Leiterbahnseite gezeigt. Aus Gründen der Einheitlichkeit und Übersichtlichkeit verwendet man eine Lochplatte, bei der die Bohrungen 2,5 mm in jeder Richtung voneinander entfernt sind.

Abb. 2.4   Bestückungsseite mit der Platzierung der passiven und aktiven Bauelemente

2.1  Realisierung eines Schmitt-Triggers

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Abb. 2.5   Spiegelverkehrte Leiterbahnseite

Der Anschluss der Transistoren ist durch eine kleine „Nase“ gekennzeichnet, dem Emitteranschluss. Jede vorhandene Bohrung wird nur mit einem Bauteileanschluss belegt. Kreuzungen von Leiterbahnen auf der Lötseite sind nicht möglich, außer man verwendet isolierte Drähte. Am einfachsten erhält man die Abbildung der Lötseite, wenn man zum Entwurf der Zeichnung transparentes Papier verwendet. Zunächst werden die Bauteile in der gewünschten Anordnung in die Bestückungsseite eingetragen. Danach wird diese um 180° gedreht und unter das transparente Rasterbild für die Leiterbildzeichnung gelegt. Jetzt können nach Stromlaufplan die elektrischen Verbindungen zwischen den Geraten und den Anschlussstellen gelegt werden. Ist die Schaltung klein oder wird nur eine Entwurfskizze verlangt, so reicht häufig die gemeinsame Abbildung (Abb. 2.5) von Leiterbild und Bestückungsseite. Zur besseren Unterscheidung wird hierbei eine Seite farbig oder strichliert gezeichnet, um eine bessere Trennung der Ansichten zu ermöglichen. Zweckmäßigerweise wird auch häufig hierfür transparentes Papier verwendet, da hierdurch die Fertigung der Platine wesentlich erleichtert wird. Abb. 2.6 zeigt eine gemeinsame Darstellung für das Beispiel des Schmitt-Triggers. Abb. 2.7 zeigt eine Lochplatine Sie besteht aus einer Isolierplatte, die in regelmäßigen ^ˆ  2,54 mm). Die elektrischen Abständen Bohrungen besitzt (2,5 mm oder 1/10 Zoll = Anschlüsse der Bauteile werden passend geformt und durch die Bohrungen gesteckt. Es ist

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Abb. 2.6   Leiterbild und Bestückungsseite Abb. 2.7   Seitenansicht der Platine des Schmitt-Triggers

2  Erstellung von einseitigen Leiterplatten

2.1  Realisierung eines Schmitt-Triggers

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hierbei darauf zu achten, dass die Bauteile immer auf der gleichen Seite liegen. Diese wird auch als Bauteilseite bezeichnet. Auf der gegenüberliegenden Seite werden die elektrischen Verbindungen nach Stromlaufplan der Schaltung mit Drahtbrücken aus Kupferdraht und Lötverbindungen hergestellt. Diese Seite wird deshalb als Lötseite bezeichnet. Aus Abb. 2.7 erkennt man, dass die mechanische Befestigung der Bauteile mit den elektrischen Anschlüssen erfolgt. Voraussetzung hierfür ist natürlich, dass diese ausreichende Festigkeit besitzen, und die Trägerplatine isolierend ausgeführt ist. Bei dieser Ausführungsform können die Bauteile beliebig angeordnet werden. Da die Anfertigung der Drahtbrücken sehr kostenintensiv ist, wird diese Art des Aufbaus nur bei Einzelfertigung und für Schaltungsentwürfe eingesetzt.

2.1.3 Realisierung eines Vorverstärkers Für die Realisierung eines Vorverstärkers verwendet man die Schaltung von Abb. 2.8. Bei der Realisierung eines zweistufigen Vorverstärkers muss zuerst die Gesamtverstärkung betrachtet werden, und erst dann beginnt man mit der Realisierung der einzelnen Verstärkerstufen. In der Ersatzschaltung hat man eine Eingangsspannung von Ue1 = 5 mV und eine Ausgangsspannung von Ua2 = 1 V. Man benötigt also eine Gesamtverstärkung von V = 200, wobei in der Ersatzschaltung die erste Stufe eine Verstärkung von V = 20 und die in der zweiten Stufe V = 10 aufweist. Da die einzelnen Verstärkungen von dem Verhältnis zwischen Kollektorwiderstand und Emitterwiderstand abhängig sind, lässt sich die Berechnung vereinfachen. Für die erste Verstärkerstufe wurde ein Verhältnis von RC zu RE von 1 kΩ zu 100 Ω gewählt, womit sich eine Verstärkung von VU = 10 ergibt. In der zweiten Stufe hat man 1 kΩ zu 100 Ω und eine Verstärkung von V2 = 10. Multipliziert man die beiden Einzelverstärkungen, ergibt sich Vges = 100. Abb. 2.9 zeigt die Bestückungsseite eines zweistufigen Vorverstärkers.

Abb. 2.8   Schaltung eines zweistufigen Vorverstärkers

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2  Erstellung von einseitigen Leiterplatten

Abb. 2.9   Bestückungsseite eines zweistufigen Vorverstärkers

2.2 Löttechnik und Werkstoffe Das Löten stellt ein thermisches Verfahren zum stoffschlüssigen Fügen und Beschichten von Werkstoffen dar, wobei eine flüssige Phase durch Schmelzen eines Lots (Lötschmelzen) oder durch Diffusion an den Grenzflächen (Diffusionslöten) entsteht. Die Solidustemperatur (Grenztemperatur, unterhalb der keine Schmelze vorliegt) der Grundwerkstoffe wird nicht erreicht. Die beim Löten anzuwendende Temperatur richtet sich immer nach der Schmelztemperatur des benutzten Lots. Als Arbeitstemperatur bezeichnet man die niedrigste Oberflächentemperatur an der Lötstelle, bei der das Lot benetzt oder durch Grenzflächendiffusion eine flüssige Phase bildet. Bei der Anwendung geeigneter Flussmittel ist diese immer eine vom Lot abhängige Konstante. Hierzu muss das Lot nicht völlig geschmolzen sein. Häufig kann die Arbeitstemperatur zwischen Solidus und Liquidus (Grenztemperatur, oberhalb der nur eine Schmelze auftritt) liegen, also im Schmelzbereich des Lots. Diese ist jedoch immer höher als die Solidustemperatur des Lots.

2.2.1 Lötverfahren Nach der Liquidustemperatur teilt man die Lötverfahren ein in Weichlöten (Liquidustemperatur der Lote liegt unterhalb 450 °C) und Hartlöten (Liquidustemperatur

2.2  Löttechnik und Werkstoffe

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liegt oberhalb 450 °C). Hochtemperaturlöten ist flussmittelfreies Löten unter Luftabschluss (Vakuum, Schutzgas) mit Loten, deren Liquidustemperatur oberhalb 900 °C liegt. In der Praxis gibt es noch den Begriff der Löttemperatur und das ist die an der Lötstelle tatsächlich herrschende Temperatur beim Löten. Sie liegt oberhalb der Arbeitstemperatur. Die maximale Löttemperatur ist der Wert, oberhalb der das Lot oder das Werkstück oder das Flussmittel beschädigt bzw. im ungünstigsten Fall zerstört wird. Zu den Lötstoffen zählen u. a. Lote, Flussmittel und Lötatmosphären (Schutzgase). Lote sind metallische Stoffe, und zwar Metalle oder Legierungen in Form von Draht, Stäben, Blechen, Stangen, Pulver, Schnitzeln, Körnern, Pasten oder Formteilen. Die charakteristischen Eigenschaften der Lote sind ihre Schmelzbereiche und ihre Arbeitstemperaturen, die von der chemischen Zusammensetzung bestimmt werden. Flussmittel sind nicht metallische Stoffe, die für die Benetzung der Grundwerkstoffe mit Lot sorgen. Unter der Voraussetzung, dass die Lötflächen ausreichend vorgereinigt sind, lösen die Flussmittel noch vorhandene Oberflächenfilme auf verhindern ihre erneute Bildung, damit das Lot die Lötfläche benetzt. Abb. 2.10 zeigt die schematische Darstellung eines Lötvorgangs.

Abb. 2.10   Schematische Darstellung eines Lötvorgangs. Das Flussmittel wird durch das geschmolzene Lot verdrängt: A) Flussmittellösung liegt auf der oxidierten Metalloberfläche, B) kochende Flussmittellösung entfernt den Oxidfilm (z. B. als Chlorid), C) blanke Metalloberfläche in Berührung mit dem geschmolzenen Flussmittel, D) flüssiges Lot tritt anstelle des geschmolzenen Flussmittels, E) Lot reagiert mit dem Grundmetall unter Legierungsbildung, F) Legierungsschicht erstarrt

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2  Erstellung von einseitigen Leiterplatten

Für den Lötvorgang benötigt man einen Lötkolben. Bei herkömmlichen Lötkolben wird nur ein kleiner Teil der erzeugten Wärme zum eigentlichen Löten verwendet, denn der Hauptteil der Wärme geht durch die ungünstigen Konstruktionen verloren. Daher hat man Systeme entwickelt, die es erlauben, die gesamte Wärme beim eigentlichen Lötvorgang zur Verfügung zu stellen. Die Temperaturregelung sorgt für einen überdurchschnittlichen Wärmenachschub und begrenzt die Energiezufuhr, wenn das Gerät im Leerlauf arbeitet. Das Heizelement ist absichtlich so angelegt, dass der Lötkolben eine Spitzentemperatur von mindestens 600 °C erreichen kann und das ist bei weitem höher als die notwendige Temperatur beim Löten. Sobald die Lötspitze zum Löten benutzt wird, schaltet der Schalter automatisch ein, und der Lötkolben wird sehr schnell aufgeheizt. Da das Element für eine Temperatur von 600 °C ausgelegt ist, die erforderliche Löttemperatur aber meistens nur 370 °C beträgt, verbleibt eine Wärmereserve von 230 °C. Auf diese Weise erzielt man eine Energiereserve durch Temperaturregelung. Sie verbessert die Standzeit von Heizelement und Lötspitzen, aber auch die Qualität jeder Lötstelle. Das unmittelbare Ergebnis: niedrigere Produktions- und Servicekosten und keine kalten Lötstellen. Ein temperaturgeregeltes Lötgerät mit 50 W ist beispielsweise auch für feine Lötarbeiten geeignet und imstande, den Anforderungen für einen Lötkolben von 100 W zu genügen. Wärmeempfindliche Bauteile werden durch die Temperaturregelung weitgehend geschützt. Abb. 2.11 zeigt den Aufbau eines temperaturgeregelten Lötgeräts. Durch die Temperaturregelung kann man mit einem überdurchschnittlichen Wärmenachschub im Einsatzfall arbeiten. Auf der anderen Seite ergibt sich eine Begrenzung der Energiezufuhr, wenn das Gerät im Leerlauf arbeitet. Bei kalter Spitze wird der Dauermagnet vom ferromagnetischen Temperaturfühler angezogen. Dadurch schaltet der Schalter ein, und der Lötkolben erwärmt sich sehr schnell. Nähert sich der Fühler dem Curiepunkt, also der vorgewählten Temperatur der Spitze, ist er nicht mehr imstande, den Dauermagneten festzuhalten. Der Magnet fällt ab und bringt den Schalter in den Ausschaltzustand, wodurch die Stromzufuhr zum Heizelement unterbrochen wird. Kühlt sich die

Abb. 2.11   Aufbau eines temperaturgeregelten Lötgeräts

2.2  Löttechnik und Werkstoffe

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Spitze etwas ab, zieht der Temperaturfühler den Dauermagneten wieder an, der Strom kann fließen, und die erforderliche Energie für die Lötspitze wird geliefert. Die Ausgangstemperatur wird durch einfaches Wechseln der Lötspitze mit Temperaturfühler gewählt. Die „Longlife“-Lötspitzen umfassen die Temperaturbereiche von 260 °C, 310 °C, 370 °C, 400 °C und 480 °C. Diese Spitzen sind aus Kupfer und galvanisch veredelt. Dadurch sind sie besonders wirtschaftlich und stets benetzbar. Der Heizkörper hat einen optimalen Wärmewirkungsgrad zur Spitze. Hohe Präzision von Heizkörpermaterial, Heizwicklung und Isolation ermöglichen dies. Daher darf man die Heizkörper nicht mit der Zange abnehmen oder abklopfen. Zur sicheren Befestigung der Lötspitze genügt das Anziehen der Spitzenhülse von Hand, aber nur im kalten Zustand! Abb. 2.12 zeigt eine Ansicht einer Lötstation. Das Lötzinn ist ein wichtiger Faktor für Lötstellenqualität und Lebensdauer Spitzen. Am besten eignet sich kupferfreies Lötzinn SN60 mit Flussmittelseele. Flussmittel soll organisch und höchstens leicht aktiviert sein. Niemals halogenhaltige Flussmittel verwenden! Die Löttemperatur kann wegen der leistungsfähigen Wärmeregelung relativ niedrig eingestellt werden. Sie soll je nach Lötzinn und Lötstelle zwischen 300 °C und 380 °C betragen. Höhere Temperaturen bringen nur scheinbar höhere Arbeitsgeschwindigkeiten. Es leiden jedoch Lötqualität und Lebensdauer der Lötkolbenspitze und Bauteile darunter. Der Lötvorgang soll in der Reihenfolge ­Lötstelle-Lötzinn-Lötspitze ablaufen. Nie Lötzinn auf die Spitze geben und dann die Lötstelle benetzen! Dies ergibt in der Praxis fast immer eine „kalte“ Lötstelle und Abb. 2.13 zeigt die vier typischen Arbeitsgänge beim Einlöten eines Bauteils: Voraussetzung für das saubere Einlöten eines Bauteils ist immer eine saubere, metallisch blanke Metalloberfläche. Eine charakteristische Eigenschaft der Flussmittel ist ihr Wirktemperaturwert. Das ist der Bereich, in dem sie die vorhandenen Oxidfilme zerstören und so das nachfolgende

Abb. 2.12   Ansicht einer temperaturgeregelten Lötstation mit Anzeige

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2  Erstellung von einseitigen Leiterplatten

Abb. 2.13   Arbeitsvorgänge beim Einlöten eines Bauteils a) Erwärmen der Lötstelle (Bauteil und Leiterbahn) durch die Lötkolbenspitze, b) Zuführen und Abschmelzen des kupferfreien Lötzinns SN60 mit Flussmittelseele, c) Benetzen, Fließen und Füllen der Lötstelle mit flüssigem Lot, d) Entfernen der Lötkolbenspitze und Erstarren der Lötstelle in fixierter Stellung

Benetzen des Werkstücks durch das Lot erlauben. Die Wirkzeit ist die Zeitspanne, über die ein Flussmittel während des Lötens wirksam bleibt. Sie hängt vom Verfahren ab. Die Wirkzeit geschmolzener Flussmittel ist begrenzt, was man bei langen Lötzeiten beachten muss. Für sachgemäßes Löten müssen Wirktemperatur des Flussmittels und Schmelzbereich (Arbeitstemperatur) des Lots aufeinander abgestimmt sein. In der Praxis erhält man die Flussmittel als Pulver, Paste und als wässrige oder alkoholische Lösung. Kombinationen von Lot und Flussmittel sind als Gemische von Lotpulver und Flussmittel (Lotpasten) oder als Röhrenlot mit Flussmittelseele bzw. als Lotstab mit Flussmittelmantel gebräuchlich. Lötatmosphären bewirken, dass die Werkstücke und das Lot beim Aufheizen vor Oxidation geschützt wird und sich gegebenenfalls vorhandene Oxidfilme erheblich reduzieren (Reaktionsgase). Auch diese weisen einen charakteristischen Wirktemperaturbereich auf.

2.2.2 Lötstoffe zum Weichlöten Die wichtigsten Weichlote für Kupferwerkstoffe sind die Blei-Zinn- und ­Zinn-Blei-Lote, die man als „Lötzinn“ bezeichnet. Abb. 2.14 zeigt das Zustandsdiagramm für verschiedene Zinn-Blei-Lote mit genormten Weichlotlegierungen. In diesem Diagramm wurden zum besseren Verständnis auch einige wichtige antimonhaltige Weichlote eingezeichnet, die streng genommen nicht hierfür geeignet sind, wie auch das Weichlot

2.2  Löttechnik und Werkstoffe

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Abb. 2.14   Zustandsdiagramm für Zinn-Blei-Lote

L-PbSn30(Sb). Alle Angaben in Klammern bedeuten Anteilswerte unter 1 % und stellen Zusatzelemente dar. Solidus- und Liquidustemperatur der technischen Lote weichen aufgrund ihrer Verunreinigungen und zusätzlichen Legierungselemente z. T. um einige Grad Celsius von den Werten des Zinn-Blei-Zustandsdiagramms ab. Das hat aber für die Löttemperatur kaum Bedeutung, jedoch sind geringe Mengen der Verunreinigungen bzw. Zusatzelemente schon von großem Einfluss auf das Fließverhalten und die Benutzungsfähigkeit des Lots, auf die Lötgeschwindigkeit und auf die mechanischen Eigenschaften der Lötstelle. Dementsprechend verwendet man einige der Lote für unterschiedliche Anwendungsbereiche: • L-PbSn12Sb antimonhaltiges Weichlot für 295 °C im Kühlerbau • L-PbSn20Sb antimonhaltiges Weichlot für 270 °C im Kühlerbau • L-PbSn8(Sb) antimonhaltiges Weichlot für 305 °C für Thermostate • L-PbSn33(Sb) antimonarmes Weichlot für 242 °C für Kabelmantellötungen • L-Sn50Pb(Sb) antimonarmes Weichlot für 215 °C für Feinlötungen • L-Sn60Pb(Sb) antimonarmes Weichlot für 190 °C im gesamten Bereich der Elektrotechnik

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2  Erstellung von einseitigen Leiterplatten

• L-PbSn40 antimonarmes Weichlot für 235 °C für Metallwaren • L-Sn50Pb antimonfreies Weichlot für 215 °C in der gesamten Elektrotechnik • L-Sn60Pb antimonfreies Weichlot für 190 °C für Platinen • L-Sn63Pb  antimonfreies Weichlot für 183  °C im gesamten Bereich der Elektronik • L-Sn50PbCu  antimonfreies Weichlot für 215  °C im gesamten Bereich der Elektronik • L-Sn60PbCu  Weichlot mit Kupferzusatz für 190 °C im gesamten Bereich der Elektrotechnik • L-Sn50PbCu2  Weichlot mit Kupferzusatz für 190 °C im gesamten Bereich der Elektronik • L-Sn50PbAg Weichlot mit Kupferzusatz für 210 °C für Platinen • L-Sn60PbAg  Weichlot mit Silberzusatz für 210 °C im gesamten Bereich der Elektrotechnik • L-Sn63PbAg Weichlot mit Silberzusatz für 178 °C für Platinen • L-Sn50PbP  Weichlot mit Silberzusatz für 215 °C im gesamten Bereich der Elektronik • L-Sn60PbP Weichlot mit Phosphorzusatz für 190 °C für Platinen, die im Schlepp-, Schwall- und Tauchlötverfahren hergestellt werden • L-Sn63PbP Weichlot mit Phosphorzusatz für 183 °C für Platinen, die im Schlepp-, Schwall- und Tauchlötverfahren hergestellt werden • L-Sn65PbP Weichlot mit Phosphorzusatz für 180 °C für Platinen, die im Schlepp-, Schwall- und Tauchlötverfahren hergestellt werden Neben diesen Loten verwendet man für Kupferwerkstoffe noch Sonderweichlote mit höherer oder niedrigerer Arbeitstemperatur. Hierzu gehören auch die indiumhaltigen Weichlote, die sich in der Elektronik gut bewährt haben, und die blei- bzw. antimonfreien Sonderweichlote auf Zinnbasis, wie L-SnAg5 und L-SnCu3, die z. B. in der Kupferrohr-Installation für Trinkwasserleitungen benutzt werden. Die letztgenannten Sonderweichlote erfüllen die hohen Hygieneanforderungen im Lebensmittelbereich. Sonderweichlote auf Zink- oder Cadmiumbasis werden nur selten eingesetzt. Bei Verwendung cadmiumhaltiger Weichlote sind die Bestimmungen der Unfallverhütung der Berufsgenossenschaft zu beachten. Lote mit höherer Arbeitstemperatur werden benutzt, wenn die Werkstoffe im Gebrauch erhöhten Temperaturen ausgesetzt sind, bei denen die Warmfestigkeit der Lötstellen aus normalen Zinnloten nicht ausreicht. Lote mit niedrigerer Arbeits­ temperatur werden für Zweitlötungen oder dann verwendet, wenn die Löttemperatur z. B. mit Rücksicht auf neben der Lötstelle liegende Isolierstoffe möglichst niedrig sein soll. Zum Bau von Geräten für die Lebensmittelindustrie sind nur Zinn-Blei-Lote bis zu 10 % Bleigehalt (noch) zulässig, was sich aber demnächst ändern soll. Bei den Flussmitteln zum Weichlöten stehen zwei sich widersprechende Forderungen gegenüber. Die eine Verarbeitungsart benötigt eine schnelle und gründliche Beseitigung

2.2  Löttechnik und Werkstoffe

73

der Oxidfilme, d. h. hohe Lötgeschwindigkeit mit entsprechend niedrigen Kosten. Flussmittel, die dieser Forderung genügen, bestehen im Wesentlichen aus Zinkchlorid und Ammoniumchlorid. Ihre Rückstände können jedoch an der Lötstelle und ihrer Umgebung Korrosion hervorrufen, wenn man sie nicht gründlich nach der Bearbeitung abwäscht, was in der Praxis oft nicht möglich ist oder aus Unkenntnis unterbleibt. Daraus ergibt sich die Gegenforderung nach Flussmitteln, deren Reste mit Sicherheit keine Korrosionsgefahr darstellen. Diese Forderung wird vom Kolophonium erfüllt. Da Kolophonium aber wesentlich weniger wirksam ist als die genannten Chloride, gestattet es nur eine erheblich geringere Lötgeschwindigkeit, die sich aber durch Aktivierungszusätze erhöhen lässt. Das ergibt ein fast ideales Flussmittel. Unter Berücksichtigung der genannten Forderungen unterscheidet man drei Gruppen von Flussmitteltypen: • F-SW11 und F-SW12: Diese Flussmittel enthalten hauptsächlich Zink- und eventuell andere Metallchloride und/oder Ammoniumchlorid in wässriger Lösung. Die Rückstände rufen Korrosion hervor und sind sorgfältig zu entfernen. • F-SW21 bis F-SW26: Die Rückstände dieser Flussmittel können bedingt korrodierend wirken. F-SW21 enthält Zink- und ggf. andere Metallchloride und Ammoniumchlorid mit Zusätzen verschiedener organischer Stoffe. F-SW22 entspricht F-5W21, enthält jedoch kein Ammoniumchlorid. Sowohl bei F-SW21 als auch F-SW22 sind die Flussmittelrückstände mit einem geeigneten Reinigungsverfahren zu beseitigen. F-SW23 bis F-SW26 sind aus organischen Komponenten zusammengesetzt, die zum Teil gebundene Halogene enthalten. Ob Flussmittelrückstände entfernt werden müssen, ist von Fall zu Fall zu entscheiden. • F-SW31 und F-SW32: Diese Flussmittel bestehen hauptsächlich aus Harzen (z. B. Kolophonium) ohne oder mit Aktivierungszusätzen. Die Rückstände können auf dem Werkstück verbleiben, da keine Korrosionsgefahr besteht. Ob Flussmittel korrodierend wirken, lässt sich nach DIN 8527 und DIN 8516 prüfen. In DIN 8511, Blatt 2, sind u. a. Lieferformen und Hinweise für die Verwendung der einzelnen Typen angegeben. Sie sind fast immer für das Weichlöten von Kupfer und Kupferlegierungen geeignet. Einzelheiten zu den Anwendungsmöglichkeiten der verschiedenen Flussmittel sind auch den Herstelleranweisungen zu entnehmen.

2.2.3 Lötstoffe zum Hartlöten Zum Hartlöten von Kupfer und Kupferlegierungen benutzt man Lote mit oder ohne Silbergehalt. In DIN 8513, Teil 1, sind kupferhaltige Hartlote ohne Zusätze von Silber geformt. Es gibt folgende Hartlote für Kupfer und Kupferlegierungen: • L-CuZn40 für 900 °C Form der Lötstelle: Spalt und Fuge • L-CuZn39Sn für 900 °C Form der Lötstelle: Spalt und Fuge

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2  Erstellung von einseitigen Leiterplatten

• L-CuZn46 für 890 °C Form der Lötstelle: Spalt • L-CuZn42 für 835 °C Form der Lötstelle: Spalt • L-CuP8 für 710 °C Form der Lötstelle: Spalt • L-CuP7 für 720 °C Form der Lötstelle: Spalt • L-CuP6 für 730 °C Form der Lötstelle: Spalt Kupfer-Zink-Lote eignen sich für Reinkupfer und hochschmelzende Kupferlegierungen. Im Vergleich zum Schweißzusatz SG-CuZn40Si hat das Hartlot L-CuZn40 engere Grenzen für die Legierungsbestandteile und für die zulässigen Beimengungen. Die Kupfer-Phosphor-Lot L-CuP8, L-CuP7 und L-CuP6 mit Arbeitstemperaturen von 710 °C, 720 °C und 730 °C lassen sich für Spaltlötungen einsetzen. In früheren Angaben war mit L-CuP8 lediglich ein Kupfer-Phosphor-Lot genormt, das wegen seiner Dünnflüssigkeit und relativ großen Sprödigkeit nur einen begrenzten Einsatzbereich hatte. Mit seinem vergleichsweise hohen Phosphorgehalt kann das Hartlot L-CuP8 für Kupferwerkstoffe eingesetzt werden, wenn niedrige Arbeitstemperaturen und eutektisches Schmelzverhalten erforderlich sind. Eine Umformung der Lötstelle ist jedoch kaum möglich. Die Einführung von L-CuP7 und L-CuP6 ermöglicht durch die Abstufung im Phosphorgehalt innerhalb dieser Hartlotgruppe eine gezielte Auswahl für weitere Anwendungsgebiete. Diese Kupfer-Phosphor-Lote weisen infolge ihres geringen Phosphorgehalts ein breiteres Schmelzintervall auf. Abb. 2.15 zeigt ein Diagramm zur Wirkung von Cadmium zugaben (etwa 20 %) zu Silber-Kupfer-Legierungen. Bei den edelmetallhaltigen Loten unterscheidet man

Abb. 2.15   Diagramm für die Wirkung von Cadmiumzugaben (etwa 20 %) zu Silber-Kupfer-Legierungen

2.2  Löttechnik und Werkstoffe

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zwischen silberhaltigen Hartloten mit weniger als 20 % Ag und silberhaltigen Hartloten mit mindestens 20 % Ag. Es gibt folgende Kupfer-Silber-Zink-Hartlote: • L-Ag12 für 830 °C Form der Lötstelle: Spalt • L-Ag5 für 860 °C Form der Lötstelle: Spalt Folgendes Hartlot aus Kupfer-Silber-Cadmium ist erhältlich: • L-Ag12Cd für 800 °C 

Form der Lötstelle: Spalt und Fuge

Als Kupfer-Silber-Phosphor-Hartlote stehen zur Verfügung: • L-Ag15P für 710 °C Form der Lötstelle: Spalt • L-Ag5P für 710 °C Form der Lötstelle: Spalt und Fuge • L-Ag2P für 710 °C Form der Lötstelle: Spalt und Fuge Den Silberhartloten wird Cadmium zugegeben, um die Schmelztemperatur herabzusetzen. Beim Einsatz cadmiumhaltiger Hartlote sind wie bei den cadmiumhaltigen Weichloten die Vorschriften der Berufsgenossenschaften zu beachten. Verschärfte und zukünftige neue Regelungen bei Verwendung von Loten für Gegenstände, die mit Lebensmitteln, z. B. Trinkwasser, in Berührung kommen, bewirkten, dass cadmiumhaltige Hartlote für Trinkwasserleitungen nicht eingesetzt werden. Hierfür stehen dann das Silberhartlot L-Ag44 sowie die zinnhaltigen Silberhartlote L-Ag45Sn und L-Ag34Sn mit niedrigen Arbeitstemperaturen zur Verfügung. Zinn setzt ähnlich wie Cadmium die Schmelztemperatur der Silberhartlote herab, wie Abb. 2.16 zeigt.

Abb. 2.16   Solidus- und Liquidustemperaturen von Silber-Kupfer-ZinkLegierungen mit Zinnzusätzen von etwa 2 %

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2  Erstellung von einseitigen Leiterplatten

Es gibt mehrere Hartlote mit mehr als 20 % Ag für Kupfer und Kupferlegierungen. Bei den Silber-Kupfer-Cadmium-Zink-Hartloten unterscheidet man zwischen • L-Ag50Cd für 640 °C  • L-Ag45Cd für 620 °C  • L-Ag40Cd für 610 °C  • L-Ag34Cd für 680 °C  • L-Ag30Cd für 640 °C  • L-Ag25Cd für 710 °C  • L-Ag20Cd für 765 °C 

 orm der Lötstelle: Spalt F Form der Lötstelle: Spalt Form der Lötstelle: Spalt Form der Lötstelle: Spalt Form der Lötstelle: Spalt Form der Lötstelle: Spalt Form der Lötstelle: Spalt

Silber-Kupfer-Zink-(Zinn)-Hartlote sind • L-Ag55Sn für 650 °C Form der Lötstelle: Spalt • L-Ag45Sn für 670 °C Form der Lötstelle: Spalt • L-Ag44 für 730 °C Form der Lötstelle: Spalt • L-Ag40Sn für 690 °C Form der Lötstelle: Spalt • L-Ag34Sn für 710 °C Form der Lötstelle: Spalt • L-Ag30Sn für 740 °C Form der Lötstelle: Spalt • L-Ag30 für 765 °C Form der Lötstelle: Spalt • L-Ag25Sn für 750 °C Form der Lötstelle: Spalt • L-Ag25 für 780 °C Form der Lötstelle: Spalt • L-Ag20 für 810 °C Form der Lötstelle: Spalt An zinkfreien Sonderhartloten gibt es • L-Ag72 für 780 °C  Form der Lötstelle: Spalt Für Sonderhartlote gilt: • L-Ag50CdNi für 660 °C 

Form der Lötstelle: Spalt

Von den angebotenen Flussmitteln kommen für Kupfer und Kupferlegierungen im Allgemeinen folgende Typen in Betracht: • F-SH1: Flussmittel für Wirktemperaturen ab 550 °C zum Hartlöten oberhalb von 600 °C. Es enthält neben Borverbindungen auch einfache und komplexe Fluoride. • F-SH1a: Flussmittel mit den gleichen Eigenschaften wie F-SH1, enthält jedoch zusätzlich noch Chloride. • F-SH2: Flussmittel für Wirktemperaturen ab 750 °C zum Hartlöten oberhalb von 800 °C. Es enthält Borverbindungen als Grundlage. • F-SH4: Flussmittel für Wirktemperaturen ab 600 °C, das zum Hartlöten oberhalb von 600 °C geeignet ist und keine Borverbindungen aufweist. Mit Ausnahme des Flussmittels F-SH2 wirken die Flussmittelrückstände korrosiv und sollten daher durch Waschen oder Beizen entfernt werden. Rückstände des ­Flussmittels

2.2  Löttechnik und Werkstoffe

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F-SH2 sind im Allgemeinen nicht korrosiv. Aus Sicherheitsgründen werden sie oft mechanisch (Bürsten) oder durch Beizen entfernt. Reinen Borax sollte man nur in Ausnahmefällen verwenden. Die handelsüblichen Flussmittelgemische sind wirksamer, passen sich den Löttemperaturen besser an und hinterlassen keine oder nur wenige harte Rückstände. Einzelheiten entnimmt man den Herstelleranweisungen.

2.2.4 Grundlagen zu Lötverfahren In der Praxis unterscheidet man zwischen folgenden drei Lötverfahren: • Weichlöten unterhalb 450 °C • Hartlöten oberhalb 450 °C • Hochtemperaturlöten oberhalb 900 °C. Obwohl zum Hochtemperaturlöten u. a. auch Lote auf Kupferbasis verwendet werden, eignen sich Kupferwerkstoffe selbst nur zum Weich- und Hartlöten. Die Lötverfahren unterscheiden sich vor allem durch die gewählte Wärmequelle. Sie muss so dimensioniert und eingestellt sein, dass sie die zum Erreichen der Löttemperatur erforderliche Wärmemenge ausreichend schnell, auf jeden Fall während der Wirkdauer des Flussmittels, auf die Lötstelle überträgt. Für den Ablauf des Lötvorgangs ist bedeutsam, ob die Wärme mit gasförmigen, flüssigen oder festen Medien übertragen wird. Der Lötkolben wird ausschließlich zum Weichlöten benutzt. Für Spaltlötungen mit langer Überlappung ist er jedoch nicht verwendbar. Die meisten Lötkolben, Wärmequellen in Form eines elektrischen Heizelements oder eines Brenners für Stadtgas, Acetylen oder Propan. Die Kolbengröße liegt zwischen 20 g und 1 kg, die elektrische Leistung reicht von 15 W bis 1000 W, je nach Anwendung. Das Flammlöten ist grundsätzlich für alle Löttemperaturen möglich. Die Lötlampe und der Propan-Luft-Brenner sind für Weichlötarbeiten weit verbreitet. Zum Hartlöten dünner Werkstoffe wird vorzugsweise ein Lötbrenner mit den Gasgemischen der ­Stadtgas-Luft, Acetylen-Luft oder Propan-Luft benutzt. Zum Löten dickerer Werkstücke sind Brenngas-Sauerstoff-Gemische die wirtschaftlichsten Energiequellen. Tauchlöten wird bei Kupfer und seinen Legierungen meist nur zum Weichlöten eingesetzt. Daraus entwickelte sich das Schwall- bzw. Wellen- oder Schlepplöten. Diese Verfahren verwendet man zum Löten gedruckter Schaltungen. Das Ofenlöten findet sowohl zum Weich- als auch zum Hartlöten Anwendung. Hartlöten im Schutzgasofen ist bei solchen Kupferwerkstoffen möglich, die keine verdampfenden Legierungsbestandteile enthalten. Zum Hartlöten von K ­upfer-ZinkLegierungen (Messing) eignen sich normale Schutzgasöfen wenig. Auch ist der Einsatz zink- und cadmiumhaltiger Lote bei ihnen nicht zu empfehlen. Dafür benutzt man z. B. die Kupfer-Phosphor-Lote L-CuP8, L-CuP7 und L-CuP6, die silberhaltigen Phosphorlote und das Silberlot L-Ag72.

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2  Erstellung von einseitigen Leiterplatten

Abb. 2.17   Mechanischer Aufbau zwischen Lötspalt und Lötfuge

Neben diesen am weitesten verbreiteten Verfahren gewinnen das elektrische Widerstandslöten und das Induktionslöten zunehmende Bedeutung. Durch die fortschreitende Mechanisierung und Automatisierung sind nach den vorstehenden Grundverfahren vielseitige Lötmaschinen und entsprechende Lötvorrichtungen entwickelt worden wie noch behandelt wird. In der Praxis unterscheidet man nach Art der Lötstelle zwischen Auftragslöte (Beschichten durch Löten) und Verbindungslöten (Fügen durch Löten). Verbindungslöten wird weiterhin in Spalt- und Fugenlöten unterteilt, wie Abb. 2.17 zeigt. Spaltlöten ist ein Fügen von Werkstücken, deren miteinander zu verbindende Oberflächen einen kleinen, üblicherweise gleich breiten Abstand (Spalt) voneinander aufweisen. Der Lötspalt wird vorzugsweise durch kapillaren Fülldruck mit Lot gefüllt. Der maximal zulässige Abstand soll nur ausnahmsweise größer als 0,25 mm sein. Für das Löten mit dem silberfreien Kupferhartlot L-CuP8 sollte – um Sprödbruch zu vermeiden – eine Lötspaltbreite von 0,1 mm und weniger gewählt werden. Beim Spaltlöten benetzt das Lot die Lötfläche erst dann, wenn diese mindestens die Arbeitstemperatur erreicht hat. Damit das Lot in den Spalt einschießen kann, ist es deshalb notwendig, eine größere Fläche des Werkstücks entlang des Lötspalts gleichmäßig auf Arbeitstemperatur zu erwärmen. Die Temperaturverteilung, die beim Spaltlöten möglichst angestrebt werden sollte, ist in Abb. 2.18 dargestellt. Fugenlöten ist ein Zusammenfügen von Teilen, wobei ein breiter Spalt (Fuge) zwischen den Teilen vorwiegend infolge der Schwerkraft mit Lot gefüllt wird. Die hierbei angestrebte Temperaturverteilung ist der beim Gasschweißen vergleichbar, wie Abb. 2.19 zeigt. Weichlote werden hauptsächlich für Spaltlötungen eingesetzt. Hartlote kommen für Spalt- und Fugenlötungen infrage. Spaltlöten hat die größere praktische Bedeutung. Das schmelzende Lot breitet sich im Lötspalt durch Kapillarwirkung aus. Deshalb darf ein Spalt in Fließrichtung des Lots wohl enger, aber nicht weiter werden, wenn das Lot ihn restlos füllen soll, wie Abb. 2.20 zeigt. Die mechanische Festigkeit hängt u. a. von der Breite des Lötspalts ab. Die günstigste Lötspaltbreite liegt beim Weich- und beim Hartlöten im Bereich zwischen 0,05 mm

2.2  Löttechnik und Werkstoffe

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Abb. 2.18   Temperaturverteilung im Werkstück während des Spaltlötens mit Arbeitstemperatur AT

Abb. 2.19    Temperaturverteilung im Werkstück während des Gasschweißens mit Arbeitstemperatur AT

und 0,25 mm, wie in Abb. 2.20 gezeigt ist. Insbesondere beim Weichtöten ergibt sich bei einem Lötspalt bis zu einer Breite von 0,1 mm die optimale Festigkeit. Geringe Toleranzen bedeuten jedoch erhöhte Bearbeitungskosten, wie Abb. 2.21 zeigt.

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2  Erstellung von einseitigen Leiterplatten

Abb. 2.20   Richtiges und falsches Ansetzen des Lots bei V-förmiger Lötstelle (Lötfuge)

Abb. 2.21   Kapillarer Fülldruck pK in Abhängigkeit von der Spaltbreite b

2.2.5 Löttechnische Behandlung von Kupfer und Kupferlegierungen Kupfer und seine Legierungen können sowohl weich- als auch hartgelötet werden. Sind diese Werkstoffe durch Kaltumformung verfestigt, erfahren sie beim Weichlötteil meist keine Festigkeitseinbuße. Beim Hartlöten werden sie jedoch zumindest an der Lötstelle entfestigt. Die herausragenden Eigenschaften des Kupfers sind hohe Leitfähigkeit für Wärme und elektrischen Strom, ausgezeichnete Bearbeitbarkeit und gute Korrosionsbeständigkeit gegenüber den verschiedensten Medien. Bei Kupferhalbzeugen unterscheidet man zwischen • sauerstoffhaltigen, • sauerstofffreien, nicht desoxidierten und • sauerstofffreien, mit Phosphor desoxidierten Kupfersorten.

2.2  Löttechnik und Werkstoffe

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Abb. 2.22   Lösefähigkeit von Blei-Zinn-Legierungen für Kupfer

Das Löten von Kupfer bereitet keine Schwierigkeiten, sofern einige Besonderheiten beachtet werden. Hinsichtlich ihrer guten Weichlöteigenschaften unterscheiden sich die Kupfersorten kaum. Weichgelötet wird vorwiegend mit Zinnloten mit 50 % und 60 % Sn. Für größere Teile sind antimonhaltige Lote geeignet, z. B. L-Sn40PbSb für feinere Teile die antimonarmen Lote L-Sn50Pb(Sb) und L-Sn60Pb(Sb) bzw. die antimonfreien Lote L-Sn50Pb und L-Sn60Pb. Es werden die üblichen Flussmittel benutzt, z. B. F-SW21 und F-SW22. Die in der Elektronik verwendeten Lote L-Sn50Pb und L-Sn60Pb greifen kupferne Lötkolben verhältnismäßig stark an, wie Abb. 2.22 zeigt, was durch häufiges Nachbearbeiten der Lötkolbenspitze zu Zeitverlusten in der Fertigung führt. Deshalb hat man zur Schonung der Lötkolben, beim Tauchlöten zur Schonung kupferkaschierter Leiterplatten und dünner Kupferdrähte die kupferhaltigen Weichlote eingeführt. Außerdem sind Lötkolben mit Spitzen aus Speziallegierungen, die weniger schnell angegriffen werden, im Einsatz. Bei kritischen Teilen von Elektromotoren, die höheren Temperaturen ausgesetzt sind, werden Sonderweichlote mit höherem Soliduspunkt verwendet. Die Scherfestigkeit überlappter, mit Zinnloten erzeugter Lötstellen beträgt im Kurzzeitversuch etwa 20 N/mm2. Lötstellen mit Sonderloten zeigen meist etwas höhere Werte. Die Zugbeanspruchung der Weichlötstellen darf nur gering sein, weshalb die auf Scherung beanspruchte überlappte Verbindung üblicherweise vorgezogen wird. Zum Weichlöten von Kupfer im Lebensmittelbereich – z. B. von Kupferrohren in Trinkwasserleitungen – werden anstelle der bisher üblichen blei- und antimonhaltigen Weichlote heute bevorzugt die Sonderweichlote L-SnAg5 und L-SnCu3 eingesetzt. Für die Elektrotechnik und Elektronik sind die antimonfreien Weichlote L-Sn60PbCu (für Bäder) und L-Sn60PbCu2 (als Röhrenlot mit Flussmittelfüllung) von großer Bedeutung. Hier werden hauptsächlich die Flussmitteltypen F-SW26, F-SW31 und F-SW32 auf Kolophoniumbasis benutzt.

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2  Erstellung von einseitigen Leiterplatten

Bei höheren Temperaturen können die Lötstellen durch Diffusion altern. Dauertemperaturen bis 110 °C werden jedoch von Lötstellen mit bleifreien Sonderweichloten oder Blei-Silber-Weichloten ohne Schädigung ertragen. Für Lötstellen, die tiefen Temperaturen ausgesetzt sind, benutzt die Kälteindustrie außer silberhaltigen Hartloten bevorzugt die Sonderweichlote L-SnSb5 und L-SnAg5. Bei höheren mechanischen und thermischen Beanspruchungen wird hartgelötet. Kalt umgeformte Teile aus Kupfer erreichen dabei den Hartlötbereich. Die Festigkeit üblichen Hartlote ist höher als die des geglühten Kupfers, sodass zu hohe Zug-, Druckoder Scherbeanspruchungen des Werkstücks neben der Lötstelle zum Bruch führen. Dicke Teile lötet man mit den Messingloten L-CuZn40 und L-CuZn39n. Von größerer Bedeutung sind die silberhaltigen Hartlote, denn sie weisen eine niedrigere Arbeitstemperatur auf, was die Gefahr von Grobkornbildung im Kupfer verhindert. Außerdem gestatten sie eine höhere Lötgeschwindigkeit. Das führt trotz des höheren Preises der Lote oft zu Wesentlichen Kostensenkungen. Als Flussmittel benutzt man je nach Arbeitstemperatur die Typen F-SH1, F-SH1a, F-SH2 und F-SH4. Dabei ist auch die verfahrensbedingte Lötzeit zu beachten. Flussmittel für Lötungen in Öfen mit Luftatmosphäre müssen z. B. wegen der längeren Lötzeit anders zusammengesetzt sein als Flussmittel für Flammlötungen, die nur kurze Zeit wirksam sind. Phosphorhaltige Lote sind auf Kupfer selbstfließend, also zum Löten der Reinkupfersorten ohne Flussmittel geeignet. Allerdings sind Lötstellen aus silberfreien ­Kupfer-Phosphor-Loten besonders bei höheren Phosphorgehalten und Lötspalten über 0,1 mm spröde. Für ein Kupfer-Phosphor-Hartlot mit einem Phosphoranteil von 5 % wird eine maximale Lötspaltbreite von 0,125 mm angegeben. Bei der Flammlötung ist mit der Einwirkung von Wasserstoff auf das Kupfergefüge zu rechnen. Enthält das zu lötende Kupfer aber Sauerstoff, kann abhängig von der Dauer der Loterwärmung die von der Flamme getroffene Oberflächenzone bis zu etwa 0,2 mm tief durch die Einwirkung von Wasserstoff verspröden. Werkstücke, die bei der Flammlötung aufgrund ihrer Masse und/oder der verfügbaren Erwärmungsgeschwindigkeit nicht kurzzeitig auf Löttemperatur gebracht werden können, sollte man daher aus sauerstofffreiem Kupfer herstellen und das beseitigt die Gefahr der Wasserstoffversprödung. Die Flamme ist auf geringen Brenngasüberschuss einzustellen, bei Messingloten auf geringeren Sauerstoffüberschuss. Installationsrohre aus Kupfer für Trink- und Brauchwasser sowie Heizungs- und Flüssigkeitsgasleitungen werden mit den Silberhartloten L-Ag2P oder L-Ag5P hartgelötet. Vielfach setzt man auch das Kupfer-Phosphor-Hartlot L-CuP6 ein. Hierbei sind Flussmittel, z. B. vom Typ F-SH1, nur erforderlich, wenn Fittings aus Rotguss oder Messing verwendet werden. Für Stadt- und Erdgasleitungen müssen die Hartlote L-Ag30Cd, L-Ag40Cd, L-Ag45Sn, L-Ag44 oder L-Ag34Sn mit Flussmittel vom Typ F-SH1 verwendet werden. Von den Gusskupfersorten lassen sich G-CuL3S, G-CuL45 und G-CuL50 hartlöten. Für G-CuL50 ist Hartlöteignung jedoch nicht gewährleistet.

2.2  Löttechnik und Werkstoffe

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2.2.6 Löttechnische Behandlung von niedriglegierten Kupferwerkstoffen Niedriglegierte Kupferwerkstoffe enthalten bis etwa 5 % Legierungszusätze zum Kupfer und wurden vor allem für die Elektrotechnik entwickelt. In der Praxis unterscheidet man zwischen • nicht aushärtbaren und • aushärtbaren Knetlegierungen. Während bei den nicht aushärtbaren Knetlegierungen eine Verfestigung durch Kaltumformung möglich ist, lässt sich die Festigung der aushärtbaren Knetlegierungen zusätzlich durch eine Aushärtungsbehandlung erhöhen. Von den niedriglegierten Kupfer-Gusswerkstoffen ist G-CuCr die einzige aushärtbare Legierung. Im Folgenden werden zuerst die nicht aushärtbaren Legierungen behandelt. Die geringen Silbergehalte von 0,08 % bis 0,12 % Ag beeinträchtigen die hohe elektrische Leitfähigkeit des Kupfers nur wenig, erhöhen jedoch die Entfestigungstemperatur (bei CuAg0,1 auf etwa 350 °C). Deshalb wird eine Kupfer-Silber-Legierung in der Elektrotechnik bei höheren Temperaturbeanspruchungen eingesetzt. Für das Weichlöten bevorzugt man Zinn-Blei-Weichlote mit 40 % bis 60 % Sn und Flussmittel der Typen F-SW12, F-SW21 und F-SW22 bis F-SW24, F-SW25, F-SW26 und F-SW32 im Bereich der Elektrotechnik. Infolge der höheren Entfestigungstemperatur wird bei fachgerechtem Weichlöten durch Kaltumformung verfestigtes Material nicht weich. Durch Hartlöten gehen die durch Kaltumformung erhöhten Festigungseigenschaften des Kupfer-Silbers verloren. Die sauerstofffreie, desoxidierte Legierung CuAg0,1P (mit 0,001 bis 0,007 % P oder einem anderen Desoxidationsmittel, z. B. Lithium) ist zum Hartlöten am besten geeignet. Meist wird mit Silberhartloten unter Verwendung des Flussmittels F-SH1 gearbeitet, bei besonderen Anforderungen an die elektrische Leitfähigkeit der Lötverbindung auch z. B. mit L-Ag72. Phosphorhaltige Hartlote kommen auch ohne Flussmittel aus. Der Bereich der Erwärmung ist möglichst klein zu halten, damit die Einbuße des Bauteils an Zugfestigkeit und Härte örtlich begrenzt bleibt. Die Kupfer-Eisen-Legierung CuFe2P enthält 2,1 % bis 2,6 % Fe und Zusätze aus Phosphor und Zink. Der Werkstoff zeichnet sich durch eine hohe thermische und elektrische Leitfähigkeit bei gleichzeitig hoher Zugfestigkeit und hoher Entfestigungstemperatur aus. Sein Hauptanwendungsgebiet liegt in der Elektrotechnik, wo Kupfer-Eisen-Legierungen in großem Umfang für Halbleitermontagerähmchen (lead­ frames) eingesetzt werden. Das Weichlöten mit Zinn-Blei-Weichloten und mit den Flussmitteln F-SW12 oder F-SW21 hat noch keine Entfestigung des kaltumgeformten Werkstoffs zur Folge. Zum Hartlöten sind Silberhartlote und das Flussmittel F-SH1 geeignet.

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2  Erstellung von einseitigen Leiterplatten

Kupfer-Magnesium-Legierungen mit 0,3 % bis 0,8 % Mg, Rest Cu, werden als Werkstoffe für Freileitungen selten gelötet. Die Löteignung – besonders von CuMg0,7 – ist relativ schlecht. Infolge Diffusionserscheinungen bei Temperaturen über 250 °C sollte man beim Weichlöten niedrigschmelzende Lote mit Arbeitstemperaturen bis 200 °C und Flussmittel vom Typ F-SW 12, F-SW21 oder F-SW22 verwenden. Zum Hartlöten eignen sich Silberhartlote mit dem Flussmittel F-SH1. Auch bei diesem Werkstoff führen die zum Hartlöten erforderlichen Arbeitstemperaturen zum Erweichen der Lötstellenumgebung. Der Legierung CuPb1P sind 0,7 % bis 1,5 % Blei als Spanbrecher zur Verbesserung der Spanbarkeit zugesetzt. Restphosphorgehalte von 0,003 % bis 0,012 % P bieten Gewähr für eine gute Desoxidation des Werkstoffs und schützen damit gegen das Auftreten der Wasserstoffkrankheit. CuPb1P hat eine sehr hohe elektrische Leitfähigkeit. Verwendet wird der Werkstoff z. B. anstelle von unlegiertem, reinem Kupfer, wenn gleichzeitig gute Spanbarkeit gefordert wird. Das ist z. B. der Fall, wenn Automatendrehteile aus einem hochleitfähigen Werkstoff zu fertigen sind. Wegen seines Bleigehalts ist CuPb1P nicht schweißbar, nur bedingt hart-, aber gut weichlötbar. Zum Weichlöten setzt man wie bei reinem Kupfer die Zinn-Blei-Weichlote mit 40 % bis 60 % Zinn ein. Als Flussmittel werden F-SWI 2 oder F-SW21 empfohlen. Ist Hartlöten nicht vermeidbar, empfehlen sich Silberhartlote und Flussmittel vom Typ F-SH1. Auch hier liegen die Arbeitstemperaturen oberhalb der Erweichungstemperatur von CuPb1P. Auch Schwefel mit 0,3 % bis 0,5 % im Kupfer-Schwefel-Werkstoff CuSP verbessert die Zerspanbarkeit des Kupfers. Der Phosphorgehalt von 0,003 % bis 0,012 % gewährleistet die Wasserstoffbeständigkeit. Auch bei CuSP werden zum Weichlöten ­Zinn-Blei-Weichlote mit 40 % bis 60 % Sn und Flussmittel vom Typ F-SW12 oder F-SW21 eingesetzt. Zum Hartlöten bevorzugt man Silberhartlote und Flussmittel vom Typ F-SH1. Die Festigkeitswerte von kaltverfestigtem Material gehen dabei auf den weichen Zustand zurück. Da auch sauerstoffhaltige Kupfer-Schwefel-Legierungen erhältlich sind, ist bei Hartlötungen auf eine sauerstofffreie Qualität zu achten. In Kupfer-Tellur (CuTeP) verbessern Zusätze von 0,4 % bis 0,7 % Te die Zerspanbarkeit und von 0,003 % bis 0,012 % die Wasserstoffbeständigkeit. CuTeP wird mit ­ Zinn-Blei-Weichloten (40 % bis 60 % Sn) und Flussmittel vom Typ F-SW12 oder F-SW21 weichgelötet. Da die Anlassbeständigkeit durch den Tellurzusatz auf Temperaturen von 300 °C erhöht ist, lässt sich bei fachgerechtem Weichlöten eine wesentliche Verminderung der Festigkeit kaltverformten Materials vermeiden. Zum Hartlöten verwendet man meist Silberhartlote und das Flussmittel F-SH1. Die Festigkeitswerte von kaltverformtem Material gehen auf den weichen Zustand zurück. Da auch sauerstoffhaltige Kupfer-Tellur-Legierungen auf dem Markt sind, sollte zum Hartlöten das sauerstofffreie CuTeP bevorzugt verwendet werden. Auch die Kupfer-Zink-Legierung CuZn0,5 mit etwa 0,1 % bis 1,0 % Zn ist in DIN 17666 genormt. Als Werkstoff mit einer sehr hohen elektrischen Leitfähigkeit und höheren Festigkeitswerten als Kupfer wird diese Legierung in der Halbleitertechnik (Systemträger) eingesetzt. Außerdem findet sie wegen guter Tiefziehfähigkeit für

2.2  Löttechnik und Werkstoffe

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­ ohlwaren aller Art und für Wärmeübertragungselemente Anwendung. Zum Weichlöten H eignen sich alle Zinn-Blei-Weichlote mit 40 % bis 60 % Sn und das Flussmittel F-SW12. Kurzzeitiges Weichlöten führt noch nicht zur Entfestigung des kaltverformten Grundwerkstoffs. Das Hartlöten wird mit Silberhartloten unter Verwendung von Flussmittel des Typs F-SH1 durchgeführt. Im Gegensatz zu den kaltfestigenden Knetlegierungen, die ihre durch Kaltumformung gewonnene Festigkeit zumindest teilweise einbüßen, lassen sich gewisse Lötungen an aushärtbaren Legierungen ohne Beeinflussung ihrer Härte ausführen. ­Kupfer-Beryllium-Legierungen CuBe17 oder CuBe2 sind aushärtbare Legierungen mit 1,6 % bis 2,1 % Be. Sie weisen eine mittlere elektrische Leitfähigkeit, sehr hohe Zugfestigkeit im ausgehärteten Zustand und eine erhöhte Temperaturbeständigkeit auf. Die Anwendung erstreckt sich auf Federn aller Art, Membranen, verschleißfeste Teile und funkenarme Werkzeuge. Vor dem Löten ist es empfehlenswert, die Teile zu entfetten, zu beizen und sofort zu löten. Ist sofortiges Löten nicht möglich, benutzt man eine dünne Verkupferung, Versilberung oder Verzinnung als Schutz- und Verbindungsschicht beim Löten. Weichgelötet wird grundsätzlich nach der Ausscheidungshärtung (315  °C bis 330 °C), während man beim Lösungsglühen mit 760 °C bis 800 °C arbeitet, da die Fließtemperatur der Weichlote unter den üblichen Anlasstemperaturen liegt. Am häufigsten wird mit L-Sn60PbCu bzw. L-Sn60PbCu2 oder mit bleifreiem, jedoch kupferhaltigem Sonderweichlot weichgelötet. Phorsäurehaltige Weichlöt-Flussmittel bringen gute Lötergebnisse, aber sie greifen Eisen und Stahl an. Abhängig von der Oberflächenbeschaffenheit können ebenfalls Weichlöt-Flussmittel der Typen F-SW11, F-SW12 und F-SW21 eingesetzt werden. Vorverzinnte Teile lassen sich mit kolophoniumhaltigen Flussmitteln des Typs F-SW26 löten. Hartgelötet wird nach Möglichkeit vor dem Aushärten. Dabei verwendet man meist niedrigschmelzende Silberhartlote mit niedriger Arbeitstemperatur zwischen 610 °C bis 650 °C sowie Flussmittel, die niedrigschmelzende Fluoride hoher Aktivität enthalten. Um die Aushärtbarkeit nicht zu gefährden, muss schnell und gegebenenfalls unter Kühlen der Lötstellenumgebung erwärmt werden. Nach dem Erstarren des Lots ist die Verarbeitungsstelle mit Wasser abzuschrecken. Bereits eine Lötzeit von über 30 s beeinträchtigt die Aushärtbarkeit. Für Sonderfälle stehen hierfür hochschmelzende Hartlote, z. B. L-Ag72 mit einer Arbeitstemperatur von 780 °C, zur Verfügung. Dabei liegt die Löttemperatur stets im Lösungsbereich. Wegen der hohen Oxidationsneigung ist hierbei ein Arbeiten unter Schutzgas mit zusätzlichem Flussmittel zu empfehlen. Um die Aushärtungsfähigkeit zu sichern, werden die Teile nach dem Löten bis zum Erstarren der Lötverbindung auf etwa 760 °C gehalten und anschließend mit Wasser abgeschreckt. Die Kupfer-Beryllium-Blei-Legierung (CuBe2Pb) hat bis auf die durch Blei verbesserte Spanbarkeit die gleichen Eigenschaften wie CuBe2. Für Weich- und Hartlöten gelten die technischen Angaben für CuBe2. Kupfer-Kobalt-Beryllium (CuCo2Be) mit 2,0 % bis 2,8 % Co und 0,4 % bis 0,7 % stellt die hochleitfähige Variante der aushärtbaren Kupfer-Beryllium-Legierungen dar.

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2  Erstellung von einseitigen Leiterplatten

Bei etwas schwächeren mechanischen Eigenschaften weist CuCoBe im Vergleich zu den hochfesten Varianten CuBe1,7 und CuBe2 eine mehr als doppelt so hohe elektrische Leitfähigkeit auf und ist auch wesentlich temperaturbeständiger. Hauptanwendungsgebiete sind stromführende und temperaturbelastete Federn, Teile für die Kunststoffverarbeitung und Elektroden von Widerstandsschweißmaschinen. Die Ausführungen über Kupfer-Beryllium gelten im Wesentlichen auch für ­Kupfer-KobaltBeryllium. Das Hartlöten erlaubt die Verwendung von hochschmelzenden Loten mit Arbeitstemperaturen zwischen 870 °C und 900 °C. Danach wird mit Wasser abgeschreckt, wodurch der Werkstoff im lösungsgeglühten Zustand vorliegt. Eine Aushärtungsbehandlung zwischen 450 °C und 480 °C kann unmittelbar nachfolgen. Ausgehärtete Lötteile lassen sich bei Einsatz des niedrigschmelzenden Hartlots (Arbeitstemperatur 610 °C) ohne Wesentlichen Härteverlust hartlöten. Kupfer-Nickel-Beryllium CuNi2Be ist in den mechanischen und physikalischen Eigenschaften praktisch mit CuCo2Be identisch. In der löttechnischen Verarbeitung beider Werkstoffe gibt es kaum Unterschiede. Kupfer-Nickel-Silizium-Legierungen (CuNi1,5Si, CuNi2Si und CuNi3Si) mit 1,0 % bis 4,5 % Ni und 0,4 % bis 1,3 % Si dienen als Werkstoffe mit mittlerer elektrischer Leitfähigkeit und hoher Zugfestigkeit vornehmlich zur Herstellung von Schrauben, Bolzen und Freileitungsarmaturen. Die Weichlöttemperaturen liegen ebenfalls unter der Wärmeaushärtungstemperatur, sodass die Härte nicht nennenswert beeinflusst wird. Als Weichlote kommen Zinn-Blei-Lote mit Flussmittel F-SW21 infrage. Zum Hartlöten sind Silberhartlot e mit möglichst niedrigen Arbeitstemperaturen, z. B. L-Ag40Cd, unter Verwendung von Flussmittel F-SH1 zu empfehlen. Die Festigkeit der zu lötenden Teile wird durch Löttemperatur und Einwirkzeit beeinflusst. Kupfer-Chrom-Zirkon (CuCrZr) mit 0,3 % bis 1,2 % Cr und 0,03 % bis 0,3 % Zr ist nicht wie Kupfer-Chrom kerbempfindlich bei erhöhten Temperaturen und hat deshalb diesen Werkstoff aus seinen Anwendungsgebieten weitgehend verdrängt. Beim Weichlöten tritt infolge der hohen Anlassbeständigkeit warmausgehärteter Teile keine Minderung der Härte auf. Als Lote können nicht nur Blei-Zinn-Lote, sondern auch Sonderweichlote wie L-SnAg5 oder L-SnSb5 mit Flussmittel F-SW21 verwendet werden. Zum Hartlöten setzt man vorzugsweise niedrigschmelzende Silberhartlote ein, wie L-Ag40Cd unter Verwendung von Flussmittel F-SH1. Sowohl die Anwärmzeit als auch der eigentliche Lötvorgang sollen nur kurz sein, denn bei den höheren Arbeitstemperaturen muss bereits mit zeitabhängigem Erweichen des Grundwerkstoffs gerechnet werden. Die handelsüblichen Kupfer-Zirkon-Legierungen CuZr enthalten etwa 0,1 % bis 0,3 % Zirkon. Sie sind sauerstofffrei und deshalb unempfindlich gegenüber Glühen in wasserstoffhaltiger Atmosphäre. Der Werkstoff zeichnet sich durch sehr hohe Leitfähigkeit und sehr hohe Anlassbeständigkeit bei hoher Festigkeit und Zeitstandfestigkeit (Kriechfestigkeit) aus. Bei der Beaufschlagung mit höheren Temperaturen sind die Neigung zur Entfestigung und die hohe Affinität des Zirkons zum Sauerstoff zu beachten. Das Weichlöten erfordert keine zusätzlichen Maßnahmen. Wegen der hohen

2.2  Löttechnik und Werkstoffe

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Entfestigungstemperatur lassen sich höher schmelzende Weichlote einsetzen. Ist aus Korrosionsgründen das Flussmittel F-SW11 nicht zulässig, verwendet man F-SW25 oder F-SW26. Beim Hartlöten mit L-Ag40Cd, dessen Arbeitstemperatur mit 610 °C über der Entfestigungstemperatur von Kupfer-Zirkon liegt, bleibt der ausgehärtete Zustand im vollen Umfang nur bei kurzen Lötzeiten erhalten. Kupfer-Chrom CuCr mit 0,3 % bis 1,2 % Cr ist als Knetwerkstoff wegen seiner Kerbempfindlichkeit bei höheren Temperaturen weitgehend durch CuCrZr substituiert worden und deshalb auch nicht mehr in DIN 17666 enthalten. Das Löten von Kupfer-Chrom unterscheidet sich nicht wesentlich vom Löten von Kupfer-Chrom-Zirkon. Die Herstellung von CuCrZr-Gusslegierungen ist mit den üblichen Einrichtungen der Gießereien jedoch nicht oder nur sehr schwierig möglich. Daher ist in DIN 17655 G-CuCrF35 weiterhin geformt. Guss-Kupfer-Chrom wird selten gelötet, unterscheidet sich in der Löteignung jedoch nicht von den Knetlegierungen.

2.2.7 Löttechnische Behandlung von Kupfer-Zink-Legierungen Von allen Kupferlegierungen findet man in der Praxis vorwiegend die ­Kupfer-ZinkLegierungen (Messing und Sondermessing). Gründe hierfür sind neben ihrer ansprechenden Farbe die leichte Bearbeitbarkeit und die guten physikalischen Eigenschaften bei mittlerer Festigkeit. Man unterscheidet dabei Legierungen • ohne weitere Legierungselemente (Messing), • mit Blei (bleihaltiges Messing) und • mit weiteren Legierungselementen (Sondermessing). Trotz der Unverträglichkeit von Zink und Zinn in Weichloten sind ­ Kupfer-ZinkLegierungen ohne weitere Legierungselemente (Messing) und die Legierungen mit Zusätzen von Blei (bleihaltiges Messing) gut weichlötbar. Zum Weichlöten von Kupfer-Zink-Legierungen (Messing) müssen möglichst antimonarme Lote mit maximal 0,5 % Sb verwendet werden. Bei höheren Antimongehalten entstehen spröde ­Antimon-Zink-Kristalle, die zur Lötbrüchigkeit in der Lötstelle und im Werkstoff führen, wenn in der Lötstelle Zugspannungen auftreten. Für große Werkstücke verwendet man die zinnarmen Lote L-PbSnS(Sb), L-PbSn12Sb oder L-PbSn20Sb zum Flamm- und Tauchlöten. Die beiden letztgenannten Lote sollten aber ebenfalls möglichst wenig Antimon enthalten. Für Zweitlötungen, auch mit dem Lötkolben, eignet sich das antimonarme Lot L-PbSn40(Sb). Für Weichlötungen im Lebensmittelbereich, z. B. an Fittings und Armaturteilen aus Kupfer-Zink-Legierungen in kupfernen Trinkwasserleitungen, sind anstelle der bisher üblichen blei- und antimonhaltigen Weichlote die Sonderweichlote L-SnAg5 oder L-SnCu3 und Flussmittel vorgeschrieben. Im Gegensatz zu reinem Kupfer unterliegen kalt umgeformte Teile aus Messing der Gefahr der Lötstellenbrüchigkeit.

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2  Erstellung von einseitigen Leiterplatten

Beim Benetzen der Teile mit flüssigem Lot treten Brüche im Grundwerkstoff auf, wenn an der Lötstelle ein inhomogener Spannungszustand vorliegt. Die Gefahr der Lötbrüchigkeit ist besonders groß, wenn die zu lötenden Teile während der Benetzung mit flüssigem Lot verformt werden. Die α-Messinge, z. B. CuZn30 (frühere Bezeichnung Ms70), sind dafür empfindlicher als die α- und β-Messinge, etwa CuZn40 (das frühere Ms60). Lötbrüchigkeit tritt nicht auf, wenn die kaltverformten Teile vor dem Löten spannungsarm bzw. weichgeglüht werden. Weichlöten erfordert Flussmittel, z. B. F-SW21 und F-SW22. Bei ­ Kupfer-Zink-Knetlegierungen mit weiteren Legierungszusätzen (Sondermessing) verursachen die aluminiumhaltigen Legierungen einige Schwierigkeiten in der Verarbeitung. Zum Auflösen der Aluminiumoxidfilme sind Sonderflussmittel erforderlich. Kupfer-Zink-Gusslegierungen lassen sich ebenfalls weichlöten und unterscheiden sich löttechnisch nicht von den entsprechenden Knetlegierungen. Mechanisch und thermisch höher beanspruchte Werkstücke lötet man meist hart. Das Messinglot L-CuZn40 ist nur für Legierungen mit niedrigem Zinkgehalt, deren Solidustemperaturen über der Arbeitstemperatur des Lots liegen, geeignet. Darüber hinaus verwendet man je nach Arbeitstemperatur und geforderter Dehnbarkeit der Lötstelle silberhaltige Hartlote wie L-Ag40Cd. Da der Grundwerkstoff an der Lötstelle weichgeglüht wird, ist die Festigkeit der Lötstelle meist niedriger als die des Grundwerkstoffs in diesem Bereich. Bei ausreichender Überlappung treten etwaige Brüche nicht mehr an der Lötstelle, sondern in der weichgeglühten Randzone (Wärmeübergangszone) auf. In der Kupferrohrinstallation werden Fittings und Armaturen aus Kupfer-Zink-Legierungen mit Kupfer auch durch Hartlöten mit L-Ag2P, L-Ag5P oder L-CuP6 und dem Flussmittel F-SH1 verbunden. Phosphorhaltige Lote sind auf Messing nicht wie auf Reinkupfer selbstfließend, d. h., sie benötigen immer ein Flussmittel. Aluminiumhaltige Kupfer-Zink-Legierungen sind bei mehr als 1 % Al nur mit Sonderflussmittel, wie F-SH1, F-SH1a bzw. F-SH4, gut hartlötbar. Für korrosionsbeanspruchte Teile sollte man Silberhartlote mit höheren Silbergehalten einsetzen, bei Meerwasserbeanspruchung von CuZn20A12 z. B. das Silberhartlot L-Ag50Cd. ­Kupfer-Zink-Gusslegierungen werden löttechnisch wie Knetlegierungen behandelt.

2.2.8 Löttechnische Behandlung von Kupfer-Zinn-Legierungen Kupfer-Zinn-Legierungen (Zinnbronze) sind wichtige Werkstoffe für Elektrotechnik (stromführende Federn) und Maschinenbau (Gleitelemente, Lagerbuchsen, Membranen). Sie sind ähnlich wie reines Kupfer gut weichlötbar, obgleich sie etwas träger benetzen. Man kann mit L-Sn60Pb vorverzinnen. Es werden Lote mit 50 % bis 60 % Sn eingesetzt. Für Feinlötungen kommen als Flussmittel F-SW24 bis F-SW-32, für allgemeines Löten F-SW21 und F-SW22 infrage. Kupfer-Zinn-Gusslegierungen werden kaum weichgelötet, verhalten sich jedoch löttechnisch wie Knetlegierungen. Beim Hartlöten werden auch die Kupfer-Zinn-Legierungen an der Lötstelle weichgeglüht. Vorzugsweise kommen

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niedrigschmelzende Silberhartlote, z. B. L-Ag40Cd oder L-Ag30Cd, zum Einsatz, weil sonst die Gefahr der Abschmelzung und damit der Versprödung infolge Grobkornbildung besteht. Bei Arbeitstemperaturen über 800 °C verwendet man Flussmittel vom Typ F-SH2, unter 800 °C wird F-SH1 benutzt. Für Gusslegierung en mit hohen Bleigehalten sind ebenfalls niedrigschmelzende Silberhartlote zu empfehlen, z. B. L-Ag40Cd oder L-Ag30Cd mit Arbeitstemperaturen von 610 °C bzw. 680 °C unter Verwendung von F-SH1 als Flussmittel.

2.2.9 Löttechnische Behandlung von ­­Kupfer-Nickel-ZinkLegierungen Kupfer-Nickel-Zink-Knetlegierungen (Neusilber) werden in der Elektrotechnik als Federwerkstoffe und in der Feinmechanik eingesetzt. Diese Legierungen. die z. B. für Schiffsbeschläge, Armaturen und Kunstguss verwendet werden, sind in DIN nicht erfasst. Man behandelt sie löttechnisch im Allgemeinen wie Messing. Zum Weichlöten wird außer den Blei-Zinn-Loten immer mehr das bindungsund benetzungsfreundliche Weichlot L-SnAg5 eingesetzt, weil sich bleifreie Lotlegierungen beim Beizen von Haushaltsgeräten günstiger verhalten. Da Weichlote auf ­Kupfer-Nickel-Zink-Legierungen nur träge benetzen, sollte man die Lötteile vorher besonders sorgfältig beizen (z. B. mit 10 %iger Schwefelsäure), entfettet mit „Tri“ oder „Per“ und scharf wirkende Flussmittel der Typen F-SW11, F-SW12 oder F-SW21 verwenden. ­Kupfer-Nickel-Zink-Gusslegierungen werden kaum weichgelötet. Für sie gelten die gleichen Angaben wie für Knetlegierungen. Hartgelötet wird mit silberhaltigen Hartloten oder mit dem Messinglot L-ZnCu42, das, wie Neusilber, silbergrau aussieht. Auch das Silberhartlot L-Ag30Cd hat eine ähnliche Farbe wie der Grundwerkstoff. Als Flussmittel ist z. B. F-SH1 geeignet. Man beachte beim Hartlöten die Beeinträchtigung der durch Kaltumformung erreichten Festigkeitseigenschaften. Die Gusslegierungen verhalten sich löttechnisch wie die entsprechenden Knetlegierungen.

2.2.10 Löttechnische Behandlung von Kupfer-Nickel-Legierungen Kupfer-Nickel-Legierungen gehören zu den korrosionsbeständigen Kupferwerkstoffen. Die Knetlegierungen sind wichtige Werkstoffe für den Schiffsbau (Kondensatoren, Seewasserleitungen), den Apparatebau und die Elektrotechnik, z. B. als Widerstandswerkstoffe. Die Gusslegierungen werden außer im Schiffsbau auch im Papiermaschinenbau, in der chemischen Industrie usw. eingesetzt. Diese Legierungen verhalten sich löttechnisch etwa wie reines Kupfer. Die Benetzung durch Weichlote ist etwas träger und kann durch Sonderflussmittel ausgeglichen werden. Zum Weichlöten eignen sich bleifreie Zinn-Silber- und Z ­ inn-Kupfer-Weichlote (z. B.

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L-SnAg5 oder L-SnCu3) unter Einsatz der Flussmittel F-SW1, F-SW12 oder F-SW21. Gegenüber den früher benutzten bleihaltigen Zinnloten haben diese Lote bessere Festigkeitseigenschaften sowie höhere Korrosions- und Temperaturbeständigkeit. In der Elektrotechnik werden Kupfer-Nickel-Legierungen im Allgemeinen vorverzinnt oder vorversilbert und danach mithilfe nichtaggressiver Flussmittel vom Typ F-SW26 bzw. F-SW32 weichgelötet. Nach dem Löten ist es nicht mehr erforderlich, diese Flussmittelreste zu entfernen. Die Gusslegierungen werden kaum weichgelötet. Zum Hartlöten von Kupfer-Nickel-Legierungen sind phosphorhaltige Lote wegen der Gefahr der Versprödung nicht zu empfehlen. Farbähnliche Hartlote sind L-ZnCu42, L-Ag30Cd und L-Ag40Cd. Kupfer-Nickel-Legierungen weisen eine höhere Solidustemperatur als Kupfer auf, weshalb bei höheren Nickelgehalten auch das Hartlöten mit reinem Kupfer möglich ist. Im Allgemeinen werden jedoch – in Verbindung mit vor Oxidation schützenden Flussmitteln (z. B. F-SH1) – Messing-und Neusilberlote sowie Silberhartlote eingesetzt. Manganhaltige Kupfer-Nickel-Legierungen verwendet man bevorzugt mit L-ZnCu42 und L-CuZn40 sowie mit den Silberhartloten L-Ag30Cd und L-Ag40Cd zum Hartlöten. Neben diesen Loten werden für eisenhaltige Kupfer-Nickel-Legierungen auch L-CuNi10Zn42 und L-Ag44 verwendet. Für korrosionsgefährdete Lötstellen sollten jedoch nur hochsilberhaltige Lote eingesetzt werden, z. B. bei Meerwasserbeanspruchung L-Ag50Cd. Das Lötverhalten der Kupfer-Nickel-Gusslegierungen G-CuNi10 und G-CuNi30 entspricht den Knetlegierungen CuNi10Fe1Mn und CuNi30Mn1Fe mit ähnlicher Legierungszusammensetzung.

2.2.11 Löttechnische Behandlung von ­­Kupfer-AluminiumLegierungen Auch die Kupfer-Aluminium-Legierungen (Aluminiumbronze) gehören zu den Kupferwerkstoffen mit höchster Korrosionsbeständigkeit. Knet- und Gusslegierungen sind unentbehrliche Werkstoffe für die chemische Industrie und den Maschinenbau. Zwecks Auflösung der chemisch sehr widerstandsfähigen Aluminiumoxide sind zum Löten dieser Legierungen immer Sonderflussmittel erforderlich. Kupfer-Aluminium-Legierungen werden selten weichgelötet, denn die Benetzbarkeit der Grundwerkstoffe verschlechtert sich trotz Verwendung spezieller Flussmittel mit steigendem Aluminiumgehalt immer mehr. Als Weichlote kommen besonders L-SnAg5 (Schmelzbereich 221 °C bis 240 °C) und für höhere Temperaturbeanspruchungen L-CdAg5 (Schmelzbereich 340 °C bis 395 °C) infrage. Das Hartlöten bereitet wenig Schwierigkeiten, sofern man auch hier geeignete Flussmittel verwendet. Bei Aluminiumgehalten über 2 % müssen die erforderlichen Sonderflussmittel sowohl Fluoride als auch Chloride enthalten (z. B. Typ F-SH 1). Als Hartlote kommen niedrigschmelzende Silberhartlote zum Einsatz. Bei Anforderungen an Meerwasserbeständigkeit ist L-Ag50Cd zu empfehlen. Kupfer-Aluminium-Gusslegierungen werden kaum gelötet, verhalten sich jedoch löttechnisch wie Knetlegierungen.

2.2  Löttechnik und Werkstoffe

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2.2.12 Löttechnische Behandlung von ­­Kupfer-Zinn-ZinkLegierungen Kupfer-Zinn-Zink-Gusslegierungen (Rotguss) sind Werkstoffe für Armaturen bei hoher Korrosionsbeanspruchung und in der Verwendung als Gleitlager. Diese werden jedoch selten gelötet. Zum Weichlöten sind alle Blei-Zinn- und Zinn-Bleilote gut geeignet. Die Auswahl des Weichlots wird vom Verwendungszweck bestimmt. Bevorzugt kommen Zusammensetzungen in der Nähe des Eutektikums Blei-Zinn mit 50 % bis 60 % Sn zum Einsatz. Als Flussmittel sind F-SW21 oder F-SW22 geeignet. Fittings bzw. Armaturenteile aus Rotguss für Trinkwasserleitungen werden in der Kupferrohrinstallation mit den blei- und antimonfreien Sonderweichloten L-SnAg5 oder L-SnCu3 und dem entsprechenden Flussmittel weichgelötet. Hartgelötet wird vorzugsweise mit silberhaltigen Hartloten und Flussmittel des Typs F-SH1. Praktische Bedeutung hat das Hartlöten von Kupferrohren mit Rotgussflanschen im Apparatebau. Lötflansche und Lötbunde aus G-CuSn4ZnPb(Rg4) sollen mit Silberloten, die mindestens 30 % Ag enthalten, hartgelötet werden. In der praktischen Anwendung findet man auch cadmiumfreie Silberlote wie L-Ag44. In Fällen, in denen bisher L-Ag30Cd verwendet wurde, zieht man das Hartlot L-Ag34Sn dem Hartlot L-Ag44 aus Kostengründen vor. Für Meerwasserleitungen ist unbedingt die Vorschrift der Klassifizierung zu beachten. In der Kupferrohrinstallation für Trinkwasserleitungen werden bei Verwendung von Rotgussfittings die Hartlote L-Ag2P, L-Ag5P oder L-CuP6 zusammen mit dem Flussmittel F-SH1 eingesetzt.

2.2.13 Weichlöten und Lötstellen Die Analyse der Bildung einer Lötstelle zeigt, dass die Berührungsstelle zwischen Grundmetall und Lot den Ort der Bindung darstellt. Meist wird dieses Grundmetall durch entsprechende Vorbehandlung mit einem Flussmittel vorbereitet, damit sich eine gute Haftung erzielen lässt. Das mangelhafte Lötergebnis zeigt jedoch, dass die Oberfläche immer noch keine gute Haftung ergibt und dass sie nachbehandelt werden muss, um das gewünschte Ergebnis zu erzielen. Durch weiteres Anhäufen von Lot an einer schlechten oder kalten Lötstelle beseitigt man den Fehler kaum, die schlechte Lötstelle wird nur verdeckt. Abb. 2.23 zeigt drei Varianten einer Lötstelle. Bei Reparaturen oder Nacharbeiten wird der Zustand der Verbindung bei einer schlechten oder kalten Lötstelle durch Auftragen von weiterem Lot nicht verbessert. In folgenden Fällen kann eine Lötverbindung repariert oder nachgearbeitet werden: • wenn die Lötstelle nicht genügend erhitzt wurde • wenn Flussmittel und/oder Lot an dieser Stelle nicht vorhanden sind • wenn eine schlechte Lötstelle entstanden ist, die sich jedoch nicht auf schlechte Lötbarkeit zurückführen lässt

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Abb. 2.23   Verlöten eines Widerstands in einer Leiterplatte in drei Varianten

Die Nacharbeit wird nie gute Ergebnisse bringen, wenn die Lötstelle wegen schlechter Lötbarkeit ausgefallen ist. Eine höhere Zuverlässigkeit und viel niedrigere Herstellungskosten kann man durch eine Untersuchung der Herstellungsverfahren erreichen, wobei besonders auf die richtige Vorbereitung der zu verlötenden Stelle zu achten ist. Zunächst beschäftigt man sich mit dem noch nicht geätzten Laminat das sich im Hinblick auf gute Lötbarkeit einfach behandeln lässt. Ist dieses Stadium erreicht, kann es ab hier einfach aufrechterhalten werden. Nachdem man die Oberfläche für gute Lötfähigkeit behandelt bzw. gegen später Verschlechterung geschützt hat, muss man vor dem eigentlichen Lötvorgang unbedingt noch ein Flussmittel aufbringen – unabhängig vom angewendeten Verfahren. Eine Untersuchung der Flussmittelwirkungsweise zeigt, dass seine aktive Schicht zu lötenden Oberflächen unmittelbar benachbart ist. Davon entfernte Schichten sind daher für eine saubere Lötverbindung überflüssig. Während eine bestimmte Menge an Flussmittel zur Bildung einer aktiven Schicht erforderlich ist, kann ein Überschreiten den günstigen Einfluss des Vorwärmens vermindern. So ist die Gleichmäßigkeit Vorwärmung unter Berücksichtigung der Menge bzw. der Gleichmäßigkeit Flussmittelformulierungen (Schaumflussmittel, Wellenflussmittel usw.) entwickelt worden, damit

2.2  Löttechnik und Werkstoffe

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eine ­gleichbleibende Menge an Flussmittel leicht und reproduzierbar auf die Oberflächen aufgetragen werden kann. Viele der durch eine Vorwärmung vor dem Löten entstehenden Vorteile sind dem Praktiker nicht bekannt. Daher soll dieser vorzunehmende Arbeitsgang etwas näher beschrieben werden. Die Vorwärmung hat folgende Gründe: • Flüchtige Stoffe, die man als Verdünner für Flussmittel verwendet, entweichen, wodurch ein dünner Überzug auf den zu lötenden Oberflächen entsteht. Um das zu erreichen, ist eine dynamische Erwärmung notwendig. • Die Reaktion des Flussmittels auf der Oberfläche wird erheblich durch diese Vorverarbeitung beschleunigt. Wie bei allen chemischen Reaktionen, werden die Flussmittel erst bei erhöhten Temperaturen aktiviert. Es ist zu empfehlen, der Reaktion etwas Zeit zu lassen, bevor man die Platine in das Zinn eintaucht. Hierdurch verbessert sich die chemische Reinigungswirkung und gleichzeitig wird eine bessere Haftung erreicht. • Der Wärmeschock der Platine wird vermindert und das Verziehen und ähnliche Wärmeschockeffekte lassen sich verringern. Sie können auftreten, wenn eine Platine bei Raumtemperatur plötzlich in geschmolzenes Zinn von ca. 260 °C eingetaucht wird. • Durch die bereits vor dem Eintauchen in das Zinnbad etwas erhöhte Temperatur der Leiterplatte wird die Lötzeit entsprechend verringert. Um die Lötbarkeit von laminiertem Kupfer wieder herzustellen, kann man unterschiedlich vorgehen. Eine recht verbreitete Methode, durch die jedoch meist diverse Schwierigkeiten entstehen, ist Abschleifen. Nichtmetallische Teilchen des Schleifmittels können sich in diesem Fall im verhältnismäßig weichen Kupfer einbetten. Deshalb ist die chemische Wiederherstellung der Lötbarkeit immer vorzuziehen. Welches ätzende Lösungsmittel man aber einsetzen kann, hängt von der Art der Verschmutzung ab. Zu starke Chemikalien greifen die Kupferoberfläche an und ätzen sie schnell weg. Deshalb ist Vorsicht geboten. Ein ideales Ätzmittel würde die Verunreinigungen entfernen, ohne das Kupfer anzugreifen. Ein solches Mittel gibt als eine „gepufferte“ Lösung einer Säure, die selektiv die angelaufenen Stellen der Kupferoberfläche entfernt. Längere Eintauchzeiten in diesem Bad (über 30 min) verringern die Kupferschicht auf der Platine nur unmerklich. Sind die Oberflächen lötbar, muss man erneute Verschmutzung verhindern. Praktische Erfahrungen mit einigen der üblichen Verfahren zur Erhaltung der Lötbarkeit zeigen, dass bestimmte Lacke, wie Lacke auf Wasserbasis, mehr Schwierigkeiten erzeugen als verhindern. Sie härten mit der Zeit aus und bilden eine Abschirmung gegen Lot und Flussmittel, wodurch die Lötbarkeit der Oberfläche gestört wird. Es wäre in solchem Fall einfacher, einen Schutzlack auf Kolophoniumbasis zu verwenden. Ein solcher Lack soll Feuchtigkeit unterwandern können, damit das Trocknen der Platinen nach dem Abwaschen des Ätzmittels, das eine Oxidation hervorrufen könnte, vermieden wird. Da Kolophonium und Wasser nicht verträglich sind, musste ein vollkommen neues

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System entwickelt werden. Die Entwicklung brachte eine Reihe von „Protectocoats“, die Wasserspuren beseitigen und sich deshalb auf die feuchte Oberfläche aufbringen lassen. Diese für schnelles Verdampfen eingestellten Lacke hinterlassen eine Schicht von reinem (nicht aktiviertem) Kolophonium auf der Leiterplattenoberfläche. Die Schicht muss man vor dem Löten mit Flussmittel auf Kolophoniumbasis nicht entfernen. Darum ist der Lack einfach anzuwenden. Obwohl das Reinigen nach dem Löten sehr umstritten ist, bleiben die Parameter des Arbeitsgangs identisch. Das notwendige Maß an Sauberkeit hängt vom einzelnen Anwendungsfall ab, den man jeweils gesondert untersuchen und berücksichtigen muss. Um Sauberkeit richtig zu verstehen, muss man wissen, dass zwei grundsätzliche Arten von Fremdkörpern die Leiterplatten ungünstig beeinflussen können. Die ersten sind nicht polare Fremdkörper, die also nicht in Wasser löslich sind. Hierzu gehört das Kolophonium. Die zweite sind Aktivatoren, Galvanisierbäder und andere Mittel, die in nicht polaren Lösungsmitteln nicht löslich sind, sich jedoch in Wasser (einem polaren Lösungsmittel) lösen. Gründlich gereinigt werden muss also entweder mit einer speziellen, aus polaren oder nicht polaren Elementen zusammengesetzten Flüssigkeit, oder man muss zwei Reinigungsmittel verwenden. Der Reinheitsgrad einer Leiterplatte lässt sich mit normalen Mitteln einfach feststellen, denn Kolophonium ist bei der Kontrolle unter UV-Bestrahlung sichtbar. Ionisierende Stoffe können durch Prüfung mit Silbernitrat (für Chloride) oder durch Messung des elektrischen Widerstands des Waschwassers festgestellt werden. Je nach Beschaffenheit der Leiterplatten, insbesondere der Bauteile, kann man zwischen den drei nachfolgenden Waschverfahren wählen: • zum automatischen Prüfen erforderliches Reinigen der Leiterplattenunterseite • Vollreinigung mit nicht hermetisch abgeschlossenen Bauteilen • Vollreinigung mit hermetisch abgeschlossenen Bauteilen Um die Reinheit der Oberfläche zu erhalten und gleichzeitig erneute Verschmutzung durch Niederschlag von Feuchtigkeit oder von Chemikalien auf den Oberflächen verhindern, wurde das Mittel „Seal Coat“ entwickelt. Dieser besondere Lack, der hauptsächlich als Feuchtigkeitsschranke wirkt, ist gegen Säure und Gase und hat hervorragende selektive Isolationseigenschaften. Er ist ein Bikomponentensystem, bei dem zum Erreichen der Schutzwirkung keine besondere Aushärtung oder Behandlung erforderlich ist. Er ist durchsichtig und erleichtert damit die Sichtkontrolle erheblich. Außerdem können nach Aufbringen dieses Lacks technisch Änderungen und Reparaturen vorgenommen werden, da die Wärme des Lötkolbens das Material von der Oberfläche wegschmilzt.

2.2.14 Lötanlagen für gedruckte Schaltungen Die elektrische Funktion einer bestückten Leiterplatte wird zu 90 % durch die Qualität der Lötstellen bestimmt. Bei geringen Stückzahlen setzt man Lötkolben ein, bei größeren

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Stückzahlen maschinelles Verfahren, wie Tauch-, Schlepp- oder Schwalllöten. Vor dem Löten muss die Lötfläche der Platinen entsprechend gereinigt werden. Erst danach darf man das Flussmittel auftragen. Diesen Vorgang bezeichnet man als Fluxen. Flux- oder Flussmittel sind alkohol- oder wasserlösliche Verbindungen, die Verschmutzungen auf der Lötseite einer Platine lösen, eine weitere Oxidation verhindern und das Benetzen der Lötstelle mit Lot erleichtern. Bei Lötkolbeneinsatz wird vorwiegend mit Zinnloten mit einem Zinngehalt von 50 % bis 60 % gearbeitet. Für gröbere Teile, z. B. beim Zusammenfügen von zwei Blechen, setzt man antimonhaltige Lote L-Sn40PbSb o. ä. ein, für Drähte die antimonarmen Lote L-Sn50PbSn o. ä. bzw. die antimonfreien Lote L-Sn50Pb oder L-Sn60Pb o. ä., zusammen mit den üblichen Flussmitteln. Die in der Elektronik verwendeten Lote L-Sn50Pb und L-Sn60Pb greifen die kupfernen Lötspitzen verhältnismäßig stark an, was durch häufiges Nachbearbeiten der Lötkolbenspitze zu Zeitverlusten in der Fertigung führt. Deshalb hat man zur Schonung der Lötkolben, was auch für das Tauchlöten kupferkaschierter Leiterplatten und für dünne Kupferdrähte gilt, zahlreiche kupferhaltige Weichlote eingeführt. Der Wahl des Flussmittels bei Lötanlagen ist besondere Aufmerksamkeit zu widmen. Selbst eine metallisch bearbeitete und sauber aussehende Metalloberfläche ist fast immer mit einer dünnen, meist unsichtbaren Oxidschicht überzogen. Es ist nun die Aufgabe des Flussmittels, diese Trennschicht während des Reinigens zu beseitigen. Dazu muss in geeigneter Weise das Flussmittel nach dem Bestücken und vor dem Löten auf die Unterseite der Leiterplatte aufgebracht werden. Die Baugruppen befinden sich dabei in horizontaler Lage. Abb. 2.24 zeigt den meistverwendeten Fluxer, den man beim Maschinenlöten einsetzt. Hierbei wird aus einem Vorratsbehälter das Fluxmittel in einen kleineren Behälter unter das Transportband gepumpt. In diesem Behälter befindet sich die „Schaumdüse“ in der ein Schaumbildner arbeitet, der mit gereinigter Druckluft versorgt wird. Er besteht aus Abb. 2.24   Arbeitsweise eines Schaumfluxers

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Abb. 2.25   Arbeitsweise eines Bürstenfluxers

porösem Kunststoffmaterial, das aus der Druckluft kleinste Luftbläschen erzeugt. Das Fluxmittel wird dadurch zum Schäumen angeregt und steigt in der Düse hoch. Über die Düse wird die bestückte Leiterplatte mit einem Transportband über den Fluxer geführt. Bei richtiger Höheneinstellung benetzt sich nur die Platinenunterseite mit dem Fluxmittel. Bei den heutigen feststoffarmen Fluxmitteln wird es immer schwieriger, mit dieser Methode einen dünnen Fluxmittelauftrag zu erreichen. Feststoffarme Fluxmittel schäumen zu wenig. Daher muss mit größerer Luftzufuhr gearbeitet werden. Die Bläschen werden dadurch größer, und an der Platinenunterseite bilden sich Fluxmitteltropfen aus, die in der nachfolgenden Vorwärmezone nicht mehr abtrocknen können. Beim Bürstenfluxer in Abb. 2.25 dreht sich im Fluxbehälter eine Rundbürste über die gesamte Lötseite. An einer Blechkante wird die Bürste abgestreift, sodass einzelnen Borsten ihr Fluxmittel gegen die Platine spritzen. Die Platinen müssen Schablonen eingelegt sein, damit nicht die gesamte Umgebung mit Fluxmittel verunreinigt wird. Da dieses Verfahren ebenfalls zu Tröpfchenbildung neigt, setzt man es kaum ein. Bei Verwendung feststoffarmer Fluxmittel wird es immer schwieriger, dünne Fluxmittelaufträge mit den bisher praktizierten Verfahren zu erreichen. Darum setzt man Ultraschallsprühfluxer ein. In einem Sprühkopf wird das Fluxmittel mit Ultraschall zerstäubt. Man erreicht dadurch sehr kleine Partikel von Fluxmittel an der Platine d. h. sehr geringe Fluxmittelaufträge. Für die Auftragsmenge sind Transportgeschwindigkeit und Sprühdauer verantwortlich. Bei exakter Abstimmung ist optimiertes Befluxen, d. h. geringster Auftrag von Fluxmittel zu erreichen. Einlagern der Platinen in Schablonen wie beim Bürstenfluxer entfällt, da Sensoren Platinenbreite und -länge ermitteln und dann jeweils nur unter der ankommenden Platine gesprüht wird. Bei Ultraschallsprühfluxern führt der geringe Fluxmittelauftrag dazu, dass die Platine nach dem Lötvorgang keiner Nachbehandlung bedarf, d. h., reinigen der Platinenunterseite ist nicht notwendig. Durch diese Technik entfällt eine aufwendige „Reinigungsstufe“ und somit auch das Problem umweltverträglicher Reinigungsmittel.

2.2  Löttechnik und Werkstoffe

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Beim Tauchlöten wird die Platine mit der Lötseite für einige Sekunden in das flüssige Zinnlot getaucht. Dabei entstehen aber Zapfen und Tropfen durch das fließende Lot. Daher findet man dieses Verfahren selten. Bei der Schlepplötanlage nach Abb. 2.26 wird die Baugruppe in ein stehendes Lötbad so abgesenkt, dass die komplette Platine flach auf der Lötzinnoberfläche liegt. Eine kurze Zeit wird die Platine über das flüssige Lot gezogen, damit sie sich voll benetzen kann. Danach wird die Platine in einem Winkel von 7° aus dem Bad gezogen. Beim Anheben trennt sich nun die Platinenunterseite vom Lötbad, und das überschüssige Zinn bleibt in der Schmelze zurück. Die Lötstellen erhalten dabei einen geringen, optimalen Lötzinnauftrag. Das Verfahren setzte man in der Feinleitertechnik ein, als es noch nicht üblich war, die Platinen mit Lötstoppmasken zu behandeln. Dadurch gewannen Schlepplötanlagen zwischen 1960 und 1985 eine breite Anwendung. Das stehende Lötbad erzeugt mit dem Luftsauerstoff sofort eine Oxidschicht an der Oberfläche. Sie muss vor jedem Lötvorgang entfernt werden. Um das zu automatisieren, wird vor jedem Bestückungsrahmen ein Abstreifblech angesetzt, das kurz vor dem Löten die Oxidschicht vom Lötbad abstreift. Seit 1975 kennt man die Wellenlötanlage, wie in Abb. 2.27 gezeigt wird. Dieses Verfahren stellt die moderne Maschinenlöttechnik dar. Wie der Name schon sagt, muss hier mit einer Einrichtung eine Welle erzeugt werden. Die Platine wird dadurch nur in einer Zone gelötet. In der Praxis spricht man auch vom Zonenlötverfahren. In einem größeren beheizten Zinnbad befinden sich je nach Größe bis zu 300 kg Lot. Das Bad enthält eine Kreiselpumpe und eine Lötdüse für den Umwälzvorgang. Die Pumpe drückt das Lot in die Düse, sodass eine Erhöhung über den eigentlichen Lotpegel entsteht und das Lot aus der Düse in Form eines „Wasserfalls“ ins Lötbad zurückfließt. Das Herabfließen aus der Düse zurück ins Lötbad bezeichnet man als Welle. Die Flussrichtung ist gegen den Transportweg der Platinen gerichtet. Die Baugruppe wird in einem Winkel von 7° gegen die Welle gefahren. Das muss sehr genau eingestellt sein, sodass das Benetzen sofort beginnen kann, aber die Platine darf in keinem Fall

Abb. 2.26   Arbeitsweise einer Schlepplötanlage

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Abb. 2.27   Arbeitsweise einer Wellenlötanlage

u­ ntertauchen. Bei falsch eingestelltem Transportwinkel kann sie in die Welle eintauchen. Das Lötzinn würde dann über die Platine fließen. Mit einer Geschwindigkeit von etwa 0,5 m/min fährt die Baugruppe über die Welle. In einer Zone von nur wenigen Zentimetern wird die Unterseite der Platine mit Zinn benetzt. Nach Verlassen der Zone am sogenannten Abriss trennt sich die Baugruppe vom Lot und wird zum Abkühlen weitertransportiert. Durch das kontinuierliche Umwälzen des Lots entsteht an der Welle praktisch Zunder. Oxidation mit Luftsauerstoff tritt zwar auch hier auf, aber der Zunder sammelt sich auf der Lotoberfläche. Tägliches Reinigen der Oberfläche ist absolut notwendig. Das geschieht per Hand mit einfachen Werkzeugen. Die früher verwendeten Reinigungsmittel auf FCKW-Basis sind seit dem 01.01.1993 verboten. Ihre hervorragenden Reinigungseigenschaften werden mit den heutigen umweltverträglichen Mitteln kaum erreicht. Der Trend geht eindeutig auf feststoffarme Flussmittel, die kaum noch Rückstände auf der Platine verursachen. Man setzt daher auf Fertigungsverfahren, die es zulassen, die Platinen überhaupt nicht mehr zu reinigen oder höchstens mit umweltverträglichen Substanzen. Industriealkohol (Sopropanol) erlaubt schonendes Reinigen, erfordert aber aus Explosionsschutzgründen ein geschlossenes System. Die Anlagen sind „Ex-geschützt“ und daher sehr teuer. Die Waschanlage arbeitet mit Bürsten an der Unterseite der Baugruppen. Mit gereinigter Druckluft wird die Baugruppe getrocknet und verlässt die Anlage über ein spezielles Schleusensystem. Alkalische Reiniger sind mit Wasser verdünnbar und lassen sich auch umweltfreundlich entsorgen. Nach dem Reinigen muss aber jede Baugruppe mit Wasser abgespült und mit starkem Luftstrahl getrocknet werden, um keine leitenden Rückstände zu hinterlassen. Die Reinigungsergebnisse sind ausreichend bis befriedigend.

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2.2.15 Ätzen und Umweltverträglichkeit Aus chemischer Sicht lassen sich allgemein zwei Gruppen von Ätzmitteln unterscheiden, nämlich saure und alkalische Medien. Im Bereich der Labor- und Kleinserienfertigung von ein- und doppelseitigen, nicht durchkontaktierten Leiterplatten dominieren bis heute Ätzmittel auf saurer Basis. Die bekanntesten Vertreter dieser Gruppe sind Eisen-(III)-Chlorid, Ammonium- und Natriumpersulfat sowie Mittel auf der Basis von Salzsäure/Wasserstoffperoxid. Insbesondere bei der Herstellung von doppelseitigen, durchkontaktierten Leiterplatten in Metallresisttechnik haben die aus Großanlagen bekannten ammoniakalischen Medien in jüngerer Zeit auch im Laborbetrieb an Bedeutung gewonnen. Eisen-(III)-Chlorid (FeCl3) ist eines der ältesten Ätzmittel für Leiterplatten. Obwohl es mit der Zeit an Bedeutung verloren hat, scheint es sich heute wegen seiner unproblematischen Handhabung zunehmender Beliebtheit zu erfreuen, sofern nur mit ein- oder zweiseitigen, und nicht durchkontaktierten Leiterplatten gearbeitet wird. Das Produkt vereinigt die Vorteile einer schnellen und konturenscharfen Ätzung und einer akzeptablen Kupferkapazität. Eisen-(III)-Chloridlösung ätzt bereits im kalten Zustand, neigt nicht zur Zersetzung und ist bei Nichtbenutzung nahezu unbegrenzt haltbar. Als größter Nachteil von FeCl3 gelten die Schlammbildung und die Verschmutzung von Anlagen, Kleidung und Arbeitsplatz. Dem wurde jedoch durch konstruktive Maßnahmen an den Ätzmaschinen und durch die Einführung eines entsprechenden Fleckentferners so weit als möglich und wirtschaftlich vertretbar Rechnung getragen. Eisen-(III)-Chlorid wird in verschiedenen Formen angeboten, sei es als gebrauchsfertige Lösung, als Granulat oder als hochreines und hochreaktives Sublimat. Die gebrauchsfertige Lösung hat meist einen Gehalt von bis zu 45 % FeCl3. Die im Bezug auf die Kupferkapazität und die Ätzgeschwindigkeit optimale Konzentration liegt erfahrungsgemäß bei 30 bis 35 %. Der einfachen Handhabung gebrauchsfertiger Lösung stehen vor allem das hohe Versandgewicht und Gefahrgutaspekte beim Transport nachteilig gegenüber. Vorteile bieten hier nur spezielle Rezepturen, die auf niedrigem Temperaturniveau und ohne jede Schlammbildung arbeiten. Das Sublimat ist mit einem Gehalt von 98 bis 99 % FeCl3 die reinste und ergiebigste Form von Eisen-(III)-Chlorid. Seine Handhabung erfordert jedoch erhöhte Vorsicht. Das Produkt ist ausgesprochen hygroskopisch, d. h. es neigt stark zur Aufnahme von Wasser (z. B. Luftfeuchtigkeit). Gleichzeitig verläuft die Lösereaktion stark exotherm, d. h. unter Hitzeentwicklung. Bei Hautkontakt besteht Verbrennungs- und Verätzungsgefahr. Das Tragen von säurefesten Handschuhen, Gesichtsschutz sowie einer Schürze sind hier zwingend notwendig. Der Lösevorgang muss schrittweise in einem hitze- und korrosionsbeständigen Gefäß außerhalb der Ätzmaschine erfolgen. Wegen seiner hohen Reinheit und Ergiebigkeit (300 bis 350 g/l Lösung) wird das Sublimat trotz dieser Nachteile gerne verwendet. Das Granulat besteht zu etwa 60 % aus FeCl3 und zu etwa 40 % aus Kristallwasser und anderen Stoffen. Der geringere Gehalt an aktiver Substanz erfordert zwar einen

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größeren Mengeneinsatz als beim Sublimat, das Granulat reagiert jedoch beim Lösen in Wasser nicht exotherm und ist daher weitaus einfacher zu handhaben. Aus 800 g Granulat 56 %ig und 1 l Wasser erhält man etwa 1,4 l 32 %ige Lösung. In einer wässrigen Lösung von Eisen-(III)-Chlorid wird Kupfer zu ­Kupfer-(II)-Chlorid oxidiert, während das Ätzmittel in das geringerwertige Eisen-(II)Chlorid übergeht. Bei einer Ansatzmenge von etwa 35 Gewichtsprozent FeCl3 beträgt das Aufnahmevermögen der Ätzlösung rechnerisch etwa 50 g Kupfer/Liter. Die Ätzdauer in einer frischen Lösung von etwa 45 °C liegt unter optimalen maschinellen Voraussetzungen im Bereich von etwa zwei Sekunden pro 1 µm Kupfer. Sie nimmt mit zunehmendem Verbrauchsgrad zunächst nur langsam, vor Erreichen des Sättigungspunktes aber rapide zu. Die rechnerisch mögliche Kupferaufnahme wird in der Praxis wegen des stark verlangsamten Ätzprozesses und der zunehmenden Unterätzung des Leiterbildes nicht realisiert. Nahe der Sättigungsgrenze neigt das Ätzmittel verstärkt zur Bildung von Eisen- und Kupferchloridschlämmen, sodass auch der Zeitaufwand zur Reinigung der Maschine erheblich anwächst. Das Ansteigen der Ätzdauer auf etwa den doppelten Anfangswert markiert daher den wirtschaftlich günstigsten Zeitpunkt, um das Ätzmittel zu erneuern. Verbrauchte Eisen-(III)-Chlorid-Lösung kann mit vertretbarem Aufwand nicht wiederaufbereitet werden. Die Möglichkeit, die Lösung durch Zugabe von Salzsäure zu strecken und gleichzeitig die einsetzende Schlammbildung hinauszuzögern, wird in der Praxis kaum angewandt, da dieses Verfahren nur kurzfristig wirksam ist. Ein denkbarer Ansatz zur der nach neuester Sachlage gesetzlich gebotenen Wiederverwertung wären einzig das Eindampfen oder die Fällung der Schwermetalle aus der Lösung und deren anschließende Verhüttung. Diese Verwertungsmöglichkeit ist jedoch erfahrungsgemäß nur in sehr beschränktem Maße anzutreffen. Mangels anderer Alternativen ist die verbrauchte Lösung folglich als Sondermüll zu entsorgen. Um eine Belastung des Arbeitsplatzes durch Ätzmitteldämpfe zu vermeiden, ist auch bei Verwendung von Eisenchlorid eine ausreichende Raumentlüftung notwendig. Die besonders in Sprühätzmaschinen auftretende Aerosolbildung kann zu Schleimhautreizungen führen. Zudem wirken Ätzmitteldämpfe auf im Raum befindliche Metallgegenstände stark korrosiv. Die Handhabung von Eisen-(III)-Chlorid in Granulatform ist problemlos. Die Verwendung des Sublimats unterliegt beim Neuansatz der Ätzlösung einer strengen Sorgfaltspflicht. Das Sublimat empfiehlt sich wegen seiner Ergiebigkeit und seines unproblematischen Ätzverhaltens für die Verwendung in häufig genutzten oder ­quasi-kontinuierlich betriebenen Laboranlagen. Bezüglich der „Gefährlichkeit“ des eigentlichen Eisen-(III)-Chlorids sei am Rande erwähnt, dass es z. B. in Kläranlagen als Flockungshilfsmittel eingesetzt wird. Wegen des Kupfergehalts in der verbrauchten Lösung muss diese jedoch als Sondermüll eingestuft werden. Die Entsorgung ist nach momentaner Sachlage als einfach zu bezeichnen, obwohl bisher keine nennenswerte Möglichkeit für ein Recycling besteht.

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Ammoniumpersulfat (APS) wurde Mitte der siebziger Jahre als „saubere“ Alternative zu Eisen-(III)-Chlorid propagiert und erlebte so einen regen Aufschwung. Heute ist es im Laborbereich fast vollständig durch das chemisch ähnlich wirkende Natriumpersulfat verdrängt worden, da APS einige gravierende Nachteile im Betrieb und in der Entsorgung mit sich bringt. APS-Lösung neigen unterhalb bestimmter Temperaturen zur Bildung nahezu unlöslicher kristalliner Ablagerungen. Bei der Entsorgung sowohl des verbrauchten Ätzmittels als auch der Spülwässer behindern die entstehenden Komplexsalze eine Neutralisation und Schwermetallfällung erheblich. Nicht umsonst sind die Entsorgungskosten für Ammoniumpersulfat bis zu zehn mal so hoch wie die für Eisen-(III)-Chlorid. Als Ersatz für Ammoniumpersulfat wurde Natriumpersulfat (NaPS) eingeführt und behauptet sich bis heute neben Eisenchlorid als eines der am weitesten verbreiteten Ätzmittel für Platinen. Ein herausragendes Argument für NaPS ist, dass es als eines der wenigen Produkte auf saurer Basis das Ätzen lotplattierter Schaltungen ohne Wesentlichen Angriff auf den Zinn/Blei-Resist erlaubt. Auch neigt NaPS nicht zu Schlamm- oder Kristallbildung und hinterlässt als wasserklare, blassblaue bis grünliche Lösung auch keine grobe Verschmutzung von Anlagen und Arbeitsplatz. Nachteilig wirkt sich aus, dass NaPS praktisch nur im warmen Zustand ätzt und in seiner Leistung hinter anderen Ätzmitteln zurückbleibt. NaPS wird auch gerne zum Desoxidieren von Kupfer verwendet. Natriumpersulfat wird als weißes kristallines Pulver geliefert. Der die Ätzleistung bestimmende Persulfatgehalt unterliegt je nach Lagerbedingungen gewissen Schwankungen. Das Produkt löst sich nur langsam und endotherm in Wasser. Um Klumpenbildung zu vermeiden, sollte es stets außerhalb der Maschine und unter kräftigem Rühren in warmem Wasser (ca. 40 °C) gelöst werden. Die Ansatzmenge beträgt etwa 250 g/l. Die Lösung ätzt praktisch nur im warmen Zustand. Der Reaktion liegt die Umwandlung von Natriumpersulfat in Natriumsulfat und von Kupfer in Kupfersulfat zugrunde. Die optimale Betriebstemperatur liegt bei etwa 45 °C. Bei Badtemperaturen über 60 °C zersetzt sich NaPS unter Abspaltung von Sauerstoff, wobei es seine Reaktivität verliert. Obwohl die Lösung rechnerisch etwa dieselbe Menge Kupfer wie Eisen-(III)-Chlorid aufnehmen kann, zeigt sie in der Praxis eine geringere Standzeit. Dies hat hauptsächlich zwei Gründe: Zum einen sind dies häufige Aufheiz- und Abkühlzyklen in der Ätzmaschine. Diese können durch lokale Überhitzung im Bereich der Heizelemente schnell zu unerwünschtem Reaktivitätsverlust führen. Zum anderen verläuft die Sättigungskurve von Natriumpersulfatlösung steiler. Die Zeit, nach der ein Austausch der Lösung sinnvoll ist, wird daher früher erreicht. Eine unmodifizierte Natriumpersulfatlösung ätzt Kupfer auch in hochwertigen Maschinen nur recht langsam. Die Ätzrate kann u. U. nur etwa fünf bis sieben Sekunden

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pro µm Kupfer betragen. Ohne weitere Maßnahmen führt diese geringe Ätzgeschwindigkeit zu einer starken Unterätzung der Leiterplatten. Abhilfe ist durch Zugabe eines Katalysators möglich. Dieser reduziert die Ätzdauer der frischen, warmen Lösung auf etwa drei Sekunden pro µm Kupfer. Leider kehrt sich an dieser Stelle der große Vorteil des sauberen Arbeitens mit NaPS in seinen größten Nachteil: Ohne Katalysator ist dieses Ätzmittel in modernen Maschinen kaum brauchbar. Dieser hingegen, es handelt sich um etwa 5 mg ­Quecksilber-(II)-Chlorid pro Liter Ätzmittel, ist hochgradig giftig und umweltgefährdend. Er kann nur bedingt und nur unter Inkaufnahme anderer Nachteile durch ungefährlichere Substanzen ersetzt werden. Gleichzeitig beschleunigt der Katalysator auch die thermische Zersetzung der Lösung. In der Praxis wird zunehmend auf die Möglichkeit verwiesen, das Kupfer elektrolytisch aus der verbrauchten Natriumpersulfatlösung abzuscheiden. Dieser ernstzunehmende Ansatz stellt den kleineren Anwender jedoch hauptsächlich vor anlagentechnische Probleme. Wegen der zum Ende des Vorgangs immer schlechter werdenden Stromausbeute ist außerdem eine chemisch-physikalische Nachbehandlung unabdingbar, um den Restkupfergehalt der Lösung sicher zu eliminieren. Bei diesem Verfahren muss auf die Verwendung des Katalysators verzichtet werden. Die theoretisch gegebene Verwertbarkeit des zurückgewonnenen Kupfers kann sich in der Praxis als schwierig erweisen. Daher ist zu prüfen, ob es nicht sinnvoller und wirtschaftlicher ist, die verbrauchte Lösung einem spezialisierten Recyclingunternehmen zuzuführen. Das verbrauchte Ätzmittel, ob mit oder ohne Katalysator, ist bei fehlender Wiederverwendbarkeit als Sondermüll zu entsorgen. Die Anwesenheit von Quecksilber in der Lösung führt dabei mit Sicherheit zu erheblichen Komplikationen. Die Frage einer angemessenen Luftabsaugung reduziert sich bei sachgemäßer Verwendung von NaPS und bei Betriebstemperaturen um etwa 40 °C vornehmlich darauf, eine Korrosionswirkung auf Metallgegenstände zu verhindern. Die Reizwirkung auf die menschlichen Schleimhäute ist unter diesen Bedingungen eher schwach und der Geruch schwimmbadähnlich. Natriumpersulfat ist, als solches betrachtet, eine eher harmlose Substanz. Dies trifft natürlich nur auf die Chemikalie selbst, nicht aber auf das verbrauchte Ätzmittel mit dem in ihm gelösten Kupfer zu! Absolut kritisch wird die Situation jedoch bei Verwendung von Quecksilber-(II)-Chlorid als Katalysator. Dem Vorteil einer sauberen Arbeitsumgebung stehen folglich abfall- und umwelttechnische Nachteile entgegen, denen bei Einführung des Produkts als Ersatz für Ammoniumpersulfat im Laborbereich noch nicht die gebührende Beachtung geschenkt wurde. Übrigens wurde auch dem APS oft derselbe Katalysator zugesetzt! In der Labor- und Kleinserienfertigung ist die Verwendung von NaPS kaum mehr praktikabel. Dies trifft unter Entsorgungsaspekten besonders auf die mit Hg2Cl aktivierte Lösung zu. Ohne Katalysator fällt NaPS weit hinter problemlosere Chemikaliensysteme zurück. Ausnahmen sind das Anätzen und Desoxidieren der Kupferflächen und die begrenzte Anwendung in der Metallresisttechnik.

2.2  Löttechnik und Werkstoffe

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Vor allem im Bereich der Großserienfertigung existieren einige weitere, bedeutende Chemikaliensysteme. Bei Ätzmittelvolumen von 200 l und mehr werden hiermit Kupferaufnahmen bis zu 150 g/l und Ätzgeschwindigkeiten von mehr als 1 µm/s realisiert. Im Laborbereich sind diese Systeme bisher nur wenig verbreitet. Kupferchlorid basiert auf der Basis von Salzsäure und Wasserstoffperoxid und das arbeitende Ätzmittel zählt zu den regenerierbaren Chemikaliensystemen d. h. dass die Lösung durch Zudosieren von Chemikalien im optimalen Arbeitsbereich gehalten werden muss. Von besonderer Bedeutung ist dabei der Anteil von Wasserstoffperoxid, denn ein Mangel verlangsamt den Ätzvorgang erheblich. Ein Zuviel an H2O2 kann zu dessen Zersetzung und zur Überhitzung der Ätzlösung führen. Im großtechnischen Maßstab erfolgt die Zugabe von Salzsäure, Wasserstoffperoxid und Wasser sowie die Teilentnahme von mit Kupfer angereichertem Ätzmittel in automatischen Dosier- und Regenerieranlagen. Dabei dienen Dichte und pH-Wert bzw. das Redoxpotenzial als Messgrößen. Die Temperatur der Lösung wird über Kühlschlangen und Beheizung geregelt. Eine solche automatische Badführung steht bisher in keinem wirtschaftlich akzeptablen Verhältnis zu den Investitions- und Betriebskosten einer Labor- oder Kleinserienätzmaschine. Im Labormaßstab ist zwar prinzipiell auch eine diskontinuierliche Badführung mit manueller Nachdosierung möglich. Allerdings muss diese auch unter dem Aspekt der Arbeitssicherheit dem versierten Fachmann vorbehalten bleiben. Eine Absaugung der aggressiven Ӓtzmitteldämpfe ist unbedingt erforderlich. Trotz seiner Leistungsfähigkeit ist das Ätzen mit Kupferchlorid im Laborbereich nicht weit verbreitet. Dies wird sich in Zukunft unter Umweltaspekten möglicherweise ändern, denn die verbrauchte Lösung enthält neben Kupferchlorid keine anderen Metallsalze und könnte recycelt oder für andere Zwecke direkt wiederverwendet werden. Dies gilt auch für die ähnlich wirkenden Systeme auf der Basis von Schwefelsäure oder Phosphorsäure und Wasserstoffperoxid. Leider bleibt bei letzteren ohne spezielle chemische Modifikationen die Ätzleistung hinter der von Kupferchlorid zurück. Unter dem Aspekt des Recyclings wäre aber z. B. das System Schwefelsäure/Wasserstoffperoxid geradezu optimal, da das Reaktionsprodukt Kupfersulfat eine weit verbreitete und vielfältig wiederverwendbare Chemikalie ist. Das bei der Einführung von ammoniakalischem basierendem Ätzmittel von Ammoniak und Ammonsalzen ist ein sehr leistungsfähiges Ätzmittel entstanden und steht für anwendungstechnische Belange der Großserienfertigung im Vordergrund. So eignen sich diese Systeme als einzige ohne Einschränkungen für die Herstellung durchkontaktierter Leiterplatten in Metallresisttechnik. Die ammoniakalischen Ätzmittel erfordern zwingend eine vollautomatische Badführung, die keineswegs als trivial gelten kann und sich erheblich auf die Anlagenkosten auswirkt. Vor dem Versuch einer manuellen Regeneration, wie sie bei anderen Ätzmitteln im Labormaßstab u. U. möglich wäre, muss bei ammoniakalischen Medien ­ausdrücklich

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2  Erstellung von einseitigen Leiterplatten

gewarnt werden. Bei einer Fehldosierung kann die Lösung durch Auskristallisation komplett unbrauchbar werden und lässt sich dann nur mit erheblichem Aufwand wieder aufbereiten. Durch die Verwendung von Ammoniak entsteht bei diesen Medien darüber hinaus ein erhebliches Gefährdungspotenzial. Dieser Stoff ist giftig und wassergefährdend. Als Gas unterliegt er einem MAK-Wert von 50 ppm. Die aus der Maschine und der Raumluft abgesaugten Ammoniakdämpfe müssen mit Luftwäschern entfernt werden. Die beim Ätzen aus den Ammonverbindungen und dem Kupfer entstehenden Komplexsalze dürfen keinesfalls ins Abwasser gelangen. Sie können aber auch durch Fällung nicht ausreichend eliminiert werden, sodass neben der automatischen Badführung auch eine aufwendige Spülwasserbehandlung in mehrstufigen Kaskaden zwingend erforderlich ist. Als Hauptargument für die Verwendung alkalischer Ätzmedien bei der Herstellung einfacher, nicht durchkontaktierter Schaltungen gilt oft die Rücknahme verbrauchter Lösungen durch den Lieferanten. Die Sondermüllfrage stellt sich dem Anwender beim Ätzmittel also nicht. In Gegenüberstellung zu den anwendungstechnischen Nachteilen und der Problematik der Spülwasserbehandlung büßt dieser Vorteil allerdings im hier diskutierten Rahmen erheblich an Bedeutung ein. Die Bewertung der Umweltverträglichkeit verschiedener Ätzmitteln muss auch die Aufbereitung des beim Spülvorgang anfallenden Abwassers einschließen. Dies gilt umso mehr, als nach neuestem Recht die Grenzwerte für Schwermetalle im Abwasser weiter erheblich gesenkt wurden und konkrete Anforderungen an die abwassertechnische Ausgestaltung der Anlagen gestellt werden. Die für den Betreiber einer Laborätzmaschine maßgeblichen kommunalen Kleineinleiterverordnungen und die Landeswassergesetze orientieren sich bezüglich der Schwermetallkonzentration im Abwasser der Kanalisation weitgehend an der Vorgabe des WHG für direktes Einleiten in ein Gewässer oder fordern sogar schärfere Grenzwerte als den dort z. B. für Kupfer genannten Wert von 0,5 mg/l. Unbeschadet dieser Tatsache und der hieraus abzuleitenden Konsequenzen, zeigt das folgende Beispiel, wie bedenklich der Versuch wäre, den Kupfergehalt im Spülwasser durch bloßes Verdünnen zu verringern. Unter Berücksichtigung einer Kupfergrenzkonzentration von 0,5 mg/l werden zum Spülen einer mit nur 1 cm3 verbrauchter Eisenchloridlösung benetzten Platine mehr als 100 l Wasser benötigt. Darüber hinaus ist auch der Eisengehalt des Abwassers limitiert. Das obige Beispiel verdeutlicht die Notwendigkeit einer abwassertechnisch sicheren Nachbehandlung der Spülwässer. Diese kann für die Spüle aus sauren Ätzlösungen im ersten Schritt durch alkalisches Ausfällen der Schwermetalle und/oder durch die stufenweise Verringerung des Kupfergehalts (Kaskadenspülung) erfolgen. Mit alkalischem Ätzmittel benetzte Platten können im Wesentlichen nur in einer Kaskadenspüle behandelt werden. Im Vordergrund stehen bei der Spültechnik nach neuester Gesetzgebung Einrichtungen und Verfahren, die Sonderabfall vermeiden und die Abwassermenge

2.2  Löttechnik und Werkstoffe

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v­ erringern. Hierzu zählen u. a. Anlagen zur elektrolytischen Spülwasserentgiftung sowie Anlagen, die eine Kreislaufführung des Spülwassers ermöglichen, wie z. B. Ionenaustauscher. Die im Folgenden angesprochenen Geräte und Methoden orientieren sich vornehmlich an der Prämisse, einerseits die sichere Einhaltung der Grenzwerte zu gestatten, andererseits aber in einer vernünftigen Relation zur Größe und zum Durchsatz der im Labormaßstab vorherrschenden Ätzmaschinen zu stehen. Die in der industriellen Serienfertigung anzuwendenden Maßnahmen müssen hier aus offensichtlichen Gründen unberücksichtigt bleiben. In vielen Unternehmen bestehen im Zusammenhang mit der Herstellung von Leiterplatten oder mit Galvanikanwendungen bereits Installationen zur Abwasserbehandlung. Die Spülwässer aus sauren, nicht jedoch solche aus ammoniakalischen Ätzlösungen, können in einer solchen hauseigenen Anlage direkt zugeführt werden. Dort werden die Schwermetalle meist alkalisch gefällt und die Restkonzentrationen über Ionenaustauscher eliminiert. Die Standspüle stellt eine der einfachsten, aber gerade für einen diskontinuierlichen Laborbetrieb geeigneten Methoden dar, die Abwassermenge zu begrenzen und ihre Behandlung zu vereinfachen. Diese arbeitet, wie auch die meisten der im angesprochenen Rahmen üblichen Ätzmittel, chargenweise und stellt meist die erste Behandlungsstufe für die zu spülenden Platten dar. Das in der Standspüle befindliche Wasser wird, z. B. mittels Natriumhydroxid oder Kalkmilch, auf einen pH-Wert von 10 eingestellt. Die in das Spülwasser verbrachten sauren Ätzmittelreste fallen in der alkalischen Lösung als Hydroxide aus. Die Einhaltung ausreichender Verweilzeiten und ein konstanter pH-Wert in der Standspüle sind für eine abwassergerechte Entgiftung der Platten von entscheidender Bedeutung. Der Inhalt der Standspüle kann chargenweise zusammen mit der verbrauchten Ätzlösung entsorgt werden. Die der Standspüle entnommenen Platten sind noch mit Alkali behaftet, zu dessen Entfernung sie in einer zweiten Stufe klar gespült werden müssen. Um die Einhaltung der gesetzlichen Anforderungen an das Abwasser sicherzustellen, muss auch der Schwermetallgehalt des in der Klarspülstufe anfallenden Wassers quantitativ ermittelt werden. Liegt der Wert zu hoch, muss eine weitere Standspüle der alkalischen und der Frischwasserspüle zwischengeschaltet werden. An dieser Stelle bietet sich auch die Verwendung eines marktüblichen, anorganischen Fällungshilfmittels an. Ausgehend von einer Cu-Konzentration von weniger als 1 g/l und einem pH von etwa 8 bis 9 sind solche Produkte meist in der Lage, den Restkupfergehalt des Spülwassers auf Werte unter 0,5 mg/l zu reduzieren. Anders als in der Standspüle wird bei diesem, besonders für z. B. Durchlaufätzanlagen geeigneten Verfahren, das Spülwasser mittels einer Pumpe im Kreislauf geführt. Die Badbewegung beeinträchtigt meist eine Sedimentation der Fällungsprodukte. Sie müssen abfiltriert werden, da sie sonst z. B. die Düsen der Spülzone verstopfen würden.

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2  Erstellung von einseitigen Leiterplatten

Auch der Umlaufspüle muss eine zusätzliche Klarspüle folgen. Ebenso gelten für sie die gleichen Anforderungen an einen konstanten pH-Wert und an die Überwachung der Cu-Konzentration wie für die Standspüle. Wegen des höheren Aufwands zur Badpflege und Filtration erfordert eine Umlaufspüle oft bereits eine automatische Regelung. Das getrocknete und verdichtete Filtrat muss ebenso wie die verbrauchte Ätzlösung fachgerecht entsorgt werden. Diese etwas irritierende Bezeichnung „Abwasserfreies Spülen“ steht für ein Verfahren, das gerade im Bereich der Labor- und Kleinserienfertigung mit einfachen Mitteln der Maßgabe, Spülwasser einzusparen, schon sehr nahe kommt. Es basiert auf der Idee, das Spülwasser so lange zu benutzen, bis die Spülqualität der Platten nicht mehr ausreicht. Das „verbrauchte“ Spülwasser wird gesammelt und zum Neuansatz von Ätzmittel sowie zur Ergänzung von Verdunstungsverlusten verwendet. Die Durchführbarkeit der abwasserfreien Spültechnik hängt von einigen elementaren Voraussetzungen ab. Zunächst ist es erforderlich, ein Ätzmittel zu verwenden, das durch Lösen in Wasser angesetzt wird. Flüssige Rezepturen scheiden hier von vornherein aus, sodass im Wesentlichen nur NaPS und FeCl3 infrage kommen. Der Grad der Verschmutzung des Spülwassers hängt stark von der in die Spüle eingebrachten Menge ab. Dies setzt eine verschleppungsarme Anlagentechnik bzw. ausreichende Abtropfzeiten voraus. Bei der Beurteilung der Spülqualität ist weiterhin entscheidend, ob dem Ätzen nasschemische Prozesse wie z. B. alkalisches Strippen folgen. Zuletzt entscheidet auch die Kupferaufnahme und damit die Standzeit der Ätzlösung darüber, ob die Spülwassermenge in einem akzeptablen Verhältnis zur Wassermenge beim Ätzmittelneuansatz steht. Natürlich muss je nach Einsatzbedingungen und Anlagentechnik damit gerechnet werden, dass ein Überschuss an Spülwasser anfällt. Geringe Mengen können aber dem zu entsorgenden Ätzmittel beigegeben werden. Größere Überschüsse lassen sich eingedampft oder unter Verwendung eines anorganischen Flockungshilfsmittels alkalisch entgiften. Auch bei dieser Methode ist es erforderlich, den pH-Wert des Spülwassers zu kontrollieren und die Schwermetallkonzentrationen im neutralisierten Spülwasserüberschuss zu kontrollieren. Dazu existieren jedoch einfach zu bedienende, relativ preiswerte physikalische bzw. chemische Testmöglichkeiten. Eine aktuelle Form der abwasserfreien Spültechnik verwendet zur Entgiftung und zur Standzeitverlängerung des Spülwassers eine Elektrolysezelle. Die Kaskadenspülung bedient sich des Konzentrationgefälles von Schwermetallionen in mehreren aufeinander folgenden Spülstufen. Das Verfahren ist im Bereich der Labor- und Kleinserienfertigung nicht sehr weit verbreitet. Es eignet sich besonders für alkalisches Ätzen, da es bei korrekter Anwendung verhindert, dass komplexierte Kupfersalze ins Abwasser gelangen. Dazu wird in der Kaskade meist nicht mit Wasser, sondern mit der ammoniakalischen sogenannten „Replenisherlösung“ gearbeitet und erst in der letzten Stufe mit Frischwasser abgespült. Auch bei dieser Methode werden die angereicherten Spülwässer zur Regeneration der Ätzlösung verwendet.

2.2  Löttechnik und Werkstoffe

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Der Einsatz einer Kaskadenspülung, besonders im Durchlaufverfahren, muss im hier diskutierten Rahmen und im Hinblick auf Investitions- und Überwachungsaufwand heute noch als aufwendig bezeichnet werden. Der Einsatz ist primär auf den Bereich des alkalischen Ätzens von Leiterplatten in Metallresisttechnik zugeschnitten. Der Zielkonflikt zwischen Umweltverträglichkeit und Effizienz ist beim Ätzen von Leiterplatten im Bereich der Labor- und Kleinserienfertigung zum gegenwärtigen Zeitpunkt nur unbefriedigend gelöst. Dies betrifft vor allem die Entsorgung der verbrauchten Ätzmittel. Für die Spülwasseraufbereitung saurer Medien existieren auch im Kleinmaßstab akzeptable Lösungen. Vollständig wiederaufbereitbare, aber ohne Dosier- und Regenerieraufwand zu betreibende Ätzmittel für die Labor- und Kleinserienfertigung sind am Markt noch nicht verfügbar. Es existieren jedoch Denkansätze und, im Bereich der Großanlagen, auch Lösungen für eine Rückgewinnung von elementarem Kupfer oder für eine Wiederverwendung von Kupfersalzen. So erlauben z. B. einige patentierte Verfahren die kontinuierliche elektrolytische Rückgewinnung von Kupfer aus der Ätzlösung. Andere Methoden basieren auf der Eigenschaft bestimmter Kupfersalze, bei niedrigen Temperaturen aus der Lösung auszukristallisieren. Diesen Verfahren waren aber bis heute durch die fehlende Umsetzbarkeit in den Kleinmaßstab und durch die mangelnde Akzeptanz beim Anwender Grenzen gesetzt. Ein Durchbruch dieser – teilweise recht eleganten, teilweise eher umständlichen – Ätzmethoden ist zum gegenwärtigen Zeitpunkt nicht absehbar. Die bereits praktizierte Rücknahme verbrauchter ammoniakalischer Ätzlösungen stellt auf den ersten Blick eine für den Anwender umweltverträgliche Lösung dar. Die Neigung solcher Ätzmittel, unlösliche und abwassergefährdende Komplexsalze zu bilden, die daraus resultierende aufwendige Spültechnik und nicht zuletzt die Belastung durch Ammoniak relativieren dieses Bild jedoch wieder. Es darf auch nicht unerwähnt bleiben, dass die in solchen Ätzlösungen enthaltenen Kupfersalze oft nach entsprechender Aufbereitung durch Drittfirmen z. B. als Zusätze für Tiernahrung oder als Mittel zur Schädlingsbekämpfung in Weinbergen vermarktet werden – von wo sie ungehindert ins (Ab-)Wasser gelangen! Eine kritische Bewertung des Ist-Zustands zeigt, dass Maßnahmen zum Umweltschutz beim Ätzen im Kleinmaßstab bisher eher passiver Natur sind. Aber auch die Fremdvergabe der Muster- und Kleinserienfertigung kann, von Fragen der schnellen Verfügbarkeit und des Preises abgesehen, zum jetzigen Zeitpunkt nur eine Verlagerung, aber keine Lösung des Problems darstellen. Die Entsorgung von verbrauchten Ätzmitteln aus der Großserienfertigung unterliegt zwangsläufig denselben gesetzlichen Regelungen, wie sie auch im Kleinmaßstab zu beachten sind. Es ist sogar anzunehmen, dass größere Leiterplattenhersteller angesichts des Kostendrucks und der technischen Notwendigkeiten in der Wahl des Ätzmittels weniger flexibel als Kleinanwender sind. In Ermangelung tragfähiger Innovationen bleibt dem Kleinanwender im Moment folglich nur die Entscheidung für oder gegen eines der etablierten Ätzmittel. Diese Wahl

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2  Erstellung von einseitigen Leiterplatten

des kleineren Übels wird, neben der Forderung nach kurzen Ätzzeiten und präzisen Ergebnissen, maßgeblich von folgenden Kriterien bestimmt: • • • • • •

hohe Kupferaufnahme lange Standzeit der Lösung geringes Gefahrenpotenzial problemlose Spülwasserentgiftung einfache und preiswerte Entsorgung Eignung für alle Maschinentypen

Angesichts des Wandels im Problembewusstsein der Anwender ist anzunehmen, dass sich mittelfristig eine Form der direkten Kupferrückgewinnung aus einfach zu handhabenden Ätzmitteln auch oder gerade am Markt für Laboranlagen etablieren wird – die zunehmend strengeren Vorschriften und steigenden Entsorgungskosten erfordern dies beinahe zwangsläufig. Unter diesem Aspekt verdienen schon heute die Ätzmittel auf der Basis von Kupferchlorid oder -sulfat als interessante Alternative zu nicht oder nur schlecht wieder verwertbaren Ätzmitteln wie z. B. Eisen-(III)-Chlorid besondere Beachtung. Sofern sich der Anwender in der Lage sieht, diese Ätzmittel unter Einsatz einfacher Analysemethoden manuell funktionsfähig zu halten, eröffnet sich ihm die Möglichkeit, verbrauchte Lösungen an einer Abfallbörse anzubieten oder entsprechenden Fachfirmen zu verkaufen, um sie so einer Wiederverwendung in der Leiterplattenherstellung zuzuführen. Das Gebot der Abfallvermeidung ist elementarer Bestandteil der neueren Gesetzgebung. Auf diesen bisher kaum angesprochenen, weil auf den Entwurf der Leiterplatten zurückwirkenden Aspekt soll abschließend noch kurz eingegangen werden. Unter dem Gesichtspunkt einer Standzeitverlängerung der Ätzlösung und damit der Abfallvermeidung und der Reduzierung von Entsorgungskosten erlangt auch und gerade die Wahl eines Basismaterials mit möglichst geringer Kupferauflage erhebliche Bedeutung. Vielfach bleibt nämlich bei der Entwicklung einer Schaltung unberücksichtigt, dass die zu erwartende Stromlast auf den Leiterbahnen weit hinter der für eine bestimmte Kupferauflage maximal vertretbaren zurückbleibt. So ist z. B. schon eine 1 mm breite und 18 µm starke Leiterbahn mit 1 A belastbar, ohne dass sie sich im Betrieb nennenswert erwärmt (Temperaturanstieg gegenüber der Umgebung etwa 10 °C). Allein dadurch, dass man z. B. auch für ein- oder zweiseitige, nicht durchkontaktierte Schaltungen mit niedriger Stromlast Basismaterial mit 18 µm Cu-Auflage verwendet, verlängert sich die Standzeit des Ätzmittels erheblich. Hinzu kommt, dass sich unter sonst gleichen Arbeitsbedingungen auch die Ätzzeiten halbieren und wesentlich feinere Strukturbreiten reproduziert werden können.

2.3  Herstellung von einfachen gedruckten Schaltungen

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2.3 Herstellung von einfachen gedruckten Schaltungen Dem Entwurf der Fertigungszeichnungen folgt die Übertragung auf das Basismaterial. Hierbei wird die Forderung gestellt, dass das übertragene Leiterbild maßgenau und kantenscharf sowie widerstandsfähig gegenüber den chemischen Beanspruchungen während der Fertigung ist. Es stehen dazu zwei Methoden zur Verfügung, bei denen jeweils das Leiterbild positiv oder negativ übertragen werden kann. Das Siebdruckverfahren wird bei nicht sehr fein gegliederten Strukturen angewendet. Mit einem Drucksieb, das auf die kupferkaschierte Seite des Basismaterials gelegt wird, erfolgt die Übertragung des Leiterbildes mit ätzfester Druckfarbe. Dieses Verfahren hat den Vorteil, dass es kostengünstig ist. Die eingesetzten Werkzeuge reichen meist zur Herstellung größerer Serien aus.

2.3.1 Photo- und Siebdruck Das Photodruckverfahren arbeitet mit kleineren Toleranzen, liegt aber in den Kosten höher. Auf die kupferkaschierte Schicht des Basismaterials wird ein lichtempfindlicher Film aufgetragen. Dieser wird über ein Leiterbilddia belichtet. Nach der Entwicklung steht ein ätzbeständig beschichtetes Leiterbild zur Weiterverarbeitung zur Verfügung. Zur besseren Übersicht sind die Fertigungsschritte in den folgenden Abb. 2.28 und 2.29 – das Positiv- und Negativverfahren – zusammengestellt.

Abb. 2.28   (oben): Siebdruck im Positivverfahren (unten): Siebdruck im Photodruck

Abb. 2.29   (oben): Siebdruck im Negativverfahren (unten): Siebdruck im Photodruck

110 2  Erstellung von einseitigen Leiterplatten

2.3  Herstellung von einfachen gedruckten Schaltungen

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Zweiseitig gedruckte Schaltungen erfordern leitende Verbindungen über Bohrungen mit Metallbeschichtung. Der Fertigungsablauf ist nachstehend zusammengefasst: • Bohren des zweiseitig kupferkaschierten Basismaterials. • Vorbehandlung mit einer Katalysatorlösung. • Stromlose Verkupferung der gesamten Platine. Die hierbei auch in den Bohrungen aufgebrachte Kupferschicht dient dazu, die Flächen für die anschließende galvanische Verkupferung leitfähig zu machen. Die Kupferschicht der Folie wird hierbei verstärkt. • Leiterbild im Negativverfahren beidseitig aufbringen. Das Leiterbild bleibt dadurch metallisch. • Galvanische Verstärkung der Kupferschicht in den Bohrungen und auf den Leiterbahnen. • Aufbringen einer ätzfesten Metallschicht (meistens Zinn/Blei) auf die Kupferschicht im galvanischen Bad. Entfernen des Negativleiterbildes. • Ätzen der Grundkupferschicht. Die einzelnen Schritte werden in den folgenden Schnittdarstellungen in Abb. 2.30 gezeigt. Um bei einer Leiterplatte zu einem bestimmten Leiterbild zu kommen, können verschiedene Verfahren eingesetzt werden. Die Art des gewählten Verfahrens hängt vom Aufbau der Schaltungen ab. Die häufigsten Schaltungen werden nach dem Subtraktivverfahren gefertigt. Die Bezeichnung ist von subtrahieren abgeleitet. Aus einer vollflächigen Kupferkaschierung

Abb. 2.30   Durchmetallisierung einer zweiseitigen gedruckten Platine

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2  Erstellung von einseitigen Leiterplatten

wird der Teil der Kupferfläche weggeätzt, der nicht für die Schaltung benötigt wird. Der Fertigungsablauf lässt sich am Beispiel der einseitigen Technik wie folgt zusammenfassen: • Als Ausgangsmaterial steht eine einseitig kupferkaschierte Leiterplatte zur Verfügung. • Das Leiterbild wird im Positivverfahren mit Siebdruck oder Photodruck auf das Basismaterial übertragen. Die späteren Leiterbahnen sind dadurch mit einem Ätzschutz abgedeckt. • In einem Ätzbad wird die freiliegende Kupferschicht abgeätzt. • Nach Beendigung des Ätzvorganges wird zunächst die Platine durch Spülen von Ätzmittelrückständen gereinigt und danach der Ätzschutz (Druckfarbe oder Photolack) entfernt. • Aufbringen des Kennzeichnungs- und Symboldruckes (meistens Zweikomponenten) mit einer Maske für Kennzeichnungsdruck. • Aufbringen einer Beschichtung aus Lötstopplack für alle Bereiche der Platine, die am späteren Lötvorgang nicht beteiligt sind. Die genaue Abgrenzung erfolgt mit einer Lötstoppmaske. • Bestücken der Platine mit Bauelementen und Löten in einem Lötbad. • Beschichten der Schaltung mit Isolierlack als Schutz gegen Umwelteinflüsse. Der prinzipielle Fertigungsablauf für zweiseitig gedruckte Platinen mit Durchmetallisierung wird noch beschrieben. Das Additivverfahren stellt die zweite Möglichkeit zur Herstellung von Leiterbildern für gedruckte Schaltungen dar. Im Gegensatz zum Subtraktivverfahren wird hier als Ausgangsmaterial eine Isolierstoffplatte ohne Kupferkaschierung eingesetzt. Die benötigten Leiterbahnen aus Kupfer werden erst während des Fertigungsprozesses aufgebracht. Diese Fertigungsmethode lässt sich noch in Semiadditiv- und Volladditivverfahren unterscheiden. Beide Verfahren finden vorwiegend bei der durchmetallisierten Technik Anwendung. Beim Semiadditivverfahren sind folgende Fertigungsvorgänge durchzuführen: • Als Ausgangsmaterial wird unbeschichtetes Basismaterial verwendet. • Beidseitiges Aufbringen eines Haftvermittlers. • Erstellung der erforderlichen Bohrungen. • Anbeizen der Flächen • Auftragen eines Katalysators, um eine bessere Abscheidung des Kupfers zu erreichen. • Chemisches Auftragen (stromlos) einer Kupferschicht auf Leiterbahnen und Bohrflächen von etwa 5 µm in einem Bad. Sie dient nur als Leitschicht für die weiteren Fertigungsvorgänge. • Leiterbild im Negativverfahren mit Siebdruck oder Photodruck aufbringen (spätere Leiterbahnen bleiben frei von Ätzschutz) • Elektrolytische Verstärkung der Leiterbahnen auf das gewünschte Maß (z. B. 70 µm).

2.4  Verarbeitungen von SMD-Bauelementen

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• Entfernung des Ätzschutzes. • Entfernen der Kupferschicht durch Differenzätzung. Bei diesem Verfahren wird z. B. bei einer Leitschichtdiode von 5 µF diese Stärke der Kupferschicht auf der gesamten Platte abgeätzt.Die Leitschicht ist dadurch entfernt. Auf den Leiterbahnen liegt eine Materialstärke des Kupfers von 70 µm – 5 µm = 65 µm vor, die ausreichend ist. Die weiteren Fertigungsvorgänge entsprechen denen des Subtraktivverfahrens. Der Vorteil des Semiadditivverfahrens liegt darin, dass der gesamte Leiterquerschnitt aus galvanisch aufgebrachtem homogen Material besteht. Beim Volladditivverfahren wird im Gegensatz zum Semiadditivverfahren keine Kupferleitschicht auf der gesamten Plattenfläche eingesetzt. Die Fertigungsvorgänge lassen sich wie folgt darstellen: • Das Ausgangsmaterial ist unbeschichtetes Basismaterial. • Aufbringen des Haftvermittlers. • Erstellen der Bohrungen. • Leiterbild im Negativverfahren mit Siebdruck oder Photodruck auftragen (Ätzbeständigkeit gegenüber den folgenden Verfahren muss vorhanden sein). • Anbeizen des Haftvermittlers. • Chemische Verkupferung (stromlos) der Leiterbahnen bis zur gewünschten Stärke (meist 35 µm). • Entfernen von Druckfarbe bzw. Photolack. Die weiteren Fertigungsvorgänge entsprechen denen des Subtraktivverfahrens. Die Vorzüge dieser Technik liegen darin, dass auch stark miniaturisierte Bauteile und Leiterbahnen realisiert werden können. Leiterbahnbreiten von 100 µm Breite lassen sich so sehr genau herstellen.

2.4 Verarbeitungen von SMD-Bauelementen Die Abkürzung SMD steht für „Surface Mounted Devices“ und bedeutet die Oberflächenmontage von Bauteilen auf Leiterplatten bzw. anderen Trägermaterialien. Eine erhebliche Preisentwicklung nach unten und neue Produktionsverfahren führten seit 1985 zum Durchbruch der SMD-Technik. Diese Technologie hat gegenüber der konventionellen Elektronikproduktion mit bedrahteten Bauteilen entscheidende Vorteile. Bei vielen Anwendern steht fast immer der Wunsch nach Miniaturisierung im Vordergrund, wenn mit dem Einstieg in die SMD-Technik begonnen wird. Außerdem lassen sich die Fertigungskosten bei großen Stückzahlen drastisch reduzieren, wobei gleichzeitig die Qualität erheblich gesteigert wird. Die hohe Wirtschaftlichkeit ist in erster Linie auf die einfache Verarbeitung der SMD-Bauteile zurückzuführen. Moderne Bestückungsmaschinen schaffen heute ­

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2  Erstellung von einseitigen Leiterplatten

4000 bis 100.000 Bauteile in der Stunde, je nach Investitionsvolumen. Aber selbst bei manueller Bestückung mit der Vakuumpipette sind Einsparungen von 60 % und mehr möglich. Dabei lassen sich 800 bis 1200 Bauteile in der Stunde montieren, wenn die Bausteine aus einem Dispenser vom Gurt entnommen werden. Als weitere wichtige Einsparung ist der Leiterplattenpreis zu nennen. Bei der SMD-Technik sind Flächenreduzierungen von 50 % bis 75 % möglich. Zusätzlich entfallen Bohrungen für konventionelle Bauelemente, die im Allgemeinen mit etwa einem Pfennig pro Bohrung anzusetzen sind.

2.4.1 SMD-Technik in der Praxis Gegenüber der konventionellen Technik ist mit einer Qualitätssteigerung um den Faktor 10 bis 20 zu rechnen. Insbesondere bei Verwendung des Reflowlötverfahrens betragen die Lötstellen nur noch 20 ppm bis 50 ppm. Diese Werte sind beim SMD-Reflowsystem garantiert, wenn Leiterplattendesign, Lotpastendruck, Lotpaste und Bauteile entsprechend aufeinander abgestimmt sind. Die Oberflächenspannung des Lötzinns sorgt dafür, dass sich selbst schräg bestückte Bauteile in die ideale Position zentrieren und dass auch bei ICs mit extrem engen Pinabständen, z. B. bei 0,25 mm Rasterabstand, keine Brückenbildung zwischen den Leiterbahnen auftritt. Das Lötzinn nimmt dabei die typische Meniskusform einer idealen Lötstelle an. Ein weiterer Punkt ist die erheblich verbesserte Null-Stunden-Qualität der gegurteten Bauteile. Jedes Bauteil wird heute drei- bis viermal getestet, bevor es in den Gurt kommt. Dadurch garantieren die Hersteller Fehlerraten von 2 ppm für solche Bauteile. Daher verzichten viele Elektronikproduzenten auf einen Bauteiletest vor und auf einen aufwendigen „In-Circuit“-Test nach der Bestückung. Die fertig bestückten und gelöteten Leiterplatten werden dafür einer sorgfältigen Funktionsprüfung bei der Endkontrolle unterworfen. Reinigen der reflowgelöteten SMD-Platinen ist nicht erforderlich, da nur geringe Mengen des Flussmittels vorhanden sind und auf die Lötstellen begrenzt bleiben. Bei einer Reinigung würden die Flussmittelreste in verdünnter Form in die Mikroporen von Bauelementen wie Trimmer, Relais und Steckverbindungen eindringen und sie negativ beeinflussen. Als Beispiel für die Pasten- und Flussmittelmenge sei eine Platine in der Größenordnung von etwa 200 Lötstellen genannt. Dafür wird nur 0,8 g Lotpaste benötigt. Etwa 11 % davon sind schwach aktivierendes, halogenfreies Flussmittel. Es ist nicht möglich, einen genauen Prozentsatz über die eingesparte Baugröße zu definieren, denn das hängt sehr stark von Anzahl und Vielfalt der verschiedenen Bauteile auf der Platine ab. Werden viele ICs im SOP-Gehäuse auf der Mutterplatine eines PC eingesetzt, ist die Einsparung gegenüber den konventionellen DIP- oder DIL-Gehäusen am größten. Werden jedoch überwiegend Widerstände, Kondensatoren und andere passive Bauelemente verwendet, ist der Vorteil nicht so groß. Als Faustregel gilt ein Wert zwischen 50 % und 75 %.

2.4  Verarbeitungen von SMD-Bauelementen

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Bei der SMD-Technik gibt es Probleme mit der Lötbarkeit. Darunter versteht man die Eignung von Bauelementen und die entsprechende Metallisierung der Leiterplatten für technisch übliche Lötverfahren. Kennzeichnende Größen sind dabei die notwendige Erwärmung, die Benetzbarkeit und die Widerstandsfähigkeit gegen Auflösen bzw. Ablegieren der lötfähigen Oberfläche (Metallisierung). Die zu lötende Stelle darf nur für begrenzte Zeit auf die erforderliche Löttemperatur aufgeheizt werden, damit das Bauelement nicht angegriffen oder zerstört wird. SMD-Flachbaugruppen lassen sich auf verschiedene Weise löten, z. B. mit einer einfachen oder doppelten Lötwelle, im Reflowverfahren mit Infrarotheizung oder nach der Kondensationsmethode (Dampfphasenlöten). Jedes Verfahren stellt andere Anforderungen an die bestückte Leiterplatte. Bereits in der Entwurfsphase einer Flachbaugruppe sind thermische Fragen und Widerstandsfähigkeit der verwendeten Bauelemente und Werkstoffe abzuwägen, kurz gesagt, das Lötverfahren muss unmittelbar zur individuellen Flachbaugruppenkonstruktion passen. Bauelementeanschlüsse und Leiterplattenmetallisierungen müssen flüssiges Lot annehmen, also die Eigenschaften zur Ausbildung einer Lötstelle bieten. Die Benetzbarkeit einer Oberfläche kann durch „Alterung“ als Folge von Lagern, Transport und Handhabung beeinträchtigt werden. In der Praxis sind zwischen Lieferanten und Anwendern Verabredungen über optimale Behandlung zu treffen. SMD-Anschlüsse und Leiterbahnplattenmetallisierungen müssen für eine Lötbeanspruchung (Temperatur und Zeit) geeignet sein, ohne dass sich die lötbare Oberfläche im geschmolzenen Lot, z. B. in der Lötwelle, auflöst. Dieser Auflösungsprozess, den man auch als „Ablegieren“ bezeichnet, kann die Beschaffenheit eines Lötanschlusses und damit die Lötverbindung beeinträchtigen. Die Ablegierungsrate lässt sich vom Bauelementehersteller durch Anwendung spezifischer Metalle (Metallschichten) oder Metalllegierungen stark reduzieren oder geht gegen Null. Im Allgemeinen ist es für einen Anwender nicht so einfach, die Lötbarkeit von SMD zu prüfen und zu beurteilen. Das liegt vor allem daran, dass die Bauelemente und speziell ihre Lötanschlüsse äußerst klein sind und dass sich konventionelle Prüfverfahren zur quantitativen Beurteilung nicht ohne weiteres anwenden lassen.

2.4.2 Gedruckte Schaltungen in einseitiger Technik Bei der Darstellung von Schaltungen mit Loch- oder Leiterplatten hat man festgestellt, dass beide wesentliche Nachteile besitzen. Bei den Lochplatten kann zwar die Leitungsführung für die elektrischen Verbindungen relativ frei gewählt werden. Der Aufwand bei der Herstellung aber ist groß. Die Universalleiterplatten weisen demgegenüber den Vorteil auf, dass die Anzahl der einzulötenden Drahtbrücken wesentlich geringer wird. Auf der anderen Seite bringen sie den Nachteil, dass gleiche Potenziale in der Schaltung nur geradlinig dargestellt werden können. Dies hat zur Folge, dass der Platzaufwand größer wird.

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2  Erstellung von einseitigen Leiterplatten

Heute werden für die industrielle Gerätefertigung praktisch ausschließlich die sogenannten „gedruckten Schaltungen“ eingesetzt. Das Grundmaterial der Platten besteht ebenfalls aus Isolierstoff unterschiedlicher Dicke, wobei sich diese nach der mechanischen und elektrischen Beanspruchung richtet. Für die normale Beanspruchung ist eine Plattenstärke von 1,5 mm ausreichend. Diese Platten sind je nach Ausführungsart ein- oder beidseitig mit einer Kupferfolie auf der gesamten Fläche beschichtet. Die Kupferschicht hat hierbei meistens eine Stärke von 35 µm (0,035 mm) oder ein mehrfaches hiervon. Bei einseitig bestückten Platten werden die beiden Seiten ebenfalls mit Bestückungs- und Lötseite bezeichnet. Der wesentliche Vorteil der gedruckten Schaltung liegt darin, dass die leitenden Verbindungen zwischen den Bauteilanschlüssen nicht an einen bestimmten Weg oder eine Richtung gebunden sind, sondern beliebig gewählt werden können. Für die Übertragung des gezeichneten Leiterbildes auf die Platte stehen mit den druckund fototechnischen Verfahren zwei sehr einfache und schnelle Methoden zur Verfügung. Gedruckte Schaltungen sind die Träger elektrischer und elektronischer Bauelemente. Sie stellen heute eine der wichtigsten Komponenten in der Systemtechnik dar. Abb. 2.31 zeigt einen Querschnitt durch eine einseitig kaschierte Leiterplatte. Die einfachste Form ist die einseitige Kupferkaschierung für einfache bis mittlere Leiterbahnen- und Bauelementedichten. Sie lässt sich ohne große Probleme herstellen. Das Basismaterial entscheidet über die Qualität der elektrischen und mechanischen Eigenschaften, denn es ist nicht nur der Isolationswerkstoff der Platine, sondern auch das Trägermaterial. Ausgangsmaterial dafür sind isolierende Schichtpressstoffe, die nach DIN 7735 genormt sind.

Abb. 2.31   Querschnitt durch eine Leiterplatte mit einer Bohrung für die Aufnahme eines Bauelements oder für die Durchkontaktierung. a einseitig kaschierte Leiterplatte. b doppelseitig kaschierte Leiterplatte. c Leiterplatte mit vier Ebenen (4-Lagen-Multilayer)

2.4  Verarbeitungen von SMD-Bauelementen

117

Tab. 2.1  Übersicht über verschiedene Leiterbahnwerkstoffe. Die Abkürzung UL steht für „Underwriters Laboratories“ (Sicherheitsbestimmungen für elektrische Geräte) ● Phenolharz-Hartpapier FR 2: Grundbasis: Phenolharz Verstärkungsmaterial: Papier Verarbeitungskriterien: leicht stanz- und schneidbar, geringe Stanzmehlbildung Einsatzkriterien: geruchsarm durch modifiziertes Phenolharz, Kriechstromfestigkeit nach Ph 250, flammwidrig nach UL 94 Farbe: hellbraun transparent Standardformate: 1160 mm × 1070 mm Einsatzgebiete: Haushaltsgeräte, Unterhaltungselektronik, Büromaschinen ● Phenolharz-Hartpapier FR 3: Grundbasis: Epoxidharz Verstärkungsmaterial: Papier Verarbeitungskriterien: leicht stanz- und schneidbar, geringe Stanzmehlbildung Einsatzkriterien: geruchsfrei auch bei höheren Temperaturen, Kriechstromfestigkeit nach PTI 300, flammwidrig nach UL 94 Farbe: beige Standardformate : 160 mm × 1070 mm Einsatzgebiete: hochwertige Unterhaltungselektronik, Industrieelektronik, Computer ● Composite-Laminate: Grundbasis: Epoxidharz Verstärkungsmaterial: Glasgewebeschicht an Ober- und Unterseite, Papierkern Verarbeitungskriterien: leicht stanz- und schneidbar, hohe Wärmefestigkeit (60 s bei 260°C) durchkontaktierbar Einsatzkriterien: Kriechstromfestigkeit nach PTI 300, flammwidrig nach UL 94, Einsatztemperatur bis 130 °C Farbe: weiß, grün oder gelb Standardformate: 160 mm × 1070 mm Einsatzgebiete : hochwertige Unterhaltungselektronik, Kfz-Elektronik, Computer, Telekommunikation ● Epoxidglashartgewebe FR 4: Industriestandard Grundbasis: Epoxid Verstärkungsmaterial: Glasfilamentgewebe Verarbeitungskriterien: leicht stanz- und schneidbar, gut bohrbar, hohe Plan- und Dimensionsstabilität, thermisch und chemisch stabil Einsatzkriterien: Kriechstromfestigkeit nach PTI 400, flammwidrig nach UL 94, Einsatztemperatur bis 180 °C Farbe: weiß oder gelb Standardformate: 1160 mm × 1070 mm Einsatzgebiete: Industrieelektronik für erhöhte Anforderungen

Je nach Einsatzbereich werden an Leiterplatten unterschiedliche Anforderungen gestellt. So unterscheidet man zwischen Leiterplattenmaterial für den ­ „Low-cost“Bereich und Material für industrielle bzw. extreme Arbeitsbedingungen diese sind in Tab. 2.1 zusammengefasst.

118

2  Erstellung von einseitigen Leiterplatten

Tab. 2.2  E-Glasgewebetypen (Elektroglas) mit ihren jeweiligen Konstruktionsmerkmalen Kette

Schuss

Flächengewicht G/cm²

Fadenzahl Garntyp pro cm (EC) g/100 m

Filamentdicke µm

Fadenzahl Garntyp pro cm (EC) g/100 m

Filamentdicke µm

18

24

5,5

5

20

2,8

5

25

22

5,5

5

22

5,5

5

35

24

5,5

5

20

11

5

47

24

11

7

19

11

5

69

16

22

7

15

22

7

78

24

22

7

22

11

5

88

16

22

7

15

34

6

107

24

22

7

23

22

7

120

24

22

7

20

34

9

203

17

68

9

12

68

9

Glasgewebe sind nicht nur Trägerwerkstoffe der Harzmatrix, sondern auch mechanische Verstärkung. Sie werden aus Garnen mit unterschiedlichen Durchmessern gewebt, die man wiederum aus einer definierten Anzahl von Filamenten herstellt. Das Glasgewebe ist mit einem Haftmittler (Finish) versehen. Damit lässt sich eine optimale Haftung von Glasoberfläche und Harzmatrix gewährleisten. Gewebt wird auf modernen Webstühlen. Dabei hat sich die sogenannte Leinenbindung mit unter- und übereinander liegenden Kett- und Schussfäden im Verhältnis 1:1 bewährt. Diese Webart sorgt für gute Dimensionsstabilität im Laminat. Die verschiedenen Anwendungen von Leiterplatten erfordern individuelle Trägerstoffe. Deshalb bieten die Hersteller neben den mit Standard-(E-)Glasgewebe gefertigten Laminaten auch Sonderausführungen an, die in Kombination mit verschiedenen Harztypen und besonderen Trägerstoffen (z. B. Aramid-Papier) produziert werden. Tab. 2.2 zeigt die E-Glasgewebetypen (Elektroglas) mit ihren jeweiligen Konstruktionsmerkmalen. Die Einsatzmöglichkeiten der Leiterplatten hängen zum großen Teil von den verwendeten Harzsystemen ab, ebenso die Verarbeitbarkeit des Basismaterials (Pressen, Bohren, Rückätzen usw.). Für die Herstellung von Multilayer-Leiterplatten findet man deshalb in der Praxis verschiedene Harzsysteme. Die wichtigsten Grundharze sind: • Epoxidharz (bifunktionell, multifunktionell) • Polyimidharz • Cyanatesterharz • BT-Harz (Bismaleinimid-Triazin)

2.4  Verarbeitungen von SMD-Bauelementen

119

Durch gezieltes Zusammenstellen von Harztypen, Härtern und Additiven entstehen anwendungsorientierte und individuelle Eigenschaften. Epoxidharze bzw. Epoxidharzsysteme sind wegen der ausgezeichneten elektrischen und mechanischen Eigenschaften sowie der hohen Beständigkeit gegenüber Chemikalien und Wärme ideale Werkstoffe der Elektronik. Deren rasche Entwicklung hat dazu geführt, dass die ­Standard-FR4-Laminate nicht immer alle Anforderungen optimal erfüllen. In solchen Fällen setzt man multifunktionelle Epoxidharzsysteme sowie auf Basis von Polyimid, Cyanatester und Bismaleinimid-Triazin hergestellte Laminate und Prepregs ein. Dabei hat der Umweltschutz einen zentralen Stellenwert. Es ist selbstverständlich, dass man bei der Entwicklung für Imprägnierlösungen keine halogenisierten Lösemittel verwendet. Ebenfalls setzt man keine Flammschutzmittel mehr ein, die bromierte Dioxine oder Dibenzofurane bilden. Auch Asbest oder toxisch relevante Schwermetalle sind keine Grundstoffe zur Entwicklung von Harzsystemen mehr. Umweltverträglichkeit ist die zwingende Vorgabe für jedes Entwicklungsprojekt! Neben der reinen Funktion als elektrischer Leiter müssen Kupferfolien heute weitere Anforderungen erfüllen. So zwingt die fortschreitende Miniaturisierung zu erheblicher Reduzierung der Leiterbahnbreiten. Eine ausreichende Bruchdehnung ist besonders bei höherlagigen Multilayern gefordert, um dem „Foil-cracking“-Effekt (Hülsenabrisse) unter thermischer Belastung vorzubeugen. Die heute eingesetzten elektrolytisch abgeschiedenen Kupferfolien erfüllen alle Anforderungen nach ANSI/IPC-MF-150F. Für die Qualität dieser Kupferfolien sind von Bedeutung: • Reinheitsgrad • elektrischer Widerstand • Zugfestigkeit • Bruchdehnung • Oberflächenbeschaffenheit • Porosität • Treatmentprofil Die Kupferfolie besteht aus einer glänzenden (Shiny-Seite) und einer speziell strukturierten Seite (Treatment-Seite). Die Treatment-Seite erzielt durch ihre besonders präparierte Oberflächenrauigkeit eine optimale Haftfestigkeit zum Laminat. Tab. 2.3 zeigt die Dicken von Standard-Kupferfolien für starre FR-4-Laminate, ­Composite-Laminate und FR-4-Dünnlaminate. Die ultradünnen Kupferfolien mit 5 bis 70  µm eignen sich besonders für Feinstleiterstrukturen im Bereich der Mikroelektronik. Die mechanisch abziehbare, etwa 70 µm dicke Kupferträgerfolie wird erst nach dem Bohren entfernt. Dadurch kann auf die Bohrauflage verzichtet werden. Ebenfalls entfällt das Entfernen des Bohrgrats. Die Kupferträgerfolie ist recycelbar. Die 9 µm Kupferfolie kann auch ohne Trägerfolie geliefert werden.

120

2  Erstellung von einseitigen Leiterplatten

Tab. 2.3  Dicken von Standard-Kupferfolien für starre FR-4-Laminate, Composite-Laminate und FR-4-Dünnlaminate. Das gilt nicht für die Dickentoleranzen von Kupferfolien mit 5 µm, 9 µm und 12 µm Dicke in µm 5 9 12 18 35 70 105 140 175 210

Flächengewicht (Toleranz: ±10 %) in g/m2

44,6 80,3 107 153 305 610 916 1221 1526 1831

HTE-Kupferfolien zeichnen sich durch hohe Bruchdehnungswerte bei erhöhter Temperatur aus. Im Vergleich zum Standard erreichen sie selbst bei 180 °C mehr als doppelt so hohe Dehnungswerte, sodass die Gefahr von Leiterbahn-Hülsenabrissen (foil-cracking) reduziert wird. Daher eignen sich diese Kupferfolien besonders für alle Dünnlaminate mit einer Substratdicke unter 0,3 µm. Neben der erhöhten Bruchdehnung sind bei diesem Kupferfolientyp aufgrund der geringen Treatmentrauigkeit die Treatmentspitzen (Dendrite) weniger stark ausgebildet und somit weniger tief im Harz eingebettet. Typische Rauigkeitswerte liegen bei 4,5 µm. Kupferfolien entsprechender Dicke mit Standard-Treatmentprofil weisen dagegen 8 µm auf. Bei einer Innenlagen-Fertigung von Multilayer-Platinen lassen sich im Ätzprozess optimale Leiterbahnflanken erzeugen. Wegen der kürzeren Ätzzeiten ist mit einer geringeren Unterätzung zu rechnen. Dieser Vorteil sollte bei der Fertigung von impedanzkontrollierten Schaltungen unbedingt genutzt werden. Deshalb verwendet man solche Kupferfolien bei ultradünnen Laminaten mit einer Substratdicke unter 0,1 mm, insbesondere dann, wenn sie mit nur einem Glasgewebebogen aufgebaut sind. Die verfügbaren Standarddicken sind: 0,5 mm, 0,8 mm, 1,0 mm, 1,2 mm, 1,5 mm, 2,0 mm, 2,4 mm und 3,4 mm bei einer Kupferkaschierung um ±10 % nach DIN IEC 249: • einseitig: 10 µm, 35 µm, 70 µm und 105 µm • doppelseitig: 2 × 10 µm, 2 × 35 µm, 2 × 70 µm und 2 × 105 µm Setzt man optimal verarbeitete Leiterplatten in der gesamten Elektronik ein, lässt sich ein hoher Industriestandard erreichen. Auf der einseitigen Leiterplatte in Abb. 2.32 befinden sich zwei Widerstände, eine integrierte Schaltung und ein Transistor. Die Bauelemente werden auf der dem Gehäuse abgewandten Plattenseite gelötet. Die Anschlussdrähte und -fahnen sind um 90° nach

2.4  Verarbeitungen von SMD-Bauelementen

121

Abb. 2.32   Bestückung einer einseitigen Leiterplatte

unten abgebogen und passen in die vorhandenen Bohrungen. Bei den integrierten Schaltungen benutzt man ein Lochraster von 2,5 mm oder 2,54 mm (1/10 Zoll) bei einem Lochkreisdurchmesser von 0,7 mm bis 0,9 mm. Der Gehäuseboden berührt nach dem Einsetzen nicht die Leiterplatte, weil die Anschlussfahnen kurz vor dem Gehäuse breiter werden. Nach Einsetzen in die Leiterplatte ist es vorteilhaft, zwei Anschlussenden der Pins in einem Winkel von etwa 30° zur Leiterplatte abzubiegen, damit das Gehäuse während des Lötvorgangs nicht auf die Leiterplatte gepresst werden muss. Flachgehäuse weisen ein Lochraster von 1,27 mm (1/20 Zoll) auf und sie werden wie bei 2,54 mm verarbeitet. Bei Transistoren ist die Einbaulage beliebig. Die Anschlussenden dürfen bis zu einem Abstand von 1,5 mm vom Gehäuseboden gekröpft werden. Je nach Transistortyp hat man unterschiedliche Lochkreisdurchmesser zwischen 0,7 mm und 2,5 mm. Entsprechend muss das Platinenlayout gestaltet sein.

2.4.3 Elektrische und mechanische Eigenschaften von Leiterplatten Das Basismaterial ist ein Isolierstoff aus Papier, Baumwollgewebe, Glasgewebe oder Glasmatten. Da man bei einseitig kaschierten Platten keine großen Ansprüche an die mechanischen, elektrischen und thermischen Eigenschaften stellen kann, setzt man mit Epoxidharz imprägniertes Papier (FR 3) ein. Das Platinenmaterial FR 3 weist auf gute mechanische und elektrische Eigenschaften, große Stabilität, selbstlöschende Funktion und gute Durchkontaktierungseigenschaften hin. Der Einsatz von Papier bringt jedoch einige Risikofaktoren in Verbindung mit Feuchtigkeit. Daher ist der Anwendungsbereich eingeschränkt. Tab. 2.4 zeigt die wichtigsten Kenngrößen. Die unterschiedlichen Trägermaterialien werden mit Bindemitteln getränkt. Das ergibt erhöhte mechanische Festigkeit und bessere elektrische Eigenschaften, z. B. eine hohe Kriechstromfestigkeit. Zwischen den beiden Widerständen befindet sich ein spezielles Flachgehäuse. Bei Lötungen auf der Plattenseite muss man die Leiterplatte nicht durchbohren. Die Verbindung mit den Leiterbahnen kann durch Kolbenlötung oder Schweißung hergestellt

122

2  Erstellung von einseitigen Leiterplatten

Tab. 2.4  Kenngrößen der wichtigsten Basismaterialien von Leiterplatten. „CTI“ steht für „Comparative Tracking Index“ und zeigt ein Maß für den Widerstand gegen Kriechwegbildung. Es handelt sich um einen Zahlenwert der höchsten Spannung, bei dem ein Isolierstoff 50 Auftropfungen ohne Ausfall überstehen muss. Diesen Wert bezeichnet man auch als Vergleichszahl für die Kriechwegbildung. Phenolharz

Epoxidharz

Hartpapier

Epoxidharz

Polyimidharz

Glashartgewebe

Oberflächenwiderstand in Ω

1 · 109

2 · 109

50 · 109

2,5 · 1012

spezifischer Durchgangswiderstand in mΩ

1 · 1010

8 · 1010

500 · 109

500 · 109

dielektrischer Verlustfaktor tan δ bei 1 MHz

0,05

0,045

0,035

0,009

Permittivitätszahl εr bei 1 MHz

5,5

5

5,5

4,8

Kriechstromfestigkeit nach CTI

150

150

200

–

Grenztemperatur in °C

105

110

120

250

werden. Die maximale Lötzeit bei einem Lötabstand von l  ≥ 1,5 mm beträgt bei 250 °C Kolbentemperatur bis zu t = 15 s, bei 300 °C bis zu t = 12 s und bei 350 °C bis zu t = 7 s. Das Problem in der Verarbeitung von zweiseitigen Platinen ist die Durchkontaktierung. Bei den ersten Leiterplatten wurde sie mit einem an Ober- und Unterseite verlöteten Draht ausgeführt. Dieses Verfahren ist sehr zeitintensiv und garantiert keine große Sicherheit. Auch der Einsatz von Hohlnieten gestaltet sich in der Praxis sehr ­aufwendig, denn die Lötbarkeit stellt in diesem Fall immer ein Problem dar. Selbst der Einsatz von Metallisierungshülsen zwischen Ober- und Unterseite garantiert noch keine absolute Dichtheit zwischen der Bohrwand und der Außenfläche der Hülse. In jedem Fall hat man andere Bohrungen als bei den Bauelementen und unterscheidet zwischen den Bestückungs- und den Durchverbindungsbohrungen. In der industriellen Fertigung setzt man das Lochmetallisierungsverfahren ein. Dazu muss das Basismaterial durch einen nasschemischen Prozess auf der gesamten Oberfläche der Platine aktiviert werden. In der Praxis kennt man mehrere Möglichkeiten, die subtraktiv, semiadditiv oder volladditiv arbeiten: • kupferkaschiertes oder unkaschiertes Basismaterial • stromloses Abscheiden einer Kupferleitschicht, einer geschlossenen oder einer strukturierten Kupferschicht • galvanisches Abscheiden einer geschlossenen oder strukturierten Kupferschicht • partieller Abtrag einer Kupferleitschicht oder einer Kupferschicht durch Ätzen Zum Herstellen durchkontaktierter Platten nach dem subtraktiven Verfahren wird die durch den Metallisierungsprozess der Lochwandungen ergänzte Metallresistvariante des Folienätzverfahrens eingesetzt. Beim Semiadditivverfahren geht man von unkaschiertem

2.4  Verarbeitungen von SMD-Bauelementen

123

Abb. 2.33   Bestückung einer zweiseitigen Leiterplatte

Basismaterial aus, auf dem das Leiterabbild nach der Herstellung einer geschlossenen Kupferleitschicht mit partieller galvanischer Kupferabscheidung erzeugt wird. Die Kupferleitschicht wird im Bereich des Nichtleiters nach dem Differenzätzverfahren abgetragen. Das Volladditivverfahren arbeitet, abweichend vom Semiadditivverfahren, von Anfang an selektiv, und die Kupferschichten werden in der benötigten Dicke stromlos abgeschieden. Bei der zweiseitigen Leiterplatte in Abb. 2.33 kann man an Ober- und Unterseite Bauteile anbringen. In der Praxis bestückt man meist nur die Oberseite (Bauteilseite), da das Aufbringen an der Unterseite im Wesentlichen nur von Bestückungsautomaten durchgeführt wird.

2.4.4 Herstellung von Multilayer-Platinen Multilayer sind mehrlagige, voneinander isolierte und dann miteinander verpresste Leiterplatten zur Aufnahme von 4, 6, 8, 12 oder 16 Schaltungsebenen. Mehrlagige Platinen werden dann benötigt, wenn die zweiseitige Schaltungsebene wegen der Leiterbahndichte nicht mehr für zwei Ebenen ausreicht. Ein zweiter Grund ist die angestrebte Verkleinerung der Platine. Schließlich kann es darum gehen, eine spezielle Schutzschaltung, die den schnellen Nachbau verhindern soll, versteckt unterzubringen. In der industriellen Elektronik verwendet man die Multilayer-Technik nach Abb. 2.34. Die Abbildung zeigt eine 4-Lagen-Multilayer-Platine mit Oberseite, zwei Innenebenen und Unterseite. Diese vier leitenden Schichten sind durch drei Gewebeeinlagen voneinander getrennt. Bei solchen Platinen, die man meist nur für hochwertige Digitaltechnik einsetzt, unterscheidet man zwischen den einzelnen Funktionsebenen. Ober- und Unterseite tragen die Informationsebene mit ihren Signalleitungen. Die obere Innenebene setzt man als Abschirmebene ein und kann hier die Masseleitung verlegen. Die

124

2  Erstellung von einseitigen Leiterplatten

Abb. 2.34   Schnitt durch eine 4-Lagen-Multilayer-Platine

untere Innenebene lässt sich für die einzelnen Betriebsspannungen und für weitere Verbindungen von Signalleitungen einsetzen. An einem Beispiel soll die Entstehung einer 4-Lagen-Multilayer-Platine gezeigt werden. Zuerst wird eine doppelseitige Platine erstellt, jedoch ohne dass man die Löcher bohrt. Die Platine wird „Kupfer“-gefertigt. Mit der noch ungebohrten Platine werden mit zwei Prepregs zwei einseitige Platinen bei einer Temperatur von 170 °C in einer Presse unter Druck zusammengefügt. Die Prepregs sind noch nicht ausgehärtete ­Epoxidharzplatinen ohne Kupferauflage. Sie werden zur Isolation zwischen den Lagen und als Verbindungsleitungen mit Haftwirkung verwendet. Man erhält eine am Ende 1,6 mm dicke Platine mit zwei außenliegenden Kupferflächen. Die Platine wird dann wie eine doppelseitige behandelt, also gebohrt und galvanisch aufgebaut. Bei diesem Vorgang werden die Verbindungen zu den innenliegenden Leiterbahnen über die Bohrungen hergestellt. Nach der weiteren Behandlung wie bei einer doppelseitigen Platinenherstellung ist der Multilayer fertig. In der industriellen Elektronik verwendet man aber auch Platinen mit Dicken von 0,2 mm und weniger für flexible Multilayer-Platinen. Die auf der Platine verwendeten Werkstoffe haben erheblichen Einfluss auf die elektronische Bandbreite, entweder, weil sie Eigenschaften haben, die zu Verlusten

2.4  Verarbeitungen von SMD-Bauelementen

125

führen, oder wegen ihrer Instabilität, die die Impedanzcharakteristik der Übergänge variieren lässt. Das Rauschen hängt davon ab, wieviel Strom oder Spannung im System erzeugt wird. Das führt zu unerwünschten Signalen, fehlerhafter Triggerung oder Signalabschwächung. Verzögerungen verursachen Schwierigkeiten, wenn das Zeitverhalten zwischen zwei oder mehreren Komponenten kritisch oder sensitiv ist. Werkstoffveränderungen tragen sowohl zum Rauschen als auch zur Signalverzögerung bei. Die Beziehung zwischen den Störgrößen und der Veränderung ist nicht linear und kann als additive Funktion der Übergangsgeometrie der Signallokation und der Betriebsbedingungen des Systems betrachtet werden. Die Ursache für diese aktuellen Schwierigkeiten der Entwickler ist der physikalische Entwurf der Verbindungen und der Übergänge. Eine der Annahmen, die während des Entwurfs und des Leitungslayouts getroffen werden, besteht darin, dass die verwendeten Werkstoffe in jeder Hinsicht stabil und relativ verlustfrei arbeiten. Da aber alle verwendeten Materialien praktisch „handgefertigt“ sind, ist das nicht mehr der Fall. Weiter wird angenommen, dass die elektrischen Werkstoffeigenschaften der verwendeten Materialien korrekt und konstant sind. Später sieht man noch, wie falsch diese Annahme ist und in welchem Maß die Systemleistung beeinträchtigt werden kann. Die große Verbreitung der Multilayer-Technik erfordert viele Varianten mit verschiedenen Schwerpunkten – ob in Bezug auf Technologie, Qualität oder Kosten. Für optimale Ergebnisse sind genaue Kenntnis aller Möglichkeiten und enge Zusammenarbeit aller Beteiligten innerhalb eines Projekts unbedingt notwendig. Dünnlaminate und Prepregs spielen dabei eine zentrale Rolle. Die vom Hersteller eingesetzten Rohstoffe, seine Erfahrungen beim Imprägnieren und Verpressen bestimmen im Wesentlichen die Qualität der Multilayer-Leiterplatte. Der Anwendungsbereich von Dünnlaminaten auf Basis von Epoxidharz-Glashartgewebe umfasst das gesamte Spektrum vom kostengünstigen 4-Lagen-Multilayer bis zu komplexen 20- und höherlagigen Ausführungen. Alle entsprechenden F4-4-Multilayer müssen die MIL-, IEC- und DINAnforderungen erfüllen. Bei einem Tg-Niveau von ca. 135 °C wird ein ΔTg-Wert von 3 °C nicht überschritten. Soweit Lieferspezifikationen keine anderen Laminatkonstruktionen vorschreiben, wird die Wahl auf den jeweils kostengünstigsten Lagenaufbau fallen. Zu beachten ist, dass bei MIL-zertifizierten Multilayer-Leiterplatten (entsprechend MIL-S13949) für die Isolationsdicken ab 0,09 mm ein mindestens zweilagiger Glasgewebeaufbau erforderlich ist. Tab. 2.5 zeigt den Standardaufbau für die entsprechende Laminatstärke. Flexibilität und Prozessoptimierung haben in der gesamten Leiterplattenindustrie zentrale Bedeutung. Um die Kundenwünsche flexibel erfüllen zu können, bedarf es anspruchsvoller Fertigungstechniken und Basismaterialien — erst recht, wenn es um die Multilayer-Fertigung geht. Mitte der 80er Jahre kam zu dem bis dahin üblichen Hydraulik-Pressverfahren die Autoklavtechnik hinzu. Die bereits vorhandenen Prepregtypen wurden auf die neue Technik abgestimmt. Sie wurden deutlich modifiziert mit dem Ergebnis, dass nun eine Vielzahl unterschiedlicher Prepregtypen verfügbar sein mussten. Im Gegensatz zu dieser Entwicklung benötigen die heutigen Anwender eine Produktstandardisierung. Deshalb

126

2  Erstellung von einseitigen Leiterplatten

Tab. 2.5  Standardaufbau für die entsprechende Laminatstärke Nominalstärke mm

Toleranz MIL KI2 mm

MIL KI3 mm

0,050 0,075 0,100 0,125 0,150 0,200 0,250 0,300 0,360 0,410 0,510 0,560 0,610 0,710 0,760 0,900 1,000 1,080 1,200

0,018 0,018 0,018 0,025 0,025 0,038 0,038 0,038 0,051 0,051 0,051 0,063 0,063 0,063 0,063 0,102 0,102 0,127 0,127

0,013 0,013 0,013 0,018 0,018 0,025 0,025 0,025 0,038 0,038 0,038 0,051 0,051 0,051 0,051 0,076 0,076 0,076 0,076

Aufbau

Harzgehalt %

Permittivitätszahl εr ±0,15

1 × 1065 1 × 1080 1 × 2116 1 × 2165 1 × 2165 1 × 7628 2 × 2165 2 × 2165 2 × 7628 2 × 7628 3 × 7628 3 × 7628 3 × 7628 4 × 7628 4 × 7628 5 × 7628 5 × 7628 6 × 7628 6 × 7628

58,8 61,3 46,1 48,3 52,2 43,0 48,3 52,2 41,3 43,8 39,6 41,3 43,8 41,3 43,0 41,3 43,8 41,3 43,8

4,5 4,5 4,7 4,7 4,6 4,8 4,8 4,9 4,8 4,7 4,8 4,8 4,8 4,8 4,8 4,8 4,8 4,8 4,8

wurde in enger Zusammenarbeit mit den Kunden ein Universal-Prepreg entwickelt. Das Verfahren ermöglicht eine problemlose Verarbeitung sowohl in der Hydraulik- wie auch in der Autoklavtechnik. Die Universal-Prepregs werden charakterisiert durch • Harzgehalt • Gelzeit • Schmelzviskosität Produziert wird auf modernen Imprägnieranlagen mit Strahlungswärme. Nur dieses Verfahren garantiert, dass die Prepregwerte über die gesamte Gewebebahnbreite in engen Grenzen gehalten werden. Der Harzauftrag wird „online“ gemessen und geregelt. Das sichert eine optimale Prozessfähigkeit und Pck-Werte von über 1,5 (Pck steht für Process Capability Index und Index der Prozessfähigkeit). Die Vorteile des Universalprepregs sind ein Prepregtyp für die verschiedenen Presstechnologien, ein gleichbleibender Qualitätsstandard. Daher ist keine umfangreiche Lagerhaltung möglich und kurze Lieferzeiten sind gewährleistet. Multilayer werden in Pressformen hergestellt, die aus zwei Stahl- oder Aluminiumplatten mit einer Dicke von etwa 10 mm bestehen. Darin sind, falls in PIN-Lamination gefertigt wird, Aufnahmestifte angeordnet. Auf diese werden die Presspakete, d. h. die

2.4  Verarbeitungen von SMD-Bauelementen Tab. 2.6  Wichtigste Eigenschaften für die Pressbleche bei der Herstellung von Multilayern

127

Eigenschaften

Stahl

Aluminium

Typische Dicke in mm

1,5

0,3…0,5

Oberflächenhärte nach Vickers (HV)

500

100

Wärmeausdehnungskoeffizient mit 20…300 °C(x 10-6 K-1)

12

25

Wärmeleitfähigkeit in W/(m × k)

30

209

geätzten Laminate mit den Prepregs, aufgereiht. Anzahl und Anordnung der Aufnahmestifte hängen von der Geometrie der Mehrlagen-Leiterplatten ab. Der Durchmesser der Stifte beträgt 5 mm bis 10 mm bzw. bei Langlochstiften 5 mm x 8 mm. Die Pressformen sollten in Länge und Breite etwa 20 mm bis 30 mm größer sein als die zu verpressende Mehrlagen-Leiterplatte. Um Wärmeverluste zu vermeiden, muss das Format der Pressformen um 50 mm bis 100 mm kleiner als das der Heizplatten sein. Die Press- bzw. Trennbleche werden in Stahl oder Aluminium angeboten. Tab. 2.6 zeigt die wichtigsten Eigenschaften. Als speziell verbesserte Anwendungsvariante für den Ersatz von Aluminiumtrennblechen setzt man während der Herstellung das CAC-System (­Kupfer-AluminiumKupfer) ein. Bei CAC handelt es sich um eine Sandwich-Konstruktion, die nicht nur als Trennelement im Presspaket fungiert, sondern auf der Ober- und Unterseite die Außen. Kupferlagen zum Multilayer stellt. In diesem Sinn wird das CAC-Verfahren auch als Variante zur Standardpresstechnologie mit Stahlpressblechen empfohlen. Hierbei wird besonders sowohl auf die Aspekte für die Presskapazitätserhöhung als auch für die Oberflächenqualität der Laminate hingewiesen. Die Presspolster aus Papier (Cellulose) oder einem elastischen, wärmebeständigen Material mit Gewebeeinlagen sind für die Druckverteilung und den richtigen Wärmedurchgang unerlässlich. Sie haben entscheidenden Einfluss auf den Harzfluss und die Verwindungsfreiheit des Multilayers. In der Praxis verwendet man pro Seite des Presspakets mindestens 500 g/mm2 trockenes Kraftpapier oder ein vergleichbares Dauerpolster. Zu beachten ist, dass der Feuchtigkeitsgehalt großen Einfluss auf die Leitfähigkeit hat. Presspolster aus Papier lassen sich nur einmal verwenden. Das Presspaket sollte nur in klimatisierten Räumen vorbereitet und gelagert werden, um Feuchtigkeitsaufnahme zu verhindern. Bereits geringe Feuchtigkeit auf der Oberfläche beeinträchtigt den Vernetzungsvorgang. Für eine einwandfreie Isolierung muss die Gesamtdicke der Prepregs zwischen den einzelnen Leiterbahnebenen mindestens doppelt so groß sein wie die Dicke ober- bzw. unterhalb liegender Kupferfolien. Typ und Anzahl der Prepregs müssen individuell auf jedes Mehrlagen-Leiterplattensystem abgestimmt werden. Es sollten mindestens zwei Prepregs zwischen den Kupferlagen vorhanden sein. Für die Presstechnik stehen zur Wahl: • Verpressen im verstifteten Werkzeug (PIN-Lamination)

128

2  Erstellung von einseitigen Leiterplatten

• stiftloses Verpressen (schwimmende Verpressung) Bei der PIN-Lamination werden Presswerkzeug, Polster, Pressblech, Trennfolie und die zusammengefügten Dünnlaminate und Prepregs miteinander verstiftet und verpresst. In der Massenproduktion hat sich in den letzten Jahren mehr und mehr die Kupferfolientechnik durchgesetzt. Anstelle des außenliegenden, einseitig Cu-kaschierten Dünnlaminats (Caplayer) wird hier die Kupferfolie aufgelegt. Damit lässt sich Dicke mit entsprechend mehr Prepregs ausgleichen. Um das austretende Harz aufzunehmen, werden die Kupferfolien um etwa 0,25 mm größer als die Prepregs und die Innenlagen gewählt. Bei der Autoklavpresstechnik lässt sich dieses Maß verringern. Dadurch kann auch auf den Einsatz einer Trennfolie verzichtet werden. Noch ein Vorteil: Da die Kupferfolie direkt auf dem Pressblech aufliegt, wird die Oberflächenrauigkeit bei optimaler Pressblechoberfläche reduziert. Zur Herstellung luftblasenfreier Multilayer setzt man in der Hydraulik- und Autoklavpresstechnik häufig Vakuumunterstützung im Bereich von unter 50 mbar ein. Der Aufbau der Multilayer richtet sich zunächst nach der Anzahl der Leiterbilder, die von 3 bis zu maximal 40 Ebenen variieren können. Aus Innenlagendicke, Anzahl der Prepregs und rheologischem Verhalten der Prepregs entsteht die Enddicke. Entsprechend der verwendeten Fertigungstechnologie sowie der jeweiligen Forderung nach bestimmten elektrischen Eigenschaften (Impedanzen) bieten sich verschiedene Konstruktionsmöglichkeiten. Es gibt mehrere Technologien zur Herstellung von Multilayer-Leiterplatten. Im Allgemeinen laufen die erforderlichen Arbeitsschritte jedoch wie folgt ab: • Zuschneiden auf die fertigungstechnischen Maßangaben (Innenlagen, Außenlagen oder Kupferfolie, Prepregs) • Innenlagen:  Lochen der Aufnahmebohrungen  

Reinigen (mechanisch, chemisch)

 

Fotoprozess  

Ätzen  

Prüfen (elektrisch, automatisch-optisch oder visuell)

 

Oxidieren   Trocknen bei 120 °C/30 min

• Verlegen des Presspakets • Verpressen • Bohren • Lochwandreinigung • Verfahrensablauf durchmetallisierter Leiterplatten

2.4  Verarbeitungen von SMD-Bauelementen

129

Zum Schluss sollen noch einige Hinweise zu den Fertigungsstufen erklärt werden: • Das Tempern der ML-Innenlage verbessert die Dimensionsstabilität und wird aus diesem Grund immer verwendet. • Wichtig ist die gründliche Reinigung der Innenlagen. Bereits Spuren von Verunreinigungen auf dem Basismaterial oder Leiterbild gefährden den Klebevorgang sowie die Funktionalität. • Die Innenlagen müssen unmittelbar vor dem Fotolaminierprozess getrocknet werden (30 min bei 120 °C). Um Verunreinigungen zu vermeiden, empfiehlt es sich, grundsätzlich mit Handschuhen zu arbeiten. • Um eine einwandfreie Registrierung zu gewährleisten, müssen beim Zusammenbau der Mehrlagen-Leiterplatten die Bilder der Innenlagen genau übereinander liegen. Die Aufnahmebohrungen für die Innenlagen sind daher gemeinsam zu bohren oder auf gleichem Werkzeug zu stanzen. • Beim Entwurf der Innenlagen sollte ein 10 mm bis 15 mm breiter, durchgehender Kupferrand um das gesamte Leiterbild vorgesehen werden. Das optimiert sowohl die Dimensionsstabilität als auch die Planparallelität. In den Kupferrand können die Registrierbohrungen eingebracht werden. • Eine Lochwandreinigung ist unbedingt durchzuführen, um das zuverlässige Metallisieren der Durchkontaktierung zu gewährleisten. Das am häufigsten angewandte Verfahren dafür ist das chemische Reinigen mit Kaliumpermanganat oder Natriumpermanganat. Hierbei muss zwischen dem Entfernen von Harz (Desmearing) und dem Rückätzen (Etch-back) unterschieden werden. Üblich sind auch noch das Rückätzen in Schwefelsäure und Chrom-Schwefelsäure sowie das Plasmaätzen in einer Vakuumkammer während der Gasphase.

2.4.5 Leiterplatine für einen Wiengenerator Zur Herstellung einer gedruckten Schaltung sind im Prinzip vier Arbeitsgänge notwendig: die Herstellung des Leiterbilds, das Anfertigen der Bohrungen für die Bauteilanschlüsse, das Bestücken mit Bauteilen und anschließend das Löten. Während das Löten ein rein mechanischer Vorgang ist, der automatisch in einem Lötbad erfolgt, benötigt man für die Durchführung der anderen drei Arbeitsgänge jeweils getrennte Ausführungszeichnungen. Es wird zunächst zeichnerisch ein Entwurf erstellt. Zweckmäßigerweise beginnen wir bei der Entwurfskizze mit der Bauteilseite. Die Bauteilanschlüsse sollen nach Möglichkeit wieder im bekannten Rastermaß von 2,5 mm bzw. 2,54 mm (1/10 Zoll) liegen. Die Bauteile sind nach elektronischen Zusammenhängen zu ordnen. Aus Übersichtlichkeitsgründen soll man sich auf waagerechte und senkrechte Anordnung beschränken. Außerdem soll ein möglichst einfaches Leiterbild entstehen. Kreuzungen von Leiterbahnen sind bei Einschichtplatten nicht möglich und müssen vermieden werden. Sind sie nicht zu umgehen, so werden Drahtbrücken auf der

130

2  Erstellung von einseitigen Leiterplatten

Abb. 2.35   Simulationsschaltung eines Wienbrückengenerators

Bauteilseite erforderlich. Unter den Bauteilen können auf der Lötseite jedoch Leiterbahnen geführt werden. Bei der Entwurfskizze werden nach Festlegung sämtlicher Bauteile unter Berücksichtigung vorgenannter Punkte die Leiterbahnen in die Bestückungsseite eingezeichnet. Wie man weiß, ist das so gewonnene Leiterbild spiegelverkehrt zum tatsächlichen Leiterbild auf der Lötseite. Bei der Zeichnung des Leiterbilds kann zwischen geschwungenen und geradlinigen Leiterbahnen mit Ecken gewählt werden. Wegen einfacherer zeichnerischer Darstellung wird die geradlinige Leiterform meistens bevorzugt. An den Bauteilanschlüssen werden Lötaugen angeordnet, wobei nach Möglichkeit jedes Lötauge nur mit einem Bauteilanschluss belegt werden soll. Abb. 2.35 zeigt eine Simulationsschaltung des Wienbrückengenerators. Bei Sinusgeneratoren findet man ein Verstärkerelement mit 0° oder 360°, also eine Mitkopplung eines zweistufigen Verstärkers, so ist bei einem frequenzbestimmenden Glied nur eine Schaltung erforderlich, bei der keine Phasenverschiebung zwischen ihrer Eingangsund Ausgangsspannung besteht. Eine solche Schaltung stellt die Wienbrücke dar, wie Abb. 2.36 zeigt. Die Wienbrücke ist eine Reihenschaltung eines RC-Zweipols in Serienschaltung (Z3) mit einem RC-Zweipol in Parallelschaltung (Z1). Unter der Voraussetzung, dass

Abb. 2.36   Frequenzbestimmende Glieder einer Wienbrücke

2.4  Verarbeitungen von SMD-Bauelementen

131

Abb. 2.37   Ermittlung des Scheinwiderstands von Z3 (links) und Z1 (rechts)

R1 = R3 und C1 = C3 ist, besitzen beide die gleiche Grenzfrequenz. Daher wird die ­ usgangsspannung für sehr hohe und tiefe Frequenzen sehr klein und gleichzeitig A phasenverschoben sein. Abb. 2.37 zeigt das Verfahren zur Ermittlung des Scheinwiderstands von Z3 und Z1. Nun soll untersucht werden, bei welcher Frequenz keine Phasenverschiebung zwischen Eingangsspannung Ue und Ausgangsspannung Ua besteht. Der Widerstand Z3 lässt sich durch geometrische Addition des ohmschen Widerstandes R3 und des frequenzabhängigen Widerstandes des Kondensators C2 ermitteln. Der Winkel ϕ3 kennzeichnet die Phasenverschiebung zwischen dem Strom I und der Spannung U3.

tan ϕ3 =

XC3 R3

Für den Zweipol in Parallelschaltung führt man die geometrische Addition der Leitwerte (1/R1, 1/XC1) durch. Der Winkel kennzeichnet die Phasenverschiebung zwischen U1 und dem Strom I.

tan ϕ1 =

1 XC1 1 R1

=

R1 XC1

Ist die Phasenverschiebung ϕ1 = ϕ3, so sind die Spannungen von U1 mit U3 und ebenso U1 mit U2 phasengleich. Die Spannungen U1 und U2 können also arithmetisch addiert werden. Schreibt man R für R1 = R3 und C für C1 = C3, so lässt sich für den Fall ist ϕ1 = ϕ3 die Frequenz f0 ausrechnen.

ϕ1 = ϕ3 tan ϕ1 = tan ϕ3 R XC = R XC XC2 = R2 1 R2 = (2 · π · f0 · C)2

132

2  Erstellung von einseitigen Leiterplatten

Abb. 2.38   Ermittlung von Z1 (links) und Z1 + Z3 (rechts)

f0 =

1 2·π ·R ·C

Bei der Frequenz f0 ist die Ausgangsspannung der Wienbrücke phasengleich mit der Eingangsspannung. Die Frequenz f0 ist die Resonanzfrequenz der Wienbrücke und gleichzeitig ist sie aber auch die Grenzfrequenz der beiden Zweipole. Sehr anschaulich lässt sich die Frequenz f0 ermitteln, wie man das folgende geometrische Verfahren gewinnt: Die Widerstände R und XC werden wie bei der Reihenschaltung aufgetragen und die Pfeilspitzen miteinander verbunden, wie Abb. 2.38 zeigt Die Höhe auf der Hypotenuse des gefundenen Dreiecks ist dann Z1, wie in Abb. 2.38 (links) gezeigt wird. Durch die geometrische Addition von Z1 und Z3 erhält man den Gesamtwiderstand Z2. Wie aus Abb. 2.38 (rechts) ersichtlich ist, werden Z1 und Z2 und damit U1 und U2 nur phasengleich sein, wenn R = XC ist, also

R=

1 2 · π · f0 · C

f0 =

1 2·π ·R·C

Hat man sich die Größe der Widerstände und zeichnerisch ermittelt, so ist es nicht mehr schwierig, auf das Verhältnis von U1/U2 zu schließen. Man erhält, da U1 ~ Z1 und U2 ~ (Z1 + Z3):

1 U1 = U2 3 Auch rein rechnerisch kann das Verhältnis U1/U2 einfach festgestellt werden:

Z1 U1 = U2 Z1 + Z3 Z3 =

 R2 + XC2

2.4  Verarbeitungen von SMD-Bauelementen

Z1 = 

133

1 1 R2

+

1 XC2

Die Werte von den Scheinwiderständen Z1 und Z2 können arithmetisch addiert werden, da sie phasengleich sind. Da bei der Frequenz f0 die Beziehung R = XC gilt, ergibt sich √ Z3 = R · 2

R Z1 = √ 2 U1 = U2

R √ 2

R √ 2

R √ = √ +R· 2 3· 2 1 U1 = U2 3

Bei dem verwendeten zweistufigen Verstärker ist die Spannung am Verstärkerausgang phasengleich mit der Spannung am Verstärkereingang. Bei der Frequenz f0, festgelegt durch die Wienbrücke, wird die Verstärkerausgangsspannung also phasenrichtig wieder auf den Verstärkereingang eingekoppelt.

f0 =

1 2·π ·R·C

Da die Wienbrücke die Ausgangsspannung des Verstärkers auf 1/3 herunterteilt, demzufolge also

k=

1 3

ist, muss für den Verstärkungsfaktor V gelten V = 3 Die Amplitudenbegrenzung erfolgt gemäß den Ausführungen beim M ­ eißnerOszillator. Abb. 2.39 zeigt die Bestückungsseite des Wiengenerators. Die Bestückungsseite des Wiengenerators zeigt die Standorte der einzelnen Bauelemente. Durch die Größe der aktiven und passiven Bauelemente ergeben sich die Bohrungen und die Verbindungsleitungen. Bei der Bestückungsseite handelt es sich um die Draufsicht.

134

2  Erstellung von einseitigen Leiterplatten

Abb. 2.39   Bestückungsseite und Verbindungsleitungen des Wiengenerators

Abb. 2.40   Bestückungsseite des Wiengenerators

Abb. 2.40 zeigt die Bestückungsseite des Wiengenerators. Bei Abb. 2.40 handelt es sich praktisch um Abb. 2.39, nur die Verbindungsleitungen fehlen. Bei der Umsetzung des Stromlaufplans in das Leiterbahnbild arbeitet man von der Bauteileseite aus.

2.4  Verarbeitungen von SMD-Bauelementen

135

Abb. 2.41   Leiterseite des Wiengenerators

Während bei passiven Bauelementen keine größeren Probleme auftreten, muss man bei den aktiven auf die Anschlussbelegung achten, z. B. bei bipolaren Transistoren auf die Lage von Basis, Emitter und Kollektor. Das gilt auch für gepolte Bauelemente, wie Elektrolytkondensatoren, Dioden usw. Wichtig ist auch, dass im Entwurf keine gekreuzten Linien vorhanden sind. Man ordnet die Bauteile nach ihrem Zusammenspiel in der Schaltung an. Leiterbahnkreuzungen sind bei Einschichtplatinen nicht möglich. Wegen der besseren Übersicht sollte man sich auf waagerechte und senkrechte Anordnung der Bauelemente beschränken. Endprodukt soll stets ein möglichst einfaches Leiterbahnbild sein. Abb. 2.41 zeigt die Leiterseite des Wiengenerators. Abb. 2.41 zeigt die Umsetzung der Schaltung mit der Bestückung auf der Oberseite der Platine und den Leiterbahnen auf der Leiterseite. Wie man sieht, gibt es keine Kreuzungen. Die Bauteilanschlüsse liegen im bekannten Rastermaß von 2,5 mm oder 1/10 Zoll (2,54 mm). Auch sind die Bauteile weitgehend nach ihren elektronischen Zusammenhängen angeordnet. In dieser einfachen Schaltung lassen sich bei einiger Überlegung Drahtbrücken oder Freileitungsverdrahtung für das Kreuzen von Leiterbahnen vermeiden. Unter den einzelnen Bauteilen können auf der Lötseite jedoch Leiterbahnen durchgeführt werden, wie das beispielsweise bei Widerständen und Transistoren der Fall ist.

136

2  Erstellung von einseitigen Leiterplatten

2.4.6 Herstellung einer einfachen Platine Zur Herstellung einer Platine sind im Wesentlichen acht Arbeitsschritte notwendig: • • • • • • • •

Erstellung eines Leiterbahnbilds Entwurf des Leiterbahnlayouts Übertragen des Entwurfs auf die reale Platine Belichten und Ätzen der Platine Anfertigen der Bohrungen für die Bauteilanschlüsse Bestücken mit Bauteilen Verlöten der Platine Testen der bestückten Platine

Für das Umsetzen auf ein Layout bieten Hersteller und Versandhäuser für Elektronik entsprechende Hilfsmittel an. Entweder man arbeitet mit einer preiswerten Rasterfolie mit Abständen von 2,54 mm oder mit teuren Laserrasterfolien. Durch das aufgedruckte Rastermaß wird das Arbeiten mit den Klebstreifen für die Leiterbahnen und den Lötaugen für die Bohrungen erheblich erleichtert. Außerdem stehen noch fertige ­IC-Fassungen mit einer Höhe von 3,17 mm und einer Breite von 1,30 mm bzw. 1,732 mm (Innenloch 0,40 mm bzw. 0,45 mm) im Rastermaß von 2,54 mm zur Verfügung. Man verwendet eine spezielle Arbeitsplatte als Unterlage. Sie wird zum Anfertigen von Layoutfolien, Zeichnungen, Druckunterlagen, Bohrplänen, Leiterbildern usw. benötigt. Die harte Platte verhindert ein Durchdringen des Messers auf den Tisch. Risse und Schmutz auf dem Arbeitstisch durch Schneiden und Trennen der Klebstreifen sind dadurch ausgeschlossen. Die Platte zeichnet sich besonders durch eine rutschfeste, sichere und nichtreflektierende Arbeitsoberfläche aus. Außerdem hinterlässt sie keine sichtbaren Schneidspuren. Für das Schneiden verwendet man ein Spezialmesser mit auswechselbarer Skalpell-Klinge. Damit lässt sich mit Transfersystemsymbolen exakt arbeiten. Ideal für die Klebearbeiten ist auch ein Leucht- und Montagepult. Es besteht aus einer Milchglasscheibe in einem Kunststoffgehäuse mit Klemmschiene. Die Scheibe bewirkt einen sehr guten Streulichteffekt und somit eine gleichmäßige und augenschonende Ausleuchtung der gesamten Montagefläche. Mit dem Ätzstift werden auf der Platine die erforderlichen Leiterbahnen direkt aufgebracht. Damit ist ein schnelles und einfaches Beschriften von Metallen und Werkzeugen möglich. Mit diesem Ätzstift kann man auch alle Schwermetalle und rostfreie Edelstähle bearbeiten. Die Leiterbahnen sind beständig und nicht mehr abwischbar. Eine Entfernung ist nur noch mechanisch möglich (Abb. 2.42). Für das einfache und schnelle Anfertigen einer Platinenvorlage kann man auch einen Stift verwenden, wie er zum Herstellen ätzfester Platinen angeboten wird. Leiterbahnen und Lötaugen werden direkt auf der kupferkaschierten Platte gezeichnet. Die Haftung ist sehr gut, beim Ätzvorgang löst sich die Deckschicht kaum ab und es werden randscharfe

2.4  Verarbeitungen von SMD-Bauelementen

137

Abb. 2.42   Ätzstift für das Zeichnen von Leiterbahnen

Leiterbahnen erzeugt. Mit solchen Stiften lassen sich Leiterbahnen bis zu einer Strichbreite von nur etwa 0,75 mm zeichnen. Der Ätzresiststift von DALO ist ein besonders wertvolles Hilfsmittel zur schnellen Herstellung von gedruckten Schaltungen. Er eignet sich besonders für Entwicklung, Musterbau sowie Hobby und ist unentbehrlich in der Einzel- und Serienfertigung zum Retuschieren von fotobeschichtetem Basismaterial und Siebdrucken. Im Gegensatz zu herkömmlichen Filzstiften sind die Ätzresiststifte vollständig mit einer freifließenden, ätzfesten Spezialtinte (blau) gefüllt, die, dosiert über ein Miniaturventil, aus der Tintenkammer zu der langlebigen, nach einem Spezialverfahren gehärteten, Nylonspitze gelangt. Der Ätzresiststift kann niemals austrocknen, sondern ist, falls er nach Entfernen (durch Ziehen) und Auswaschen der Spitze mit einer Universallösungsmittel, sofort wieder betriebsbereit. Für feinere Arbeiten lassen sich die Spitzen mit einem scharfen Messer anspitzen. Gegenüber Filzstiften hat ein Ätzresiststift eine 5- bis 10-fach längere Nutzungsdauer, daher preiswerter als scheinbar billigere Filzstifte. Aufgrund der Schutzgasfüllung ist der Ätzresiststift nahezu unbegrenzt lagerfähig. Die Platine muss mit „SENO Polibloc“ reinigt werden. Vor dem ersten Gebrauch bzw. nach längeren Arbeitspausen die Spitze des Ätzresiststifts kurz gegen eine saugfähige Unterlage drücken. Dadurch öffnet sich das Ventil und tränkt die Spitze mit der Spezialtinte. Die Tinte hat eine optimale Viskosität zwischen 20 und 22 °C. Die Schaltung ist mit ruhiger Hand zu zeichnen und es ist darauf achten, dass der Tintenfluss gleichmäßig und gut abgedeckt ist und evtl. zwischendurch ist das Ventil zu betätigen. Nach einer Trockenzeit von 15 bis 25 min. oder länger kann die Schaltung

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2  Erstellung von einseitigen Leiterplatten

mit jeder sauren Ätzlösung wie Eisen-(III)-Chlorid, sowohl in Wannen wie auch in Ätzmaschinen, geätzt werden. Die Ätztemperatur sollte 45 °C nicht überschreiten. Nach Ätzen, Spülen und der trocknen Tinte ist die Platine mit einem Universallösungsmittel abwaschen. Hat man mit dem Ätzstift die Platine auf der Oberfläche bearbeitet, wird die Platine geätzt. Es stehen vier Ätzmittel zur Verfügung: • Eisen-(III)-Chlorid • Natriumpersulfat • Ammoniumpersulfat • Salzsäure mit Wasserstoffperoxid Jedes Ätzmittel hat entsprechende Vor- und Nachteile! Eisen-(III)-Chlorid liegt in Form einer konzentrierten, dunkelbraunen, klaren Eisen-(III)Chloridlösung vor. Es wird in der Brauchwasseraufbereitung, in der Abwasserbehandlung und zur Reinigung industrieller Abwässer als Fällungs- und Flockungshilfsmittel eingesetzt und als Ätzmittel bei der Platinen- oder Formätzteilherstellung. Eisen-(III)-Chlorid-Lösung 40 % enthält rezepturgemäß keine organischen Chlorverbindungen und liefert insofern keinen Beitrag zu entsprechenden Parametern in mit Eisen-(III)-Chlorid aufbereitetem Wasser. Das Produkt erfüllt die Anforderungen der Abwasserverwaltungsvorschrift. Darüber hinaus erfüllt ­Eisen-(III)-Chlorid-Lösung 40 % die Anforderungen der DIN EN 888 Eisen(III)-Chlorid zur Aufbereitung von Wasser für den menschlichen Gebrauch einschließlich der lebensmittel rechtlichen Vorschriften, insbesondere des Lebensmittel- und Bedarfsgegenständegesetzes (LMBG) und der Trinkwasserverordnung (TrinkwV). Die Herstellung von Platinen der einfachsten Art ist: • Man benötigt eine kleine Plastikwanne für die Ätzlösung und eine größere für das Spülen (Reinigen) der geätzten Platine, wenn man kein Ätzgerät hat. • Als Ätzlösung verwendet man normalerweise Eisen-(III)-Chlorid und selten das Natrium-Persulfat. Eisen-(III)-Chlorid liegt in Form einer konzentrierten, dunkelbraunen und klaren Lösung vor. Im Labor entsteht Eisen-(III)-Chlorid bei einer Reaktion von Eisenwolle und Chlor. Durch Auflösen von Eisenpulver in Salzsäure und anschließend das Einleiten von Chlor lässt sich das kristallwasserhaltige Eisenchlorid herstellen. Dabei entsteht zunächst Eisen-(II)-Chlorid, das dann in Eisen-(III)-Chlor übergeht und durch Eindampfen der Lösung gewonnen werden kann. Um Eisen-(III)-Chlorid technisch zu erzeugen, leitet man bei ca. 610 °C Chlor über Eisenschrott. Eisen-(III)-Chlorid ist eine Substanz, die leicht nach Salzsäure riecht. Häufig erhält man Eisen-(III)-Chlorid im Handel in Form eines Granulats, das aus ­schmutzig-gelben Stücken besteht. Dieses Granulat zieht an der Luft wegen der stark hygroskopischen Eigenschaften Wasser an, sodass das Eisen-(III)-Chlorid seine feste Form ver-

2.4  Verarbeitungen von SMD-Bauelementen

139

liert und zu einer dunkelbraunen Flüssigkeit zerfließt. Durch Hydrolyse reagiert diese Flüssigkeit stark sauer. Durch Zugabe von Kaliumhexacyanoferrat zu einer ­Eisen-(III)-Chlorid-Lösung entsteht ein tiefblauer Niederschlag des Pigments „Berliner Blau“. Eisenchlorid in der ungelösten (wassefreien) Form bildet dunkle grünliche Blättchen, die bei 300 °C sublimieren und schmelzen. Eisen-(III)-Chlorid ist ätzend. Eine Lösung mit einem Anteil von 25 % oder mehr Eisen-(III)-Chlorid wirkt auf den Menschen und Umgebung gesundheitsschädlich. Eisen-(III)-Chlorid wird neben dem Ätzen von Metallen (Kupfer, Zink) auch in der Praxis verwendet: Im Textildruck als Oxidationsmittel und Farbbeize zur Bindung von Schwefelwasserstoff, in der Medizin als blutstillendes Mittel, zur Herstellung von Farbstoffen (z. B. Anilinschwarz, Berliner Blau), zur Phosphatfällung, als Flockungsmittel bei der mechanischen Wasserreinigung und zum Ätzen von Platinen bei gedruckten Schaltungen. Eisen-(III)-Chlorid kommt außerdem zum Einsatz als selektiv wirkender Katalysator bei vielen Friedel-Crafts-Reaktionen in der chemischen Industrie, es wirkt als Fällmittel bei der Simultanfällung, als Koagulationsmittel für Klärschlamm und es dient in Labor als chemische Reagenz. Der Chemikalienhandel bietet Eisen-(III)-Chlorid in der Regel in Form von ­gelblich-braunen Granulat an. Wegen seiner einfachen Handhabung, Ergiebigkeit und universellen Verwendbarkeit ist das Eisen-(III)-Chlorid-Granulat sehr weit verbreitet. Es ermöglicht eine hohe Ätzgeschwindigkeit und man erhält eine optimale Flankenschärfe. Beispiel für einen Ansatz einer Eisen-(III)-Chlorid-Lösung mit einem Granulat: In diesem Fall ergibt eine Mischung aus 800 g Granulat und 1 l Wasser eine gebrauchsfertige Eisen-(III)-Chlorid-Lösung von 1,4 l. Eisen-(III)-Chlorid ätzt dabei im warmen und im kalten Zustand. Die optimale Arbeitstemperatur für das Ätzen mit Eisen-(III)-Chlorid beträgt etwa 45 °C. Eisen-(III)-Chlorid ist giftig. Beim Arbeiten mit Eisen-(III)-Chlorid ist zum Schutz das Tragen von Gummihandschuhen und Schutzbrillen dringend empfohlen. ­Eisen-(III)-Chlorid darf auf keinen Fall in Papiertüten oder in anderen Behältnissen, die sich bei Feuchtigkeit auflösen können, gelagert oder transportiert werden. Es darf vor allem zu keinem Kontakt mit Wasser kommen, wegen der hygroskopischen (oder auch wasseranziehenden Eigenschaft des Eisen-(III)-Chlorids. In einem solchen Fall (Kontakt mit Wasser) bildet sich ungewollt eine Ätzlösung. Zur Aufbewahrung oder zum Transport sind Metallbehälter besser geeignet als Flaschen aus Glas oder Kunststoff. Dosen oder Gefäße aus Metall oder auch Metalldeckel auf Gläsern, sind hingegen nicht für diesen Zweck geeignet, da das Eisen-(III)-Chlorid ätzend auf Metalle wirkt. Wichtig: Beim Ätzen dürfen unten keinen Umständen Reinigungsmittel den andere Chemikalien in die Lösung gelangen. Dabei kann gefährlich Chlorgas entstehen, das als chemischer Kampfstoff gilt. Abb. 2.43 zeigt das Granulat für das Eisen-(III)-Chlorid. Es gibt auch ­Eisen-(III)-Chlorid in Kugelform mit einem Durchmesser von ca. 6 mm.Vor dem eigentlichen Ätzvorgang muss das Eisen-(III)-Chlorid angerührt werden. Das Granulat wird im warmen Wasser aufgelöst und die Temperatur soll zwischen 30 und 40 °C liegen. Das

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2  Erstellung von einseitigen Leiterplatten

Abb. 2.43   Eisen-(III)Chlorid-Granulat

Wasser mit ca. 1 l wird im Granulat von 800 g aufgelöst, d. h. die Flüssigkeitsmenge nimmt noch erheblich zu und zwar auf 1,4 l insgesamt. Dies ist zu beachten, wenn man die Ätzflüssigkeit direkt im Ätzgerät mischt (Abb. 2.44). Es ist nicht unbedingt ein Ätzgerät erforderlich, sondern es reicht eine größere Schale, wie Abb. 2.45 zeigt. Man muss sich aber um folgende Punkte kümmern: • Das Ätzbad muss für eine Dauer von zehn Minuten laufend bewegt werden. • Das Ätzbad muss von 30 °C bis 45 °C warm gehalten werden. Diese Ätzgeräte sind speziell zur Labor- und Kleinserienfertigung von gedruckten Schaltungen entwickelt worden. Besonderheit der Geräte ist deren Ätzmittelbehälter aus klarem Acryl-Kunststoff. Hierdurch ist der Ätzvorgang jederzeit nachvollziehbar. Durch Einleitung von Luft in Form von winzigen Luftperlen und durch Aufheizen der Ätzflüssigkeit wird das Ätzen erheblich beschleunigt (Abb. 2.46). • Superschmale Küvetten aus Acryl-Kunststoff • Belüftung der Ätzflüssigkeit durch leistungsfähige Membranpumpe und hochporösem Luftschlauch am Boden der Ätzküvette. • Stufenlos einstellbare Heizung in Form eines Glasheizstabes und der Regelbereich liegt zwischen 36 und +45 °C. • Verstellbare Platinenhalter aus PVC-Schienen zur Aufnahme der Leiterplatten. • Thermometer zur Anzeige der Badtemperatur. • Kunststoffauffangwanne

2.4  Verarbeitungen von SMD-Bauelementen Abb. 2.44   Gebrauchsfertige Eisen-(III)-Chlorid-Lösung

Abb. 2.45   Schale für das Ätzen von Platinen

• Abmessungen (L × B × H) Ätzgerät 1: 285 × 105 × 320 mm Ätzgerät 2: 445 × 105 × 320 mm Tab. 2.7 zeigt die technischen Daten für die Ätzgeräte.

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2  Erstellung von einseitigen Leiterplatten

Abb. 2.46   Ätzgerät für Platinen

Tab. 2.7  Technische Daten für zwei Ätzgeräte

Ätzgerät 1

Ätzgerät 2

Heizung

100 W

150 W

Luftverteilerrahmen

einfach

doppelt

Beschickungsöffnung

210 × 25 mm

365 × 25 mm

Fassungsvermögen

1,75 l

2,25 l

Ätzmittelbedarf

400 g

600 g

Max. Platinengröße

255 x 170 mm

255 x 330 mm

Gewicht

2,2 kg

2,8 kg

Ist die Platine fertig geätzt und getrocknet, muss man die Bohrungen für die Bauteilanschlüsse noch ausführen. Hierfür eignet sich eine kleine Bohrmaschine und es wird ein kleines Netzteil zur Spannungsversorgung als Zubehör meistens mitgeliefert. Viele der mitgelieferten Netzteile halten jedoch eine größere Belastung nicht aus. Wer etwas mehr Geld ausgeben kann, sollte sich ein stufenlos einstellbares Netzteil mit ausreichender Leistung zulegen. Damit lässt sich die Drehzahl regeln und die Belastung einstellen. Zugleich sollte man sich für die einmalige Anschaffung einen Bohrständer leisten. Mit diesem Bohrzubehör kann man die Bohrtiefe präzise einstellen und die Bohrlöcher werden nicht in einem schrägen Winkel ausgeführt. Zum Säubern der fertig geätzten Platine verwendet man ein Scheuermittel. Mit einem feuchten Lappen wird die Platinenunterseite, also die Kupferseite, mit dem Scheuerpulver von Unreinheiten völlig gereinigt. Dies ist wichtig, damit später die Lötstellen einwandfrei ausgeführt werden können.

2.4  Verarbeitungen von SMD-Bauelementen

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Mit dem Verzinnen verleiht man der geätzten Platine ein professionelles Aussehen. Selbst kleine, unsichtbare Haarrisse lässt sich man auf diese Weise problemlos beseitigen. Für diesen Vorgang stehen zwei Möglichkeiten zur Auswahl: • mit einem chemischen Zinnbad • durch Verzinnen mit der Lötspitze Die Industrie bietet ein Glanzzinn in Pulverform an und dieses stromlose Zinnbad arbeitet bereits bei Zimmertemperatur. Das Pulver wird einfach durch Umrühren im heißen Wasser aufgelöst. Die fertig geätzte Platine wird nun in dieses Zinnbad eingetaucht. Bereits nach wenigen Sekunden hat sich eine geschlossene Zinnschicht auf der Kupferseite gebildet. Nach etwa 2 bis 3 min ergibt sich eine Schichtstärke zwischen 1 bis 1,5 µm. Es sind auch weitere Tauchzeiten bis zu 24 h möglich, ohne dass die Schicht unansehnlich wird. Beim Verzinnen mit der Lötspitze verwendet man den Lötkolben und die mit Lötlack vorbereitete Platine. Mit etwas Lötzinn benetzt man die heiße Lötkolbenspitze und führt diese gleichmäßig und zügig über die Leiterbahnen. Man darf nicht zu lange auf den Kupferbahnen verweilen, da an der Lötkolbenspitze eine Temperatur von etwa 350 °C herrscht. Die 35 µm dicken Leiterbahnen sind nur aufgedampft und lösen sich von der Trägerplatte, wenn man zulange mit der Lötspitze an den Stellen verweilt! Sollte das passieren, kann man die abgelösten Kupferbahnen nur durch Drahtstücke ersetzen.

2.4.7 Stromloses Zinnverfahren Das stromlose Zinnverfahren beinhaltet das Glanzzinn- und Mattzinnverfahren. Das Glanzzinnbad SLOTOTIN 70 ist ein schwefelsaurer Elektrolyt zur Abscheidung hochglänzender Zinnschichten. Auch bei niedrigen Stromdichten, z. B. bei geometrisch ungünstigen Teilen, werden noch helle Zinnschichten abgeschieden. Die Lötfähigkeit der aus dem Glanzzinnbad abgeschiedenen Zinnüberzüge sind ausgezeichnet und bleibt auch nach Alterungstests (16 h bei 155 °C) erhalten. Das übliche Eintrüben von schwefelsauren Zinnbädern durch Bildung von 4-wertigen Zinnverbindungen ist im Glanzzinnbad gebremst. Eine störende Schaumbildung tritt beim Arbeiten mit dem Elektrolyt nicht auf. Dieses Verhalten ist besonders bei der Trommelabscheidung vorteilhaft, wo es sonst bei Einsatz stark schäumender Netzmittel beim Ausheben der Trommel zu starker Schaumbildung kommen kann. Die aus diesem Elektrolyten abgeschiedenen Schichten erfüllen die Anforderungen der RoHS (Restriction of (the use of certain) Hazardous Substances) EU-Richtlinie 2011/65/FU. Die Zusätze sind Alkylphenolethoxylat- bzw. Nonylphenolethoxylat-frei (NPEO). Das Glanzzinnbad CF 20-1 ist ein auf organischer Säure aufgebauter, fluorid- und formalinfreier Elektrolyt zur Abscheidung glänzender Zinnschichten. Die glänzenden

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2  Erstellung von einseitigen Leiterplatten

Überzüge lassen sich auch nach beschleunigten Alterungstests, z. B. 16 h bei 155 °C, sehr gut löten und sind unempfindlich gegenüber Fingerabdrücken. Das Glanzzinnbad kann zur Glanzverzinnung von Gestellware (Aufreihung von Platinen und Werkstücken für der Galvanik) und bei abgesenktem Metallgehalt auch zur Fertigung von Massenware in Trommelanlagen im Bereich der Herstellung elektronischer und elektrotechnischer Bauteile, einschließlich der Fertigung von Leiterplatten eingesetzt werden. Verklebungen wie sie bei kleinen elektronischen Bauteilen (Keramikchip) auftreten, können durch Ansatz des Glanzzinnbads mit einem speziell dafür entwickelten Zinnbadzusatz, weitgehend vermieden werden. Die Zusätze sind NPEO-frei. Da der Elektrolyt fluoridfrei ist, werden Glas oder Keramik sowie Titan nicht angegriffen. Der Einsatz von Titanhaken zur Kontaktierung der Anoden ist möglich, wenn die Einschleppung von Fluoridionen oder komplexen Fluoridionen ausgeschlossen werden kann. Durch Zugabe von Bleikonzentrat FP kann der Elektrolyt bei Bedarf auch als Bleizinnbad betrieben werden. Das Glanzzinnbad kommt auch zur Anwendung, wenn der Einsatz von schwefelsauren Bädern nicht möglich ist, z. B. wenn aus anlagentechnischen Gründen das Überfahren zum Verzinnen bei Bleizinnbädern unvermeidbar ist. Das Zinnbad LOTOTIN MT 1110 ist ein stark saurer, fluoridfreier Elektrolyt zur Abscheidung matter bis seidenmatter, feinkristalliner Überzüge. Das Verfahren wird in Trommelanlangen für die Beschichtung von ICs und kleinen elektronischen Bauteilen eingesetzt. Die mit diesem Verfahren beschichteten Bauteile neigen deutlich weniger stark zu Verklebungen, als dies aus bisher gängigen Verfahren bekannt ist. Die aus dem Zinnbad erhaltenen Überzüge lassen sich auch nach einem Alterungstest (15 h bei 155 °C) sehr gut löten und können aufgeschmolzen werden. Die Überzüge enthalten einen geringen Anteil an Bismut. Das Zinnbad SLOTOTIN MT 1080 ist ein schwefelsaurer Elektrolyt zur Abscheidung seidenmatter Zinnüberzüge. Eine für saure Mattzinnbäder ungewöhnlich gute Deckfähigkeit, verbunden mit hervorragendem Lötverhalten, sind besondere Merkmale dieses Verfahrens. Die Anwendungsgebiete erstrecken sich auf die Verzinnung elektronischer oder elektrotechnischer Bauteile. Der Zusatz SLOTOTIN MT 1081 wird in gleicher Zusammensetzung für Trommel- und Gestellware eingesetzt. Die Überzüge sind auch nach einem Alterungstest von 16 h bei 155 °C ohne Einschränkung sehr gut lötbar. Die Bildung von 4-wertigen Zinnverbindungen ist gebremst, sodass die Elektrolyte weniger schnell eintrüben. Das Zinnbad MBF 20 ist ein stark saurer, fluoridfreier Elektrolyt zur Abscheidung seidenmatter, feinkristalliner Überzüge. Er ist für den Einsatz in Durchlaufanlagen zum Verzinnen von Drähten oder Bändern vorgesehen Die verwendeten Zusätze sind schaumarm, sodass im Betrieb keine störenden Schaumbildungen auftreten. Die aus dem Zinnbad erhaltenen Überzüge lassen sich auch nach einem Alterungstest (z. B. bei 155 °C/16 h) sehr gut löten und können aufgeschmolzen werden. Das Mattzinnbad SLOTOTIN 40 ist ein stark saurer, fluoridfreier Allroundelektrolyt zur Abscheidung seidenmatter feinkristalliner Überzüge. Das Verfahren wird hauptsächlich in Durchlaufanlagen eingesetzt. Der Einsatz für Gestell- und Trommelanwendungen

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ist bei verringerter Zinnkonzentration ebenfalls möglich. Das Zinn wird in einer Korngröße von 3 bis 8 µm abgeschieden und neigt im Vergleich zu Glanzzinnschichten (Korngröße kleiner 1 µm) deutlich weniger zur Whiskerbildung. Die abgeschiedenen Zinnschichten enthalten nur wenige Mengen eingebauter organischer Verbindungen. Die Werte betragen, gemessen als Kohlenstoff, ca. 0,005 Gew. %. Die Zusätze verändern sich während der Abscheidung nicht. Dadurch bleibt die niedrige Kohlenstoffeinbaurate auch nach längerer Betriebszeit des Elektrolyten erhalten. Das Glanzzinnbad GBF 30 ist für den Einsatz in Durchlaufanlagen bestimmt. Der fluoridfreie, saure Elektrolyt liefert glänzende Zinnüberzüge. Je nach Anlagenbedingungen und Arbeitstemperatur werden kathodische Stromdichten bis zu 30 A/dm2 erreicht. Die Lötbarkeit ist auch nach dem Tempern (Alterungstest) ausgezeichnet. Die verwendeten Zusätze sind schaumarm und es kommt dadurch auch bei intensiver Elektrolytumwälzung zu keiner Schaumbildung. Die Kontaktverzinnung SN 30-1 ist ein Verfahren zur stromlosen Zinnabscheidung auf Kupfer und Kupferlegierungen im Ladungsaustausch. Die Abscheidung ist auch auf Bleioberflächen möglich. Das Verfahren eignet sich somit auch zum Aufhellen von Blei- oder Bleizinnüberzügen. Auf Kupferoberflächen werden bei 70 °C Arbeitstemperatur helle, glatte Zinnschichten von etwa 1 bis 2 µm Schichtdicke abgeschieden, die eine Lötbarkeit auch nach dem Tempern (z. B. vier Stunden bei 155 °C) ermöglichen. Die Kontaktverzinnung SN 30-1 kann regeneriert werden. Das sich im Laufe des Betriebes anreichernde Kupfer kann abgetrennt, die für die Abscheidung notwendigen Komponenten können nach Analyse ergänzt werden. Daher ist es nicht erforderlich, die Verzinnungslösung zu verwerfen, wie es bei konventionellen Kontaktverzinnungen üblich ist. Die aus diesem Elektrolyten abgeschiedenen Schichten erfüllen die Anforderungen der RoHS EU Richtlinie 2011/65/EU. Die Zusätze sind NPEO-frei. Das Mattzinnbad SAT 20-1 ist ein sulfatfreier Elektrolyt zur Abscheidung feinkristalliner Überzüge. Eine gute Deckfähigkeit und geringe Empfindlichkeit gegenüber Ausblutungen von alkalilöslichen Galvanoresisten sind besondere Merkmale dieses Verfahrens. Bevorzugter Anwendungsbereich ist daher der Einsatz als Metallresist in der Leiterplattenfertigung. Da die Anodenlöslichkeit in Systemen auf Basis von Säurekonzentrat FF wesentlich höher ist als bei schwefelsauren Typen, kann der Elektrolyt auch dort eingesetzt werden, wo bei schwefelsauren Mattzinnelektrolyten Probleme mit Anodenpassivität auftreten. Die Badführung des Mattzinnbads ist problemlos. Sie beschränkt sich auf die Überwachung der Konzentrationen von Zinn(II) und Säure, der Verbrauch der Zusätze erfolgt im Wesentlichen nur durch Ausschleppung. Der Elektrolyt kann ohne methanolhaltige Zusätze betrieben werden. Die Zusätze sind NPEO-frei. Das Mattzinnbad SAT 30-1 ist ein schwefelsaurer Elektrolyt zur Abscheidung feinkristalliner Überzüge. Eine für saure Mattzinnbäder ungewöhnlich gute Deckfähigkeit, verbunden mit hervorragendem Lötverhalten, sind besondere Merkmale dieses Verfahrens. Die Anwendungsgebiete erstrecken sich auf die Verzinnung elektronischer oder elektrotechnischer Bauteile. Das Mattzinnbad ist in der Leiterplattenfertigung auch zur Abscheidung von Metallresistschichten im Einsatz. Das Zusatzsystem wird in gleicher

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Zusammensetzung für Trommel- und Gestellware eingesetzt. Die Überzüge sind auch nach einem Alterungstest von 16 h bei 155 °C ohne Einschränkung sehr gut lötbar. Die Bildung von 4-wertigen Zinnverbindungen ist gebremst, sodass die Elektrolyte weniger schnell eintrüben. Die Badführung des Mattzinnbades ist problemlos. Sie beschränkt sich im Wesentlichen auf die Konstanthaltung von Zinn(II) und Schwefelsäure, sowie auf die Zugabe der Zusätze, die überwiegend durch Ausschleppung verbraucht werden. Der Elektrolyt kann ohne methanolhaltige Zusätze betrieben werden. Die Zusätze sind NPEO-frei.

2.4.8 Fehlermöglichkeiten beim Löten gedruckter Schaltungen Aufgrund der Tendenz zur Miniaturisierung elektronischer Geräte werden Mehrlagenschaltungen (Multilayer) immer häufiger eingesetzt. Diese Schaltungen sind sehr wertvoll. Daher muss man Lötverfahren anwenden, die eine hohe Zuverlässigkeit gewährleisten, für Serienfertigung geeignet sind und die Funktion der Schaltung nicht beeinflussen. Das Löten von Multilayern unterscheidet sich vom Löten durchkontaktierter Schaltungen vor allem durch die größere Wärmekapazität der Multilayer. Wichtiger Punkt ist, wie bei einfachen Schaltungen, die Lötfähigkeit. Neben einer Lötfähigkeitsprüfung (wird normalerweise auf Teststreifen durchgeführt), die in der Liefervorschrift enthalten sein sollte, ist die Ausführung „aufgeschmolzenes Zinn-Blei“ von Vorteil. Diese Oberflächenbehandlung gibt einen sicheren Schutz und die Möglichkeit der zerstörungsfreien Lötfähigkeitsprüfung (sowohl für den Hersteller wie für den Anwender). Ist diese Bedingung erfüllt, dann sind bei qualifizierter Eingangskontrolle keine Benetzungsschwierigkeiten im Verarbeitungsprozess zu erwarten. Obwohl Multilayer sehr wärmeempfindlich sind, muss man dafür sorgen, dass genügend Wärme beim Lötprozess auf die Schaltung übertragen wird, sodass die Löttemperatur während des Lötvorgangs im Bereich von 230 °C bis 250 °C bleibt. In diesem Temperaturbereich wird ein Lot L-Sn60Pb oder L-Sn63Pb das Kupfer unter Bildung einer intermetallischen Schicht (Cu6Sn5 bzw. Cu3Sn) aus Zinn-Kupfer benetzen. Besondere Schwierigkeiten können durch Grundplatten (Ground Plates) entstehen, denn diese Lagen verursachen eine große Wärmeableitung. Dieses Problem muss bereits beim Entwurf der Multilayer gelöst sein. Anstelle massiver Verbindungen zur Grundplatte sieht man am besten ein „geschnittenes Lötauge“ vor. Wird das berücksichtigt, ist die Verarbeitung mit Lötmaschine oder Lötkolben relativ einfach. Das „Lötwellenverfahren“ garantiert die höchste Zuverlässigkeit und mehr Regelmäßigkeit, da die Lötparameter von Lötstelle zu Lötstelle immer identisch und die Temperaturbelastungen hier am geringsten sind. Da sich Handlöten nicht immer vermeiden lässt (Nacharbeit oder Auswechseln von Bauteilen), muss man besonders darauf achten, dass der Lötkolben eine sehr

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gut kontrollierte Temperatur hat, die 300 °C nicht überschreitet. Normale Lötkolben können an der Spitze jedoch Temperaturen bis 400 °C und höher erreichen, die den Multilayer beschädigen würden. Mit einem Lötkolben mit kontrollierbarer Temperatur (mit oder ohne Thermostat), dessen Leistung zwischen 30 W und 40 W liegt, lassen sich gute Ergebnisse erzielen. Deshalb ist beim maschinellen Löten auch das Vorwärmen sehr wichtig. Vor der Berührung mit dem Lot sollte die Temperatur der Schaltung (metallische Teile) etwa 80 °C erreicht haben. Ein kolophoniumhaltiges Flussmittel mit einem Festkörpergehalt von ca. 35 % und ein Lot der Legierung 63/37 sind empfehlenswert. Das Lot muss frei von metallischen und nicht metallischen Verunreinigungen sein. Verunreinigungen in diesem Sinn sind z. B. Antimon, Kupfer, Gold, Schwefel (Sulfide) und eingeschlossenes Oxid. Nachstehende Anwendungsbeispiele führen zu guten Lötergebnissen: • •

Lötwelle mit Transportgeschwindigkeit von 1,2 m/min mit Löttemperatur von 245 °C mit Flussmittel (kolophoniumhaltig) TL3316 Lötwelle mit Transportgeschwindigkeit von 1,4 m/min mit Löttemperatur von 250 °C mit Flussmittel (wasserlöslich) Alpha 2542 keine Ölzuführung

Man darf nicht vergessen, dass die Lötfähigkeit der Bauteile für das Gesamtergebnis eine entscheidende Rolle spielt. Da die meisten Bauteile, mit denen Multilayer bestückt werden, Anschlussdrähte aus Kovar tragen, muss besonders geprüft werden, ob die Lötfähigkeit dem gewählten Flussmittel angepasst ist. Sollte dies nicht der Fall sein, muss man vorbehandeln der Komponenten in Kauf nehmen. Normalerweise genügt aber vorverzinnen. Die beim Löten gedruckter Schaltungen auftretenden Probleme passen in ein Schema, das sich immer wieder anwenden lässt. Die Verschiedenartigkeit dieser Probleme ist sehr groß, doch die nachfolgenden Lösungsmöglichkeiten sind in den meisten Fällen anwendbar. Löten selbst ist eine „schwarze Kunst“. Der Grund, weshalb ein Prozess nicht mehr so abläuft, wie man es zuvor gewohnt war, ist meist sehr einfach zu begründen: Eine geringfügige, nicht erkannte Änderung des Materials oder des Lötvorgangs. Im Nachfolgenden werden 17 typische Lötfehler beschrieben, die in der Praxis immer wieder auftreten. ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle

1  2  3  4  5  6 

s chlechte Benetzung Entnetzung kalte oder raue Lötstellen Risse und Brüche in Lötstellen überschüssiges Lot Eiszapfenbildung

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● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle ● Fehlerquelle

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a nhaftendes Lot („Spinnweben“) weiße Rückstände dunkle Rückstände grüne Rückstände weiße Korrosionserscheinungen Nadellöcher und Kraterbildungen eingeschlossenes Lot (bei Wellenlötmaschinen) glanzloses Lot grobkörniges Lot gelbliche Lötstellen Brückenbildung

Diese typischen Lötfehler werden nun detailliert beschrieben. Fehlerquelle 1 ⇒ schlechte Benetzung: Das ist ein Fehler, den man keinesfalls tolerieren darf. Die zu lötende Oberfläche wird dabei nur teilweise vom geschmolzenen Lot bedeckt; bestimmte Teile der Lötoberfläche sind also nicht benetzt. Beim Löten von Kupferoberflächen sehen die unbenetzten Stellen wie Nadellöcher aus, oder aber es entstehen völlig freie Kupferbezirke. Farbe und Aussehen dieser Stellen unterscheiden sich deutlich von der Lotoberfläche. Man darf den Fehler jedoch nicht mit den Entnetzungserscheinungen verwechseln. Schlechte Benetzung kann durch eine der folgenden Ursachen hervorgerufen werden: Verunreinigungen der Oberfläche durch Fremdstoffe wie Öl, Fett, Farbe oder Wachs lassen sich meist durch einfaches Reinigen mit organischen Lösungsmitteln entfernen. Eine verschmutzte Lötstoppmaske hinterlässt ebenfalls Fremdstoffe, oder sie schwitzen aus dem Lötstopplack heraus und bedecken die Lötaugen. Schlechte Benetzung wird außerdem durch Ablagerungen von Handschweiß, Speiseresten und Zucker (z. B. aus Limonade) verursacht. Es ist deshalb immer auf größte Sauberkeit am Arbeitsplatz zu achten. Die Benetzung lässt sich nur durch sorgfältiges Reinigen der Leiterplatten verbessern, am besten durch Waschen mit einem sogenannten bipolaren Lösungsmittel, das sowohl organische wie anorganische Verunreinigungen löst. Anschließend wird meist chemisches Desoxidieren der Oberfläche notwendig sein. Gewarnt sei in diesem Zusammenhang vor Schleifen der Kupferoberfläche. Der nächste Punkt betrifft ein Schleifmittel auf oder in der Oberfläche, denn immer werden noch viele Leiterplatten vor dem Schutzlackieren mit oder ohne Schleifmittel gebürstet. Dabei können sich durch das Schleifmittel sogenannte Abrasivteilchen oder auch andere Fremdstoffe in die relativ weiche Kupferoberfläche einbetten. Hierin liegt ein weiterer Grund für schlechtes Benetzen oder Entnetzungserscheinungen. Um die Lötfreudigkeit wiederherzustellen, ist ein aufwendiger Arbeitsvorgang notwendig. Zunächst muss die Schutzlackierung mit Lösungsmittel entfernt und dann die Oberfläche geätzt werden, und zwar so tief, dass jede Oberflächenschicht, die Schleifmittelreste enthält, mit Sicherheit entfernt ist. Dieser Arbeitsgang der „mechanischen Tiefätzung“ ist unwirtschaftlich und sollte möglichst vermieden werden. Man sollte die Leiterplatten also nicht abschleifen, sondern z. B.

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mit einem entsprechenden Mittel chemisch desoxidieren lassen. Der Fehler kann nicht nur bei Kupferplatinen, sondern auch bei Platinen auftreten, die mit Zinn oder Zinn-Blei beschichtet sind. Es lassen sich nämlich auch unreine Kupferoberflächen gut galvanisch oder durch andere Verfahren beschichten. Der Fehler wird dann erst bemerkt, wenn sich beim Löten die auf diese Weise aufgebrachte Schicht wieder ablöst. Absolute Sicherheit hat man nur bei Platinen, die galvanisch mit Zinn-Blei beschichtet und aufgeschmolzen sind (Reflowverfahren). Silikonöle werden vielfach als Trennmittel beim Verpressen des Basismaterials mit dem Kupferlaminat verwendet, ebenso als Schmiermittel, z. B. beim Bohren. Gelangen solche Produkte auf die Oberfläche von gedruckten Schaltungen oder Bauteilanschlüssen, verursachen sie dort eine schlechte Benetzung. Da sie sich schlecht auflösen lassen, ist es sehr schwierig, Silikonöle vollständig zu entfernen. Man sollte daher ihre Anwendung auf solche Fälle beschränken, bei denen keine Lötfehler zu erwarten sind. Der Einsatz von Silikonölen als Lotabdeckung (Lötöl) stellt eine weitere Fehlerquelle dar, da sie beim Erwärmen gesundheitsschädliche Dämpfe abgegeben und sich dann auf den zu lötenden Oberflächen niederschlagen können. Dickere Oxidschichten, die durch das Flussmittel nicht mehr entfernt werden können, sind vielfach die Folge einer nicht sachgemäßen Lagerung und/oder vorausgegangener Arbeitsgänge. Bei Zinn- oder Zinn-Blei-Oberflächen kann Desoxidieren vor dem Löten Abhilfe schaffen. Kupferoberflächen, die im Allgemeinen schutzlackiert sind, müssen zunächst durch ein geeignetes Lösungsmittel vom Lack befreit und desoxidiert werden. In einigen Fällen hilft ein etwas stärkeres Flussmittel. Wassertauchlack zum Schützen von Kupferplatinen lässt sich einfach durch noch nasse Leiterplatten aufbringen. Es handelt sich hierbei um eine Emulsion von Kunstharz mit oder ohne Zusatz von Kolophonium in einem schnell trocknenden Lösungsmittel. Die Anwendung birgt jedoch zwei Probleme: • Während des Gebrauchs wird immer mehr Wasser im Tauchlack angereichert, zumindest teilweise beim Trocknen eingeschlossen wird und sich schädlich auf die Lötfreudigkeit auswirkt. • Das im Wassertauchlack vorhandene Kunstharz polymerisiert nach. Die Molekülverbände können dabei nach einigen Tagen schon so groß sein, dass sie sich in keinem Lösungsmittel mehr lösen. Das bedeutet, dass auch das Flussmittel den Lack nicht mehr ablösen kann. Somit kommt schlechte Benetzung zustande, weil Flussmittel und Lot das Basismaterial nicht benetzen können. Zum Schützen von Leiterbahnen aus Kupfer wird daher in der Praxis immer Lack auf Kolophoniumbasis empfohlen. Ungeeignetes Fluxen bewirkt teilweises Benetzen oder Erscheinungsbilder, die einer schlechten Benetzung ähnlich sind. Ungenaues Einstellen der Fluxapparatur, mangelhafte Überwachung oder Regulierung des Luftdrucks, Schwankungen im Druck oder Verunreinigung der Pressluft sowie ungenaue Höheneinstellung bei Wellenfluxern

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können zu schlechter Benetzung führen. Die Flussmitteldichte ist ebenfalls sehr wichtig, denn davon hängt die Menge des auf die Oberfläche gebrachten Flussmittels und somit sein Wirkungsgrad ab. Regelmäßiges Überwachen der Dichte reduziert diese Fehlerquelle. Dadurch schließt man die Verwendung eines falschen Flussmittels durch unsachgemäße Wartung usw. aus. Über der Trockenstrecke einer Lötanlage müssen die Lösungsmittel des Flussmittels verdampfen, und das zu lötende Basismaterial muss durch das Flussmittel gereinigt werden. Bei Kupferplatinen ist zusätzlich der Schutzlack aufzulösen. Falls Trockentemperatur und Trockenzeit nicht ausreichen, fehlt die nötige Reaktionswärme. Die Folge sind Lötfehler, auch in Form schlechter Benetzung. Die Angst, dass durch eine zu hohe Temperatur beim Vortrocknen Bauteile auf der bestückten Platine geschädigt werden, ist im Allgemeinen übertrieben. Als Beispiel mag gelten, dass z. B. integrierte Schaltkreise bei der Herstellung einen Temperaturschock von 300 °C erleiden. Obwohl die optimale Vortrocknungstemperatur von Leiterplatte zu Leiterplatte verschieden ist (es wirken so unterschiedliche Parameter wie Wärmekapazität der Platine, Lüftung, Feuchtigkeit usw. ein), kann man sagen, dass eine Temperatur von 100 °C bis 120 °C an der Unterseite der Platine für 10 s bis 30 s als angemessen zu betrachten ist. Nicht ausreichende Lötzeit und Löttemperatur können ebenfalls zu schlechter Benetzung führen, da das geschmolzene Lot in diesem Fall nicht für die richtige Zeit und mit der optimalen Temperatur zur Ausbildung einer Zwischenlegierung zur Verfügung steht. Die Löttemperatur bei Maschinenlötung sollte 60 °C bis 80 °C über dem Schmelzpunkt des Lots liegen, und die Lötzeit kann 1 s bis 3 s betragen. Ein Maß für das Beurteilen der Benetzung ist der sogenannte Benetzungswinkel. Es gilt: 0° bis 10°: perfekt 10° bis 20°: exzellent 20° bis 30°: sehr gut 30° bis 40°: gut 40° bis 55°: befriedigend 55° bis 70°: schlecht über 70°: sehr schlecht Fehlerquelle 2 ⇒ Entnetzung: Von schlechter Benetzung unterscheidet sich Entnetzung dadurch, dass keine freiliegenden Grundmetallflächen sichtbar sind. Das Erscheinungsbild ist ähnlich dem der schlechten Benetzung. Der Unterschied liegt darin, dass das Lot zunächst die Oberfläche vollständig benetzt, sich jedoch vor dem Erstarren teilweise wieder zurückzieht. Die Ursachen für Entnetzen und schlechtes Benetzen sind weitgehend identisch. Entnetzungserscheinungen lassen sich durch Anhäufen von zu viel Lot auf den Leiterbahnen und Lötaugen verschleiern. Das Lot kann sich dann beim Erstarren nicht zurückziehen. Um eine Entnetzung zuverlässig erkennen zu können, muss man das Lötverfahren so abstimmen, dass nur flache Lotfüllungen entstehen und Lotanhäufungen vermieden werden.

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Eine Platine mit Entzugserscheinungen von Hand nachzulöten bringt keine Abhilfe. Man muss das Lot vor dem Nachlöten physikalisch von der Metalloberfläche durch Absaugen entfernen. Auch bei Leiterplatten mit Zinn- oder Zinn-Blei-Überzügen, die auf teilweise verunreinigte Oberflächen aufgebracht wurden, treten Entnetzungen auf, und zwar, nachdem die galvanische Zinnauflage durch den Lötvorgang zum Schmelzen gebracht worden ist. Hier kann man nur durch Entfernen der metallischen Überzüge und somit Freilegen der Grundmetalloberfläche eine gute Abhilfe schaffen. Fehlerquelle 3 ⇒ kalte oder raue Lötstellen: Darunter versteht man beschädigte, unebene Lötstellen. Sie entstehen, wenn nach dem Lötprozess und während des Erstarrungsvorgangs die Bauteile auf der Leiterplatte bewegt werden. Durch die Bewegung in der Lötstelle erstarrt das Lot ungleichmäßig und hat ein grobkörniges Gefüge. Die Folge können Risse und Brüche in der Lötstelle sein. Kalte oder beschädigte Lötstellen entstehen fast immer durch Bewegen der Bauteilanschlüsse während des Lötens und wenn keine gleichmäßige Struktur beim Abkühlen vorhanden ist. Sicherheit und Zuverlässigkeit einer Lötstelle sind in diesen Fällen (Bewegung der Bauteileanschlüsse, raue und brüchige Lotoberfläche) fraglich. Die Platinen müssen daher nach dem Verlassen des Lötbads ruhig und schwingungsfrei weiterbewegt werden. Leiterplatten mit solchen Erscheinungen (brüchige Lotoberfläche usw.) lassen sich durch einfaches Nachlöten (von Hand) in Ordnung bringen. Fehlerquelle 4 ⇒ Risse und Brüche in Lötstellen: Ursachen hierfür sind unterschiedliche Wärmeausdehnungskoeffizienten von Lot, Leiterplatte, Plattierung, Durchkontaktierungen und des vom Lot umschlossenen Anschlussendes eines Bauteils. Vermeiden kann man diesen Fehler durch entsprechend angepasste Auswahl der verwendeten Werkstoffe. Duktile Plattierungen, die der Ausdehnung und Kontraktion der Leiterplatte folgen können, vermindern die Gefahr solcher Brüche. Vielfach ist die Duktilität der Cu-Plattierungen zu den Anschlusslöchern für die Brüche verantwortlich. Jedoch treten sie erfahrungsgemäß nicht auf, auch nicht bei sehr spröden Plattierungen, wenn für die Leiterplatte bessere Basismaterialien mit größerer thermischer Stabilität und geringeren Wärmeausdehnungskoeffizienten verwendet wurden. Diese Fehler und ähnliche Erscheinungen lassen sich also nicht auf das Lot selbst zurückführen; sie beruhen vielmehr auf Nebenerscheinungen des Aufheizvorgangs während des Lötens. Man kann also nicht von echten (wirklichen) Lötproblemen sprechen. Fehlerquelle 5 ⇒ überschüssiges Lot: Noch vor einigen Jahren beurteilte man die Qualität der gedruckten Schaltungen nach der Ausbildung schöner runder, „fetter“ Lötstellen. Nach diesen Kriterien gingen die Prüfer bei der optischen Sichtkontrolle vor. Die Anhäufung von Lot an den Lötstellen hat jedoch weder mit der elektrischen Belastbarkeit noch mit der Festigkeit der Lötstelle etwas zu tun. Überschüssiges Lot lässt die Konturen des Anschlussendes nicht erkennen. An den Lötstellen sollen gute Konturen und Benetzung deutlich sichtbar sein. Bei zu viel Lot an der Lötstelle lässt sich durch eine der folgenden Maßnahmen Abhilfe schaffen:

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• Falscher Benetzungswinkel zwischen Lot und Leiterplatte beim Löten kann zu überschüssigem Lot führen. Der Winkel muss derart eingestellt werden, dass das Lot richtig von den Oberflächen abfließen kann und sich normale, flache Lötstellen ergeben, bei denen die Konturen zu erkennen sind. Bei Benetzungswinkeln zwischen l° und 7° gibt es keine Probleme. • Höhere Löttemperatur oder längere Lötzeit vermeiden ebenfalls Lotansammlungen, und zwar in den Fällen, in denen das Lot bereits erstarrt ist, bevor es von der Leiterplatte abläuft bzw. ablaufen konnte, auch bei einem richtigen Benetzungswinkel. Durch die Veränderung eines der genannten Parameter wird die Temperatur in der Lötstelle normalerweise erhöht — das Lot kann dann richtig ablaufen. • Durch die Veränderung der Dichte des Flussmittels (höherer Harzflussmittelanteil) kann man einen besseren Ablauf des Lots erzielen. Sollten die Flussmittelrückstände auf den Leiterplatten auf ein Minimum beschränkt sein, darf die Dichte allerdings nicht wesentlich erhöht werden. Fehlerquelle 6 ⇒ Eiszapfenbildung: Diese Erscheinung tritt normalerweise bei tauch- und wellengelöteten Leiterplatten auf. Auch bei handgelöteten Bauteilen und Leiterbahnen kann man sie häufig beobachten. Unter einem Eiszapfen versteht man überschüssiges Lot, das in zapfenförmiger, konischer Form erstarrt ist. Verwendet man eine zweite Lötwelle oder ein zweites Lötbad, werden die Spitzen geschmolzen und somit entfernt. Dieses Verfahren hat jedoch den Nachteil, dass durch das Abschmelzen der Eiszapfen eine etwa vorhandene schlechte Benetzung oder Entnetzung (das ist eventuell sogar die Ursache der Zapfenbildung) nicht offen zutage treten kann. Eiszapfen, die bei schlechter Lötbarkeit entstehen, werden durch große und unbestückte Bohrungen erzeugt oder wenn die Löttemperatur zu niedrig ist. Eiszapfenbildung tritt in folgenden Fällen auf: • Schlecht lötbare Leiterplatten neigen zur Zapfenbildung. Sie sind erkennbar an den Entnetzungserscheinungen oder an der schlechten Benetzung am Rand der Lötaugen, dort, wo sich diese Fehler nicht von der Basis der Zapfen überdecken lassen. Bei der Beurteilung darf man sich nicht durch die häufig zusammen mit den Eiszapfen auftretenden kleinen und flachen Lötstellen irreführen lassen. Durch einen zweiten Lötvorgang kann man diesen Fehler nur selten beseitigen, da ja nicht die Grundursache (schlechte Lötbarkeit des Basismaterials) behoben wird. • Große (leere) Bohrungen in der Leiterplatte können ebenfalls Zapfenbildung hervorrufen. Durch Abdecken oder Bestücken ist dieser Fehler vermeidbar. Der Vorgang erklärt sich daraus, dass geschmolzenes Lot während des Lötvorgangs in die Bohrung eindringt und beim Erstarren wieder herausläuft. • Zu geringe Lötzeit und Löttemperatur können ebenfalls zu Zapfenbildung führen. Das lässt sich durch Erhöhen der Löttemperatur oder durch Verlängern der Lötzeit (niedrigere Transportgeschwindigkeit) vermeiden. Ist beides nicht möglich, kann man die Leiterplatte vorwärmen, um Eiszapfenbildung zu verhindern.

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• Beim Handlöten können zu niedrige Spitzentemperaturen des Lötkolbens ähnliche Erscheinungen hervorrufen. Man sollte dann eine höhere Spitzentemperatur wählen und eine größere Erholungszeit zwischen den einzelnen Lötvorgängen einlegen. Die Menge des an der Spitze des Lötkolbens anhaftenden geschmolzenen Lots hat ebenfalls Einfluss auf die Eiszapfenbildung. Bei zu großen Lotmengen an der Kolbenspitze sind Eiszapfen auch bei richtiger Löttemperatur nicht zu vermeiden. Fehlerquelle 7 ⇒ anhaftendes Lot („Spinnweben“): Auf den isolierten Oberflächen der Leiterplatten setzt sich häufig Lot an. Man bezeichnet die Erscheinung als „Spinnweben“. Die Lotanhaftungen sind auf ungenügend ausgehärtetes Basismaterial zurückzuführen. Dafür sind drei Hauptursachen zu nennen: • Ist Wassertauchlack vorhanden oder führt das Flussmittel zu nicht verträglichen Überzügen, kann es zu Lotanhäufungen kommen. Diese Deckschichten werden, wie im Abschnitt „schlechte Benetzung“ bereits erwähnt, vom Flussmittel nicht entfernt. Durch das Aufheizen während des Lötens entweichen sie, oder es entstehen rissige Oberflächen. Teile des Lots werden an den Rissen oder von der erweichten Oberfläche zurückgehalten. In solchen Fällen sollte man die Leiterplatten mit einem starken Reinigungsmittel (Aceton, Methylethylketon oder Methylenchlorid) säubern. Haftet nach wie vor Lot am Basismaterial, liegt die Ursache wahrscheinlich in einer schlechten Aushärtung des Basismaterials. Haftet Lot auf dem Lötstopplack, ist der Lack ungenügend ausgehärtet. • Ungenügende Aushärtung des Laminats kann ebenfalls Lotanhäufungen verursachen. In einigen Fällen lassen sie sich durch Nachhärten (Wärmebehandlung) der Platten vor dem Bestücken beseitigen. Es ist zu empfehlen, dass man mit dem Plattenhersteller direkt Kontakt aufnimmt und sich Hinweise geben lässt. • Manchmal tritt auch Lotanhaftung auf, weil das Flussmittel nicht ausreichend vorgetrocknet ist. Dann muss bei höherer Temperatur oder länger getrocknet werden. Fehlerquelle 8 ⇒ weiße Rückstände: Nach dem Löten oder nach dem Reinigungsvorgang findet man gelegentlich weiße Rückstände auf den Leiterplatten. Sie sind normalerweise organischer Natur und haben keinen Einfluss auf den Oberflächenwiderstand. Die weißen Rückstände sehen jedoch unschön aus und sollten darum vermieden werden. Es gibt folgende Möglichkeiten dafür: • In der Praxis wird das Flussmittel für die Rückstände verantwortlich gemacht. Das ist nur selten berechtigt, da bei einem Wechsel des Flussmittels die Rückstände nach wie vor zu beobachten sind. Es besteht jedoch die Möglichkeit, dass entweder das Bindemittel oder die Rückstände des Flussmittels die weißen Rückstände überdecken. Flussmittel auf Kolophoniumbasis erleichtern das Entfernen der weißen Rückstände beim Reinigungsvorgang.

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• Wassertauchlacke, die vor längerer Zeit auf der Leiterplatte aufgetragen wurden, können weiße Rückstände verursachen. Sie lassen sich nach dem Lötvorgang mit einem starken Lösungsmittel entfernen. Es ist jedoch besser, die Reinigung vor dem Löten vorzunehmen. • Ungenügende Aushärtung des Basismaterials der gedruckten Schaltung kann ebenfalls die Ursache weißer Rückstände sein. Dieser Fehler tritt nur vereinzelt auf, z. B. bei Plattenserien, die von der gleichen Partie Basismaterial hergestellt wurden. Ist die Partie verarbeitet, treten keine Rückstände mehr auf. Die weißen Rückstände lassen sich mit Lösungsmitteln entfernen. • Das Flussmittel kann mit dem Schutzüberzug unverträglich sein. Das ist bei einigen Lötlacken auf Melaminharzbasis und bestimmten wasserlöslichen Flussmitteln zu beobachten. • Eine Veränderung des Basismaterials der Platten durch die im Fertigungsverlauf angewendeten Lösungsmittel kann ebenfalls zu weißen Rückständen führen. Es ist zu empfehlen, das Material so kurz wie möglich in die Lösung zu tauchen und die Temperatur so niedrig wie möglich zu halten. Das trifft besonders auf ­Zinn-Nickel-Plattierungsbänder zu, die sehr aggressiv sind. • Bei der Alterung von Kolophoniumflussmitteln ergeben sich nach einer mehrwöchigen Lagerung in feuchter Atmosphäre typische weiße Alterungserscheinungen. Sie sind sowohl bei aktivierten als auch bei nicht aktivierten Flussmitteln zu beobachten. Fehlerquelle 9 ⇒ dunkle Rückstände: Häufig werden dunke Rückstände sowohl auf der Leiterplatte als auch auf den Lötstellen, auf der Löt- oder auf der Bestückungsseite der Platte festgestellt. Vielfach sind auch die Lötstellen verfärbt. Das ist meist die Folge einer falschen Anwendung oder Entfernung des Flussmittels. Dazu sind folgende Fehlermöglichkeiten aufgeführt: • Nicht sofort entfernte Rückstände von Kolophoniumflussmitteln können zu braunen Rückständen auf der Leiterplatte führen. Sie einige Stunden nach dem Lötvorgang zu entfernen ist recht schwierig. Deshalb sollten die Leiterplatten unmittelbar nach dem Löten gereinigt werden. • Säurehaltige Flussmittel, deren Rückstände nicht von der Oberfläche entfernt wurden, können ebenfalls dunkle Verfärbungen oder Ätzungen hervorrufen, die dann kaum von der Lotoberfläche zu entfernen sind. Durch Verwenden speziell angepasster Flussmittel, die für das Löten gedruckter Schaltungen entwickelt wurden, lässt sich diese dunkle Verfärbung des Lots vermeiden. Diese Flussmittel sind relativ mild und wirken nur auf vorverzinnten Bauteilen. Bei säurehaltigen Flussmitteln ist Entfernen umgehend nach dem Lötvorgang erforderlich. In einigen Fällen muss sogar neutralisiert werden. • Verkohlte organische Flussmittel in bestimmten Zusammensetzungen treten auf, wenn die Löttemperatur die Zersetzungstemperatur der organischen Stoffe übersteigt.

2.4  Verarbeitungen von SMD-Bauelementen

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Dann ist die Löttemperatur zu überprüfen. Die Verwendung von Flussmitteln mit höheren Temperaturgrenzen schließt das Auftreten derartiger Rückstände aus. Fehlerquelle 10 ⇒ grüne Rückstände: Ganz besonders in der Elektronik verbindet man mit der Farbe grün eine Korrosion. Dies trifft jedoch nicht immer zu, insbesondere dann, wenn Flussmittel auf Kolophoniumbasis verwendet wurden. Außerdem ist es schwierig, zwischen den rein grünen und den bläulichen Ablagerungen, die von anderen Chemikalien stammen können, zu unterscheiden. Man muss trotzdem die Ursachen sorgfältig untersuchen, denn grüne Erscheinungen sind meist Hinweise auf Störungen mit Spätfolgen. Das trifft besonders dann zu, wenn die Grünfärbung erst im Lauf der Zeit nach Alterung oder Lagerung auftreten sollte. Ursache ist meist ungeeignete Reinigung, es kann aber auch echte Korrosion sein, wie nachfolgend noch erklärt wird: • Korrosionsprodukte in Form großer Rückstände bilden sich dann, wenn Kupfer oder kupferhaltige Legierungen mit einem nicht kolophoniumhaltigen Flussmittel gelötet wurden. Die Kupferionen in den Korrosionspunkten weisen immer ein ­grünlich-bläuliches Aussehen auf. Die Grünfärbung ist ein typisches Merkmal für einen ungenügenden Reinigungsprozess, vorausgesetzt, dass nicht mit Kolophonium gearbeitet wurde. Treten grüne Korrosionsprodukte auf, ist eine sofortige Untersuchung erforderlich. Die Beseitigung hängt von Ursache und Material ab. Eine genaue Kenntnis der Fertigungslösung sowie des eingesetzten Flussmittels ist hierfür wichtig. Entfernen auf chemischer Basis ist relativ einfach, vorausgesetzt, Leiterplatte und Bestückung werden dabei nicht beschädigt. • Kupferabietate sind das Ergebnis chemischer Reaktionen zwischen beispielsweise Kupferoxiden und der im wasserhellen Kolophonium enthaltenden Abietinsäure. Sie verursachen eine ausgeprägte grüne Färbung und werden fälschlicherweise oft als Korrosionserscheinungen angesehen. Diese Ablagerungen, soweit sie aus chemisch reinem Kupferoxid und Abietinsäure stammen, sind gute Isolatoren und enthalten keine ionisierten Verunreinigungen, die Kriechströme oder andere elektrische Felder verursachen. • Rückstände von Persulfat und ähnlichen Stoffen, die für Herstellung und Ätzen der Leiterplatten verwendet werden, sind in einigen Fällen nach dem Lötvorgang noch zu finden. Auch sie müssen entfernt werden. Ihr Ursprung ist jedoch einfacher feststellbar, vorausgesetzt, die für die Herstellung der Platten verwendeten Chemikalien sind bekannt. Durch schnelle Überprüfung der Sauberkeit vor dem Löten lässt sich dieser Fehler weitgehend ausschalten. Fehlerquelle 11 ⇒ weiße Korrosionserscheinungen: Weiße Rückstände auf gedruckten Schaltungen sind bereits erörtert worden. Nachfolgend sollen nun die weißen Rückstände auf den Anschlüssen der Bauteile oder den metallischen Oberflächen erklärt werden. Sie treten bevorzugt auf, wenn bleireiche Legierungen auf den Platten oder Bauteilen vorhanden sind. Die weißen amorphen Materialien werden vom

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2  Erstellung von einseitigen Leiterplatten

Angriff chloridhaltiger Verunreinigungen auf das Blei verursacht. Bei allen mit einer ­Zinn-Blei-Legierung gelöteten Platten stellen Chloride eine potenzielle Gefahrenquelle dar. Bei kolophoniumhaltigen Flussmitteln, die mit Chloriden aktiviert sind, wird das Chlorid normalerweise vom nicht hygroskopischen Kolophonium umschlossen, sodass sich diese weißen Erscheinungen nicht bilden können. Wird jedoch nur das Kolophonium von der Oberfläche entfernt, können die chloridischen Aktivatoren und andere chloridhaltige Verunreinigungen zurückbleiben und dann rasch die beschriebene Reaktion auslösen. Fehlerquelle 12 ⇒ Nadellöcher und Kraterbildungen: In der Praxis unterscheidet man zwischen Nadellöchern und Kraterbildungen. Sie sind in ihrem Erscheinungsbild ähnlich, jedoch ist bei Nadellöchern der Durchmesser der Öffnung wesentlich kleiner. Unter einem Nadelloch verbirgt sich oft eine erheblich größere Lunkerstelle. In diesem Fall kann man dann wieder von einem Krater sprechen. Vielfach sind Nadellöcher und Kraterbildungen auf der Lotoberfläche auch ein Anzeichen für weitere Gasblasen in anderen Lötstellen, die nicht an die Oberfläche gedrungen sind. Die meisten Nadellöcher und Krater befinden sich auf der Lötseite der Leiterplatte. Erstarrt das Lot jedoch, bevor sich die Gasblase in der Lötstelle so weit ausgedehnt hat, dass sie an die Oberfläche durchdringen kann, bildet sich ein Hohlraum (Gastasche, Lunker) in der Lötstelle. Beim Nachlöten dieser Stelle kann es zu explosionsartigen Erscheinungen kommen. Die Ursachen sind recht vielseitig: • Organische Verunreinigungen sowohl auf den Leiterplatten als auch auf den Bauteilanschlüssen können zur Gasbildung führen, die Nadellöcher, Krater oder Gastaschen verursacht. Die Quelle dieser Verunreinigungen ist häufig bei den Einrichtungen für die automatische Bestückung zu suchen, aber auch in nicht sorgfältiger Handhabung und Lagerung der Bauteile. Einfaches Reinigen der Oberflächen mit einem milden Lösungsmittel ist ausreichend, um alle organischen Verunreinigungen zu beseitigen. Jedoch ist es häufig schwieriger, Silikonöle und silikonhaltige Stoffe mit normalen Lösungsmitteln zu entfernen. Ist das Problem auf solche Stoffe zurückzuführen, sollte in der Fertigung ein anderer Schmierstoff oder ein anderes Formtrennmittel eingesetzt werden. • Feuchtigkeit in den Leiterplatten stammt oft von den galvanischen Bädern und ähnlichen Stoffen, mit denen die Platte während der Herstellung in Berührung gekommen ist. Eine preisgünstige Qualität des Basismaterials nimmt häufig Feuchtigkeit ebenso auf wie poröse Plattierungen oder ähnliche Hohlraumbildungen innerhalb der Bestückungslöcher (Stanzrisse usw.). Die beim Löten zugeführte Wärme reicht aus, um diese Feuchtigkeit verdampfen zu lassen und damit Gasblasen bzw. Kraterbildung hervorzurufen. Feuchte Platten sollten vor dem Bestücken oder Löten getrocknet werden. Zweistündiges Lagern bei 100 °C ist im Allgemeinen ausreichend. Es können jedoch auch längere Zeiten notwendig sein. • Glanzbildner und galvanische Bäder, besonders Goldbäder, können zur Kraterbildung führen. Das trifft auch für goldplattierte Oberflächen zu. Es sind daher Bäder zu empfehlen, die möglichst wenig organische Stoffe und Glanzbildner enthalten.

2.4  Verarbeitungen von SMD-Bauelementen

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Fehlerquelle 13 ⇒ eingeschlossenes Öl (bei Wellenlötmaschinen): Bei Öleinschlüssen sollte man im Betriebszustand der Wellenlötmaschine auf Öl als Misch- und Gleitmittel verzichten. Bei Nachlötarbeiten kommt es vor, dass eine Lötstelle zu explodieren scheint, wenn sie mit der Lötspitze berührt wird. Bei genauer Betrachtung findet man dann oft sowohl Lot- als auch Ölspritzer auf den Oberflächen. Die Ursache hierfür ist zusammen mit dem Lot bei relativ niedriger Temperatur an die Leiterplatte gespültes Öl. Es wird in die Lötstelle eingeschlossen, wenn die Löttemperatur zu niedrig oder die Lötzeit zu gering ist. Bei Wiedererwärmung dehnt sich das Öl dann aus und verursacht die Explosion. Höhere Löttemperatur oder längere Lötzeiten verhindern diese Erscheinung. Es ist auch möglich, das Lot an der Lötstelle durch Vorwärmen der Platte länger flüssig zu halten. Fehlerquelle 14 ⇒ glanzloses Lot: Dabei gibt es zwei Erscheinungsformen: • Das Lötverfahren wird bereits längere Zeit und ohne Störungen angewendet, und plötzlich wird das Lot glanzlos. • Man startet mit der Produktion auf einer neu eingerichteten Fertigungsanlage, und die Lötstellen sind von Anfang an ohne Glanz. Für diese Erscheinungen sind folgende Gründe möglich: • Metallische Verunreinigungen beim Löten goldplattierter Oberflächen können glanzlose Lötstellen verursachen. Die Verunreinigungen (metallische und nicht metallische) im Lot muss man auf ein Minimum zurückführen. Ist der Grad der Verunreinigung des Lötbades niedrig und bilden sich weiterhin glanzlose Lötstellen, ist von der Leiterplatte aufgelöstes Gold hierfür verantwortlich. Man muss deshalb eine möglichst schwierig lösliche Goldauflage verwenden (schwammiges Gold löst sich schneller auf, auch die Plattierungsart spielt eine Rolle). Nach Möglichkeit sollte auf Gold vollständig verzichtet werden. • Einwirkungen des Flussmittels auf die erwärmte Oberfläche können ebenfalls gewisse Glanzabschwächungen hervorrufen sowohl bei aktivierten Kolophoniumflussmitteln als auch bei säurehaltigen Flussmitteln. Bleiben die Flussmittel für längere Zeit auf der Oberfläche, können sie leicht anätzen und ein mattes Aussehen verursachen. Sofortiges Abwaschen des Flussmittels nach dem Löten ist immer zu empfehlen. Sind bereits matt gewordene Zinnoberflächen auf der Leiterplatte vorhanden, lässt sich Glanz nur durch erneutes Aufschmelzen wieder herstellen. Einige organische Säureflussmittel führen zu Bildung von Zinn-Oxidchlorid-Filmen auf den Oberflächen. Diese Schichten lassen sich nur mit einer 1 %igen Salzsäurelösung entfernen. • Legierungen mit einem niedrigen Zinngehalt weisen Eigenschaften auf, die ihnen ein mattes Aussehen verleihen. Daher ergeben sich immer dann glanzlose Lötstellen, wenn ein preiswertes Lot, z. B. 40/60, verwendet wird. Fehlerquelle 15 ⇒ grobkörniges Lot: Solches Lot ist meist im konkaven Teil der Lötstelle vorhanden. Kleine Klümpchen oder Körner ragen aus der Oberfläche heraus und

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2  Erstellung von einseitigen Leiterplatten

gestalten sie uneben und unregelmäßig. Diese Erscheinung ist auch auf den Enden der Bauteileanschlüsse festzustellen. Hierbei verändert sich das übrige Lot nicht, es bleibt von den körnigen Partikeln unbeeinflusst. Die Ursachen dafür sind: • Intermetallische Kristalle bilden sich, wenn das Lot mit dem zu lötenden Basismetall stark verunreinigt ist. Grobkörnige Lötstellen sind die Folge. Hier ist eine Analyse des Lötbads erforderlich. Findet sich im Lötbad ein zu hoher Anteil des Basismetalls, muss das Bad gewechselt werden. • Krätze, besonders bei der Wellenlötung, wird in einigen Fällen von der Lötpumpe angesaugt und dann zusammen mit dem Lot an die Oberfläche der Leiterplatte gebracht. Die Lötstelle wird durch die eingeschlossene Krätze grobkörnig. In diesem Fall sollte man die Lötanlage außer Betrieb setzen und die Pumpe reinigen. • Fremdteile auf den Bauteileanschlussenden können zu ähnlichen Erscheinungen führen. Meist handelt es sich hierbei um größere Fremdpartikel wie Isolationsteile, Kunststoffspritzer, Späne des Basismaterials usw. Fehlerquelle 16 ⇒ gelbliche Lötstellen: In einigen Fällen weisen Lötstellen einen gelblichen Schimmer oder Überzug auf. Er ist meist die Folge einer zu hohen Löttemperatur. Die Temperatur des Lötbads sollte überprüft und die Lötanlage darauf untersucht werden, ob die Temperaturregelung defekt ist. Fehlerquelle 17 ⇒ Brückenbildung: Man spricht von Brückenbildung, wenn zwei benachbarte Leiterbahnen durch überschüssiges Lot kurzgeschlossen wurden. Ursachen können eine ungünstige Anordnung der Leiterbahnen, ein ungeeignetes Flussmittel oder verunreinigtes Lot sein. Hierzu sind einige Hinweise zu beachten: • Zum Vermeiden einer ungünstigen Anordnung der Leiterbahnen muss der für das Löten verantwortliche Meister eng mit den Entwicklern zusammenarbeiten, die die Platine entwerfen. Die Leiterbahnen sollen keinesfalls quer zur Bewegungsrichtung im Lötbad liegen. Ist das nicht zu erreichen, sollte die Leiterplatte mit einem Lötstopplack versehen sein. Manchmal hilft auch Drehen der Leiterplatten um 90° quer zur Bewegungsrichtung. • Ein zu dünn eingestelltes Flussmittel oder eines, das nicht wirksam genug ist, entspannt das Lot oft nicht ordnungsgemäß, sodass es aufgrund der zu hohen Oberflächenspannung zu Brücken kommt. Hier hilft nur ändern des Flussmittels. • Auch durch Verunreinigungen im Lot, die es „verdicken“, oder durch Krätze, die mit dem Lot auf die Leiterplatte gelangt, können Lötbrücken entstehen. In solchem Fall ist das Bad zu erneuern. Gegebenenfalls ist auf eine Qualität umzustellen, die von Anfang an weniger Verunreinigungen enthält. Gleichzeitig muss die Lötanlage gereinigt werden.

3

Arbeiten mit dem Leiterplattensystem EAGLE

Das Leiterplattensystem EAGLE wird in den verschiedenen Leistungs-/Preisklassen (Editionen) Light, Standard und Professional angeboten. Leistungsangaben in diesem Buch beziehen sich immer auf die Light- und Professional-Edition. Mit der Professional-Edition lassen sich folgende Aufgaben durchführen: • Maximale Zeichenfläche 64 Zoll × 64 Zoll (ca. 1,6 m × 1,6 m) • Auflösung 0,0001 mm (0,1 micron) • Raster in Millimeter und Zoll (Inch) einstellbar • Bis zu 255 Zeichnungs-Layer • Ausführen von Befehlsdateien (Script-Dateien) • C-ähnliche Benutzersprache (EAGLE-User-Language) für den Daten-Import bzw. -Export und die Realisierung eigener Befehle • Einfaches Bearbeiten von Bibliotheken • Zusammenstellen eigener Bibliotheken aus vorhandenen durch Drag & Drop • Einfaches Erzeugen neuer Package-Varianten aus anderen Bibliotheken durch Drag & Drop • Package-Varianten können in beliebigen Winkeln gedreht angelegt werden (0,1°-Schritte) • Bibliotheksbrowser und schnelle Bauteil-Suchfunktionen • Unterstützung verschiedener Bauteile-Technologien (z. B. 74L00, 74LS00..) • Erzeugung von Fertigungsdaten für Plotter, Fotoplotter und Bohrmaschine oder als Grafikdatei mit einem CAM-Prozessor • Ausdruck über System-Druckertreiber • Vom Benutzer frei programmierbare User-Language, zur Erzeugung von Daten z. B. für Bestückungs-, Test- und Fräsautomaten und beliebigen anderen Datenformaten • Stücklisten-Erzeugung mit Datenbank-Support (bom.ulp) © Springer Fachmedien Wiesbaden GmbH, ein Teil von Springer Nature 2020 H. Bernstein, Elektronik und Mechanik, https://doi.org/10.1007/978-3-658-30758-5_3

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3  Arbeiten mit dem Leiterplattensystem EAGLE

• Drag & Drop-Funktion im Control Panel • Automatische Backup-Funktion Der Layout-Editor lässt folgende Arbeiten zu: • • • • • • • • • •

Konventionelle Bauelemente und SMD-Technik (auf beiden Seiten) Blind- und Buried-Viatechnik Drehen von Elementen in beliebigen Winkeln (0,1°-Schrifte) Texte können in beliebiger Ausrichtung platziert werden Dynamisches Berechnen der Signallinien beim Entflechten der Platine Verlegen der Leiterbahnen in beliebigen Radien möglich Mitering (Gehrung) zum Glätten von Leiterbahnknicken Design Rule Check (prüft z. B. Platine auf Kurzschlüsse) Copper Pouring (Auffüllen z. B. mit Massefläche) Einfache Nutzung verschiedener Package-Varianten

Der Schaltplan-Editor ermöglicht: • • • • • •

Bis zu 99 Blätter pro Schaltplan Einfaches Kopieren von Bauteilen Online-Forward & Back-Annotation zwischen Schaltplan und Platine Automatische Platinen-Generierung Automatische Verdrahtung der Versorgungsspannung bzw. Stromversorgung Electrical Rule Check (prüft Schaltplanlogik und Konsistenz zwischen Schaltplan und Platine)

Das Autorouter-Modul ist für folgende Arbeiten einsetzbar: • Vollständig in die Basis-Software integriert • Verwendet die im Layout gültigen Design-Regeln • Wechsel zwischen manuellem und automatischem Routen in jedem Entwicklungsstadium der Platine • Ripup- und Retry-Algorithmus • Steuerung durch Kostenfaktoren (vom Benutzer definierbar) • Kleinstes Routing-Raster 0,02 mm (ca. 0,8 Mil) • Platzierungsraster beliebig • Bis zu 16 Signallayer (mit einstellbaren Vorzugsrichtungen) • Davon bis zu 14 Versorgungslayer • Volle Unterstützung von Blind- und Buried-Vias • Berücksichtigt verschiedene Signalklassen bzgl. Leiterbahnbreite und Mindestabstand

3  Arbeiten mit dem Leiterplattensystem EAGLE

161

Mit der Standard-Edition können Platinen bis zu einer maximalen Platinengröße von 160 mm × 100 mm erzeugt werden. Die Bauteile lassen sich nur im Koordinatenbereich (0 0) bis (160 100) [mm] platzieren. Die Anzahl der Signallayer ist auf vier begrenzt. Es sind zwei Innenlagen möglich. Die Light-Edition erlaubt Platinen mit einer maximalen Platinengröße von 100 mm x 80 mm (halbes Europakarten-Format). Es können maximal zwei Signallagen (Top und Bottom) benutzt werden. Schaltpläne lassen sich nur auf einem Blatt zeichnen. Größere Layouts und Schaltpläne kann man auch mit den kleineren Versionen erstellen und drucken. Der CAM-Prozessor kann davon auch Fertigungsdaten erstellen. Das Control Panel erscheint standardmäßig nach dem EAGLE-Start und ist die Steuerzentrale des Programms. Von hier aus lassen sich alle E ­AGLE-spezifischen Dateien verwalten und einige Grundeinstellungen treffen. Es ähnelt den üblichen Dateimanagern von PC-Systemen, die in verschiedensten Anwendungen und Betriebssystemen zum Einsatz kommen. Jede EAGLE-Datei wird in der Baum-Ansicht mit einem kleinen Symbol gekennzeichnet. Durch rechten Mausklick auf einen Eintrag in der Baum-Ansicht öffnet sich ein Kontextmenü. Mit diesem lassen sich, je nach Objekt, verschiedene Aktionen (Umbenennen, Kopieren, Drucken, Öffnen, Neu anlegen usw.) ausführen. Wenn man unter Windows arbeitet, legt man den Datenträger in das ­ CDROM-Laufwerk. Dann wählt man im CD-ROM-Startfenster den gewünschten Menüpunkt. Falls das Startfenster nicht automatisch erscheint, Doppelklick auf das CD-ROMSymbol im Ordner „Arbeitsplatz“ und folgt man den Anweisungen auf dem Bildschirm. Die EAGLE-CD-ROM enthält ebenfalls eine lauffähige Version der Freeware. Diese kann direkt, ohne Installation, gestartet werden. Allerdings sind einige Funktionen nur eingeschränkt nutzbar, da auf der CD-ROM keine Dateien angelegt werden können. Wenn man mit Linux arbeitet, legt man den Datenträger ein und rufen das CDROM-Laufwerk auf. Man wechselt in das Verzeichnis (/CDROM/GERMAN/LINUX/ INSTALL). Bei der Installation wird man gefragt, ob man bereits eine Lizenz von EAGLE besitzen oder das Programm als Freeware starten wollen. Diese kann direkt von der CD-ROM gestartet werden. Beim Laufwerk muss man dazu „executable“ eingeben. Allerdings sind einige Funktionen nur eingeschränkt nutzbar, da auf der CD-ROM keine Dateien angelegt werden können. EAGLE erlaubt dem Benutzer eine Vielzahl individueller Einstellungen bis hin zur Konfiguration von Menüs, Funktionstasten und Bildschirmfarben. Viele dieser Einstellungen findet man im Control Panel oder in den Editor-Fenstern im Options-Menü. In der speziellen Kommandodatei (Script-Datei) „eagle.scr“ lassen sich sämtliche Voreinstellungen für den Schaltplan-, den Layout- und den B ­ ibliotheks-Editor mit EAGLE-Befehlen vornehmen. Wer diese Möglichkeiten nutzen will, sollte sich mit der Kommandosprache vertraut machen. Die genaue Befehlssyntax findet man in der Befehlsreferenz in den Help-Seiten.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Die Benutzeroberfläche von EAGLE lässt sich individuell einstellen. Die Einstellungen erfolgen im Control Panel über Menü OPTIONS/USER INTERFACE. Weitere Informationen zu diesem Thema findet man auch in den Hilfeseiten des Programms. Man findet weitere Informationen unter den Stichpunkten SET, ASSIGN, USER INTERFACE, CHANGE und PROJECT. EAGLE ist intern so angelegt, dass jede Aktion aufgrund eines Textbefehls ausgeführt wird. Der Benutzer gibt diese Befehle normalerweise durch Anklicken von Menüpunkten oder Symbolen (Icons) in Toolbars ein. Sind Werte anzugeben, dann trägt er sie in dafür vorgesehene Felder oder in der Kommandozeile ein. Die Kenntnis der internen Kommandosprache ist nicht Voraussetzung, um mit EAGLE erfolgreich Schaltungen und Platinen zu entwerfen. Allerdings bietet dieses Konzept weitere Möglichkeiten, die EAGLE zum überaus flexiblen Werkzeug machen: Jeder Befehl kann z. B. auch in Textform über die Kommandozeile eingegeben oder von einer Datei eingelesen werden. Außerdem lassen sich die Funktionstasten individuell mit Befehl-Strings belegen (ASSIGN-Befehl). Damit ist es unter anderem möglich, ganze Befehlssequenzen auf Funktionstasten zu legen oder mit wenigen Mausklicks (SCRIPT-Befehl) auszuführen.

3.1 Control Panel Das Control Panel unterstützt Drag & Drop. Auch zwischen verschiedenen Programmen ist Drag & Drop möglich. So kann man beispielsweise Dateien kopieren und verschieben oder Verknüpfungen auf dem Desktop erstellen. User-Language-Programme oder Script-Dateien, die man mit der Maus aus dem Control Panel in ein Editor-Fenster zieht, werden automatisch gestartet. Zieht mit der Maus z. B. eine Board-Datei in den ­Layout-Editor, wird die Datei geöffnet. Durch die Baum-Ansicht erhält man rasch einen Überblick über Bibliotheken, Design-Regeln, User-Language-Programme, Script-Dateien, CAM-Jobs und Projekte. Zu den Projekten können, außer Schaltplänen und Layouts, auch spezielle Bibliotheken, Text-, Fertigungs- und Dokumentationsdateien gehören. Nach dem ersten Aufruf zeigt sich das Control Panel ähnlich wie in Abb. 3.1 gezeigt. Selektiert man ein Objekt in der Baum-Ansicht, werden im rechten Teil des Fensters weitere Informationen dazu angezeigt. Man klickt einfach auf verschiedene Ordner und Dateien, um die Möglichkeiten des Control Panels kennen zu lernen. Wenn man EAGLE öffnet, erscheint das Fenster wie in Abb. 3.1 mit den Namen der Bibliotheken, Design-Regeln, User-Language-Programme, ­ Script-Dateien, CAM-Jobs und den Projekten. Das Fenster von Abb. 3.2 erhält man, wenn man DATEI im Arbeitsfenster von Abb. 3.1 anklickt. Wird ein Schaltplan zum ersten Mal erstellt, muss auf „Neu“ geklickt werden, und es öffnet sich SCHEMATIC für die Erstellung eines Schaltplans, BOARD

3.1  Control Panel

163

Abb. 3.1   Arbeitsfenster von EAGLE

Abb. 3.2   Fenster für die geöffneten Dateien

für die Realisierung der Platine und LIBRARY (Bibliothek), wenn man eigene Bauelemente kreieren möchte. Wurde bereits ein Schaltplan gezeichnet, eine Platine erstellt oder ein Symbol in der Bibliothek definiert, klickt man „Öffnen“ an. Das gilt auch für das zuletzt geöffnete Projekt. Nach dem Start von EAGLE öffnet sich das Control Panel, die Steuerzentrale des Programms. Vom Control Panel aus legt man neue Projekte an und verwaltet diese. Rechter Mausklick auf einen Eintrag (im Zweig „Projects“) öffnet ein Kontext-Menü, über das man beispielsweise ein Projekt anlegen kann (⟹ NEW/PROJECT). Die Baumstruktur des Control Panels erlaubt eine Übersicht über die Bauteilbibliotheken (Zweig „Libraries“). Doppelklicken auf einen Eintrag in diesem Zweig, sieht man den Inhalt der Bibliothek. Selektiert man ein Element, wird es rechts mit einer kurzen Beschreibung angezeigt. Von hier aus erhält man auch eine Übersicht über die nutzbaren User-Language-Programme, Script-Dateien und CAM-Jobs. Selektiert man testweise verschiedene Einträge und man erhält in der rechten Fensterhälfte jeweils die zugehörige Beschreibung.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Das Control Panel unterstützt Drag & Drop in gewohnter Weise. Durch einen rechten Mausklick auf einen Eintrag in der Baum-Ansicht öffnet sich ein Kontext-Menü, das verschiedene Optionen (Drucken, Öffnen, Kopieren, usw.) anbietet. Die nachfolgende Übersicht zeigt die wichtigsten Dateiarten, die man in EAGLE bearbeiten kann: Dateiart

Fenster

Name

Platine

Layout-Editor

*.brd

Schaltplan

Schaltplan-Editor

*.sch

Bibliothek

Bibliotheks-Editor

*.lbr

Script-Datei

Text-Editor

*.scr

User-Language-Programme

Text-Editor

*.ulp

Beliebige Textdatei

Text-Editor

**

Die Linux-Version erkennt Dateiendungen nur in Kleinbuchstaben! Nach dem ersten Aufruf des Programms legt man zunächst ein neues Projekt an. Hierzu klickt man auf das „±“-Zeichen des Zweigprojekts, dann auf das +-Zeichen der Einträge „examples“ und „tutorial“ in der Baum-Ansicht. Es erscheint der Inhalt des Verzeichnisses „tutorial“. Man klickt mit der rechten Maustaste auf „tutorial“. Man wählt die Option NEW PROJECT aus dem Kontext-Menü und man bezeichnet das Projekt mit einem beliebigen Namen, z. B. „MyProject“. Dabei wird ein Verzeichnis „MyProject“ im Ordner „tutorial“ erzeugt. In diesem Verzeichnis sollen alle relevanten Daten dieses Projekts abgelegt werden und man darf beliebig viele Unterverzeichnisse anlegen. In welchem Ordner man ein Projekt-Verzeichnis anlegen kann, bestimmt man über ⟹ „Options/Directories“ im Feld „Projects“. Mit rechtem Mausklick auf den ProjektEintrag legt man über das Kontext-Menü neue Schaltpläne, Layouts und Bibliotheken an. In jedem Projekt-Verzeichnis legt EAGLE eine Datei „eagle.epf“ an, in der projektspezifische Optionen und Fenster, die aktiv waren, als das Programm verlassen wurde, gespeichert werden. Das aktuelle Projekt wird im Control Panel mit einer grünen Markierung gekennzeichnet. Beim nächsten Programmstart wird dieser Zustand wieder hergestellt. Das Projekt, das zuletzt benutzt wurde, wird mit anderen benutzerspezifischen Parametern in der Datei „i.eaglerc“ (Linux) bzw. „eaglerc.usr“ (Windows) gespeichert. Man hält dazu die Strg-Taste gedrückt, man klickt auf die gewünschte Datei, und zieht man bei gedrückter Maustaste die Datei auf den Eintrag „tutorial“. Man öffnet mit einem Doppelklick auf „demo1.sch“ den Schaltplan-Editor. Wenn man EAGLE mit der Tastenkombination Alt ± X verlässt, findet man beim erneuten Programmaufruf alle Einstellungen und Fenster unverändert wieder vor. Nun beginnt man mit den praktischen Übungen. Man startet EAGLE, und wartet dann, bis das Control Panel erscheint. Man klickt den Eintrag PROJECTS/EXAMPLES/ TUTORIAL/MYPROJECT in der Baum-Struktur an. Nun soll die Platinendatei „demo2.

3.1  Control Panel

165

brd“ geladen werden. Mit Doppelklick auf den Eintrag „demo2.brd“ öffnet sich die Datei. Alternativ öffnen Sie das File über ⟹ FILE/OPEN/BOARD. Die gleichnamige Schaltung wird ebenfalls automatisch geladen. Man kann das Platinen-Editor-Fenster vergrößern. Nun klickt man das Icon an, um in die Zeichnung hineinzuzoomen. Wenn man anklickt, wird die Zeichnung bildschirmfüllend dargestellt. Mit zoomt man aus der Zeichnung heraus. Etwas vielseitiger als bei anderen Programmen ist der Befehl, der sich hinter dem Icon verbirgt: Man klickt den Icon an, und markiert eine Ecke des Bildschirmausschnitts, der den Anwender interessiert, indem man die linke Maustaste anklickt und gedrückt hält. Man zieht dann mit der Maus ein Rechteck auf und lässt die Maustaste los. Auf diese Art und Weise wählt man einen Teilbereich der Zeichnung aus. Wenn man einen neuen Mittelpunkt bei gleichem Vergrößerungsfaktor wählt, klickt man dasselbe Icon an, markieren Sie den Mittelpunkt mit einem Mausklick und klickt anschließend das Ampel-Icon in der Action-Toolbar an. Wenn man einen neuen Mittelpunkt auswählt und gleichzeitig den Vergrößerungsfaktor ändern will, klickt man wieder das Window-Icon an. Mit drei weiteren Tastenklicks erreichen Sie das gewünschte Ergebnis: Der erste legt das neue Zentrum fest, und die beiden nächsten definieren den Zoomfaktor. Ist der dritte Punkt

Abb. 3.3   Schaltplan-Editor-Fenster

166

3  Arbeiten mit dem Leiterplattensystem EAGLE

vom ersten weiter entfernt als der zweite Punkt, dann wird in die Zeichnung hineingezoomt und umgekehrt. Am besten probiert man es einfach aus. Bei verschiedenen Projekten kann es vorkommen, dass sich Zeichenobjekte teilweise gegenseitig auslöschen. In diesem Fall sollten Sie den Bildschirminhalt durch Anklicken des Icons auffrischen (auch mit F2 möglich). Wenn man einen Bildschirmausschnitt verschieben will, hält man die Strg-Taste gedrückt, während Sie die Maus bewegen. Weitere Möglichkeiten findet man auf der Help-Seite des WINDOW-Befehls, die man z. B. durch Eintippen von HELP WINDOW ←

in der Kommandozeile aufrufen kann. EAGLE-Zeichnungen enthalten Objekte in unterschiedlichen Zeichen-Layern. Bei Ausdrucken bzw. der Ausgabe von Fertigungsdaten werden unterschiedliche Layer kombiniert, um sinnvolle Ergebnisse zu erhalten. So ergibt die Kombination aus Top-, Pad- und Via-Layer den Film zum Ätzen der Platinenoberseite (Top). Entsprechend ergibt die Kombination aus Bottom-, Pad- und Via-Layer den Film zum Ätzen der Platinenunterseite (Bottom). Der Pad-Layer enthält die Durchkontaktierungen der Bauelementeanschlüsse, und der Via-Layer enthält die Durchkontaktierungen, die zum Layer-Wechsel für Leiterbahnen erforderlich sind. Man lädt die Platine „demo2.brd“ über das FILE/OPEN/BOARD-Menü im Control Panel oder im Layout-Editor, und man klickt in der K ­ ommando-Toolbar das Icon für den DISPLAY-Befehl an. Die markierten Layer werden sofort dargestellt. Durch Anklicken der Layer-Nummern kann man jeden Layer ein- und ausblenden. Die Buttons ALL und NONE sorgen dafür, dass alle Layer ein- bzw. ausgeblendet werden. Wenn man den Layer 21 „tPlace“ (Bestückungsplan der Oberseite) selektieren oder deselektieren will, werden automatisch auch Layer 23 „tOrigins“, Layer 25 „tNames“, Layer 27 „tValues“ und Layer 51 „tDocu“ selektiert/deselektiert. Entsprechendes gilt für Layer 22 „bPlace“ (Bestückungsplan der Unterseite). Ganz wichtig: Bauteile auf dem Top-Layer können Sie nur dann in der Zeichnung bewegen oder für andere Operationen selektieren, wenn Layer 23 „tOrigins“ eingeblendet ist. Das gleiche gilt für Bauteile auf dem Bottom-Layer und den Layer 24 „bOrigins“. Klickt man die Schaltfläche NEU und anschließend SCHEMATIC an, öffnet sich das Schaltplan-Editor-Fenster von Abb. 3.3. Wenn man einen bestehenden Schaltplan lädt oder einen neuen Schaltplan anlegt, öffnet sich das Fenster des Schaltplan-Editors. Es gibt verschiedene Möglichkeiten, eine Datei in EAGLE zu öffnen. Man lädt beispielsweise einen Schaltplan über das Menü DATEI/ÖFFNEN/SCHEMATIC des Control Panels. Alternativ kann man auf eine Schaltplandatei in der Baum-Ansicht doppelklicken. Will man einen neuen Schaltplan anlegen, wählt man das Menü DATEI/NEU/

3.1  Control Panel

167

SCHEMATIC. So öffnet man einen Schaltplan mit Namen „untitled.sch“ im aktuellen Projekt-Verzeichnis. Man möchte den Schaltplan gleich in einem neuen Projekt anlegen, klickt man z. B. mit der rechten Maustaste auf den Projekt-Eintrag in der Baum-Ansicht und wählt im Kontext-Menü die Option NEUES PROJEKT. Man gibt dem neuen Projekt einen Namen. Anschließend führt man einen Mausklick mit der rechten Maustaste auf den neuen Projekt-Eintrag durch. Man wählt jetzt im ­ Kontext-Menü den Eintrag NEU/ SCHEMATIC aus. Es öffnet sich ein neuer Schaltplan in diesem Projekt-Verzeichnis. An seinem oberen Rand enthält die Titelzeile den Namen der Datei. Darunter befindet sich die Menüleiste und unter dieser wiederum die Aktionsleiste. In der nächsten Zeile erscheint die Parameterleiste mit unterschiedlichen Icons, je nachdem, welcher Befehl aktiviert ist. Über der Arbeitsfläche findet man links die Koordinatenanzeige und rechts davon die Kommandozeile zur Eingabe von Befehlen in Textform. EAGLE lässt sich auf unterschiedliche Weise bedienen: per Mausklick (Icons, Menüpunkte), per Funktionstasten, per Textbefehl über die Tastatur oder per Befehlsdatei (Script-Datei). Links neben der Arbeitsfläche befindet sich das Befehlsmenü, in dem die meisten Befehle des Schaltplan-Editors als Icon verfügbar sind. Unten in der Statuszeile erscheinen die Anweisungen für den Benutzer, falls ein Befehl aktiviert ist (Benutzerführung), oder es werden Meldungen des Programms zu verschiedenen Aktionen angezeigt. Die einzelnen Symbolleisten kann man über OPTIONEN/BENUTZEROBERFLÄCHE ein- bzw. ausblenden. Es ist auch möglich, die Symbolleisten mit der Maus in gewissen Grenzen neu anzuordnen: Beispielsweise kann das Befehlsmenü auch rechts stehen oder Aktions- und Parameterleiste können gemeinsam in einer Zeile liegen. Die ausführliche, in Deutsch gehaltene Direkthilfe und die übersichtliche Benutzerführung bieten eine gute Unterstützung. Befindet sich der Mauszeiger eine gewisse Zeit über einem Icon, erscheint der Name des EAGLE-Befehls. Zusätzlich sieht man in der Statuszeile unten eine kurze Erklärung. Bewegt man den Mauszeiger z. B. auf das WIRE-Icon, so erscheint direkt am Mauszeiger die Direkthilfe mit dem Wort „Wire“. In der Statuszeile findet man die Kurzbeschreibung „Linie zeichnen“. Selektiert man den Befehl, erscheint unten in der Statuszeile eine Kurzanweisung, welche Aktion als nächste erwartet wird. Klickt man z. B. auf das WIRE-Icon, lautet die Anweisung in der Statuszeile: Linker Mausklick beginnt die Linie. Diese Funktionen lassen sich im Control Panel über das Menü OPTIONEN/BENUTZEROBERFLÄCHE (de-)aktivieren. Wenn man mehr über einen Befehl, wie etwa WIRE, erfahren möchte, klickt man dessen Icon im Befehlsmenü und dann das Icon der Hilfe-Funktion an. Das Icon für die Hilfe-Funktion ist das „?“ im Schaltplan-Editor-Fenster.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

3.1.1 Befehlsmenü im Schaltplan-Editor Betrachtet man Abb. 3.3, erkennt man links das Befehlsmenü. Das Befehlsmenü hat folgende Funktion: • INFO : Gibt Auskunft über das anschließend selektierte Objekt. • SHOW : Stellt das anschließend selektierte Objekt heller dar. An dieser Stelle lässt sich der SHOW-Befehl gut demonstrieren, der Namen und andere Details von Bauelementen und Objekten anzeigt. Man kann komplette Netze (im Schaltplan) oder Signale (im Layout) heller darstellen. Um beispielsweise Versorgungsspannung V+ anzuzeigen, ruft man den SHOW-Befehl in der Kommando-Toolbar auf, dann bewegt man den Cursor an den Endpunkt von U1 Pin VI (3) und beendet den Befehl mit RETURN. Man beachte, dass EAGLE alle Netzlinien, alle angeschlossenen Pins und die dazugehörigen Pin-Namen heller darstellt. Damit lässt sich sehr einfach feststellen, ob optisch verbundene Netze tatsächlich zusammengehören. Zusätzlich erscheint in der Status-Zeile unten Net: V+

Solange der SHOW-Befehl aktiv ist, bleibt das Netz auch beim Verschieben des Bildausschnitts, über Drücken der Strg-Taste und Bewegen der Maus oder über den

Abb. 3.4   Aufbau des DateiMenüs

3.1  Control Panel

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WINDOWS-Befehl markiert. Man beendet den SHOW-Befehl, – durch Klick auf das Stopp-Icon – und das Objekt ist nach einem Bildneuaufbau (F2) nicht mehr markiert. Wenn man ein Objekt mit einem bestimmten Namen anzeigen möchte, klickt man den SHOW-Befehl an und man tippt den Namen (z. B. RA4 ←) in die Kommandozeile ein. Man kann der Reihe nach weitere Namen eintippen, ohne den SHOW-Befehl erneut aktivieren zu müssen. Auf diese Weise wird immer ein Netz markiert. Sollen mehrere Netze markiert werden, tippen Sie in die Kommandozeile der Reihe nach: SHOW RA4 ← SHOW RA3 ← SHOW RA2 ←

• DISPLAY : Blendet die Zeichen-Layer ein und aus. Man findet später noch eine ausführliche Liste, die Auskunft über die Bedeutung der Layer gibt. In einigen Zeichenprojekten ist es leichter, den Überblick zu behalten, wenn man bestimmte Informationen ausblendet. Mit dem DISPLAY-Befehl deselektiert man mit der Maus den Layer 21 „tPlace“. Dieser Layer enthält die Information für den Bestückungsdruck auf der Top-Seite der Platine. Wenn man diese selektieren oder deselektieren, werden automatisch auch die Layer 23 „tOrigins“, Layer 25 „tNames“, Layer 27 „tValues“ und Layer 51 „tDocu“ ein- bzw. ausgeblendet. Damit die Änderungen wirksam werden, klickt man OK an. • MARK : Der anschließende Mausklick definiert einen neuen Nullpunkt für die Koordinatenanzeige. Zusätzlich zum Anzeigenfeld der absoluten Koordinaten sehen Sie dann auch relative Angaben (R, x-Wert, y-Wert) und polare Werte (P, Radius, Winkel). Wenn man erst das MARK-Icon und anschließend das Ampel-Icon anklickt, werden wieder nur die absoluten Koordinatenwerte angezeigt. : Bewegung beliebiger sichtbarer Objekte. Durch Drücken der rechten • MOVE Maustaste rotiert das Objekt am Mauszeiger. Wird ein Netz über einen Pin bewegt, entsteht keine elektrische Verbindung. Bewegt man ein Gate mit einem Pin über ein Netz oder einen anderen Pin, entsteht eine Verbindung. Gruppen von Objekten lassen sich so bewegen: Gruppe mit GROUP definieren, MOVE-Icon anklicken, anschließend die Gruppe mit rechter Maustaste selektieren und bewegen. Während die Gruppe am Mauszeiger hängt, kann diese mit der rechten Maustaste um 90° rotieren. Mit dem MOVE-Befehl lassen sich Wires (Linien bzw. Leitungen) bewegen. Wenn man ein Segment in der Nähe eines Endpunkts selektiert, wird nur der Endpunkt bewegt. Selektiert man es mehr in der Mitte, bewegen dieser sich parallel. Man kann auch Vias (Durchkontaktierungen) bewegen, und die angeschlossenen Wires bewegen sich mit. Bauteile auf dem ­Top-Layer lassen sich nur bewegen, wenn der Layer 23 „tOrigins“ eingeblendet ist. Entsprechendes gilt für Bauteile auf Layer 16

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„Bottom“ und Layer 24 „bOrigins“. Während der M ­ OVE-Befehl aktiv ist, kann man mit der rechten Maustaste das selektierte Objekt drehen. Eine wichtige Besonderheit des MOVE-Befehls betrifft die Behandlung von Netzen im Schaltplan: Wenn man ein Netz mit MOVE über einen Pin bewegt und absetzt, entsteht keine elektrische Verbindung. Will man aber ein Bauteil so verschieben, dass ein Pin über einem Netz platziert ist, dann fängt dieser Pin das Netz ein. Es entsteht eine Verbindung. Passiert Ihnen das versehentlich, kann man die Aktion mit UNDO rückgängig machen oder löscht man das Netz mit DELETE. • COPY : Bauteile und andere Objekte kopieren. • MIRROR : Objekte spiegeln. • ROTATE : Objekte um 90° rotieren (auch mit MOVE und der rechten Maustaste möglich). • GROUP : Gruppe von Objekten definieren, die anschließend bewegt, rotiert oder mit CUT und PASTE in eine andere Zeichnung kopiert werden soll. Nachdem das Icon angeklickt wurde, kann man die Gruppe entweder durch Aufziehen eines Rechtecks oder durch ein Polygon (Klick mit der linken Maustaste und Schließen des Polygons mit der rechten Maustaste) definieren. Einer der nützlichsten EAGLE-Befehle ist der GROUP-Befehl. Er erlaubt es, mehrere Objekte zusammenzufassen, mit CHANGE ihre Eigenschaften zu ändern oder sie gemeinsam zu verschieben, zu rotieren oder auf die andere Seite zu spiegeln. Um den Befehl anzuwenden, klickt man den GROUP-Befehl an, und definiert mit Einzelklicks der linken Maustaste einen Rahmen um eine Gruppe von Objekten. Man schließt den Gruppendefinitionsbereich mit der rechten Maustaste. Die selektierten Objekte erscheinen nun heller auf dem Bildschirm. Man beachte, dass nur Objekte selektiert werden, die sich in einem sichtbaren Layer befinden. Packages auf dem Top-Layer lassen sich nur selektieren, wenn der Layer 23 „tOrigins“ eingeblendet ist, und Packages außer dem Bottom-Layer können nur selektiert werden, wenn der 24 „bOrigins“-Layer eingeblendet ist (DISPLAY-Befehl). Nun selektiert man mit dem MOVE-Befehl und benutzt die rechte Maustaste, um die Gruppe an den Cursor zu heften. Man kann dann alle Objekte gemeinsam bewegen, mit der rechten Maustaste rotieren und mit der linken Maustaste fixieren. Wenn eine Gruppe mit GROUP-Befehl definiert wurde, lassen sich die Eigenschaften der darin enthaltenen Objekte mit dem CHANGE-Befehl ändern. Selektiert man eine Gruppe, die einige Wires enthält, und ruft dann CHANGE in der K ­ ommando-Toolbar auf, wählt man WIDTH und gibt „0.032“ ein. Dann klickt man irgendwo im ­Editor-Fenster die rechte Maustaste an. Die Aktion lässt sich mit UINDO rückgängig machen. Gruppen lassen sich auch definieren, indem man das GROUP-Icon selektiert und danach bei gedrückter linker Maustaste einen rechteckigen Rahmen aufzieht.

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• CHANGE : Nachträgliches Ändern von Objekt-Eigenschaften wie Breite einer Leitung, ­Package-Variante oder Größe eines Textes. Man verwendet den CHANGEBefehl, um die Breite von Wires zu ändern oder ein Wire-Segment auf einen anderen Layer zu legen. Um die Wire-Breite zu ändern, drückt man CHANGE WIDTH im Popup-Menü. Dann bewegt man den Cursor zum Wire-Segment, dessen Breite geändert werden soll, und betätigt ENTER. Um eine Breite einzustellen, die nicht im Menü erscheint, z. B. 0,23, tippt man CHANGE WIDTH 0,23 ein und klickt das Wire-Segment an. Um ein Wire-Segment auf einen anderen Layer zu legen, verwendet man CHANGE LAYER: Man klickt den gewünschten Layer oder das Wire-Segment an und verändert diese. Falls eine Durchkontaktierung (Via) erforderlich ist, damit keine Leitung aufgetrennt wird, setzt EAGLE diesen automatisch. Sollte ein Via überflüssig werden, entfernt EAGLE diesen automatisch. • CUT : Die Objekte einer vorher definierten Gruppe lassen sich in den Paste-Buffer übertragen (siehe PASTE-Befehl). CUT ist nicht identisch mit der Windows-CutFunktion. • PASTE : Objekte aus dem Paste-Buffer werden in die Zeichnung eingefügt. PASTE ist nicht identisch mit der Windows-Paste-Funktion. • DELETE : Das Löschen von sichtbaren Objekten und die Kombination sind mit ­GROUP-Befehl möglich. Ist eine Gruppe definiert, lässt sich diese mit der rechten Maustaste löschen. Der DELETE-Befehl löscht ein komplettes Bauteil, wenn man mit gedrückter ­Shift-Taste auf ein Gate klickt. In diesem Fall werden im Board (falls vorhanden) die Leiterbahnen, die zu diesem Bauteil führen, nicht aufgelöst. Klickt man bei gedrückter Shift-Taste auf ein Netz oder einen Bus, wird das ganze Netz- bzw. Bussegment gelöscht. Mit diesem Befehl löscht man bestimmte Objekte. Wird dieser für Netze, Wires oder Busse verwendet, löscht man jeweils ein einzelnes Segment. Um diesen Befehl zu benutzen, klickt man DELETE in der Kommando-Toolbar an, bewegt man den Cursor zum Objekt, das gelöscht werden soll, und beendet den Befehl. Auch hier funktionieren UNDO und REDO. Mit GROUP DELETE und rechtem Mausklick in die Gruppe kann man auch Gruppen löschen. : Hinzufügen von Bibliotheks-Elementen. Eine Suchfunktion hilft, Bau• ADD teile schnell zu finden. Mit der USE-Funktion bestimmt man, welche Bibliotheken zur Auswahl stehen. Im Lieferumfang von EAGLE sind zahlreiche Bibliotheken enthalten, sowohl mit bedrahteten als auch mit SMD-Bauelementen. Eine Übersicht und eine Beschreibung der Bibliotheken erhält man im Control Panel in der BaumAnsicht und in der Datei „library.txt“ im Verzeichnis „eagle/doc“. Um eine leere Zeichenfläche zu erhalten, schließt man zunächst alle Editor-Fenster und öffnet dann eine neue Schaltplan-Datei: ⟹ FILE/NEW/SCHEMATIC.

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Um Symbole aus einer Bibliothek auszuwählen, klickt man ADD in der ­ ommando-Toolbar, und ein Popup-Menü erscheint. Jetzt kann man über die Zeile K „Search“ einen oder mehrere Suchbegriffe eingeben. Ein Suchbegriff kann der Name eines Bauteils oder ein Stichwort aus der Beschreibung eines Bauteils sein. Es dürfen auch Platzhalter wie * und ? verwendet werden. Will man beispielsweise den Baustein 74LS00 platzieren. Man tippt in die ­Search-Zeile 74*00* oder 74LS00*

ein. * steht hier als Platzhalter für Technologie- bzw. für Package-Variante. Das Suchergebnis bietet den entsprechenden Baustein in verschiedenen Package- und ­Technologie-Varianten an. Man selektiert das gewünschte Device und man klickt auf OK. Jetzt lässt sich der Baustein im Schaltplan absetzen. Man platziert den Cursor etwas links von der Bildschirmmitte und man klickt auf die linke Maustaste. Man bewegt den Cursor nach rechts und setzt ein weiteres Gatter mit dem nächsten Mausklick ab. Man platziert auf diese Weise vier Gatter um das Zentrum der Zeichenfläche herum. Man platziert ein fünftes Gatter irgendwo daneben. Man beachte, dass EAGLE den ersten vier Gattern die Namen IC1A…IC1D zugewiesen hat, während das fünfte Gatter den Namen IC2A erhalten hat, weil dafür der nächste Baustein erforderlich ist. Wenn man nun Layer 93 „Pins“ einblendet, geht man entweder wie vorher beschrieben vor oder man tippt DISPLAY PINS

in die Kommandozeile ein und weitere Pin-Parameter werden grün dargestellt und zoomt man in die Zeichnung, sodass ein Gatter groß dargestellt wird. Wie man sieht, sind die Pins als Input (In) oder Output (Out) gekennzeichnet. Eine Zahl gibt den Swaplevel an. Der Swaplevel 1 besagt, dass dieser Pin mit einem anderen desselben Gatters getauscht werden kann, der ebenfalls Swaplevel 1 hat (Befehl PINSWAP). Dasselbe gilt für alle anderen Zahlen außer 0. Der Swaplevel 0 besagt, dass dieser Pin nicht getauscht werden kann. Layer 93 „Pins“ ist beim Drucken (PRINT-Befehl) normalerweise ausgeblendet. Solange der ADD-Befehl aktiv ist, hängt immer noch das Gattersymbol am Cursor. Man benutzt das „Zoom-in-Icon“ oder die F4-Taste, um einen größeren Bereich der Schaltung auf den Bildschirm zu bekommen. Dann drückt man die Esc-Taste, um in das Auswahlmenü des ADD-Befehls zurückzukehren. Man muss in die Search-Zeile die Bezeichnung eintippen: 555N oder 555*

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Selektiert man den Baustein 555N mit Doppelklick, rotiert er um 180° mit zwei Klicks der rechten Maustaste und platziert ihn irgendwo auf der Arbeitsfläche mit der linken Maustaste. Man wiederholt diesen Vorgang mit anderen Symbolen. Man wird feststellen, dass einige Symbole auch in amerikanischer Darstellungsart vorhanden sind. Man wählt selbst aus, welche Alternative man bevorzugt. Man drückt bei aktivem ADD-Befehl die Esc-Taste und dann kehrt man in das ­ADD-Menü zurück. Ein erneutes Drücken der Esc-Taste beendet den Befehl. Es ist auch möglich, Bauteile aus der Bibliotheksübersicht des Control Panels in einen Schaltplan oder in ein Layout zu schieben. Man ordnet das Control Panel und das Schaltplan-Fenster so an, dass man beide Fenster sieht. Man selektiert z. B. das Device 555N im Libraries-Zweig „linear.lbr“ an. Über Drag & Drop kann man das Device in das Schaltplanfenster schieben. Bei Devices mit mehreren Package- bzw. ­Technologie-Varianten erfolgt vor dem Absetzen eine Abfrage, welche Variante gewählt werden soll. EAGLE geht davon aus, dass Versorgungs- und Masse-Pins an dasselbe Versorgungsbzw. Massesignal angeschlossen werden, und stellt sie deshalb nicht explizit dar. Die Verdrahtung geschieht automatisch, sofern der Benutzer nicht etwas anderes vorsieht. Bei den mitgelieferten Bibliotheken werden die Schaltungssymbole im Allgemeinen ohne Versorgungs-Pins dargestellt, wenn es jeweils einen VCC- und einen ­GND-Anschluss gibt. In manchen Fällen werden die Versorgungsanschlüsse aber auch im Schaltungssymbol dargestellt und diese sind dann mit den entsprechenden Versorgungsnetzen zu verbinden. Ein Beispiel dafür ist der Baustein 555N in der Bibliothek „linear“. Die Hilfe-Funktion des Programms bietet Informationen über weitere Optionen der Befehle ADD und UPDATE zum Anpassen der Bauteile in Schaltplan und Layout an die aktuellen Bibliotheksdefinitionen. Der ADD-Befehl durchsucht per „default“ alle Bibliotheken in den Verzeichnissen, die im Libraries-Pfad unter ⇒ OPTIONS/DIRECTORIES im Control Panel angegeben sind. Man kann direkt im Libraries-Zweig der Baum-Ansicht verschiedene Bibliotheken von der Suche ausschließen, indem man diese mit einem Mausklick auf der grünen Markierung deaktiviert. Grün bedeutet benutzt, grau nicht benutzt. Diese Vorgehensweise entspricht dem USE-Befehl, die man auch über die Kommandozeile eingeben kann. Die genaue Syntax ist in der Hilfe-Funktion beschrieben. • PINSWAP : Tauscht die an gleichwertige Pins eines Bauelements angeschlossenen Netze. Voraussetzung: Die Pins müssen mit gleichem Swaplevel definiert sein. • REPLACE : Ein Bauteil (Device) durch ein anderes aus einer beliebigen Bibliothek ersetzen. Der Austausch kann nur funktionieren, wenn das neue Bauteil mindestens genauso viele Anschlüsse hat wie das bisherige und zumindest die

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Position oder die Namen der Pins und auch der Pads identisch sind. Ein rechter Mausklick auf das Icon öffnet ein P ­ opup-Menü, das die zuletzt ausgewählten Bauteile zeigt. • GATESWAP : Tauscht gleichwertige Gates eines Bauelements. Voraussetzung: Die Gates müssen mit gleichem Swaplevel definiert sein. Gates sind in der EAGLEDokumentation die Symbole eines Bausteins, die in der Schaltung individuell platziert werden können. • NAME : Namen für Bauteile, Netze oder Busse vergeben. EAGLE vergibt automatisch Namen, z. B. B$. für Busse, P$.. für Pins und N$.. für Netze. Den NAMEBefehl aufrufen und anschließend auf das Netz klicken, das an IC1 Pin OSC1 (16) angeschlossen ist. Ein Popup-Menü zeigt den vordefinierten Namen des Netzes. Man trägt „OSC 1“ ein und klickt OK an. Ab sofort trägt das Netz diesen Namen. Namen von Bauelementen und Bussen lassen sich auf gleiche Weise ändern. • VALUE : Werte für Bauteile vergeben. Bei einem Widerstand wird als Wert im Allgemeinen die Bausteinbezeichnung z. B. 1 k statt 1 kΩ und bei einem Kondensator z. B. 1 u statt 1 µF verwendet. • SMASH : Löst die Texte für den Namen und den Wert von Bauteilen, sodass sie individuell platziert und in ihrer Größe geändert werden können. Der Befehl ist auch in Kombination mit GROUP zu verwenden. Ist eine Gruppe definiert, lässt sich mit der rechten Maustaste smashen. Hält man während des SMASH-Befehls die ShiftTaste gedrückt, werden die Texte wieder an die ursprüngliche Stelle gesetzt und sind nicht mehr frei editierbar („unsmash“). • MITER : Abrunden bzw. Abschrägen von Wire-Verbindungsstellen (auch bei Net, Bus, Polygonkonturen). Der Grad der Abrundung bzw. Abschrägung wird über den Miter-Radius vorgegeben. Ein positives Vorzeichen ergibt eine Rundung, ein negatives eine Gerade. Der Miter-Radius ist auch für verschiedene Wire-Bends (Knickmodi) gültig. : Fügt einen Knick in eine Linie (Wire und Netze) ein. Mit dem SPLIT• SPLIT Befehl fügt man einen Knick in einen Wire ein mit – SPLIT in der Kommando-Toolbar – ein Wire-Segment nahe seinem Endpunkt Verschiebt man den Knickpunkt etwas, und man sieht, dass das längere Segment gerade bleibt, während sich das ursprünglich kürzere Segment aufteilt. Der Winkel zwischen den beiden neuen Segmenten wird mit der rechten Maustaste eingestellt. Ein weiterer Klick mit der linken Maustaste fixiert die Wire-Segmente. • INVOKE : Laden eines bestimmten Gates aus einem Baustein (z. B. Gate D vor Gate C). Der Befehl wird auch benötigt, wenn man ein Gate aus einem Baustein platzieren will, das auf einem anderen Schaltplanblatt verwendet wurde. In diesem

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Fall ist der Name des Bausteins (z. B. IC1) in die Kommandozeile einzutippen, nachdem der INVOKE-Befehl aktiviert wurde. • WIRE : Zeichnen von Linien (der Name kommt daher, dass dieser Befehl im Layout-Editor für Wires, also elektrische Verbindungen, verwendet). Über CHANGE STYLE lässt sich die Linienart verändern. Mit der rechten Maustaste ändert man den Knickmodus (SET WIRE_BEND). Wires lassen sich auch in Bögen verlegen. Klickt man den WIRE-Befehl in der Kommando-Toolbar an und alle für diesen Befehl möglichen Parameter lassen sich jetzt in der Parameter-Toolbar einstellen. Man wählt zunächst Layer 95 „Names“ aus dem Layer-Selektionsmenü aus. In einem Layer soll ein rechteckiger Linienzug gezeichnet werden. Man definiert mit linkem Mausklick den Anfangspunkt des Linienzugs. Bewegt man den Cursor etwas nach rechts oben und drückt dann die rechte Maustaste einige Male. Man beachte, wie die Verbindung in verschiedenen diagonalen und orthogonalen Modi dargestellt wird. Wenn die Verbindung einen rechten Winkel bildet, drückt man die linke Maustaste, um ihre Position zu fixieren. Bewegt man den Cursor nun wieder zum Anfangspunkt, um die Linie abzusetzen. Man sollte nun einen rechteckigen Linienzug sehen. Wie man soeben feststellt hat, lässt sich der Knickwinkel zwischen Wire-Segmenten mit der rechten Maustaste einstellen. Dieses Verfahren ist effektiver als ihn über die Symbole in der Parameter-Toolbar einzustellen. Achtung: Man verwendet den WIRE-Befehl nicht zum Zeichnen von Netzen und Busverbindungen in Schaltplänen. Dazu dienen die Befehle NET und BUS! Im Layout-Editor erzeugt man mit dem WIRE-Befehl elektrische Verbindungen in einer Platine, sofern man ihn in einem der Layer „Top“, „Bottom“ oder Route 2…15 benutzt. Auch die Platinenumrisse zeichnet man z. B. mit dem WIRE-Befehl im Layer 20 „Dimension“. Während der WIRE-Befehl aktiv ist, lässt sich die Strichstärke (Width) aus dem entsprechenden Selektionsmenü in der Parameter-Toolbar auswählen oder einen bestimmten Wert dort eintragen, und zwar getrennt für jedes Segment. Um die Linienstärke eines existierenden Objekts zu ändern, geht man über – CHANGE in der Kommando-Toolbar: es öffnet sich ein Popup-Menü – WIDTH, ein weiteres Popup-Menü erscheint, in dem die gegenwärtige Strichstärke markiert ist Man wählt die gewünschte Strichstärke durch einen Mausklick, und dann klickt man das Objekt, dessen Strichstärke zu ändern ist, mit der linken Maustaste an. Wenn man nachträglich eine Strichstärke einstellen muss, die nicht im Menü des CHANGE-Befehls erscheint, kann man die Kommandozeile zur Eingabe benutzen. Man tippt ein:

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CHANGE WIDTH 0.007 ←

Man klickt das betreffende Wire-Segment an und über CHANGE lässt sich auch die Linienart verändern. Klickt man auf CHANGE und dann auf STYLE, so bietet sich eine Auswahl von Linienarten an. Man selektiert die gewünschte Linienart und ordnet diese mit einem Klick auf den Wire zu. • TEXT : Platzieren von Texten. Man verwendet CHANGE SIZE, um die Texthöhe zu verändern. CHANGE RATIO ändert beim Vektor-Font die Textstärke. Mit CHANGE TEXT ändert man den Text selbst. CHANGE FONT verändert die Schriftart. Label-Texte ändert man, indem man mit dem NAME-Befehl dem Bus oder dem Netz einen anderen Namen zuweist. Um den TEXT-Befehl, der zum Platzieren von Texten dient, zu aktivieren, drückt man das TEXT-Icon. Nun tippt man den gewünschten Text ein und schließt den Befehl mit OK ab. Platziert man den Text, und dieser hängt dann eine Kopie desselben Textes am Cursor an. Falls man keine Texte mehr platzieren möchte, klickt man den nächsten Befehl an. Soll ein weiterer Text, der sich vom ersten unterscheidet, platziert werden, tippt man diesen in Kommandozeile ein und schließt die Eingabe mit der E ­ nter-Taste ab. Anschließend platziert man den Text mit der Maus. Texte, die mehrere aufeinanderfolgende Leerstellen oder einen Strichpunkt enthalten, schließen die einfachen Hochkommas ein. Auch wenn man eine Fehlermeldung erhält, weil ein Text mit einem Befehl verwechselt wird, schließt man den Text in einfache Hochkommas ein, also beispielsweise: ‚Das ist ein Text‘ EAGLE bietet verschiedene Text-Fonts zur Auswahl. Über die Befehle CHANGE und FONT lässt sich die gewünschte Schriftart wählen bzw. ändern. Wenn man die Größe eines Textes ändern will, verwendet man CHANGE. Wenn man den Text >SHEET platziert, erscheint an dieser Stelle die aktuelle Seitennummer des Schaltplans in der Form 1/1 (Blatt 1 von 1). EAGLE kennt noch mehr solcher Platzhalter, z. B. für Uhrzeit und Datum der letzten Änderung (>LAST_ DATETIME) oder des letzten Ausdrucks (>PLOT_DATE TIME). In Bibliothekselementen werden Platzhaltertexte für den Namen (>NAME) und den Wert (>VALUE) von Bauteilen eingesetzt. Platzhaltertexte sollten nur in Bibliotheken verwendet werden. CIRCLE : Zeichnen von Kreisen. Mit Linienstärke (width) = 0 gezeichnete Kreise werden gefüllt dargestellt. Kreise lassen sich mit dem CIRCLE-Befehl erzeugen. Diese Objekte dienen einerseits als reine Zeichenelemente bei der Erstellung von Symbolen, Gehäusen (Packages), Zeichnungsrahmen etc., andererseits übernehmen sie spezielle Funktionen, etwa bei der Definition von Sperrflächen. Zunächst soll eine neue Schaltplandatei angelegt werden. Man schließt alle Editor-Fenster, und wählt dann im Control Panel ⟹ FILE/NEW/SCHEMATIC

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Es wird eine neue Schaltung mit dem Namen „untitled.sch“ angelegt. Normalerweise sollte man nie Dateien mit dem Namen „untitled“ abspeichern, sondern mit ⇒ FILE/ SAVE AS einen anderen Namen wählen. Man kann auch das Schaltplan-Editor-Fenster vergrößern. • ARC : Zeichnen von Kreisbögen (auch mit WIRE möglich). CHANGE CAP FLAT/ROUND definiert gerade bzw. runde Enden für den Bogen. Um den ARCBefehl, der zum Zeichnen von Kreisbögen dient, zu aktivieren, klickt man das ARC-Icon an. Ein Kreisbogen wird mit drei Mausklicks definiert: der erste legt den Anfangspunkt fest, der zweite den Kreisdurchmesser und der dritte den Endpunkt. Man platziert den Cursor am gewünschten Anfangspunkt und man klickt ihn an. Man bewegt den Cursor einigen Rasterpunkten nach rechts, aber man bleibt auf der gleichen Y-Rasterlinie. Es erscheint ein Kreis, der den Durchmesser des Kreisbogens angibt und der Kreis wird zum Kreisbogen. Man kann jetzt die Richtung des Kreisbogens mit der rechten Maustaste ändern: Man klickt mehrfach mit der rechte Maustaste – und man sieht sofort, was gemeint ist. Man kann auch den Kreisbogen größer oder kleiner zeichnen, indem man die Maus bewegt. Ist die gewünschte Form erreicht, fixiert man den Kreisbogen. Wenn man mehr über den ARC-Befehl erfahren will, verwendet man die Help-Funktion. • RECT : Zeichnen von Rechtecken. Um den RECT-Befehl, der zum Zeichnen von gefüllten Rechtecken dient, zu aktivieren, klickt man den RECT-Icon an. Zum Definieren eines Rechtecks sind zwei Mausklicks erforderlich: Der erste legt eine Ecke fest, und der zweite bestimmt die Position des gegenüberliegenden Eckpunkts. Bewegt man den Cursor zu der Stelle, an der eine Ecke des Rechtecks liegen soll so klickt man diesen mit der Maus an. Man bewegt den Cursor etwas nach rechts und nach oben. Wenn das Rechteck die gewünschte Größe erreicht hat, fixiert man diesen. Das Rechteck ist mit der Farbe des verwendeten Layers gefüllt. Mehr über den RECT-Befehl erfährt man in der Help-Funktion. • POLYGON : Zeichnen von Polygonen (gefüllte Flächen mit beliebiger Form). • BUS : Zeichnen von Bus-Linien. Ein Bus hat keine logische Bedeutung, er stellt lediglich ein Zeichenelement dar. Nur Netze stellen elektrische Verbindungen her. Netze lassen sich direkt aus Bussen „herausziehen“. • NET : Zeichnen von Netzen. Netze mit gleichem Namen sind elektrisch verbunden (auch wenn sie sich auf verschiedenen Schaltplanblättern befinden). Optische Verbindungen zwischen Netzen und Pins sind nicht notgedrungen elektrisch verbunden. Mit dem SHOW-Befehl, ERC oder per Netzliste (EXPORT) lassen sich die Bus-Linien prüfen. Netze müssen exakt im Pin-Anschlusspunkt beginnen und enden. Ansonsten kommt keine Verbindung zwischen Pin und Pad zustande. Man blendet zur Kontrolle Layer 93 Pins ein (DISPLAY-Befehl). Der Pin-Anschlusspunkt wird

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durch einen grünen Kreis markiert. EAGLE vergibt automatisch Namen für Netze. Im Schaltplan „demo1.sch“ haben z. B. die Netze an C5 Pin +, U1 Pin 3 (VI) und JP2 Pin 2 den gleichen Namen. Die Pins sind deshalb elektrisch verbunden, obwohl die Netzlinien nicht durchgehend sind. Wie schon erwähnt, definieren Netze mit gleichem Namen eine Verbindung. • JUNCTION : Symbol für Netzverbindung platzieren. Junctions werden im Allgemeinen automatisch gesetzt, man kann kreuzende Netze auch über den JUNCTION-Befehl manuell verbinden. Wird ein Netz auf einem anderen Netz abgesetzt, entsteht zwischen diesen beiden eine Verbindung. Es wird automatisch ein Verbindungspunkt (Junction) gesetzt. Das automatische Setzen der Junction kann über die Option „Auto setjunction“ (⇒ OPTIONS/SET/MISC) ausgeschaltet werden. Setzt man eine Junction auf zwei sich kreuzende Netze, werden diese beiden miteinander verbunden. Wenn man den JUNCTION-Befehl in der Kommando-Toolbar verwendet, hängt ein Punkt am Cursor. Man bewegt den Cursor über den Kreuzungspunkt zweier zu verbindender Netzlinien und klickt diese Verbindung an. : Den Namen eines Busses oder Netzes als Label platzieren. Labels • LABEL werden nicht mit CHANGE TEXT geändert, sondern mit dem Befehl NAME. • ERC : Electrical Rule Check und Konsistenzprüfung von Schaltung und Platine durchführen. • LABEL : Den Namen eines Busses oder Netzes als Beschriftung platzieren. Labels werden nicht mit CHANGE TEXT geändert, sondern mit dem Befehl NAME, da das Label den Netznamen repräsentiert. Aktiviert man für ein Label die Option XREF (in der Parameterleiste oder über CHANGE XREF ON), wird automatisch ein Querverweis generiert, der auf das entsprechende Netz auf der nächsten Seite verweist. Das Format der Querverweise bestimmt man mit dem Format für den Querverweis Labels im Menü Optionen/Einstellungen/Verschiedenes. Die Bedeutung der möglichen Platzhalter wird in der Hilfe des LABEL-Befehls erklärt. Um ein Objekt gut lokalisieren zu können, verwendet man am besten auf allen Schaltplanseiten Zeichnungsrahmen, die eine Einteilung in Spalten und Reihen aufweisen. Zum Anlegen solcher Rahmen verwenden Sie den FRAME-Befehl. In der Bibliothek „frames.lbr“ befinden sich zahlreich vordefinierte Rahmen. : Definiert ein Attribut für ein Bauteil. Attribute können frei definiert • ATTRIBUTE werden und beliebige Informationen enthalten. Über das Menü „Bearbeiten/Globale Attribute“ kann man Attribute festlegen, die im Schaltplan allgemein bzw. für alle Bauteile gültig sein sollen. • ERC : Der Electrical Rule Check prüft die Schaltplanlogik und die Konsistenz von Schaltung und Platine, sofern diese schon existiert.

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3.1.2 Menüleiste Die Menüleiste von EAGLE erkennt man in Abb. 3.3 oben. Die Bedienungsmöglichkeiten von Windows richten sich weitgehend nach Vorgabe der „Standard Application Architecture“ (SAA), sodass sie der Programmbedienung von menügeführten Programmen entspricht. Das Datei-Menü von Abb. 3.4 enthält folgende Einträge: • NEU: Erzeugt eine neue Datei des Typs Layout (Board), Schaltplan (Schematic), Bibliothek (Library), CAM-Job, ULP, Script oder Text. Die Option PROJECT erzeugt ein neues Projekt. Es wird einfach ein neues Verzeichnis angelegt, in dem man die Dateien eines Projekts verwalten kann. Zu einem Projekt gehören im Regelfall immer der Schaltplan und das Layout, evtl. besondere Bibliotheken, Script-Dateien, User-Language-Programme, Dokumentationsdateien usw. sowie die Datei „eagle. ­ epf“, in der projektspezifische Einstellungen gespeichert werden. Die Default-Verzeichnisse für die einzelnen Dateitypen lassen sich im Menü „Optionen/ Verzeichnisse“ festlegen. CAM-Jobs sind Ablaufvorschriften für die Erzeugung von Ausgabedaten, die mithilfe des CAM-Prozessors definiert werden. Script- und ULP-Dateien sind Textdateien, die Befehlssequenzen der ­ EAGLEKommandosprache bzw. User-Language-Programme enthalten. Sie lassen sich mit dem EAGLE-Texteditor oder mit anderen Texteditoren erzeugen und bearbeiten. • ÖFFNEN: Bereits existierende Dateien der oben genannten Typen lassen sich damit öffnen. • ZULETZT GEÖFFNETE PROJEKTE: Listet die Projekte auf, die kürzlich bearbeitet wurden. • ALLES SPEICHERN: Alle veränderten Dateien werden abgespeichert. Die aktuellen Einstellungen für das Projekt werden in der Datei „eagle.epf“ gespeichert. • PROJEKT SCHLIESSEN: Schließt das aktuelle Projekt. Projektspezifische Einstellungen werden in der Datei „eagle.epf“ im Projektverzeichnis gespeichert. • BEENDEN: Das Programm wird beendet. Beim nächsten Aufruf wird der momentane Zustand wieder hergestellt d. h., die Anordnung der Fenster und die in der Projektdatei gespeicherten Betriebsparameter bleiben unverändert. Ist beim Beenden kein Projekt geladen, wird beim nächsten Start nur das Control Panel geladen. Mit Alt-X kann man das Programm von jedem EAGLE-Programmteil aus verlassen, ohne dass der augenblickliche Status verloren geht. • Aktualisieren: Der Inhalt der Baum-Ansicht wird aktualisiert. • Sortieren: Der Inhalt der Baum-Ansicht wird entweder alphabetisch (nach Name) oder nach Dateityp (nach Typ) sortiert angezeigt.

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• Verzeichnisse: Im Auswahlfenster „Verzeichnisse“ werden die ­Default-Verzeichnisse für bestimmte EAGLE-Dateien eingetragen. Es dürfen jeweils mehrere Pfade angegeben werden. In der Windows-Version trennt man die Einträge durch Strichpunkt, in der Linux-Version durch Doppelpunkt. Für den Texteditor ist das Projekt-Verzeichnis das Default-Verzeichnis. Das Projekt-Verzeichnis enthält Unterverzeichnisse, die einzelne Projekte repräsentieren. Jedes dieser Projekt-Verzeichnisse enthält eine EAGLE-Projektdatei (eagle.epf). • Datei drucken und den Drucker einrichten • CAM-Prozessor: Mithilfe des CAM-Prozessors erzeugt man Fertigungsdaten. Es stehen verschiedene Treiber zur Datenausgabe zur Verfügung. Die Treiber sind in der Datei eagle.def definiert, die man mit einem Texteditor bearbeiten kann. Ausdrucke an dem Drucker werden nicht mit dem CAM-Prozessor, sondern über den PRINT-Befehl erzeugt. Die EAGLE-Lizenzbestimmungen erlauben die Weitergabe des CAM-Prozessors an dem Platinenhersteller. Dazu genügt es, ihm eine Kopie der EAGLE-Freeware zu geben. Der CAM-Prozessor ist ohne Einschränkung in der Freeware lauffähig. Alternativ dazu kann sich der Platinenhersteller die EAGLE-Freeware auch direkt bei CadSoft bestellen. Den persönlichen Installationscode darf man nicht an Dritte weitergeben! Der CAM-Prozessor lässt sich auch direkt über die Kommandozeile starten. Beim Aufruf können verschiedene Kommandozeilen-Parameter übergeben werden. Es gibt verschiedene Möglichkeiten, den CAM-Prozessor aufzurufen: Direkt aus dem Layout- oder Schaltplan-Editor über das CAM-Prozessor-Icon in der Aktionsleiste oder über das Menü Datei/CAM-Prozessor. Dabei wird automatisch die soeben bearbeitete Board- oder Schaltplandatei geladen. Aus dem Control Panel, indem man den Zweig CAM-Jobs öffnet und auf einen der Einträge doppelklickt. Dabei wird der selektierte CAM-Job schon geladen. Anschließend muss man im CAM-Prozessor noch über Datei/Öffnen die Datei, für die Daten erzeugt werden sollen, also Board oder Schaltplan, laden. Direkt über die Kommandozeile (Eingabeaufforderung, Konsole, Terminal) ohne grafische Oberfläche mit den entsprechenden Optionen. Näheres dazu findet man im Anhang zu den EAGLE-Optionen. Ein CAM-Job besteht aus mehreren Arbeitsschritten und definiert den gesamten Ablauf der Datenausgabe. So lassen sich mithilfe eines geeigneten Jobs beispielsweise Gerber-Daten für unterschiedliche Layer der Reihe nach in verschiedene Dateien schreiben. Einen Job lädt man über das Menü Datei/Öffnen/Job des CAM-Prozessors oder über das Control Panel mit einem Doppelklick auf einen Eintrag im Zweig CAM-Jobs in der Baum-Ansicht. Zur Datenausgabe ist nicht unbedingt ein Job erforderlich. Es können auch alle Einstellungen manuell der Reihe nach getroffen werden.

3.1  Control Panel

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Vor dem Erzeugen der Ausgabedaten, muss man über das Datei-Menü eine Platinendatei laden, sofern das nicht schon beim Starten aus einem Editor-Fenster geschehen ist. Links unten im CAM-Prozessor-Fenster sieht man, für welche Datei Daten erzeugt werden. Man kann auch Schaltpläne über den CAM-Prozessor ausgeben, zum Beispiel an einen Plotter. Falls man eine Job-Datei lädt, sind die Ausgabe-Parameter bereits eingestellt. Ein Job kann aus mehreren Teilen (Sections) bestehen, für die wiederum unterschiedliche Ausgabe-Parameter eingestellt sein können. Man darf auch unterschiedliche AusgabeTreiber (Devices) verwenden. Falls kein Job geladen ist, stellt man die Parameter nach den Wünschen des Anwenders ein. Wenn man die ganzen Jobs (alle Schritte) ausführen möchte, klickt man auf Job ausführen. Wenn man dagegen nur die Ausgabe mit den gegenwärtig eingestellten (aktuell sichtbaren) Parametern starten will, klickt man auf die Schaltfläche Schritt ausführen. Einen neuen Job definiert man so: 1. Hinzufügen anklicken, um neue Schritte zu erzeugen. 2. Parameter einstellen. 3. Gegebenenfalls 1. und 2. wiederholen. 4. Job mit Datei/Job speichern.., sichern. Über die Schaltfläche Beschreibung kann man die Job-Datei beschreiben. Diese Beschreibung wird dann im Control Panel angezeigt. • SCHEMATIC- und BOARD-Befehl: Klicken Sie das Icon an, wenn Sie in Schematic arbeiten, dann öffnet EAGLE das Board und man kann die Platine bearbeiten. Arbeitet man mit Board und muss zurück in den Schaltplan, so klickt man dieses Icon an. Man befindet sich sofort wieder im Schaltplan. Man kann auch das Schaltplanblatt (Sheet) laden, neu anlegen oder löschen. Bis zu 99 Schaltplanblätter lassen sich so erstellen. • USE-Befehl: Mit dem SCR-Icon lassen sich Bibliotheken auswählen, die bei ADD berücksichtigt werden. Kann auch über den Menüpunkt BIBLIOTHEK/ BENÜTZEN gewählt werden. Die Auswahl kann alternativ durch Anklicken der Bibliotheks-Marker im Bibliotheken-Zweig der Baum-Ansicht im Control Panel erfolgen. Im Kontextmenü des Eintrags Bibliotheken bzw. dessen untergeordneter Bibliotheks-Verzeichnisse kann man über die Einträge ALLE BIBLIOTHEKEN ­ LADEN und KEINE BIBLIOTHEKEN LADEN bequem alle bzw. keine der Bibliotheken (eines einzelnen Verzeichnisses) auswählen. In Script-Dateien ist der Befehl notwendig, um die Bibliothek zu wählen, aus der man Bauteile verwenden will. • SCRIPT-Befehl: Script-Datei (ULP) ausführen und damit kann man eine beliebige Sequenz von EAGLE-Befehlen per Mausklick ausführen.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

• RUN-Befehl: User-Language-Programm starten. • WINDOWS-Befehl: Die Icons entsprechen unterschiedlichen Betriebsarten des Befehls: die Zeichnung in der Arbeitsfläche einpassen (Alt-F2), in die Zeichnung hineinzoomen (F3) oder herauszoomen (F4), Bildschirm auffrischen (F2) und neuen Zeichnungsausschnitt wählen (selektieren). Der Bildausschnitt lässt sich einfach mit gedrückter mittlerer Maustaste und Bewegen der Maus verschieben! Bei gleichzeitig gedrückter Shift-Taste kann man den Bildausschnitt über die Zeichnungsgrenzen hinaus verschieben! • Befehle UNDO und REDO: Damit können Sie die bisherigen Befehle zurücknehmen oder erneut ausführen. Funktionstasten: F9 und F10 (Voreinstellung). • Damit bricht man die Ausführung von EAGLE-Befehlen ab (Bearbeiten/Befehl beenden). • Wenn dieses Icon aktiviert ist, kann man den gegenwärtigen Befehl ausführen, indem man das Icon anklickt. EAGLE stellt eine Reihe von Werkzeugen für den Datenaustausch bereit. • Script-Dateien für den Import • Export-Befehl für den Export • EAGLE User-Language-Programme für Import und Export. Die User-Language ist sehr flexibel, setzt aber die Erstellung eines geeigneten Programms voraus. Der SCRIPT-Befehl stellt dem EAGLE-Anwender eine universelle Schnittstelle für den Datenimport zur Verfügung. Da sich jede EAGLE-Operation mithilfe von Textbefehlen ausführen lässt, kann man mithilfe einer Script-Datei beliebige Daten importieren. Eine Script-Datei kann auch weitere Script-Dateien aufrufen. Script-Dateien lassen sich mit einem einfachen Texteditor erzeugen. Voraussetzung für den Entwurf eigener Script-Dateien ist, dass man die EAGLEKommandosprache versteht. Die genaue Funktionsweise und die Syntax der einzelnen Befehle findet man in den EAGLE-Hilfe-Seiten. Ein einfaches Beispiel ist die Datei euro.scr im Verzeichnis eagle/scr, die Umrisse einer Europakarte mit Begrenzungswinkeln zeichnet. Soll beispielsweise eine Netzliste in eine Platine importiert werden, die bereits die entsprechenden Bauelemente enthält, dann ist eine Script-Datei der folgenden Form erforderlich: SIGNAL GND IC1 7 IC2 7 J4 22; SIGNAL VCC IC1 14 IC2 14 J4 1;

So ein Netscript lässt sich einfach mit dem EXPORT-Befehl aus einem Schaltplan erzeugen. Einen weiteren Eindruck von der Leistungsfähigkeit dieses Import-Konzepts erhält man, wenn man eine Bibliothek mit dem EXPORT-Befehl (Option Script) ausgibt. Die erzeugte Script-Datei dient als Beispiel für die Syntax der Script-Sprache. Man kann

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mit einem beliebigen Texteditor betrachten. Wird diese Datei über SCRIPT anschließend in eine leere Bibliothek eingelesen, entsteht eine neue Bibliotheksdatei. Kommentare dürfen nach einem #-Zeichen stehen. Die User-Language ist sehr flexibel, setzt aber die Erstellung eines geeigneten Programms voraus. EAGLE bringt einige ULPs mit, die es ermöglichen, Daten für verschiedene Bestückungsautomaten und In-Circuit-Testautomaten zu erzeugen. Im ULPVerzeichnis findet man verschiedene Programme. Die Beschreibung eines ULP sieht man direkt im EAGLE-Control-Panel, indem man in der Baum-Ansicht den Zweig User-Language-Programme aufklappt und das gewünschte ULP mit der Maus anwählt. Rechts erscheint die Beschreibung. Man kann die ULP-Datei auch mit einem Texteditor öffnen und üblicherweise findet man am Anfang der Datei die zugehörige Beschreibung. Die Stückliste wird über das bom.ulp erzeugt und man startet im ­Schaltplan-Editor den RUN-Befehl. Es öffnet sich das Fenster EAGLE Stückliste mit der Bauteile-Übersicht. Es ist möglich, zusätzliche Informationen aus einer Datenbankdatei in die Stückliste zu importieren (Laden) oder eine neue Datenbank mit eigenen Eigenschaften (z. B. Hersteller, Lagernummer, Materialnummer, Preis) zu erzeugen (Neu). Abb. 3.5 zeigt die obere Befehlsleiste. Die ersten fünf Icons wurden bereits beschrieben. Das sechste Icon ist der Editor für die Schaltplanseiten. Sollte der Schaltplan etwas umfangreicher sein oder soll der Schaltplan der Übersicht halber auf mehrere Seiten verteilt werden, kann man über das Kontextmenü der Seitenvorschau neue Seiten hinzufügen beziehungsweise löschen. Man klickt dazu einfach mit der rechten Maustaste auf eine der Schaltplanseiten in der Vorschau links im Schaltplan-Editor-Fenster. Eine neue Seite wird immer als letzte Seite angefügt. Man kann in der Seitenvoransicht mittels Drag & Drop die Reihenfolge der Seiten beliebig ändern. Man klickt dazu mit der linken Maustaste auf eine Seite und man zieht diese an die gewünschte Position. Wird der Anschlusspunkt eines Pins, der noch nicht mit einer Netzlinie verbunden ist, auf den Anschlusspunkt eines anderen Pins platziert, sind sie verbunden. Wird hingegen ein Pin, der bereits mit einer Netzlinie verbunden ist auf einen anderen Pin platziert, entsteht keine Verbindung. Wird ein Bauteil mit MOVE bewegt und liegt nach dem Absetzen ein offener Pin dieses Bauteils auf einem vorhandenen Netz oder auf einem anderen Pin, werden diese

Abb. 3.5   Obere Befehlsleiste

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3  Arbeiten mit dem Leiterplattensystem EAGLE

miteinander verbunden. Man verwendet dazu UNDO, wenn das versehentlich passiert ist. Mit den Befehlen GROUP, CUT und PASTE kann man einen Schaltplan oder Teile davon in einen anderen übernehmen. Man öffnen dazu zunächst den einen Schaltplan, schaltet mit DISPLAY ALL alle Layer ein, selektiert mit GROUP die Objekte, die kopiert werden sollen, aktiviert den CUT-Befehl, und klickt mit der linken Maustaste in die Gruppe. Anschließend öffnet man den anderen Schaltplan und fügt mit PASTE die Gruppe ein. Beim Einfügen der Objekte prüft EAGLE, ob die Namen in der Gruppe schon benutzt wurden. Wenn ja, erhält das einzufügende Objekt einen neuen Namen. Die Icons unter der Bezeichnung sind für die Befehle UNDO und REDO. Damit kann man die bisherigen Befehle zurücknehmen oder erneut ausführen lassen. Mit dem Stop-Icon bricht man Befehle (Bearbeiten/Befehl beenden) ab. Mit der Ampel lässt sich der gegenwertige Befehl ausführen. EAGLE rechnet intern immer mit einem Grundraster von 1/10.000 mm (0,1 Micron). Man kann jedes Vielfache davon als Arbeitsraster einstellen (GRID-Befehl). Als Einheit können Sie Micron, Mil, Zoll (Inch) und Millimeter (mm) verwenden. Die im GRIDBefehl eingestellte aktuelle Einheit gilt für alle angegebenen Werte. Abb. 3.6 zeigt den Icon und das Einstellfenster. Bei Schaltplänen sollte man immer das voreingestellte Raster von 0,1 inch verwenden! Man muss dieses Raster auch bei der Definition von ­Schaltplan-Symbolen im Bibliotheks-Editor einsetzen! Beim Anlegen von Platinen und Bibliotheken sollte man sich vorher Gedanken machen, welches oder welche Raster man zugrunde legt. Auf das Platzierungsraster der Platine wird nur der Ursprung des Package gezogen.

Abb. 3.6   Icon und Einstellfenster

3.1  Control Panel

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Alle anderen Objekte des Gehäuses (z. B. die Pads) liegen auch in der Platine relativ zu diesem Punkt, genau so wie in der Bibliothek definiert. Im Grid-Menü bestimmt man das aktuelle Raster in der Einheit, die in der ComboBox rechts gewählt wurde. Die Option Multiplikator gibt an wie viele Rasterlinien angezeigt werden sollen. Trägt man bei Multiplikator z. B. den Wert 5 ein, wird jede fünfte Linie angezeigt. Unter Alt: kann man ein alternatives Raster einstellen, das mit gedrückter ­Alt-Taste aktiviert wird (z. B. bei MOVE, ROUTE, ADD, WIRE). Das kann beispielsweise beim Platzieren von Bauteilen in einem komplexen Layout oder zum Positionieren eines Labels im Schaltplan sehr nützlich sein. Lässt man die ­Alt-Taste vor dem Absetzen wieder los, springt das Objekt in das ursprüngliche Raster zurück. Die Raster-Darstellung kann als Punkte oder Linien erfolgen. Unter Anzeige schaltet man das Raster Ein bzw. Aus. Ein Klick auf Feinstes stellt das feinste mögliche Raster ein. Über Standard werden die Standardwerte für den Editor eingestellt. Ab einer bestimmten Zoomstufe werden die Rasterlinien in der Zeichenfläche nicht mehr dargestellt. Diese Grenze kann über das Menü Optionen/Einstellungen/Verschiedenes unter Min. sichtbare Rastergröße variiert werden.

3.1.3 Zeichnen der Schaltung eines RC-Phasenschiebergenerators Bei einem RC-Phasenschiebergenerator wird die Ausgangsfrequenz durch drei RC-Hochpassfilter oder drei RC-Tiefpassfilter festgelegt. Die frequenzbestimmenden ­ RC-Glieder befinden sich im Rückkopplungszweig einer Emitterschaltung (Phasenverschiebung ϕ = 180°) und erzeugen eine Phasenverschiebung von 180°. Damit entstehen eine Mitkopplung und eine ideale Schwingbedingung für die Erzeugung von Sinusschwingungen. Die Ausgangsspannung der Emitterschaltung steuert in Abb. 3.7 eine dreistufige RC-Phasenkette an und diese erzeugt eine Phasenverschiebung von 180°. Der Ausgang der RC-Phasenkette steuert die Basis des Transistors und der Transistor muss die Spannungsteilung von k = 1/29 im Rückkopplungsnetzwerk mit v = 29 verstärken, um die Schwingbedingung von k · vu = 1 zu erhalten. Ein idealer Hoch- oder Tiefpass 1. Ordnung verursacht eine Phasenverschiebung von ϕ = 90°. Da das nachgeschaltete RC-Glied einen zusätzlichen Spannungsfall verursacht, ergibt sich eine Phasenverschiebung von ϕ = 60°. Aus diesem Grund sind drei RC-Glieder erforderlich, um eine Gesamtphasenverschiebung von ϕ = 180° zu erreichen. Die Berechnung der Ausgangsfrequenz erfolgt für eine dreistufige Hochpasskette nach

f=

1 15,4 · R · C

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.7   RC-Phasenschiebergenerator mit dreistufigem Hochpassfilter

und für eine Tiefpasskette nach

f=

1 2,5 · R · C

unter der Voraussetzung, dass die Widerstände und die Kondensatoren in der dreistufigen Kette gleiche Werte aufweisen. Die Faktoren von „15,4“ und „2,5“ beinhalten bereits „2 π“ für den Umfang des Einheitskreises. Die unterschiedlichen Faktoren sind bedingt durch das Verhalten der Phasenschieberketten, denn bei der Hochpasskette schwingt der Sinusgenerator unterhalb und bei der Tiefpasskette oberhalb der Grenzfrequenz. Man startet den Schaltplan-Editor EAGLE mit dem Anlegen eines neuen Schaltplans. Dazu wählt man Datei/Öffnen/Schaltplan und öffnet einen Schaltplan mit dem Namen „untiteled.sch“ im aktuellen Projekt-Verzeichnis. Es erscheint Abb. 3.8. Will man den Schaltplan gleich in einem neuen Projekt anlegen, klickt man z. B. mit der rechten Maustaste auf den Projekt-Eintrag in der Baum-Ansicht und wählt im Kontextmenü die Option „Neues Projekt“. Man gibt dem neuen Projekt einen Namen und anschließend ein Klick mit der rechten Maustaste auf den neuen Projekt-Eintrag. Man wählt jetzt im Kontextmenü den Eintrag „Neu/Schaltplan“ aus und es öffnet sich ein neuer Schaltplan in diesem ­Projekt-Verzeichnis. An seinem oberen Rand enthält die Titelzeile den Namen der Datei. Darunter befindet sich die Menüleiste und dieser Menüleiste befindet sich die Aktionsleiste. In der nächsten Zeile erscheint die Parameterleiste und sie enthält unterschiedliche Icons, je nachdem, welcher Befehl aktiviert wurde. Über der Arbeitsfläche findet man links die Koordinatenanzeige und rechts davon die Kommandozeile zur Eingabe von Befehlen in Textform. EAGLE lässt sich auf unterschiedliche Weise bedienen: per Mausklick (Icons, Menüpunkte), per Funktionstasten, per Textbefehl über die Tastatur oder per Befehlsdatei (Script-Datei).

3.1  Control Panel

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Abb. 3.8   Schaltplan-Editor

Links neben der Arbeitsfläche befindet sich das Befehlsmenü, in dem die meisten Befehle des Schaltplan-Editors als Icon verfügbar sind. Unten in der Statuszeile erscheinen die Anweisungen für den Benutzer, falls ein Befehl aktiviert ist (Benutzerführung), oder es werden Meldungen des Programms zu verschiedenen Aktionen angezeigt. Links am Rand findet man eine Seitenvorschau für die Schaltplanseiten. Mit der Maus kann man hier auch durch Drag & Drop die Seiten neu sortieren. Die einzelnen Symbolleisten kann man über Optionen/Benutzeroberfläche ein- bzw. ausblenden. Es ist auch möglich die Symbolleisten mit der Maus in gewissen Grenzen neu anzuordnen. Beispielsweise kann das Befehlsmenü auch rechts stehen, oder die Aktions- und Parameterleiste gemeinsam in einer Zeile liegen. Mit dem ADD-Icon ruft man Bibliothekselemente auf. Eine Suchfunktion hilft Bauteile (Devices) schnell zu finden. USE bestimmt welche Bibliotheken zur Auswahl stehen. Wenn man mit der rechten Maustaste auf das ADD-Icon klickt, öffnet sich ein Popup-Menü, das die zuletzt geholten Bauteile zeigt. Jede Schaltung beginnt mit einem Rahmen (frames). Durch Anklicken muss man aus den zahlreichen Rahmenformaten den richtigen Rahmen auswählen, z. B. DIN A5 (landscape mit einem Dokumentationsfeld). Der Zeichenrahmen ist rechts gezeichnet und erscheint im Schaltplan-Editor.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Jetzt speichert man Zeichenrahmen ab unter „Hochpassgenerator“. Wählt man „RC-Hochpassgenerator“, erkennt man einen Überlauf des Textes, denn der Text darf maximal 17 Buchstaben betragen. Außerdem sind in dem Feld noch das Datum und die Uhrzeit angegeben.

3.1.4 Arbeiten mit dem Schaltplan-Editor Man schließt das Fenster und ruft die Datei „rcl“ auf. Man erhält die Symbole für die Widerstände, Kondensatoren und Spulen. Abb. 3.9 zeigt das Fenster des S ­ chaltplanEditors. Mit einem Doppelklick öffnet sich ein weiteres Fenster und es erscheint Abb. 3.10. Die Datei „rcl“ besteht aus - C-EU - C-TRIMM - CP-US - CPOL-EU - CPOL-US - CX - CY - EL_ - L-EL

e uropäisches Symbol für Kondensator einstellbarer Kondensator (Drehkondensator) amerikanisches Symbol für Kondensator europäisches Symbol für Elektrolytkondensator amerikanisches Symbol für Elektrolytkondensator X-Kondensator Y-Kondensator bipolarer Elektrolytkondensator europäisches Symbol für Induktivität

Abb. 3.9   Fenster des Schaltplan-Editors mit Widerständen, Kondensatoren und Spulen aus Datei „rcl“

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Abb. 3.10   Fenster der Datei „rcl“ für Widerstände, Kondensatoren und Spulen

- L-US - POTENTIOMETER_ - R-EU_ R-TRIMM R-US_

a merikanisches Symbol für Induktivität Potentiometer europäisches Symbol für Widerstand einstellbarer Widerstand (Trimmer) amerikanisches Symbol für Widerstand

Klickt man den Widerstand an, erscheint das Symbol des gewählten Bauelements mit NAME (Name) und VALUE (Wert). Die automatische Namensgebung wird in einem der Befehle PIN, PAD, SMD, NET, BUS oder ADD ein Name mit angegeben, dann werden weitere Namen davon abgeleitet, solange der Befehl aktiv ist. Die Länge der Namen darf im EAGLE beliebig lang sein. Es gibt keine praktische Begrenzung. Leerzeichen, Strichpunkt und Umlaute sind in allen Namen verboten. Hochkommas und andere (exotische) Zeichen, die einen ASCII-Code über 127 haben, sollten möglichst vermieden werden. In Device-Namen sollte kein Fragezeichen bzw. Stern vorkommen, da diese Zeichen als Platzhalter für Package-Variante (?) und Technology (*) stehen. In Pad-Namen sind Kommas zu vermeiden. Teil-Bus-Namen dürfen keine Doppelpunkte, Kommas und eckige Klammern enthalten.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Das Ausrufezeichen hat in Texten eine Sonderfunktion. Es startet und beendet überstrichenen Text. Beispiele dazu finden Sie in der Hilfefunktion zum ­TEXT-Befehl. Soll das Ausrufezeichen im Text erscheinen, muss ein Backslash (\)vorangestellt werden. Der Name wird einfach vor dem Platzieren des Objekts (während es an der Maus hängt) über die Kommandozeile eingetippt. Man beachte, dass der Name in einfache Hochkommas gesetzt werden muss. Die Eingabe wird mit der Enter-Taste (←) abgeschlossen. Wenn man in der Abb. 3.10 das europäische Symbol für den Widerstand anklickt, öffnet sich ein neues Fenster, wie Abb. 3.11 zeigt. Wenn man einen Widerstand der 0204-Reihe einsetzt, hat man einen Kohleschichtwiderstand mit einer Leistung von 0,125 W und einer Toleranz von 5 %. Die Abmessungen sind 1,6 mm (Durchmesser) × 3,7 mm (Länge) des Bauteils. Das V ist für die vertikale Anbringung. Wenn man einen Widerstand der 0309-Reihe hat, handelt es sich um einen Kohleschichtwiderstand mit einer Leistung von 0,25 W und einer Toleranz von 5 %. Die Abmessungen sind 2,3 mm (Durchmesser) × 6 mm (Länge) des Bauteils. Das V ist für die vertikale Anbringung. Wenn man einen Widerstand der 0411-Reihe verwendet, hat man einen Kohleschichtwiderstand mit einer Leistung von 0,5 W und einer Toleranz von 5 %. Die Abmessungen

Abb. 3.11   Auswahl der Widerstände

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sind 3,5 mm (Durchmesser) × 9,5 mm (Länge) des Bauteils. Das V ist für die vertikale Anbringung. Die Widerstände 0204-, 0309- und 0411-Reihe sind von 10 Ω bis 1 MΩ lieferbar. Im rechten Feld von Abb. 3.11 sieht man die mechanischen Abmessungen. Klickt man den Widerstand der 0204/5-Reihe an, erscheint ein Widerstand mit der Bezeichnung R1. Klickt man noch 5-mal an, kommt man zur Abb. 3.12. Fährt man mit der Maus auf das Symbol R1 und drückt die rechte Maustaste, erscheint ein Fenster. • Attribute: Man kann im Schaltplan globale Attribute definieren, z. B. für den Autorouter oder für eine Projektbezeichnung, die man an beliebiger Stelle in der Zeichnung platzieren kann, ist es oft sinnvoll, dass im Schriftfeld des Zeichnungsrahmens die Informationen stehen. Über das Menü Bearbeiten/Globale Attribute… öffnet man den Dialog. Ein Klick auf „Neu“ erzeugt ein neues globales Attribut. Es besteht aus dem Attributnamen und einem Wert. Um das Attribut im Schaltplan zu platzieren, definiert man einen Platzhalter mit dem TEXT-Befehl, der den Namen des Attributs enthält. Für das Attribut mit dem Namen AUTOR, platziert man den Text >AUTOR. Groß- und Kleinschreibung spielt hier keine Rolle. Das >-Zeichen am Anfang ist das Schlüsselzeichen für einen Platzhaltertext. Abb. 3.12   Platzieren der sechs Widerstände

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Der ATTRIBUTE-Befehl weist Bauteilen verschiedene Attribute zu. Ein Attribut besteht aus dem Attribut-Namen, und dem zugewiesenen Wert und kann jede beliebige Information enthalten. Sofern ein Attribut schon in der Bibliothek für das Device definiert wurde, kann man den vorgegebenen Wert im Schaltplan verändern. Klickt man auf das ATTRIBUTE-Icon und anschließend auf ein Bauteil, öffnet sich ein Dialog-Fenster. Dort sieht man, welche Attribute für das Bauteil in der Bibliothek oder im Schaltplan bereits angelegt wurden. In dem Fenster hat das Bauteil R1 die Attribute für „DISTRIBUTOR, I­ D-NUMBER“, und „TEMP“. Die Icons rechts zeigen, wo das Attribut definiert wurde: • • • • •

global im Schaltplan-Editor global im Layout-Editor in der Bibliothek im Device-Editor für das Bauteil im Schaltplan für das Package im Layout-Editor

Die Attribute wurden im Device-Editor festgelegt. Möchte man ein neues Attribut definieren, klickt man „Neu“ und es lässt sich ein neues Attribut im Schaltplan anlegen. Im folgenden Dialog legt man Name, Wert und Anzeige-Option des Attributs fest. Im Beispiel ist der Attributname TOLERANZ und der Wert beträgt 1 %. Mit der Option Anzeige regeln Sie die Art der Darstellung des Attributs in der Zeichnung. Es gibt vier Optionen: Off: Value: Name: Both:

 as Attribut wird nicht angezeigt D Es wird nur der Wert des Attributs angezeigt (1 %) Es wird nur der Attributname gezeigt (TOLERANZ) Es werden Name und Wert angezeigt (TOLERANZ = 1  %)

Sobald die Anzeige-Option nicht Off ist, wird der entsprechende Text am Aufhängepunkt des Bauteils bzw. eines Gatters angezeigt. Der Layer, der vor der Definition eines Attributs im Schaltplan eingestellt ist, z. B. mit „CHANGE LAYER“, bestimmt den Layer für die Beschriftung. Position und Layer können aber jederzeit verändert werden. Wurde für ein Bauteil bereits in der Bibliothek ein Platzhaltertext für ein Attribut definiert, erscheint der entsprechende Text an der vorgegebenen Stelle. Auch solche Texte kann man mit SMASH vom Bauteil lösen und somit verschieben, und beispielsweise den Layer, die Schriftgröße oder die Schriftart verändern. • Copy: Bauteile und andere Objekte kopieren. Beim Kopieren von einzelnen Netzen und Bussen wird der Name beibehalten, bei allen anderen Objekten wird der Name verändert. COPY kann man innerhalb einer Zeichnung auch auf Gruppen anwenden. Die Funktionsweise ist gleichbedeutend mit der Kombination der Befehle CUT

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und PASTE. Der Inhalt der Gruppe kann nicht mit der Zwischenablage des Betriebssystems genutzt werden. Hält man die Ctrl-Taste gedrückt während man auf ein Objekt klickt, wird dieses an seinem Aufhängepunkt selektiert und befindet sich somit im aktuell eingestellten Raster. • Delete: Löschen von sichtbaren Objekten und arbeitet auch in Kombination mit GROUP. Ist eine Gruppe definiert, kann sie mit der Ctrl-Taste plus rechter Maustaste gelöscht werden. Der DELETE-Befehl löscht ein komplettes Bauteil, wenn man mit gedrückter Shift-Taste auf ein Gate klickt. In diesem Fall werden im Board (falls vorhanden) die Leiterbahnen, die zu diesem Bauteil führen nicht aufgelöst. Klickt man bei gedrückter Shift-Taste auf ein Netz oder einen Bus, wird das ganze Netz- bzw. Bussegment gelöscht. • Gateswap: Tauscht gleichwertige Gates eines Bauelements aus unter der Voraussetzung: Die Gates müssen mit gleichem Swaplevel definiert sein. Gates nennt man in EAGLE die Symbole eines Bausteins, die in der Schaltung individuell platziert werden können. • Invoke: Bei Bauteilen, die aus mehreren Symbolen (Gates) bestehen, hat man die Möglichkeit, einzelne Gates gezielt in den Schaltplan aus der Bibliothek zu holen (z. B. Gatter D vor Gatter C). Ebenso bei Versorgungspins, die nicht automatisch im Schaltplan erscheinen. Der Befehl wird auch benötigt, wenn man ein Gate eines Bauteils platzieren will, das auf einer anderen Schaltplanseite verwendet wurde. In diesem Fall aktiviert man INVOKE und tippt den Namen des Bausteins (z. B. IC1) in die Kommandozeile ein. • Mirror: Objekt spiegeln • Move: Bewegen beliebiger sichtbarer Objekte. Die rechte Maustaste rotiert das Objekt am Mauszeiger. Wird ein Netz über einen Pin bewegt, entsteht keine elektrische Verbindung. Bewegt man ein Gate mit einem Pin über ein Netz oder einen anderen Pin, entsteht eine Verbindung. Gruppen von Objekten lassen sich so bewegen: Gruppe mit GROUP definieren, ­MOVE-Icon anklicken, Ctrl-Taste drücken, und bei gedrückter Taste mit der rechten Maustaste in die Zeichnung klicken und bewegen. Wird die Ctrl-Taste nicht gedrückt, erscheint nach dem Rechtsklick das Kontextmenü. Auch dieses hat einen Eintrag Move: Gruppe zum Bewegen der Gruppe. Während die Gruppe am Mauszeiger hängt, kann diese mit der rechten Maustaste um 90° weiter gedreht werden. Möchte man die Gruppe auf eine andere Schaltplanseite verschieben, wählt man in der Aktionsleiste oder über die Seitenvoransicht eine andere Schaltplanseite. Anschließend setzt man die Objekte an der gewünschten Stelle ab. • Name: Name für Bauteile, Netze oder Busse vergeben. • Package: Muss man während der Entwicklung des Layouts die gewählte Bauform eines Bauelements durch eine andere ersetzen, setzt man je nach Situation den PACKAGE- bzw. den REPLACE-Befehl ein.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Es wird vorausgesetzt, dass Layout und Schaltplan konsistent sind und das Device mit mehr als einer Package-Variante angelegt wurde. Man tippt in der Kommandozeile den Befehl „PACKAGE“ oder klickt alternativ mit der rechten Maustaste auf das zu ersetzende Bauteil und wählt aus dem Kontextmenü den Eintrag „Package“. Man kann als dritte Variante auch auf das CHANGE-Icon im Befehlsmenü klicken und die Option „Package“ wählen. • Replace: Das Bauteil (Device) wird durch ein anderes aus einer beliebigen Bibliothek ersetzt. Der Austausch kann nur funktionieren, wenn das neue Bauteil mindestens genauso viele Anschlüsse hat wie das bisherige und zumindest die Position oder die Namen der Pins und auch der Pads identisch sind. Ein rechter Mausklick auf das Icon öffnet ein Popup-Menü, das die zuletzt ausgewählten Bauteile zeigt. • Rotate: Objekte um 90° rotieren (auch mit MOVE möglich). • Show: Stellt das anschließend mit der Maus selektierte Objekt heller dar. Man kann den Namen eines Bauteils oder eines einzelnen Gatters (auch mehrere gleichzeitig) gezielt über die Kommandozeile angeben. Dabei sind auch die Platzhalter * und? erlaubt. Mit Ctrl + SHOW wählt man die Hervorhebung des gewählten Objekts. • Smash: Löst die Platzhaltertexte für den Namen, Wert und ggf. für Attribute von Bauteilen, sodass sie individuell platziert und in ihrer Größe geändert werden können. Kann auch in Kombination mit GROUP verwendet werden. Ist eine Gruppe definiert, kann sie bei gedrückter Ctrl-Taste mit der rechten Maustaste gesmasht werden. Hält man während des SMASH-Befehls die Shift-Taste gedrückt, werden die Texte wieder an die ursprüngliche Stelle gesetzt und sind nicht mehr frei editierbar (auch über das Kontextmenü mit unSmash). Alternativ lässt sich die Option Smashed über das Kontextmenü, Eigenschaften, einbzw. ausschalten. • Technology: Es ist jederzeit möglich, die Technologie eines Bauteils im Layout zu verändern, sofern in der Bibliotheksdefinition unterschiedliche Technologien angelegt wurden. Verwenden Sie den CHANGE-Befehl, Option Technology oder den ­Technology-Befehl über das Kontextmenü (rechter Mausklick auf das Package). Die Vorgehensweise ist identisch mit dem Austauschen einer Gehäuseform über PACKAGE. • Value: Werte für Bauteile vergeben. Bei ICs wird als Wert im Allgemeinen die Bausteinbezeichnung (z. B. 7400) verwendet. Abb. 3.13 zeigt die Zuweisung der Werte für die Widerstände. Klickt man auf ein Widerstandssymbol und hat man „VALUE“ in der Befehlsleiste, öffnet sich das Fenster für den Widerstand. Hier gibt man den Wert an. Als nächstes benötigt man drei Kondensatoren und hier ruft man unter der Datei „rcl“ den Kondensatorstyp auf. Es erscheint Abb. 3.14.

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Abb. 3.13   Zuweisung der Werte für die Widerstände

Abb. 3.14   Auswahl der Kondensatoren unter der Datei „rcl“

Bei dem Kondensator handelt es sich um Standardtypen mit den Außenabmessungen 2,4 mm × 4,4 mm. Der Pinabstand beträgt 2,5 mm. Der nächste Kondensator hat die Außenabmessungen 2,5 mm × 5,0 mm und der Pinabstand beträgt ebenfalls 2,5 mm. Bei den Kondensatoren handelt es sich um die Abmessungen der Standarttypen:

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3  Arbeiten mit dem Leiterplattensystem EAGLE

• Folienkondensatoren • Schichtkondensatoren • Wickelkondensatoren

3.1.5 Elektrische Verbindungen der Bauteile Die Verbindungen zwischen den Pins definiert man mit dem NET-Befehl. Netze beginnen und enden im Anschlusspunkt eines Pins. Dieser ist sichtbar, wenn Layer 93 Pins eingeblendet ist (DISPLAY-Befehl). Netze erhalten immer einen automatisch generierten Namen und dieser kann mit dem NAME-Befehl verändert werden. Netze mit demselben Namen sind miteinander verbunden, unabhängig davon, ob sie durchgehend gezeichnet sind oder nicht. Das gilt auch über mehrere Seiten hinweg. Kommt ein Netz auf einem anderen Netz, einem Bus oder einem ­Pin-Anschlusspunkt zu liegen, endet die Netzlinie an dieser Stelle und ist verbunden. Entsteht beim Absetzen des Netzes keine Verbindung zu einem anderen Objekt, hängt die Netzlinie weiterhin an der Maus. Dieses Verhalten lässt sich über das Menü „Optionen/Einstellungen/ Verschiedenes“ (Option Netze und Busse werden automatisch beendet) verändern. Deaktiviert man diese Option, ist ein Doppelklick notwendig um das Netz zu beenden. Dargestellt werden Netze im Layer 91 Net. Netze müssen exakt im Pin-Anschlusspunkt enden um verbunden zu werden. Endet ein Netz irgendwo auf der Pin-Linie, ist es nicht mit einem Pin verbunden. Beim Verbinden von Netzen gibt man gegebenenfalls über den resultierenden Namen informiert bzw. bietet EAGLE eine Auswahl der möglichen Namen an. Mit dem Befehl „JUNCTION“ kennzeichnet man Verbindungen sich kreuzender Netze und Junctions werden automatisch gesetzt. Diese Option (Junction automatisch setzen) kann auch über das Menü „Optionen/Einstellungen/Verschiedenes“ deaktiviert werden. Man verwendet immer NET und nicht den WIRE-Befehl! Man kopiert Netze nicht mit dem COPY-Befehl! Bei dieser Aktion wird für das neue Netz kein eigener Name generiert und so könnten ungewollte Verbindungen entstehen. Schiebt man mit MOVE ein Netz über ein anderes Netz oder über einen Pin, entsteht keine elektrische Verbindung. Zur Überprüfung kann man das Netz mit SHOW anklicken. Alle verbundenen Pins und Netze müssen heller (in der Highlight-Farbe) dargestellt werden. Wird ein Gate bewegt, müssen die angeschlossenen Netze mitwandern. Mit dem LABEL-Befehl kann man einen einfachen Bezeichner für ein Netz platzieren. Sofern man mit GRID ein alternatives Raster definiert hat, kann man Labels bei gedrückter Alt-Taste im feineren Raster gut anordnen.

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Setzt man ein LABEL mit aktivierter XREF-Option für ein Netz, wird automatisch ein Querverweis erzeugt. Dieser zeigt auf die nächste Seite auf der dieses Netz wieder vorkommt. Je nachdem in welche Richtung das Label zeigt, verweist es auf eine vorhergehende oder eine nachfolgende Schaltplanseite. Zeigt ein Label nach unten oder rechts, zeigt es auf eine höhere Seitennummer. Zeigt es nach oben oder nach links, verweist es auf die niedrigeren Seitennummern. Kommt das Netz nur noch auf einer weiteren Seite vor, wird dieser Querverweis angezeigt, unabhängig von der Drehung des Labels. Befindet sich das Netz nur noch auf der aktuellen Seite, zeigt das Label nur den Netznamen und gegebenenfalls den Label-Rahmen, je nach Definition, die im Menü „Optionen/Einstellungen/Verschiedenes“ unter Format für Q ­ uerverweis-Labels angegeben ist (auch über SET definierbar). Die XREF-Option aktiviert man direkt in der Parameterleiste des L ­ ABEL-Befehls oder nach dem Platzieren über CHANGE XREF ON. Die folgenden Platzhalter zur Definition des Label-Formats sind erlaubt: % F % N % S % C % R

a ktiviert das Zeichnen eines Rahmens um das Label der Name des Netzes die nächste Seitennummer die Spalte auf der nächsten Seite R die Zeile auf der nächsten Seite

Das Standard-Format ist % F % N/%S %C %R Neben den definierten Platzhaltern kann man auch beliebige andere ­ASCII-Zeichen verwenden. Die Platzhalter % C und % R funktionieren nur, wenn man auf den Schaltplanseiten jeweils einen Zeichnungsrahmen mit Spalten- und Reiheneinteilung platziert hat. Ansonsten wird ein Fragezeichen angezeigt. Nach dem Verdrahten der passiven Bauelemente muss die Masse oder 0  V angeschlossen werden. Hierzu dient die Bibliothek „Supply1“. Hier findet man auch + 12 V für den Anschluss der positiven Betriebsspannung. Abb. 3.15 zeigt die Verdrahtung mit den passiven Bauelementen. Wenn man + 12 V und das Netzsegment verbindet, kommt einer Warnung, denn zwei unterschiedliche Netzsegmente werden verbunden, wie Abb. 3.16 zeigt-

3.1.6 Schaltung überprüfen und korrigieren Spätestens am Ende der Schaltplanentwicklung sollte man den Schaltplan mithilfe des „Electrical Rule Check“ (ERC) überprüfen. Es ist von Vorteil, den ERC während der Arbeit im Schaltplan immer wieder mal aufzurufen, um mögliche Fehler möglichst schnell zu entdecken. Man klickt dazu auf das ERC-Icon im Befehlsmenü oder auf den Eintrag Schaltplan prüfen (ERC..) im Menü „Werkzeuge“.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.15   Bibliothek „Supply1“ mit der Verdrahtung

Alle Fehlermeldungen und Warnungen, die die Schaltplanlogik betreffen, werden im ERC-Fehler-Fenster angezeigt. Fehler werden in der Liste mit einem roten Icon markiert, Warnungen mit einem gelben. Existiert zum Schaltplan ein zugehöriges Board, prüft der ERC auch die Konsistenz zwischen Schaltplan und Board. Werden keine Unterschiede festgestellt, meldet der ERC, dass Board und der Schaltplan konsistent sind. Andernfalls zeigt das ERC-Fenster einen Zweig mit Konsistenzfehlern. Man kann die Fehler alphabetisch oder nach Schaltplanseiten auf- oder absteigend sortiert anzeigen lassen. Dazu klickt man auf die Spaltenüberschriften „Art“ beziehungsweise Seite. Klickt man auf einen Eintrag im Zweig „Fehler“ oder „Warnungen“ des ERCFehler-Fensters, zeigt eine Linie an die Stelle im Schaltplan, die betroffen ist. Wenn nur ein Ausschnitt der Zeichnung sichtbar ist, erreicht man durch Anklicken der Option „Zentriert“, und der selektierte Fehler ist in der Fenstermitte gezeigt. Man überprüft jeden Fehler und jede Warnung wie Abb. 3.17 zeigt. In der Praxis kann es sein, dass man eine Warnung oder einen Fehler tolerieren möchte. In diesem Fall klickt man auf die Schaltfläche „Billigen“. Der aktuelle Eintrag wird in den Zweig „Gebilligt“ verschoben und nicht mehr gemeldet. Soll ein gebilligter Fehler oder eine Warnung wieder als normaler Fehler bzw. als normale Warnung behandelt werden, wählt man den entsprechenden Eintrag im „Gebilligt“-Zweig aus und man klickt auf die Schaltfläche „Missbilligen“. Der Eintrag

3.1  Control Panel

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Abb. 3.16   Verbindung von zwei unterschiedlichen Netzsegmenten. Das Netzsegment N$7 wird mit dem Netzsegment +12 V verbunden

Abb. 3.17   Jeder Fehler und jede Warnung wurde mit dem ERC-Icon überprüft

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3  Arbeiten mit dem Leiterplattensystem EAGLE

erscheint jetzt wieder als normaler Eintrag im ursprünglichen Zweig. „Gebilligte Fehler/ Warnungen“ bleiben solange erhalten, bis man explizit wieder „Missbilligen“ eingibt. Auch ein erneuter ERC-Durchgang ändert daran nichts. Das Verschieben eines Eintrags von einem Zweig in den anderen, markiert die Schaltplandatei als verändert bzw. nicht gespeichert. Das ERC-Fehler-Fenster kann, während man den Fehler bearbeitet, geöffnet sein. Nach dem Bearbeiten bzw. Überprüfen eines Fehlers bzw. einer Warnung kann man den Eintrag als „Behandelt“ markieren. Das entsprechende Icon wird jetzt grau dargestellt. Behandelte Einträge bleiben in der Fehlerliste erhalten, solange man keinen neuen ERC startet. Wenn man das ERC-Fenster geschlossen hat und über den ERRORS-Befehl wieder öffnet, sind die bereits bearbeiteten Fehler nach wie vor grau markiert. Wenn man auf die Schaltfläche „Alle löschen“ klickt, sind keine Fehler mehr in der Liste. Das Fenster zeigt die Meldung: Liste wurde vom Anwender gelöscht. Wurde noch kein ERC durchgeführt, versucht man mit ERRORS die Fehlerliste einzusehen, und so wird zuerst automatisch der ERC gestartet. Der ERC prüft den Schaltplan nach einem starren Schema. In einigen Fällen ist es notwendig, Fehlermeldungen oder Warnungen zu tolerieren. Man kann bei Bedarf die Netz- und Pin-Liste mit dem EXPORT-Befehl ausführen. Mit SHOW kann man Netze im Schaltplan verfolgen.

3.2 Erstellen einer Platine Nachdem man den Schaltplan angelegt und den ECR geprüft hat, klickt man den ­Board-Icon an. Es entsteht eine neue Platine mit den Abmessungen 100 × 80  mm und links daneben die Bauelemente, die mit Luftlinien verbunden sind. Wenn man ein anderes Platzierungsraster bevorzugt, kann man dieses bei der Erzeugung der Platine mit dem BOARD-Befehl angeben. Sollen die Bauteile beispielsweise im Raster 1 mm angeordnet werden, gibt man in der Kommandozeile des ­Schaltplan-Editors ein: BOARD 1 mm

Die Einheit muss in der Kommandozeile spezifiziert werden. Die Platine ist über die Forward&Back-Annotation mit der Schaltung verbunden. Sofern beim Bearbeiten immer beide Dateien gleichzeitig geladen sind, ist gewährleistet, dass sie konsistent bleiben. Änderungen in einer Datei werden sofort in der anderen ausgeführt. Abb. 3.18 zeigt noch das Grid-Fenster für die Rastereinstellung. EAGLE rechnet intern immer mit einem Grundraster von 1/10.000 mm (0,1 Micron). Man kann jedes Vielfache davon als Arbeitsraster einstellen (GRID-Befehl).

3.2  Erstellen einer Platine

201

Abb. 3.18   Grid-Fenster für die Rastereinstellung

Als Einheit wählt man Micron, Mil, Zoll (Inch) und Millimeter (mm) aus. Die im GRID-Befehl eingestellte aktuelle Einheit gilt für alle angegebenen Werte. Wichtig: Bei Schaltplänen sollte man immer das voreingestellte Raster von 0,1 inch verwenden. Bei einem Platinenumriss kann man jedoch das Raster verändern. Grundsätzlich gilt für Platinen: Das Raster immer so groß wie möglich und so klein wie nötig wählen. Im Grid-Menü bestimmt man das aktuelle Raster in der Einheit, die in der ComboBox rechts gewählt wurde. Die Option „Multiplikator“ gibt an wie viele Rasterlinien angezeigt werden sollen. Trägt man bei Multiplikator zum Beispiel den Wert 5 ein, wird jede fünfte Linie angezeigt. Unter „Alt:“ kann man ein alternatives Raster einstellen, das mit gedrückter AltTaste aktiviert wird (z. B. bei MOVE, ROUTE, ADD, WIRE). Das kann beispielsweise beim Platzieren von Bauteilen in einem komplexen Layout oder zum Positionieren eines Labels im Schaltplan sehr nützlich sein. Man lässt die ­Alt-Taste vor dem Absetzen wieder los und das Objekt springt in das ursprüngliche Raster zurück. Die Raster-Darstellung kann als Punkte oder Linien erfolgen. Unter Anzeige schaltet man das Raster Ein bzw. Aus. Ein Klick auf Feinstes stellt das feinste mögliche Raster ein. Über „Standard“ werden die Standardwerte für den Editor eingestellt.

202

3  Arbeiten mit dem Leiterplattensystem EAGLE

Ab einer bestimmten Zoomstufe werden die Rasterlinien in der Zeichenfläche nicht mehr dargestellt. Diese Grenze kann über das Menü „Optionen/Einstellungen/Verschiedenes“ unter minimaler sichtbarer Rastergröße variiert werden. Für Rasterlinien und Rasterpunkte können beliebige Farben zugeordnet werden. Man klickt unter „Optionen/Einstellungen/Farben“ auf das Farbfeld der entsprechenden Farbpalette (je nach Hintergrundfarbe) und wählt für die Rasterpunkte bzw. Rasterlinien die gewünschte Farbe aus. Alternativ kann man den SET-Befehl in der Kommandozeile verwenden: SET COLOR_GRID BLUE

setzt die Rasterfarbe auf blau. Statt des Farbnamens kann man auch die Farbnummer angeben. Diese darf zwischen 0 und 63 liegen. Die resultierende Farbe ist abhängig von den ­(selbst-)definierten Farben der aktuellen Palette. Eine Platine, die neu aus einem Schaltplan erzeugt wird, sieht zunächst aus wie in Abb. 3.18 gezeigt. Die Bauteile werden am linken Rand der Platine automatisch platziert Die Platinenumrandung wird als einfache Linie im Layer 20 Dimension gezeichnet. Bei der Professional- und Standard-Edition wird der Rahmen einer Eurokarte, bei der LightEdition einer halben Eurokarte dargestellt. Man ändert gegebenenfalls die Leerplatine in Größe und Form mit MOVE und SPLIT. Man beachte auch die Hinweise zum WIREund MITER-Befehl in der Hilfe-Funktion. Auch runde Platinenformen lassen sich einfach erzeugen. Sie dürfen die Umrisslinien auch löschen und aus einer Bibliothek (z. B. 19 inch.lbr) einen Rahmen über ADD platzieren. Alternativ kann man mit dem SCRIPT-Befehl eine Script-Datei einlesen. Beispielsweise lässt sich die Datei euro.scr verwenden. Man tippt einfach in der Kommandozeile SCRIPT EURO

ein. Der Platinenumriss dient gleichzeitig als Begrenzungslinie für den Autorouter.

3.2.1 Anordnung der Bauteile Für die Anordnung der Bauteile wählt man eine Platine mit den Abmessungen von 40 mm x 30 mm. Man schiebt die Bauteile an die gewünschten Positionen und hierzu verwendet man den MOVE-Befehl. Bauteile lassen sich direkt anklicken oder über den Namen ansprechen. Man tippt beispielsweise MOVE R6

3.2  Erstellen einer Platine

203

in die Kommandozeile ein, hängt das Bauteil mit Namen R6 direkt an der Maus und lässt sich platzieren. Eine exakte Platzierung erfolgt über die Eingabe: MOVE R6 (0,25 2,50)

Der Aufhängepunkt von R6 liegt nun auf dieser Koordinate. Hält man beim Selektieren eines Bauteils die Ctrl-Taste gedrückt, springt der Aufhängepunkt an den Mauszeiger und wird dabei in das aktuell eingestellte Raster gezogen. Eine Gruppe von Bauteilen kann mit GROUP und MOVE verschoben werden. Man zeichnet nach dem Klick auf das GROUP-Icon einen Rahmen um die gewünschten Objekte, man klickt auf MOVE und bei gedrückter Ctrl-Taste mit der rechten Maustaste in die Gruppe um diese zu selektieren. Mit linkem Mausklick setzt man die Gruppe an der gewünschten Stelle ab. ROTATE oder rechter Mausklick bei aktivem MOVE-Befehl dreht ein Bauteil um jeweils 90°. Das gilt auch für Gruppen. Soll ein Bauteil in einem beliebigen Winkel platziert werden, kann man diesen direkt bei ADD oder auch nachträglich bei ROTATE oder MOVE in der Parameterleiste angeben. Abb. 3.19 zeigt die Parameterleiste für ROTATE, MOVE, ADD, COPY, TEXT. Neben dem Winkel-Feld erkennt man die Einstellung für das Spin- und ­Mirror-Flag. Gibt man in der Kommandozeile ROTATE R45 ‚IC1‘

ein, dreht man das Bauteil IC1 von der bisherigen Position um 45° weiter. Hat man beispielsweise versucht das Bauteil mit dem ROTATE-Befehl und gedrückter Maustaste direkt zu drehen und dann festgestellt, dass man den gewünschten Winkel nicht exakt einstellen konnte (aufgrund eines zu grob eingestellten Rasters), gibt man ROTATE = R45 ‚IC1‘;

in der Kommandozeile ein. So wird das Bauteil mit einem Winkel von 45° platziert. Das = -Zeichen steht für eine absolute Winkelangabe; die Ausgangslage spielt keine Rolle. Handelt es sich beispielsweise um ein SMD-Bauteil, das auf der Unterseite der Platine platziert werden soll, kann man auch gleich noch das Mirror-Flag zum Spiegeln des Bauteils angeben, also ROTATE = R45 ‚IC1‘;

Abb. 3.19   Parameterleiste für ROTATE, MOVE, ADD, COPY, TEXT

204

3  Arbeiten mit dem Leiterplattensystem EAGLE

Gibt man zusätzlich das Spin-Flag an, erreicht man, dass Texte von oben lesbar sind, also auf den Kopf gestellt werden. ROTATE = SMR180 ‚IC1‘;

Das Spin-Flag ist alternierend, d. h. gibt man es ein weiteres Mal an, wird der Text wieder von unten bzw. von rechts lesbar dargestellt. Man soll immer prüfen, ob die Platzierung günstig oder ungünstig ist. Dazu verwenden Sie den Befehl RATSNEST. Dieser berechnet die kürzesten Verbindungen der Airwires (Luftlinien). Bei Platinen mit vielen Signalen kann es sinnvoll sein, zur besseren Übersichtlichkeit, einige der Luftlinien auszublenden oder nur bestimmte anzeigen zu lassen. Um z. B. die Luftlinien der Signale VCC und GND auszublenden, tippt man in der Kommandozeile  RATSNEST VCC GND

ein. Will man wieder alle Luftlinien sehen, tippt man RATSNEST *

ein. Die Position bestimmter Bauteile wird gezeigt, indem man bei aktiviertem SHOWBefehl den Bauteilnamen in die Kommandozeile tippt oder direkt auf ein Objekt klickt. Ein Klick mit INFO auf ein Bauteil gibt detaillierte Auskunft über dessen Eigenschaften. Manche Eigenschaften kann man so direkt verändern. Mit dem LOCK-Befehl kann man Bauteile fixieren und diese lassen sich dann nicht mehr verschieben. Mit Shift + LOCK wird das Bauteil wieder freigegeben. Der LOCKBefehl lässt sich auch auf Gruppen anwenden. Liegt der Name- bzw. Value-Text an einer ungünstigen Stelle, löst man beide mit SMASH vom Bauteil und schiebt sie mit MOVE an eine beliebige Position. Dabei wird eine Linie vom Text zum Aufhängepunkt des zugehörigen Objekts angezeigt. So erkennt man zu welchem Bauteil der gelöste Text gehört. Ein Klick mit DELETE auf einen der beiden Texte macht ihn unsichtbar. Hält man während des SMASH-Befehls die Shift-Taste gedrückt, erscheinen beide Texte wieder an der ursprünglichen Position. Die Texte sind nun nicht mehr vom Bauteil gelöst (unSmash) und dies lässt sich erreichen, indem man auf den verbliebenen Text mit DELETE klickt, oder im Kontextmenü über Eigenschaften die Option Smashed deaktiviert.

3.2.2 Arbeiten mit dem Autorouter Beim Routen stehen zwei Möglichkeiten zur Verfügung:

3.2  Erstellen einer Platine

205

• mit Autorouter • ohne Autorouter Was muss ein Autorouter können: • • • • • • • • • • • • •

Beliebiges Routing-Raster (min. 0,02 mm) Beliebiges Platzierungsraster (min. 0,1 micron) SMD-Bauelemente auf beiden Seiten werden geroutet Routing-Fläche kann die gesamte Zeichenfläche sein (vorausgesetzt, es ist genügend Speicher vorhanden) Wahl der Strategie durch Steuerparameter Gleichzeitiges Routen verschiedener Netzklassen mit unterschiedlichen Leiterbahnbreiten und Mindestabständen Gemeinsamer Datensatz (Design-Regeln) für Design Rule Check und Autorouter Multilayerfähig (bis zu 16 Signallagen, die gleichzeitig geroutet werden, nicht nur paarweise) Unterstützung von Blind- und Buried-Vias Vorzugsrichtung für jeden Layer getrennt einstellbar: horizontal und vertikal, echte 45/135° (interessant für Zwischenlayer!) Ripup und Retry für 100-%-Entflechtungsstrategie Optimierungsläufe zur Minimierung der Vias und Glättung der Leiterbahnverläufe Vorverlegte Leiterbahnen werden nicht verändert

Was man vom Autorouter erwarten kann: Der EAGLE-Autorouter ist ein sogenannter 100-%-Router. Dieser Begriff besagt, dass Platinen, die theoretisch komplett entflochten werden können, vom Autorouter zu 100-% entflochten werden, vorausgesetzt – und das ist eine entscheidende Einschränkung – der Autorouter hat unendlich viel Zeit. Diese Einschränkung gilt für alle 100-%-Router. Da man in der Praxis aber nicht unendlich viel Zeit hat, kann es sein, dass auch ein 100-%-Router eine Platine nicht vollständig entflechten wird. Der EAGLE-Autorouter arbeitet nach dem Ripup/Retry-Verfahren, d. h. sobald er eine Leitung nicht mehr verlegen kann, nimmt er bereits verlegte Leitungen wieder weg (Ripup) und versucht es erneut (Retry). Die Zahl der Leitungen, die er wieder wegnehmen darf, bezeichnet man als Ripup-Tiefe. Sie spielt eine entscheidende Rolle für die Geschwindigkeit und das Entflechtungsergebnis. Im Prinzip trifft man damit die Einschränkung, von der oben die Rede war. Wer von einem Autorouter erwartet, dass er die perfekte Platine ohne eigenes Zutun liefert, wird enttäuscht werden: Der Layouter muss nach wie vor seine Vorstellungen von der Platine selbst einbringen und auch einiges an Überlegung investieren. Tut er das, dann ist ein Autorouter eine wertvolle Hilfe, die ihm sehr viel Routinearbeit abnimmt.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Der Autorouter wird über eine Reihe von Parametern gesteuert. Berücksichtigt werden die Werte aus den aktuellen Design-Regeln, den Netzklassen und den speziellen Autorouter-Steuerparametern. Die Design-Regeln legen die Mindestabstände (DRC-Befehl, Einstellungen Clearance und Distance), den Via-Durchmesser (Einstellung Restring) und den Bohrdurchmesser der Vias (Einstellung Sizes) fest. Außerdem wird die Mindestleiterbahnbreite festgelegt. Die Netzklassen geben, sofern definieren, spezielle Mindestabstände, die Leiterbahnbreite und den Bohrdurchmesser von Durchkontaktierungen bestimmter Signale vor. Außerdem gibt es noch eine Reihe spezieller Kostenfaktoren und Steuerparameter, die über das Autorouter-Menü verändert werden können. Sie beeinflussen den Leiterbahnverlauf beim automatischen Entflechten. Die Defaultwerte werden vom Programm vorgegeben. Die Steuerparameter werden beim Abspeichern des Layouts in der ­ BRD-Datei gespeichert und diese Werte werden in einer Autorouter-Steuerdatei (*.ctl) gespeichert. So ist ein bestimmter Parametersatz für verschiedene Layouts nutzbar. Design-Regeln und Vorgaben für verschiedene Netzklassen sind nicht Bestandteil der Control-Datei. Prinzipiell läuft ein Routing-Vorgang in mehreren Schritten ab: Zuerst startet im Allgemeinen der Bus-Router, dessen Parameter so gewählt sind, dass er Busse optimal verdrahtet. Busse werden nur geroutet, wenn es einen Layer mit entsprechenden Vorzugsrichtungen gibt. Der Bus-Router kann nur Signale verlegen, die zur Netzklasse 0 gehören. Dieser Schritt kann auch entfallen. Busse im Sinne des Autorouters sind Verbindungen, die sich mit geringen Abweichungen in x- oder y-Richtung geradlinig verlegen lassen. Dann folgt der eigentliche Routing-Lauf mit Parametern, die möglichst eine 100%ige Entflechtung erlauben. Hier lässt man bewusst zu, dass viele Durchkontaktierungen gesetzt werden, um keine Wege zu verbauen. Im Anschluss daran können beliebig viele Optimierungsläufe folgen, deren Parameter so eingestellt sind, dass die Anzahl der Vias reduziert und Leiterbahnverläufe geglättet werden. Bei den Optimierungsläufen wird jeweils nur noch eine Leitung weggenommen und neu verlegt. Allerdings kann sich noch ein höherer Entflechtungsgrad ergeben, da durch den geänderten Verlauf dieser Leitung unter Umständen neue Wege frei werden. Die Anzahl der Optimierungsläufe muss man vor dem Start des Autorouters festlegen. Eine nachträgliche Optimierung ist nicht mehr möglich. Nach dem Ende eines RoutingJobs werden alle Leiterbahnen als vorverlegt betrachtet und dürfen nicht mehr verändert werden. Jeder der angeführten Schritte kann separat aktiviert bzw. deaktiviert werden. Abhängig von der Komplexität der Platine und den zur Verfügung stehenden Fertigungsmöglichkeiten sind die Design-Regeln festzulegen. Sofern man nicht bereits im Schaltplan verschiedene Netzklassen definiert hat, kann man jetzt vor dem Autorouten festlegen, ob bestimmte Signale mit besonderen Leiterbahnbreiten verlegt, besondere Mindestabstände eingehalten oder bestimmte Bohrdurchmesser für Vias unterschiedlicher Signale verwendet werden sollen.

3.2  Erstellen einer Platine

207

Werden keine speziellen Netzklassen definiert, gelten die Werte aus den ­ esign-Regeln. Die Leiterbahnbreite entspricht dann dem Wert „Minimum width“ im D Sizes-Tab, die Mindestabstände sind im „Clearance-Tab“ bzw. „­Distance-Tab“ festgelegt. Der Via-Durchmesser wird durch die Werte im „Restring-Tab“ bestimmt. Wurden in den Design-Regeln und bei den Netzklassen Werte angegeben berücksichtigt der Autorouter immer die größeren von beiden. Die richtige Wahl des Routing- und Platzierungsrasters ergibt sich aus den DesignRegeln und den verwendeten Bauelementen. Das minimale Routing-Raster liegt bei 0,02 mm, das entspricht ca. 0,8 mil. Der Autorouter lässt zwar ein beliebiges Platzierungsraster (einzustellen mit dem GRID-Befehl) zu. Allerdings ist es nicht besonders sinnvoll, die Bauteile in einem derart feinen Raster zu platzieren. Generell gilt: • Das Platzierungsraster sollte nicht feiner als das Routing-Raster sein. • Falls das Platzierungsraster größer als das Routing-Raster ist, sollte es ein ganzzahliges Vielfaches davon sein. Diese Regeln leuchten ein, wenn man sich überlegt, dass es gemäß den Design-Regeln z. B. möglich wäre, zwei Leitungen zwischen zwei Anschlüssen eines Bausteins zu verlegen, dies aber an der Wahl der beiden Raster scheitern kann. Man beachte, dass das Routing-Raster im Menü des AUTO-Befehls (Routing Grid) eingestellt wird. Es ist nicht identisch mit dem aktuellen Raster des Layout-Editors, das mit dem GRID-Befehl eingestellt wird. Für das Routing-Raster gilt: Der Zeitbedarf steigt exponentiell mit der Auflösung. Deshalb sollte man es so groß wie möglich wählen. Die Hauptüberlegung für die meisten Platinen richtet sich darauf, wie viele Leitungen maximal zwischen den Anschlüssen eines IC verlegt werden sollen. Natürlich müssen in diese Überlegung die gewählten Design-Regeln, also Mindestabstände der Leitungen zu Pads und anderen Leitungen, mit einbezogen werden. Die Konsequenz aus obigen Überlegungen lautet: Die beiden Raster sind so zu wählen, dass die Pads der Bauelemente möglichst auf dem Routing-Raster liegen. Natürlich gibt es Ausnahmen, etwa bei SMD-Bauelementen, bei denen der umgekehrte Fall auftreten kann, dass nämlich eine Platzierung außerhalb des RoutingRasters die besten Ergebnisse liefert. Auf jeden Fall sollte man sich die Wahl des Rasters anhand der Design-Regeln und der Pad-Abstände genau überlegen. Bei der Wahl des Rasters ist auch zu beachten, dass möglichst keine Pads für den Router unsichtbar werden. d. h., jedes Pad soll mindestens einen ­Routing-Rasterpunkt belegen. Sonst kann es passieren, dass der Autorouter eine Verbindung nicht legen kann, die ansonsten ohne Probleme zu verlegen wäre – einfach weil er das entsprechende Pad nicht auf seinem Raster darstellen kann. Der Autorouter meldet dann „Unerreichbares SMD…“.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Der Default-Wert für das Routing-Raster ist 50 mil. Dieser Wert ist für einfache Platinen mit bedrahteten Bauteilen ausreichend. Arbeitet man mit ­ SMD-Bauteilen, benötigt man ein feineres Routing-Raster. Übliche Werte sind 25, 12,5, 10 oder 5 mil. Der benötigte Routing-Speicher hängt primär ab vom gewählten R ­ outing-Raster, der Fläche der Platine und der Anzahl der Signallayer in denen geroutet wird. Der statische Speicherbedarf (in Byte) einer Platine berechnet sich wie folgt: Zahl der Rasterpunkte x Zahl der Signallayer x 2

Man beachte, dass ein Versorgungslayer, der durch die Namensgebung ($name) generiert wurde, keinen Autorouting-Speicher belegt. Ein Versorgungslayer hingegen, der mit Hilfe eines oder mehrerer Polygone realisiert wurde, belegt genau so viel RoutingSpeicher wie jeder andere Signallayer. Zusätzlich zum statischen Speicherbedarf wird auch Platz für dynamische Daten benötigt. Dieser ist sehr stark abhängig vom Layout und liegt sehr grob geschätzt in einer Größenordnung von ca. 10 % bis 100 % (in manchen Fällen sogar mehr!) des statischen Wertes. Dieser statische Wert sollte vor dem Autorouten als RAM-Speicher frei sein. Reicht dieser nicht aus, muss der Autorouter die Daten auf die Festplatte auslagern. Dies verlängert die Routingdauer enorm und sollte in jedem Fall vermieden werden. Kurze Zugriffe auf die Festplatte sind normal, da die Job-Datei auf der Festplatte immer wieder aktualisiert wird. Soll man eine doppelseitige Platine entwickeln, dann wählt man Top und Bottom als Route-Layer. Für eine einseitige Platine sollte man nur den B ­ ottom-Layer verwenden. Bei Innenlagen ist es sinnvoll, die Layer von außen nach innen zu verwenden, also zunächst 2 und 15 und so weiter. Innenlagen werden zu Versorgungslayern, wenn sie zu „$name“ umbenannt sind, wobei „name“ ein gültiger Signalname ist. Diese Layer werden nicht geroutet. Versorgungslagen mit mehreren Signalen lassen sich mit Polygonen realisieren. Diese Lagen werden als normale Signallagen behandelt. Bei Platinen, die so komplex sind, dass es zweifelhaft ist, ob sie zweiseitig zu verdrahten sind, empfiehlt es sich, sie als Multilayer-Boards anzulegen und die Kosten für Innenlayer sehr hoch auszuwählen. So versucht der Autorouter die Innenlagen zu meiden und möglichst viele Verbindungen in den Außenlagen zu verlegen. Im Notfall kann er aber auf eine Innenlage ausweichen. Diese Einstellungen trifft man im Autorouter-Menü. Ist ein Layer, der SMDs enthält nicht aktiviert, gibt der Autorouter beim Start den Hinweis „Unerreichbares SMD in Layer ….“. Der Autorouter lässt sich dann mit „OK“ starten oder abbrechen und dann neu konfigurieren. Die Vorzugsrichtungen stellt man im Allgemeinen so ein, dass sie auf den beiden Außenseiten der Platine um 90° versetzt sind. In Innenlagen ist es oft von Vorteil, 45° und 135° zu wählen, da damit Diagonalverbindungen abgedeckt werden. Prinzipiell sollte man vor der Wahl der Vorzugsrichtungen die Platine (anhand der Luftlinien)

3.2  Erstellen einer Platine

209

daraufhin untersuchen, ob für eine bestimmte Seite eine Richtung Vorteile bietet. Das kann insbesondere bei SMD-Platinen der Fall sein. Bei kleinen Platinen, die größtenteils mit SMD-Bauteilen bestückt sind, kann es erfahrungsgemäß von Vorteil sein, ohne Vorzugsrichtungen zu routen (Einstellung * im Autorouter-Setup). Der Router kommt dann wesentlich schneller zu einem brauchbaren Ergebnis. Auch bei einseitigen Platinen sollte ohne Vorzugsrichtung gearbeitet werden. Falls der Autorouter in bestimmten Gebieten keine Leitungen oder Durchkontaktierungen verlegen soll, kann man Sperrflächen mit den Befehlen RECT, CIRCLE und POLYGON in die Layer 41 tRestrict, 42 bRestrict und 43 vRestrict einzeichnen. tRestrict: Sperrflächen für Leitungen und Polygone im Top-Layer. bRestrict: Sperrflächen für Leitungen u. Polygone im Bottom-Layer. vRestrict: Sperrflächen für Durchkontaktierungen. Solche Sperrflächen können auch schon im Package eines Bauteils definiert sein (etwa um die Befestigungslöcher eines Steckers herum oder für einen liegend montierten Transistor, unter dem sich keine Leitungen befinden sollen). Wires werden im Layer 20 Dimension gezeichnet und sind für den Autorouter die Begrenzungslinien. Über diese Grenzen hinweg können keine Leitungen verlegt werden. Eine Fläche im Layer 20 gezeichnet, könnte auch als Sperrfläche für alle Signallagen verwendet werden. Allerdings ist zu beachten, dass diese Fläche vor der Fertigung der Platine wieder zu löschen ist, da üblicherweise der Layer 20 bei der Erzeugung von Fertigungsdaten ausgegeben wird. Die Default-Werte für die Kostenfaktoren sind so gewählt, dass man nach Erfahrung die besten Ergebnisse liefert. Auch die Steuerparameter, z.  B. mnRipupLevel, mnRipupSteps usw. sind so eingestellt, das sie beste Ergebnisse liefern. Bei vielen Parametern können bereits kleine Änderungen große Auswirkungen erzeugen.

3.2.3 Beispiel mit dem Autorouter Die Platine mit den Außenmaßen 40 mm × 30 mm ist zu erstellen. Danach sind die Bauteile in diese Platine zu bringen. Man hat den rechten Teil in Abb. 3.20. Die oberen Icons des Befehlsmenüs sind dem Schaltplaneditor identisch. • LOCK : Verriegelt die Position und Orientierung eines Bauteils in der Platine. Ist das Bauteil Locked, kann es nicht verschoben und auch nicht mit GROUP selektiert werden. Shift + LOCK entriegelt das Bauteil. Das ist auch über den Eintrag „unLock“ im Kontextmenü möglich. Der Aufhängepunkt eines verriegelten Bauteils wird im ­Editor-Fenster als x, im Gegensatz zu einem + bei nicht verriegelten Bauteilen, dargestellt.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.20   Nicht geroutete Schaltung der Platine mit dem Befehlsmenü

• SPLIT : Fügt einen Knickpunkt in eine Linie ein. Wenn man z. B. ein Stück einer bereits verlegten Leiterbahn in einen anderen Layer legen will, fügt man mit SPLIT zwei Knickpunkte ein, und wechseln mit CHANGE LAYER die Lage. An den Knickpunkten werden automatisch Durchkontaktierungen gesetzt. SPLIT ermöglicht außerdem ein schnelles Neuverlegen einer bereits gerouteten Leiterbahn. Mit einem Linksklick auf die Leiterbahn fügt man einen Knickpunkt ein, dann bewegt man die Maus und verlegt die Leiterbahn auf einen anderen Weg. Den bisherigen Verlauf kann man anschließend mit Ctrl + DELETE oder RIPUP entfernen. • OPTIMIZE : Fasst Wire-Segmente in den Signallayern, die in einer Linie liegen, zu einem Segment zusammen. • ROUTE : Signal manuell verlegen. Dabei werden Luftlinien (Airwires) in Leiterbahnen verwandelt. Dieser Befehl bietet in Verbindung mit den Tasten Ctrl und Shift besondere Funktionen. • RIPUP : Verdrahtete Leiterbahnen werden in unverdrahtete Signale (Luftlinien) umgewandelt und die Polygone für die Umrissdarstellung berechnet bzw. verwandeln. Durch die Angabe von Signalnamen in der Kommandozeile kann man einzelne Signale gezielt berechnen lassen, bestimmte Signale von der Aktion ausnehmen, oder auch nur die Polygone ansprechen. Wenn man diesen Icon anklickt, wird oben eine Ampel sichtbar, die dann eine komplette Umwandlung von verdrahteten Leiterbahnen in unverdrahtete Signale durchführt.

3.2  Erstellen einer Platine

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• WIRE : Zeichnen von Linien und Bögen. In den Signallayern 1 bis 16 erzeugt der WIRE-Befehl elektrische Verbindungen. Der Parameter Style (CHANGE-Befehl) bestimmt die Linienart. Der DRC und der Autorouter behandeln einen WIRE immer als durchgezogene Linie, egal welcher Style verwendet wurde. Den Knickmodus (SET-Befehl, Parameter Wire_Bend) ändert man mit der rechten Maustaste. Man beachte auch die Hinweise zu den Besonderheiten in Kombination mit der Ctrl- bzw. Shift-Taste in der Hilfe-Funktion. Man drückt beispielsweise beim Starten eines Wires die Ctrl-Taste, beginnt die Linie exakt am Ende des in der Nähe liegenden Wires, auch wenn dieser nicht im aktuell eingestellten Raster liegt (Fang-Funktion). Linienbreite, Linienart und Layer werden vom bereits vorhandenen Wire übernommen. • TEXT : Platzieren von Texten. Man verwendet „CHANGE SIZE“ um die Texthöhe einzustellen. CHANGE RATIO ändert die Linienbreite beim Vektor-Font. Mit „CHANGE TEXT“ ändert man den Text selbst und „CHANGE FONT“ verändert die Schriftart. Die Option „Immer Vektor-Schrift“ (im der Menü Optionen/Benutzeroberfläche) stellt Texte immer als Vektor-Font dar, egal mit welchem Font der Text ursprünglich definiert wurde. Das gilt auch für Ausdrucke und die Ausgabe von Daten mit dem CAM-Prozessor. Soll Text in einem Kupferlayer invertiert dargestellt werden, schreibt man den Text in den Layer 41 tRestrict bzw. 42 bRestrict und legen darüber eine Kupferfläche im Top- oder Bottom-Layer mit dem POLYGON-Befehl. Das Polygon spart dann die Sperrfläche (also den Text) aus. : Zeichnen von Kreisen. In den Layern 41 tRestrict, 42 bRestrict und 43 • CIRCLE vRestrict erzeugt dieser Befehl Sperrflächen für den Autorouter. Kreise mit Linienstärke (width) Null werden gefüllt dargestellt. • ARC : Zeichnen von Kreisbögen (auch mit WIRE möglich). Mit „CHANGE CAP FLAT | ROUND“ definiert man gerade bzw. runde Enden für den Bogen. Wird der Bogen als Teil eines Wire-Zuges gezeichnet und beide Enden mit einem Wire verbunden, sind die Bogenenden rund. Bögen mit geraden Enden werden bei der GerberAusgabe im ­CAM-Prozessor immer emuliert ausgegeben, also durch dünne kurze Linien gezeichnet. Bögen mit runden Enden „CHANGE CAP ROUND“ nicht. • RECT : Zeichnen von Rechtecken. In den Layern 41 tRestrict, 42 bRestrict und 43 vRestrict erzeugt dieser Befehl Sperrflächen für den Autorouter. • POLYGON : Zeichnen von Polygonen bzw. Kupferflächen. Polygone in den Signallayern werden als Signale behandelt. Diese halten zu anderen Potenzialen einen bestimmten Abstand ein (Copper Pouring). Damit lassen sich unterschiedliche Signalflächen auf demselben Layer realisieren. Die Kontur eines Polygons wird in der Umrissdarstellung als gepunktete Linie dargestellt. Polygone in den Layern t/b/ vRestrict sind Sperrflächen für den Autorouter.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

• VIA : Setzen einer Durchkontaktierung. Vias werden automatisch gesetzt, wenn beim ROUTE-Befehl die Ebene gewechselt wird. Mit „NAME“ kann ein Via an ein bestimmtes Signal angeschlossen werden. • SIGNAL : Manuelle Definition eines Signals. Nicht möglich, wenn die ­Forward&Back-Annotation aktiv ist. Verbindungen sind dann im Schaltplan-Editor mit dem NET-Befehl zu definieren. • HOLE : Platzieren einer Bohrung, die nicht durchkontaktiert wird. • ATTRIBUTE : Definiert ein Attribut für ein Bauteil. Über das Menü „Bearbeiten/ Globale Attribute..“ kann man Attribute festlegen, die im Layout allgemein gültig sind. • RATSNEST : Kürzeste Luftlinien und reale Polygon-Darstellung berechnen. Gezieltes Berechnen und Ein- und Ausblenden von Luftlinien durch Angabe eines Signalnamens. Ein dem Namen vorangestelltes Ausrufezeichen blendet die angegebenen Luftlinien aus. Es sind Platzhalter bei der Namensangabe erlaubt. RATSNEST wird beim Verlegen einer Leiterbahn mit ROUTE für das gewählte Signal automatisch ausgeführt. Während des R ­ ATSNEST-Befehls wird in der Statuszeile der Name des zur Zeit berechneten Signals angezeigt. • AUTO : Autorouter starten. • ERC : Konsistenzprüfung von Schaltung und Platine durchführen. • DRC : Design-Regeln festlegen und Design Rule Check durchführen. • ERRORS : Vom Design-Rule-Check gefundene Fehler werden anzeigen. Wurde der DRC bisher noch nicht aufgerufen, wird dieser zuerst automatisch gestartet, dann werden eventuelle Fehler gezeigt. Wenn Abb. 3.20 in eine Platine umgewandelt wird, muss man erst RATSNEST drücken und damit werden die kürzesten Luftlinien berechnet.

Abb. 3.21   Setup für den Autorouter

3.2  Erstellen einer Platine

213

Abb. 3.21 zeigt das Setup für den Autorouter. Wichtig ist die Layer 1 TOP (Draufsicht) und 16 Bottom (Platinenseite). Es soll eine einseitige Platine erstellt werden. An dieser Stelle legt man fest, in welchen Layern geroutet werden darf und welche Vorzugsrichtungen gelten. Man klickt mit der Maus in die entsprechende Combo-Box und selektiert man den gewünschten Wert. Einstellung der Vorzugsrichtungen: - / \ * N/A

h orizontal vertikal diagonal in 45° diagonal in 135° keine Layer nicht aktiv

Bei der Platine wurde die Vorzugsrichtung „horizontal vertikal“. Wenn man nun auf den Auto-Icon klickt, erscheint Abb. 3.22. Mit RIPUP und der Ampelfunktion die Leiterbahnen lassen sich die Leiterbahnen zwischen den Bauteilen löschen. Eine gute Übung sind die zwei diagonalen und wenn keine Verzugsrichtung definiert ist.

3.2.4 Festlegung der Design-Regeln Falls man vorhat, die Platine professionell erstellen zu lassen, sollte man sich spätestens jetzt bei dem Platinenhersteller erkundigen, ob er für folgende Parameter bestimmte Werte vorschreibt: • Leiterbahnstärke,

Abb. 3.22   Fertige Platine mit der Vorzugsrichtung „horizontal vertikal“

214

3  Arbeiten mit dem Leiterplattensystem EAGLE

• Lötaugenform, • Lötaugendurchmesser, • Abmessungen für SMD-Pads, • Textgröße und -stärke, • Bohrdurchmesser, • Anzahl der Signallagen, • Bei Mehrlagenplatinen ggf. Fertigungsvorschriften bezüglich Blind- und Buried-Vias und Aufbau der Platine • Abstand zwischen unterschiedlichen Potenzialen, • Parameter für Lötstoplack und Lotpaste. Man spart Zeit und Geld, wenn man die Vorgaben frühzeitig berücksichtigen. Die Standard-Design-Regeln sind so gewählt, dass sie für die meisten Anwendungen passen. Sollte eine Platine besondere Anforderungen haben, sind die erforderlichen Einstellungen hier zu treffen und man speichert die Design-Regeln unter einem neuen Namen ab. Ruft man diesen Dialog zum ersten Mal auf, werden die Design-Regeln vom Programm vorgegeben. Die Werte sind an die eigenen Bedürfnisse oder nach den Vorgaben des Leiterplattenherstellers anzupassen. Die Schaltfläche „Übernehmen“ speichert die aktuell eingestellten Werte in der Layout-Datei ab. Manche Änderungen, wie die Einstellungen für Restring, also den Durchmesser von Pads und Vias, werden nach einem Klick auf Übernehmen direkt im Layout-Editor angezeigt. Abb. 3.23 zeigt die Einstellmöglichkeiten der Design-Regeln (DRC = Design Rule Check). Wenn man normalerweise den DRC-Icon anklickt, erscheint links unten im Bildschirm „kein Fehler“. Die Design-Regeln können über die Schaltfläche Speichern „unter..“, in einer speziellen Design-Rules-Datei (*.dru) gespeichert werden. So kann man den verwendeten Regelsatz einfach auf ein anderes Layout übertragen. Will man einem Layout einen bestimmten Satz von Design-Regeln aus einer „dru“-Datei zuordnen, zieht man mit der Maus den entsprechenden Eintrag aus dem Design-Regeln-Zweig der BaumAnsicht des Control Panels in das Editorfenster oder klicken auf die Schaltfläche „Laden…“ im Datei-Tab des ­Design-Regeln-Fensters. Über Beschreibung editieren kann man den Beschreibungstext des aktuellen Parametersatzes verändern. Standardmäßig erscheint die Beschreibung im Datei-Tab wie im vorherigen Bild zu sehen. Zur Formatierung des Textes kann ­HTML-Text verwendet werden. Hinweise dazu findet man in der Hilfe-Funktion. Der Design-Regeln-Dialog bietet eine Reihe verschiedener Optionen, die über Tabs gewählt werden können. Zur Auswahl stehen: • Datei

Design-Regeln verwalten

3.2  Erstellen einer Platine

215

Abb. 3.23   Einstellungen der Design-Regeln, wenn man den DRC-Icon anklickt

• Layers A  nzahl der Kupferlagen, Struktur von Multilayer-Platinen, Art und Länge von Vias, Dicke der Kupfer- und Isolationsschichten • Clearance: Abstände zwischen Objekten unterschiedlichen und gleichen Signals in den Signallayern • Distance: Abstände zum Platinenumriss und zwischen Bohrungen Sizes, Mindestleiterbahnbreite und Mindestbohrdurchmesser, insbesondere für Micro- und Blind-Vias • Restring: Breite des Kupferrings um die Bohrung bei Pads und (Micro-)Vias bzw. Durchmesser der Thermal- und Annulus-Symbole in Supply-Layern • Shapes: Form von Pads und SMDs • Supply: Thermal- und Isolationssymbole in Versorgungslagen • Mask: Werte für Lötstop- und Lötpastenmaske • Misc: Weitere Prüfungen Die meisten Parameter werden mithilfe einer Grafik erklärt. Sobald man in die ­Parameter-Zeile klickt, erscheint die zugehörige Darstellung. • Layers: Hier werden die Anzahl der Signallayer und die Art der Durchkontaktierungen (Blind-, Buried-Vias) festgelegt. Durch einen mathematischen Aus-

216

3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.24   Layer-Setup in den Design-Regeln

druck in der Zeile „Setup“ wird der Aufbau der Platine exakt definiert. Man legt die Kombination aus Kernen (Cores) und Prepregs und die daraus resultierenden Möglichkeiten für Durchkontaktierungen fest. Abb. 3.24 zeigt fünf Rundungsfaktoren für SMD-Flächen. In den meisten Fällen (bei einfachen Zwei- oder Mehrlagenplatinen) gehen die Durchkontaktierungen durch alle Lagen. In Abb. 3.24 sieht man die Standardeinstellungen für eine Zweilagenplatine. Der Ausdruck (1 * 16) definiert einen Platinenkern (Core) mit den Layern 1 und 16, welche mit Durchkontaktierungen verbunden werden dürfen. Die runden Klammern um diesen Ausdruck definieren die durchgehenden Vias. Einfache Beispiele: 1 Lage:

16

Nur Layer 16, keine Vias.

4 Lagen, Vias durch alle Lagen: Zwei Kerne sind miteinander verbunden.

(1 ∗ 2 + 3 ∗ 16) 6 Lagen, Vias durch alle Lagen:

217

3.2  Erstellen einer Platine

(1 ∗ 2 + 3 ∗ 4 + 5 ∗ 16)

Drei Kerne sind miteinander verbunden.

Die Felder „Copper“ und „Isolation“ definieren die Dicke der Kupfer- bzw. Isolationsschichten. Diese Einstellungen sind nur bei der Verwendung von Blind- bzw. ­Micro-Vias, also bei komplexen Multilayer-Platinen, von Bedeutung. Die Befehle „DISPLAY“, „LAYER“, „WIRE“ und „ROUTE“ zeigen bzw. verwenden nur die Signallayer, die im Setup definiert wurden. • Clearance und Distance (Mindestabstände): Unter Clearance werden die Mindestabstände zwischen Leiterbahnen, Pads, SMDs und Vias verschiedener Signale und zwischen SMDs, Pads und Vias bei gleichem Signal bestimmt. Abb. 3.25 zeigt das Fenster für Clearance. Setzt man den Wert für Prüfungen zwischen Objekten gleichen Signals (Same signals) auf 0, werden diese nicht ausgeführt. • Distance bietet Einstellungsmöglichkeiten für Mindestabstände zu Objekten im Layer 20 Dimension, in dem üblicherweise der Platinenumriss gezeichnet wird, und zwischen den einzelnen Bohrungen. Abb. 3.26 zeigt das Fenster für Distance.

Abb. 3.25   Fenster für Clearance (Mindestabstände)

218

3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.26   Fenster für Distance (Einstellungsmöglichkeiten für Mindestabstände)

Wird der Wert „Copper/Dimension“ gleich 0 gesetzt, prüft der „Design Rule Check“ den Abstand zwischen Kupfer und Dimension nicht. Es werden dann auch keine Bohrungen (Holes), die auf einer Leiterbahn platziert wurden, erkannt. Polygone halten in diesem Fall keinen Mindestabstand zu Objekten im Layer 20 Dimension ein! Für Netze, die einer speziellen Netzklasse angehören, gelten die über den ­CLASS-Befehl definierten Werte für den Mindestabstand (Clearance) und den Bohrdurchmesser der Vias (Drill), sofern diese größer sind, als in den Design-Regeln vorgegeben (Clearance bzw. Minimum Drill im Sizes-Tab). • Sizes (Mindestgrößen): An dieser Stelle wählt man die Mindestwerte für Leiterbahnbreite und Bohrdurchmesser, die im Layout erlaubt sind. Sind Netzklassen definiert (Edit/Netzklassen) und dabei Vorgaben für die Mindestleiterbahnbreite (Width) und den Mindestbohrdurchmesser (Drill) vorgenommen worden, gilt der jeweils größere Wert. Abb. 3.27 zeigt das Fenster für Sizes. Bei der Verwendung von Blind-Vias (Sacklöchern) wird hier das erlaubte Verhältnis von Bohrungstiefe zu Bohrdurchmesser festgelegt. Man kontaktiert dazu immer den ­Leiterplatten-Hersteller! Schreibt dieser beispielsweise ein Verhältnis von 1:0,5 vor, gibt man in die Zeile Min. Blind Via Ratio den Wert 0,5 ein.

3.2  Erstellen einer Platine

219

Abb. 3.27   Fenster für Sizes (Mindestgrößen)

Verwendet man Micro-Vias, gibt man in der Zeile „Min. MicroVia“ den erlaubten Mindestbohrdurchmesser an. Ein Wert größer als Minimum Drill bedeutet, dass keine „Micro-Vias“ verwendet werden (default). • Restring (Pad- und Via-Durchmesser): Die Einstellungen unter Restring bestimmen die Restring-Breite von Pads, Vias und Micro-Vias. Unter Restring versteht man den Kupferring, der nach dem Bohren eines Pads oder Vias um die Bohrung herum stehen bleibt. Die Breite des Restrings kann für Außen- und Innenlagen unterschiedlich gewählt werden. Bei Pads kann man zusätzlich zwischen Top- und Bottom-Layer unterscheiden. Die Restring-Breite errechnet sich prozentual vom Bohrdurchmesser, der von einem Minimal- bzw. Maximalwert begrenzt wird. Die Restring-Einstellungen wirken sich auch auf Thermal- und Annulus-Symbole in Supply-Layern aus, wenn die Option „Restring“ im Supply-Tab der Design-Regeln für Thermal-/Annulus-Symbole aktiviert ist. Sobald man einen dieser Werte verändert und anschließend auf die Schaltfläche „Übernehmen“ klickt, sieht man direkt die Auswirkungen im Layout. Wenn man für die Ober- bzw. Unterseite unterschiedliche Werte (oder auch Formen) wählt, ist es sinnvoll die Layerfarbe der Layer 17 Pads bzw. 18 Vias

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3  Arbeiten mit dem Leiterplattensystem EAGLE

gleich der Hintergrundfarbe (schwarz oder weiß) zu setzen. So sieht man die tatsächliche Größe bzw. Form des Objekts im entsprechenden Layer. Der INFO-Befehl und auch Eigenschaften-Dialog des Kontextmenüs, zeigen den ViaDurchmesser in den Außen- und Innenlayern, und den ursprünglich vom Benutzer vorgegebenen Wert an. In der Abb. 3.28 gilt: Voreingestellter Wert (über CHANGE DIAMETER): Tatsächlicher, errechneter Durchmesser in den Außenlayern: Tatsächlicher, errechneter Durchmesser in den Innenlayern:

0 ,7 0,9 0,8

Aufgrund der Restring-Einstellungen in den Design-Regeln wird der ­Via-Durchmesser entsprechend den vorgegebenen Mindestwerten vergrößert. In Abb. 3.28 zeigt die Maske zur Einstellung der Restring-Breite. Standardmäßig beträgt der Restring für Bohrungen 25 % vom Bohrdurchmesser. Da bei kleinen Bohrdurchmessern die Ringbreite schnell unter einen brauchbaren (technisch machbaren) Wert sinken kann, gibt man einen Mindestwert (hier 10 mil für Pads, 8 mil für Vias, 4 mil für Micro-Vias) an. Ebenso kann man einen Maximalwert angeben. Beispiel: Bei einer Bohrung von 40 mil Durchmesser ist der Restring 10 mil (25 %). Er liegt also innerhalb des Max- und Minwerts. Ist die Bohrung nur 24 mil (z. B. für ein Via), errechnet sich für den Restring ein Wert von 6 mil. Das ist für eine Standard-

Abb. 3.28   Maske zur Einstellung der Restring-Breite

3.2  Erstellen einer Platine

221

platine sehr fein und nicht mehr problemlos machbar bzw. mit Zusatzkosten verbunden. In diesem Fall wird das Pad mit dem eingestellten Mindestwert von 8 mil generiert. Soll ein fester Wert für alle Pads bzw. Vias gelten, setzt man den Minwert gleich dem Maxwert. Der eingestellte Prozentwert ist dann nicht relevant. Diameter-Check-Box: Für den Fall, dass Sie in der Bibliothek für ein Pad oder im Layout-Editor für ein Via einen Durchmesser vorgegeben haben, und dieser Durchmesser auch in den Innenlagen berücksichtigt werden soll, aktivieren Sie die jeweilige Check-Box Diameter. Standardmäßig werden Durchmesser-Vorgaben nur in den Außenlayern berücksichtigt. Das kann von Interesse sein, wenn man für ein Pad oder Via einen Durchmesser vorgibt, der die in Abhängigkeit vom Bohrdurchmesser errechnete R ­ estring-Breite überschreitet. Das Pad bzw. Via wäre dann in den Innenlagen kleiner als in den Außenlagen. Soll es in allen Lagen gleich groß sein, aktiviert man die Option „Diameter“. Standardmäßig ist diese Option bei neu angelegten Boards ausgeschaltet, da in diesen Versionen Pads und Vias auf allen Layern den gleichen Durchmesser hatten. Das Layout wird so beim Update-Vorgang nicht verändert. Alle Maße dürfen auch in Millimeter eingegeben werden (z. B. 0.2 mm). Shapes bei SMDs: Für SMD-Flächen kann man hier einen Rundungsfaktor angeben. Der Wert liegt zwischen 0 % (keine Rundung) und 100 % (maximale Rundung). Abb. 3.39 zeigt die Anwendung von „Isolate“, „Gap“ und „Restring“. Pads: Hier bestimmt man die Form der Pads. Für Top- und Bottom-Layer gibt es getrennte Einstellungsmöglichkeiten, wie Abb. 3.29 zeight. Die Option „As in library“ übernimmt die Form, wie sie im Package-Editor definiert wurde. Ein Klick auf Übernehmen zeigt die Änderung sofort im Layout-Editor an. In Innenlagen sind Pads und Vias, unabhängig von der Form an der Oberfläche der Platine, immer rund. Der Durchmesser ergibt sich aus den ­Restring-Einstellungen. Sofern man einem Pad in der Bibliothek die Eigenschaft First gegeben hat, kann man hier für solche Pads eine bestimmte Form definieren. Abb. 3.30 zeigt die Einstellungen der Pad-Formen. Das Verhältnis von Länge zu Breite von Long- und Offset-Pads wird mit der sogenannten Elongation definiert (siehe Bild). Der Wert wird in Prozent angegeben. Klickt man mit der Maus in das entsprechende Feld für Long bzw. Offset, zeigt die Grafik rechts die entsprechende Rechenvorschrift: 100 % entsprechen einem Seitenverhältnis von 2:1,0 % ergeben ein einfaches Octagon-Pad mit dem Seitenverhältnis 1:1. Maximal können 200 % angegeben (Verhältnis 4:1) werden. Verwendet man Pads und Vias mit unterschiedlichen Formen in den einzelnen Layern, lassen sich alle Formen, die in den sichtbaren (über DISPLAY aktivierten) Signallayern ausgewählt werden, übereinander darstellen. Wählt man für den Layer 17 Pads bzw.

Abb. 3.29   Layer-Setup in den Design-Regeln

222

3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.30   Einstellungen der Pad-Formen

18 Vias die Farbe 0 (das entspricht der Hintergrundfarbe), werden Pads und Vias in der Farbe und dem Füllmuster des jeweiligen Signallayers gezeichnet. Ist kein Signallayer eingeblendet, werden auch keine Pads oder Vias dargestellt. Wählt man für den Layer 17 Pads bzw. 18 Vias eine andere Farbe und es ist kein Signallayer sichtbar, werden Pads und Vias in der Form des obersten und untersten Signallayers dargestellt. Das gilt auch für Ausdrucke mit PRINT. • Supply: Legt die Einstellungen für Thermal- und Annulus-Symbole fest. Diese speziellen Symbole werden in automatisch generierten Supply-Layern (Layername mit $-Zeichen am Anfang) generiert. Die Maße für die passenden Annulus- und Thermalsymbole leitet EAGLE vom Bohrdurchmesser des Pads und den in den Design-Regeln eingestellten Annulus- und Thermalparametern ab. Gap definiert den Spalt zwischen zwei Isolationsstegen eines Thermalsymbols. Die Angabe erfolgt in % vom Bohrdurchmesser und wird von einem Minimal- bzw. Maximalwert begrenzt. Die Isolate-Werte für Thermal und Annulus bestimmen die Breite des Isolationssteges bzw. -Rings.

3.2  Erstellen einer Platine

223

Die Option „Restring“ bestimmt, ob der Isolationssteg des Thermal-Symbols direkt am Rand der Bohrung oder um den Restring-Wert („Restring-Tab“, Einstellung „Inner“) vom Bohrloch entfernt gezeichnet werden soll. Deaktiviert man die Option Restring bei Annulus, wird anstatt des Annulus-Rings ein gefüllter Kreis generiert (Standardeinstellung). Der Isolate-Wert für Thermal gilt auch für Polygone. Er bestimmt den Abstand zwischen Polygon und Restring des Pads bzw. Vias, das über ein Thermalsymbol mit dem Polygon verbunden ist. Das Flag „Generate Thermals for Vias“ erlaubt Thermalsymbole an Durchkontaktierungen. Ansonsten werden Vias voll an die Kupferfläche angeschlossen. Dies gilt auch für Polygonflächen. Man kann diese Einstellung für einzelne Polygone über „CHANGE THERMALS OFF“ und einen Klick auf das entsprechende Polygon auch deaktivieren. Bei Polygonen mit Gitterstruktur (Pour = hatch), werden nur für solche Vias Thermalsymbole generiert, die direkten Kontakt mit einer Gitterlinie des Polygons aufweisen. Abb. 3.31 zeigt die Einstellungen von Isolate, Gap und Restring. Berechnung der automatisch erzeugten Symbole im Supply-Layer:

Abb. 3.31   Fenster für die Einstellungen Isolate, Gap und Restring

224

Annulus: 

3  Arbeiten mit dem Leiterplattensystem EAGLE

 

Innendurchmesser  = Pad-Bohrdurchmesser + 2 * Restring Außendurchmesser  = max (Pad-Bohrdurchm., Innendurchm.) + 2 * Isolate

Default: Restring 0 (voll ausgefüllt), Isolate = 20 (mil). Thermal: 

Innendurchmesser  = Pad-Bohrdurchmesser + 2 * Restring

Außendurchmesser = Innendurchmesser + 2 * Isolate Pads oder SMDs, die bei der Package-Definition mit der Eigenschaft (Flag) NOTHERMALS (bzw. über CHANGE THERMALS OFF) gekennzeichnet werden, erhalten grundsätzlich kein Thermalsymbol. • Masks: Hier treffen Sie Einstellungen zur Lötstopmaske (Stop) (Cream) und Lotpastenmaske. Der Default-Wert für den Lötstoplack beträgt genau 4 mil, d. h. Minimumwert ist gleich Maximumwert ist gleich 4 mil. Die Prozentangabe hat in diesem Fall keine Wirkung. Abb. 3.32 zeigt die Einstellungen für den Lötstoplack und Lotpaste. Der Wert für die Lotpastenmaske ist 0, d.  h. diese entspricht genau den ­SMD-Abmessungen. Bei einer prozentualen Bestimmung der Maskendaten innerhalb eines Minimum- und Maximumwertes ist bei SMDs und Pads der Form Long bzw. Offset die kleinere Abmessung maßgebend. Der Wert für Cream wird, genauso wie bei Frame, positiv angegeben, obwohl das eine Verkleinerung der Lotpastenmaske (Creamframe) bewirkt. Die Lotpastenmaske wird nur für SMDs erzeugt und wird im Layer 31 tCream bzw. 32 bCream dargestellt. Die Lötstopmaske wird im Layer 29 tStop bzw. 30 bStop gezeichnet. Setzt man bei der Package-Definition für ein Pad oder SMD das Flag STOP oder CREAM (nur SMD) auf OFF, generiert EAGLE kein Lötstop- bzw. Lotpastensymbol. Abb. 3.33 zeigt die Einstellungen für Lötstoplack und Lotpaste. „Limit“ bestimmt in Abhängigkeit des Bohrdurchmessers, ob eine Durchkontaktierung (Via) mit Lötstoplack bedeckt werden soll oder nicht. Beispiel: Standardmäßig ist der Wert für Limit auf 0 gesetzt, d. h. dass alle Vias ein Lötstopsymbol erhalten, also frei von Lötstoplack sind. Setzt man den Wert für Limit =  24 mil werden alle Durchkontaktierungen bis zu einem Bohrdurchmesser von 24 mil zulackiert (kein Lötstopsymbol). Die größer gebohrten Vias erhalten ein

Abb. 3.32   Einstellungen für den Lötstoplack und Lotpaste nach DRC (Design Rule Check)

3.2  Erstellen einer Platine

225

Abb. 3.33   Einstellungen für Lötstoplack und Lotpaste

Lötstopsymbol. Für ein Via, das unter dem Limitwert liegt, kann man mit CHANGE STOP ON ein STOP-Flag setzen. Es wird dann trotzdem ein Lötstopsymbol erzeugt. • Misc: Hier kann man verschiedene Prüfungen, die der Design-Rule-Check ausführt, ein- bzw. ausschalten: – „Check grid“ prüft, ob Objekte exakt im aktuell mit GRID eingestellten Raster liegen. Diese Prüfung ist nicht immer sinnvoll, da in vielen Fällen Bauteile mit metrischem und imperialem Raster gleichzeitig verwendet werden. Ein gemeinsames Raster lässt sich in diesem Fall nicht finden. – „Check angle“ stellt fest, ob alle Leiterbahnen in einem Vielfachen von 45° verlegt wurden. Diese Prüfung ist standardmäßig ausgeschaltet, kann aber bei Bedarf aktiviert werden. „Check font“ (de-) aktiviert die Schriftart-Prüfung. Der DRC prüft ob Texte im Layout mit Vektor-Font geschrieben wurden. Findet er Texte, die nicht mit Vektor-Font dargestellt werden, zeigt er einen Fehler an. Da der CAM-Prozessor bei der Erzeugung von Fertigungsdaten nur den Vektor-Font verwendet, ist diese Prüfung notwendig. Abb. 3.34 zeigt das Fenster für die Prüfung des Design-Rule-Check. Verwenden man beispielsweise den Proportional-Font im Bottom-Layer zwischen zwei Leiterbahnen und geben dann das Layout über den CAM-Prozessor als

226

3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.34   Fenster für die Prüfung des Design-Rule-Check

­ erber-Datei aus, kann es unter Umständen vorkommen, dass auf der Platine aufgrund G der geänderten Schriftart (Texthöhe und -länge können sich ändern) die beiden Leiterbahnen kurzgeschlossen sind. Default:  eingeschaltet • „Check restrict“ wird deaktiviert, wenn man Kupfer nicht gegenüber Sperrflächen in den Layern 39 tRestrict bzw. 40 bRestrict prüfen wollen. Sind Sperrflächen und Kupferobjekte in einem gemeinsamen Package definiert, werden sie grundsätzlich nicht gegeneinander geprüft! Default: eingeschaltet

3.2.5 Manuelles Verlegen von Leiterbahnen Mit dem ROUTE-Befehl lassen sich die Luftlinien per Hand in Leitungsbahnen für die Platine umwandeln. Ein Klick auf die mittlere Maustaste während des Verlegens einer Leiterbahn erlaubt den Layer zu wechseln. Es wird automatisch eine Durchkontaktierung gesetzt. Ein Klick mit der rechten Maustaste ändert die Eigenschaft, wie die Leiter-

3.2  Erstellen einer Platine

227

bahn an der Maus hängt und verlegt werden soll (SET-Befehl, Parameter Wire_Bend). Darunter befinden sich auch zwei Einstellungen, die es erlauben, die Leiterbahnen in 90°-Bögen bzw. in freien Bögen zu verlegen. Signalname und Netzklasse werden in der Statuszeile angezeigt. Ist eine Signallinie vollständig verlegt, bestätigt EAGLE die korrekte Verbindung beim Absetzen mit einem kurzen Piepton. Der Signalname lässt sich auch direkt über die Kommandozeile angeben, z. B. ROUTE VCC. Nach Betätigen der Eingabetaste hängt die Leiterbahn direkt an der Maus. Der Startpunkt des Routings liegt an einem Signalstützpunkt, der der aktuellen Mausposition am nächsten ist. Soll die Leiterbahn an einer Durchkontaktierung beginnen, drückt man die Ctrl-Taste und dann klickt man auf das entsprechende Via. Falls für einzelne Signale kein Verdrahtungsweg mehr existiert, verschiebt man andere Leitungen mit MOVE und SPLIT oder verändert über CHANGE Eigenschaften von Leiterbahnen (Width, Layer). SPLIT kann man dazu verwenden, bereits verlegten Leiterbahnen einen neuen Verlauf zugeben. Man kann Segment für Segment neu verlegen und dann den bisherigen Verlauf mit Ctrl + DELETE und/oder RIPUP entfernen. Soll an einer bestimmten Stelle eine Durchkontaktierung platziert werden, lässt sich der VIA-Befehl einsetzen. Über NAME gibt man dem Via einen Signalnamen. Soll eine Leiterbahn eines teilverlegten Signals an einer anderen Stelle beginnen als am Beginn oder Ende der Luftlinie (also beispielsweise auf eine entfernteren Stelle einer Leiterbahn, die zum Signal gehört), drückt man einfach die C ­ trl-Taste. So wird von dieser Stelle aus eine Luftlinie erzeugt. Beendet man eine Leiterbahn an einer Stelle an der in einem anderen Layer ebenfalls eine Leiterbahn desselben Signals verläuft, wird bei gedrückter S ­ hift-Taste automatisch eine Durchkontaktierung gesetzt, ansonsten nicht. Luftlinien der Länge 0 (zum Beispiel von Top nach Bottom) werden als Kreuz im Layer 19 gezeichnet. Während des Verlegens einer Leiterbahn berechnet EAGLE automatisch die kürzeste Verbindung zum nächstgelegenen Punkt des Signals. Diese wird durch eine Signallinie (Airwire) angezeigt. Es ist sinnvoll, während des Routens immer wieder den Befehl RATSNEST zu starten, um alle Signallinien neu zu berechnen. Bei komplexen Platinen kann es sinnvoll sein, den Fangradius über das Menü „Optionen/Einstellungen/Verschiedenes“ anzupassen. Sollte man eine verlegte Leitung oder Teile davon wieder in eine Signallinie verwandeln wollen oder ein Via entfernen, verwendet man RIPUP. Mit einem Klick auf eine Leiterbahn wird diese zwischen den nächsten Knickpunkten aufgelöst. Klickt man nochmals auf diese Stelle (auf die Signallinie), löst sich der ganze Zweig des Signals bis zu den nächsten Pads hin auf. Soll ein ganzes Signal wandeln, klickt man auf RIPUP und gibt in der Kommandozeile den Namen des Signals an. Es dürfen auch mehrere gleichzeitig angegeben werden. Der Befehl

228

3  Arbeiten mit dem Leiterplattensystem EAGLE

RIPUP GND VCC + 5 V

wandelt die drei Signale GND, VCC und + 5 V in Luftlinien um. RIPUP ! GND VCC

Mit Ripup wandelt man alle Signale, außer GND und VCC, in Luftlinien um. RIPUP;

wandelt alle Signale (die im Editor sichtbar sind) in Luftlinien um. Um wirklich alle zu erreichen, müssen alle Layer, in denen Leiterbahnen gezeichnet sind, sichtbar sein (DISPLAY). Sollen Leiterbahnen in Radien verlegt oder Leiterbahnverläufe geglättet werden, beachtet man die Hinweise zum MITER-Befehl in der Hilfe-Funktion. Mit der Angabe des Miter-Radius bestimmt man, wie die Wire-Verbindungspunkte abgeschrägt werden sollen. Ein positiver Wert für den Radius erzeugt eine Rundung, ein negativer Wert eine Gerade. Der Miter-Radius wirkt sich auf verschiedene Wire-Bends aus (0, 1, 3, 4; siehe auch SET-Befehl) und wird zusätzlich in der Parameterleiste der Befehle SPLIT, ROUTE, WIRE und POLYGON angezeigt. Bei aktivem WIRE- oder ROUTE-Befehl kann man sich mit der rechten Maustaste durch die vorher angesprochenen Wire-Bends, die Knickmodi, durchklicken. Insgesamt kennt EAGLE acht Einstellungen (0..7), die in der Parameterleiste angezeigt werden, wie Abb. 3.35 zeigt. Wird beim Klicken mit der rechten Maustaste gleichzeitig die Shift-Taste gedrückt, kehrt sich die Auswahlreihenfolge um. Bei gedrückter Ctrl-Taste kann man zwischen zwei komplementären Wire-Bends wechseln. Abb. 3.36 zeigt das Auflösen der Leiterbahn mit dem Polygon-Befehl. Sollen nur einige Wire-Bends über den rechten Mausklick zur Verfügung stehen, kann man das beispielsweise in der Datei eagle.scr definieren. Angenommen Sie arbeiten nur mit den Wire-Bends 2, 5, 6 und 7, lautet die Syntax hierfür: SET WIRE_BEND @ 2 5 6 7;

Falls man einen anderen Knickmodus nutzen will, kann man diesen über die Parameterleiste mit der rechten Maustaste wählen.

Abb. 3.35   Parameterleiste für den Polygon-Befehl

3.2  Erstellen einer Platine

229

Abb. 3.36   Auflösen der Leiterbahn mit dem PolygonBefehl

EAGLE kann Bereiche einer Platine mit Kupfer füllen. Man zeichnet einfach die Umrandung der Fläche mit dem POLYGON-Befehl. Das Polygon wird in der Umrissdarstellung als gepunktete Linie gezeichnet. Mit NAME und Klick auf die Polygonumrandung gibt man dem Polygon einen Signalnamen. So werden alle Objekte, die dieses Signal führen, an das Polygon angeschlossen. Pads und auch optional Vias (wird in den Design-Regeln festgelegt) werden über Thermalsymbole mit der Kupferfläche verbunden. Signalfremde Objekte werden mit bestimmten Mindestabständen freigehalten. RATSNEST berechnet den Flächeninhalt und stellt diesen auch dar. Mit RIPUP und einem Klick auf die Polygon-Umrandung wird der Inhalt wieder unsichtbar. Hat man mehrere Polygone in der Platine, kann man über RIPUP @;

alle Polygonflächen in den Umrissmodus schalten. Sollen alle Polygone eines bestimmten Signals wieder in der Umrissdarstellung gezeigt werden, gibt man den Signalnamen an, zum Beispiel: RIPUP @ GND;

Der Inhalt des Polygons wird nicht in der Platinendatei gespeichert. Man lädt man eine Datei neu, sieht man nur die gepunkteten Umrisslinie des Polygon. Erst RATSNEST berechnet und zeigt die gefüllte Fläche.

230

3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.37   Strichstärke wird mit dem Polygon gezeichnet und dann die Art der vollen Fläche bestimmt

• Width: Strichstärke wird mit dem Polygon gezeichnet. Man wählt die Breite so groß wie möglich, denn das vermeidet unnötige Datenmengen beim Herstellen der Platine. Liegt die Strichstärke unter der Auflösung des Ausgabetreibers im CAM-Prozessor erfolgt eine Warnung. Feinere Linienstärke erlaubt eine bessere Verzweigung des Polygons. Abb. 3.37 zeigt die Strichstärke für das Polygon gezeichnet und dann wird die Art der vollen Fläche bestimmt. • Pour ist die Art der Füllung: Volle Fläche (Solid ) oder Gitterstruktur (Hatch ). Abb. 3.38 zeigt die Gitterstruktur (Hatch) als Füllung. • Rank: Überlappende Polygone dürfen keine Kurzschlüsse erzeugen. Deshalb kann man mit Hilfe von Rank bestimmen, welche Polygone von anderen subtrahiert werden. Ein Polygon mit Rank = 1 hat die höchste Priorität im Layout-Editor (es wird in keinem Fall durch andere Polygone, die im Layout-Editor gezeichnet wurden, etwas subtrahiert), eines mit Rank = 6 die niedrigste. Sobald ein Polygon mit höherem Rank überlappt, wird von dem mit Rank = 6 der entsprechende Bereich ausgespart. Polygone mit gleichem Rank lassen sich gegeneinander mit DRC überprüft. Polygonen, die im Package-Editor erzeugt werden, kann man den Rank 0 oder 7 zuordnen. Rank = 0 hat höchste Priorität und wird von allen anderen Polygonen berücksichtigt, 7 die niedrigste und wird somit von jedem anderen Polygon im Layout verdrängt.

3.2  Erstellen einer Platine

231

Abb. 3.38   Gitterstruktur (Hatch) als Füllung

• Spacing: Wird für Pour die Option „Hatch“ gewählt, bestimmt dieser Wert den Abstand der Gitterlinien. • Isolate: Definiert den Wert, den das Polygon gegenüber allen anderen, signalfremden Objekten einhalten muss. Sind in den Design-Regeln oder Netzklassen für spezielle Objekte höhere Werte definiert, gelten diese. Bei Polygonen mit unterschiedlichem Rank, bezieht sich Isolate immer auf die gezeichnete Außenkontur des Polygons, auch wenn das Polygon im berechneten Zustand eine andere Kontur hat, z. B. durch einen Wire verdrängt wird. Der tatsächliche Abstand kann größer als der Isolate-Wert sein. • Thermals: Bestimmt ob im Polygon Pads über Thermalsymbole oder voll an die Kupferfläche angeschlossen werden. Das gilt auch für Vias, sofern diese Option in den Design-Regeln (Supply-Tab) aktiviert wurde. Die Breite der Thermalanschlüsse ergibt sich aus dem halben Bohrdurchmesser des Pads bzw. Vias. Die minimale Breite entspricht dem Wert der Strichstärke (width), die maximale Breite dem Wert der doppelte Strichstärke. Die Länge der Thermalanschlüsse wird über den Wert Isolate für Thermals im Supply-Tab der Design-Regeln eingestellt. • Orphans: Bestimmt ob Inseln innerhalb des Polygons, die keine elektrische Verbindung zum Polygon-Signal haben, dargestellt werden oder nicht. Bei Orphans = Off werden sie eliminiert.

232

3  Arbeiten mit dem Leiterplattensystem EAGLE

3.2.6 Arbeiten mit dem DISPLAY-Befehl Über den DISPLAY-Befehl erhält man die einzelnen Layer, wie Abb. 3.39 zeigt. Über das Display-Icon wählt man den Zeichenlayer aus. In Abb. 3.39 sind diesen Bottom (untere Leiterbahnen) und die Vias. Tab. 3.1 zeigt die Layer mit den Anwendungen. Für den Schaltplan-, Symbol- und Device-Editor gilt: 91 Nets 92 Busses 93 Pins 94 Symbols 95 Names 96 Values 97 Info 98 Guide

 etze (elektrische Verbindungen) N Busse Anschlusspunkt für Schaltplansymbole mit Zusatzinformationen Umrisse der Schaltplansymbole Namen der Schaltplansymbole Werte/Typenbezeichnung bei Schaltplansymbolen Allgemeine Dokumentation/Hinweise Hilfslinien zur Anordnung von Bauteilen in (Elektro-) Schaltplänen

Layer können immer mit dem Namen oder der Nummer angegeben werden. Die Namen der Layer lassen sich über den LAYER-Befehl oder im DISPLAY-Menü verändern. Die Funktion der Speziallayer bleibt erhalten.

Abb. 3.39   Geöffneter Display-Icon mit den Layern der Platine

3.2  Erstellen einer Platine

233

Tab. 3.1  Layer mit ihren spezifischen Anwendungen 1 Top

Leiterbahnen oben

2 Route 2

Innenlage (Signal- oder Versorgungslayer)

3 Route 3

Innenlage (Signal- oder Versorgungslayer)

4 Route 4

Innenlage (Signal- oder Versorgungslayer)

5 Route 5

Innenlage (Signal- oder Versorgungslayer)

6 Route 6

Innenlage (Signal- oder Versorgungslayer)

7 Route 7

Innenlage (Signal- oder Versorgungslayer)

8 Route 8

Innenlage (Signal- oder Versorgungslayer)

9 Route 9

Innenlage (Signal- oder Versorgungslayer)

10 Route 10

Innenlage (Signal- oder Versorgungslayer)

11 Route 11

Innenlage (Signal- oder Versorgungslayer)

12 Route 12

Innenlage (Signal- oder Versorgungslayer)

13 Route 13

Innenlage (Signal- oder Versorgungslayer)

14 Route 14

Innenlage (Signal- oder Versorgungslayer)

15 Route 15

Innenlage (Signal- oder Versorgungslayer)

16 Bottom

Leiterbahnen unten

17 Pads

Pads (bedrahtete Bauteile)

18 Vias

Vias (durchgehend)

19 Unrouted

Luftlinien (direkte Signalverbindungen)

20 Dimension

Platinenumrisse (und Kreise für Holes)a

21 tPlace

Bestückungsdruck oben

22 bPlace

Bestückungsdruck unten

23 tOrigins

Aufhängepunkt oben (automatisch generiert)

24 bOrigins

Aufhängepunkt unten (automatisch generiert)

25 tNames

Servicedruck oben (Bauteile-Name NAME)

26 bNames

Servicedruck unten (Bauteile-Name NAME)

27 tValues

Bauteile-Werte oben (VALUE)

28 bValues

Bauteile-Werte unten (VALUE)

29 tStop

Lötstopmaske oben (für Pads, Vias und SMDs automatisch generiert)

30 bStop

Lötstopmaske unten (für Pads, Vias und SMDs automatisch generiert)

31 tCream

Lötstopmaske oben (für Pads, Vias und SMDs automatisch generiert)

32 bCream

Lötstopmaske unten (für Pads, Vias und SMDs automatisch generiert)

33 tFinish

Veredelung oben (z. B. Goldbeschichtung)

34 bFinish

Veredelung unten (z. B. Goldbeschichtung)

35 tGlue

Klebemaske oben (für SMDs)

36 bGlue

Klebemaske unten (für SMDs) (Fortsetzung)

234

3  Arbeiten mit dem Leiterplattensystem EAGLE

Tab. 3.1   (Fortsetzung) 37 tTest

Test- und Abgleichinformationen oben

38 bTest

Test- und Abgleichinformationen unten

39 tKeepout

Sperrflächen für Bauteile oben

40 bKeepout

Sperrflächen für Bauteile unten

41 tRestrict

Sperrflächen für Leiterbahnen oben

42 bRestrict

Sperrflächen für Leiterbahnen unten

43 vRestrict

Sperrflächen für Vias

44 Drills

Durchkontaktierte Bohrungen (in Pads und Vias)

45 Holes

Nicht durchkontaktierte Bohrungen (Holes)

46 Milling

CNC-Fräser-Daten (Konturen hier zeichnen)

47 Measures

Bemaßungen

48 Document

Dokumentation

49 Reference

Passermarken (kann mit jeder Lage ausgegeben werden)

51 tDocu

Detaillierter Bestückungsdruck oben

52 bDocu

Detaillierter Bestückungsdruck unten

aHoles

erzeugen automatisch Kreise in diesem Layer und sie dienen zur Begrenzung des Auto-

routers

3.2.7 Layout überprüfen und Fehler korrigieren Spätestens am Ende der Leiterplatten-Entwicklung führt man einen Design Rule Check (DRC) durch. Sofern man bisher noch keine Design-Regeln für das Layout festgelegt hat, ist jetzt die letzte Gelegenheit. Man klickt das DRC-Icon im Befehlsmenü oder auf den Eintrag „Layout prüfen (Drc)“ im Werkzeuge-Menü. Die übliche, Vorgehensweise ist es, zuerst über „Bearbeiten/Design-Regeln“ die allgemeinen Design-Regeln festzulegen und bei Bedarf die Prüfung über den DRC-Befehl zu starten. Auch beim Aufruf über den „DRC-Befehl“ lassen sich die Design-Regeln verändern und einige Einstellungen, wie Restring, wirken sich direkt auf das Layout aus. Nachdem man die Einstellungen getroffen hat, startet man mit einem Klick auf Prüfen die Fehlerprüfung. Die Design-Regeln werden dabei direkt in der ­Layout-Datei gespeichert. Mit einem Klick auf „Auswählen“ legt man den Bereich im Layout fest, der geprüft werden soll. Man zieht einfach mit der Maus ein Rechteck über die gewünschte Fläche und anschließend startet die Fehlerprüfung automatisch. Klickt man auf „Übernehmen“, um die bisherigen Einstellungen in die B ­ oard-Datei zu übertragen. Der gewählten Werte geht nicht verloren, wenn man die Fehlerprüfung nicht sofort startet und den DRC-Dialog „nochmal Abbrechen“ auswählt.

3.2  Erstellen einer Platine

235

Stellt der DRC-Fehler fest, öffnet sich automatisch eine DRC-Fehlerliste. Diese Liste kann auch mit dem ERRORS-Befehl geöffnet werden. In das Platinenlayout wird am Transistor eine Verbindung zwischen Emitter und Basis hergestellt und dann der „Design Rule Check“ gestartet, wie Abb.  3.40 zeigt. Jeder Fehler wird mit einem Fehlerpolygon markiert. Die Größe des Fehlerpolygons gibt, beispielsweise bei einer Abstandsverletzung, Aufschluss darüber, um wie viel der vorgegebene Wert unterschritten wurde. Die Fehlerpolygone sind nur im Layout-Editor sichtbar. Diese werden nicht gedruckt und auch nicht über den CAM-Prozessor ausgegeben. Diese lassen sich auch nicht mit DELETE löschen, sondern nur über Schaltfläche „Alle Löschen“ im Fehler-Fenster oder in der Kommandozeile mit dem Befehl „ERRORS CLEAR“. Ein Fehler wird im DRC-Fehler-Fenster mit einem roten Icon markiert. Man klickt auf einen Fehler in der Liste und so zeigt eine Linie auf die entsprechende Stelle in der Platine. Man kann die Fehler alphabetisch oder nach Layernummern auf- oder absteigend sortiert anzeigen lassen. Man klickt dazu auf das Feld mit der Spaltenüberschrift „Art“ beziehungsweise „Layer“. Der Fehler-Dialog zeigt nur Fehler an, die in den gerade sichtbaren Layern auftreten. Wenn nur ein Ausschnitt der Platine sichtbar ist, kann man durch Anklicken der Option „Zentriert“ erreichen, dass der gewählte Fehler in der Fenstermitte gezeigt wird. Das DRC-Fehler-Fenster kann geöffnet bleiben, während man die Fehler auf der Platine beheben. Anschließend kann man den Fehler in der Liste als „Behandelt“ markieren und dazu klickt man einfach auf die entsprechende Schaltfläche. Das rote Fehler-Icon wird jetzt grau. In einigen Fällen kann oder muss man den einen oder anderen Fehler tolerieren. Zu diesem Zweck gibt es die Schaltfläche „Billigen“. Man markiert einen Fehler in der Liste und klickt auf „Billigen“. Der Eintrag wird aus dem Fehler-Zweig entfernt und in den

Abb. 3.40   DRC-Fehlerliste mit Kennzeichnung des Fehlerorts

236

3  Arbeiten mit dem Leiterplattensystem EAGLE

„Gebilligt-Zweig“ verschoben. Das entsprechende Fehlerpolygon wird dann im Layout nicht mehr angezeigt. Soll ein „gebilligter“ Fehler wieder als normaler Fehler behandelt werden. Man wählt den Fehler im „Gebilligt-Zweig“ an und man klickt auf die Schaltfläche „Missbilligen“. Dann erscheint er wieder im Fehler-Zweig der Liste. Das Verschieben eines Eintrags von einem Zweig in den anderen, markiert die Boarddatei als verändert bzw. nicht gespeichert. Bedeutung der Fehlermeldungen: • Angle: Leiterbahnen sind nicht im Winkel von 0°, 45°, 90° bzw. 135° verlegt. Diese Prüfung kann in den Design-Regeln (Misc-Tab) ein- bzw. ausgeschaltet werden. Default: aus. • Blind Via Ratio: Das Verhältnis von Via-Länge (Tiefe) zu Bohrdurchmesser ist nicht eingehalten. In diesem Fall muss man den Bohrdurchmesser für das Via korrigieren (Design-Regeln, Sizes-Tab) oder die Schichtdicken der Platine anpassen ­(Design-Regeln, Layers-Tab). • Clearance: Unterschreitung des Mindestabstands zwischen Kupferelementen. Es werden die Einstellungen in den Design-Regeln im „Clearance-Tab“ und die Werte für „Clearance“ zwischen den Netzklassen berücksichtigt. Es wird der größere Wert von beiden zur Prüfung verwendet. Bei Polygonen gleichen Ranks und Polygonen, die in Packages definiert wurden, wird auch der Isolate-Wert berücksichtigt. Setzt man im Clearance-Tab der Design-Regeln unter „Same Signals“ die Werte auf 0, werden Objekte desselben Signals nicht gegeneinander geprüft. Micro-Vias werden wie Wires behandelt und dies gilt für die Clearance-Werte für Wire zu Wire. • Dimension: Zu geringer Abstand von SMDs, Pads und damit verbundenen Kupferobjekten zu einer Begrenzungslinie, wird in Layer 20 „Dimension“ gezeichnet, wie z. B. die Platinenumrandung. Definiert wird der Wert „Copper/Dimension“ durch die Design-Regeln „Distance-T ab“. Stellt man den Wert für „Copper/Dimension“ auf 0, ist die Prüfung deaktiviert. In diesem Fall halten die Polygone keinen Mindestabstand zu Objekten im Layer 20 Dimension und zu Bohrungen (Holes) ein! Es wird auch nicht geprüft, ob Bohrungen z. B. auf einer Leiterbahn liegen! • Drill Distance: Zu geringer Abstand zwischen Bohrungen, der durch den Wert „Drill/ Hole“ in den Design-Regeln „Distance-Tab“ festgelegt wird. • Drill Size: Unterschreitung des Mindestbohrdurchmessers bei Pads, Vias und Holes. Der Wert „Minimum Drill“ wird in den Design-Regeln „Sizes-Tab“ festgelegt. Wurden Netzklassen definiert und dabei ein Mindestbohrdurchmesser (Drill) für Vias angegeben, wird der größere Wert von beiden zur Prüfung herangezogen. • Invalid Polygon: Ursache ist eine unsauber gezeichnete Polygonkontur. Sobald sich die Kontur schneidet oder an einer Stelle überlappt, kann das Polygon nicht berechnet werden. Man ändert die Kontur im Layout oder in der Bibliothek, falls das Polygon zu einem Package gehört. Auch der RATSNEST-Befehl meldet diesen Fehler.

3.2  Erstellen einer Platine

237

• Keepout: Sperrflächen für Bauteile in den Layern 39 „tKeepout“ bzw. 40 „bKeepout“ liegen übereinander. Diese Prüfung wird nur durchgeführt, wenn der Layer 39 bzw. 40 eingeblendet ist und die Sperrflächen bereits im Package in der Bibliothek definiert wurden. • Layer Abuse: Im Layer 17 „Pads“ bzw. 18 „Vias“ wurden Objekte gezeichnet, die von EAGLE nicht zugeordnet werden können. Diese beiden Layer sind ausschließlich für Pads und Vias reserviert. Man verschiebt selbst gezeichnete Objekte besser in einen anderen Layer. Falls in einem Supply-Layer Leitungen gezeichnet wurden, die mit einem Pad oder Via verbunden sind, meldet DRC ebenfalls einen Layer-Missbrauch. • Layer Setup: Diese Meldung erscheint, wenn ein Objekt in einem Signallayer liegt, der nicht im Layer-Setup vorkommt. Ebenso, wenn eine Durchkontaktierung nicht den Vorgaben aus dem Layer-Setup folgt, also zum Beispiel die Via-Länge (bei Blindund Buried-Vias) nicht stimmt. • Micro Via Size: Der Bohrdurchmesser des Micro-Vias liegt unterhalb des im ­Sizes-Tab angegebenen Wertes für „Min. Micro Via“. • No Vector Font: Die Font-Prüfung (Design-Regeln, Misc-Tab) stellt fest, dass ein Text in einem Signallayer nicht mit der EAGLE-internen Vektor-Schrift geschrieben wurde. Sollen mit dem CAM-Prozessor Fertigungsdaten erzeugt werden, müssen die Texte in Signallayern mit dem Vektor-Font dargestellt werden, denn nur diesen kann der ­CAM-Prozessor verarbeiten. Die fertige Platine sieht in diesem Fall nicht so aus, wie diese im Layout-Editor-Fenster dargestellt wurde. Man ändert entweder die Schriftart über den Befehl „CHANGE FONT“ oder aktivieren im Menü „Optionen/Benutzeroberfläche“ die Option „Immer Vektor-Schrift“. Bei aktivierter Option zeigt der LayoutEditor alle Texte im Vektor-Font und so sieht auch die gefertigte Platine aus. Man aktiviert zusätzlich die Suboption In diese Zeichnung einprägen, wird die Einstellung im BRD-File gespeichert. Gibt man dann die Datei beispielsweise an einen Leiterplattenhersteller zur Erzeugung von Fertigungsdaten weiter, wird auch an seinem System automatisch der Vektor-Font dargestellt. • No real vector font: Die Font-Prüfung (Design-Regeln, Misc-Tab) stellt fest, dass ein Text in einem Signallayer nicht mit der EAGLE-internen ­ Vektor-Schriftart geschrieben wurde, obwohl er im Editorfenster als Vektor-Schriftart angezeigt ist. Diese Situation entsteht, wenn die Option „Immer Vektor-Schrift“ im Menü „Optionen/Benutzeroberfläche“ aktiviert ist. • Off Grid: Das Objekt liegt nicht im aktuell eingestellten Raster. Diese Prüfung kann in den Design-Regeln (Misc-Tab) ein- bzw. ausgeschaltet werden. Spätestens, wenn man bedrahtete und SMD-Bauteile miteinander auf der Platine verwendet, ist diese Prüfung nicht mehr sinnvoll und sie ist daher standardmäßig ausgeschaltet. • Overlap: Berühren sich zwei Kupferelemente unterschiedlichen Signals, meldet der DRC diesen Fehler.

238

3  Arbeiten mit dem Leiterplattensystem EAGLE

Restrict: Ein Wire im Layer 1 Top bzw. 16 Bottom oder ein Via liegt innerhalb einer Sperrfläche für Kupferelemente, die in Layer 41 „tRestrict“ bzw. 42 „bRestrict“ angelegt wurde. Sind Sperrflächen und Kupferelemente in einem gemeinsamen Package definiert, werden sie nicht gegeneinander geprüft! • Stop Mask: Liegen Objekte des Bestückungsdrucks, der in den Layern 21, 25, 27 für Bauteile auf der Oberseite bzw. 22, 26 und 28 für Bauteile auf der Unterseite gezeichnet ist, im Bereich der Symbole für die Lötstopmaske, die im Layer 29 bzw. 30 generiert werden, meldet der DRC einen Stopmask-Fehler. Diese Prüfung wird nur durchgeführt, wenn die entsprechenden Layer aktiviert sind! Man beachte, dass bei der Überprüfung immer der Vektor-Font für die Berechnung des Platzbedarfs verwendet wird. Diese Schriftart wird letztendlich vom CAM-Prozessor zur Erstellung der Fertigungsdaten verwendet. • Width: Unterschreitung der Mindestbreite einer Kupferstruktur. Vorgegeben durch „Minimum Width“ in den Design-Regeln (Sizes-Tab) oder, sofern definiert, durch den Parameter „Width“ einer Netzklasse für die zugehörigen Leiterbahnen. Dabei wird der größere Wert von beiden geprüft. Es wird auch die Strichstärke von Texten in der Vektor-Schriftart in Signallayern geprüft. • Wire Style: Der DRC behandelt eine Linie mit „Style“ LongDash, ShortDash oder DashDot, wie eine durchgezogene. Wird ein Wire in einem dieser Styles als Signal verlegt, meldet der DRC einen Wirestyle-Fehler.

3.2.8 Austausch von Bauteilen im Schaltplan und Platinen-Layout Wenn man ein Bauteil durch ein anderes ersetzen muss, weil sich die Größe verändert hat, verwendet man den REPLACE-Befehl. Dieser öffnet das aus dem ­ADD-Dialog bekannte Fenster, in dem man nach Bauteilen suchen kann. Nach Auswahl des gewünschten Bauteils klickt man auf das Element im Schaltplan oder Layout, das ersetzt werden soll. Altes und neues Bauteil müssen kompatibel sein, d. h. ihre benutzten Gatter und angeschlossenen Pins bzw. Pads der aktiven und passiven Bauelemente müssen entweder über ihre Namen oder ihre Koordinaten zusammenpassen. Ansonsten ist ein Austausch nicht möglich. In Abb. 3.41 wird der Widerstand C204/5 (5 mm) gegen einen Typ von C204/10 (10 mm) ausgetauscht. Wenn man auf OK mit der Maus drückt, wird das Bauteil ausgetauscht, wie Abb. 3.42 zeigt. Man kann erkennen, dass die Leiterbahnen nicht mehr richtig verlegt sind. Mittels Ripup und der Ampel kann man das Platinen-Layout auflösen, dann den Autorouter starten, und der Widerstand R1 wird wieder richtig angeschlossen.

3.2  Erstellen einer Platine

239

Abb. 3.41   REPLACE-Befehl zum Austausch von Bauteilen

Abb. 3.42   Austausch von Widerstand R1

Hat man ein Layout ohne zugehörigen Schaltplan, tauscht man mit Packages und mit dem REPLACE-Befehl das Bauteil aus. REPLACE öffnet das Fenster des ADD-Befehls, in dem man nach Bauteilen suchen kann. Nach Auswahl des gewünschten Packages klickt man auf das Bauteil, das ersetzt werden soll. Der REPLACE-Befehl kennt im Layout zwei Betriebsarten, die über den ­SET-Befehl eingestellt werden können: SET REPLACE_SAME NAMES; (default) SET REPLACE_SAME COORDS;

Die erste Betriebsart erlaubt ein Austauschen von Packages, deren Pad- bzw. ­SMD-Namen identisch sind. Die Lage der Anschlussflächen ist beliebig.

240

3  Arbeiten mit dem Leiterplattensystem EAGLE

Im zweiten Fall (replace same coords) müssen die Pads bzw. SMDs im neuen Package auf denselben Koordinaten (relativ zum Ursprungspunkt) liegen. Die Namen dürfen unterschiedlich sein. Der Text für Name und Value eines Bauteils wird nur ausgetauscht, wenn diese nicht mit SMASH vom Bauteil losgelöst sind. Das neue Package kann aus einer anderen Bibliothek stammen, und es darf zusätzliche Pads und SMDs enthalten. Anschlüsse des alten Package, die mit Signalen verbunden sind, müssen entsprechend auch im neuen Package vorhanden sein. Das neue Package darf auch weniger Anschlüsse haben, wenn diese Bedingung erfüllt ist. Es ist jederzeit möglich, die Technologie eines Bauteils im Layout zu verändern, sofern in der Bibliotheksdefinition unterschiedliche Technologien angelegt wurden. Man verwendet den CHANGE-Befehl, Option „Technology“ oder den TechnologyBefehl über das Kontextmenü (rechter Mausklick auf das Package). Die Vorgehensweise ist identisch mit dem vorher beschriebenen Austauschen einer Gehäuseform über PACKAGE.

3.2.9 Definition von Sperrflächen Falls gewünscht, zeichnet man Sperrflächen für den Autorouter als Rechtecke, Polygone oder Kreise in die Layer 41 tRestrict und 42 bRestrict. In diesen Bereichen dürfen keine Kupferelemente im Top- oder Bottom-Layer liegen. Diese Flächen werden beim ­Design-Rule-Check geprüft und vom Autorouter berücksichtigt. Im Layer 43 vRestrict zeichnen dieser Sperrflächen nur für den Autorouter und in diesen Bereichen werden keine Vias gesetzt. Diese Flächen werden vom DRC nicht geprüft. Falls der Autorouter in bestimmten Gebieten keine Leitungen oder Durchkontaktierungen verlegen soll, kann man Sperrflächen mit den Befehlen RECT, CIRCLE und POLYGON in die Layer 41 tRestrict, 42 bRestrict und 43 vRestrict einzeichnen. • tRestrict: Sperrflächen für Leitungen und Polygone im Top-Layer • bRestrict: Sperrflächen für Leitungen und Polygone im Bottom-Layer • vRestrict: Sperrflächen für Durchkontaktierungen Solche Sperrflächen lassen sich auch schon im Package eines Bauteils definieren (etwa um die Befestigungslöcher eines Steckers herum oder für einen liegend montierten Transistor, unter dem sich keine Leitungen befinden sollen. Abb. 3.43 zeigt eine Platine mit Sperrflächen und mit einer definierten Massefläche. Mit „vRestrict“ kann man Sperrflächen für Durchkontaktierungen erzeugen. Die vier Sperrflächen an den Ecken sind zwei Millimeter groß und werden nicht von dem Befehl „Solid“ (volle Fläche) ausgezeichnet.

3.2  Erstellen einer Platine

241

Abb. 3.43   Platine mit Sperrflächen

Wenn man mit der Befehl „Width“ die Strichstärke um das Polygon zeichnet, erscheint nach dem Fertigstellung ein punktierendes Rechteck. Mit NAME wird der eine Punkt mit „GND“ markiert und dann RATSNEST die volle Fläche gezeichnet.

3.2.10 Kontrolle der Platine Mit INFO im Befehlsmenü des Layout-Editors lassen sich die Eigenschaften des anschließend selektierten Objekts erkennen. Man tippt INFO und die Sperrfläche an, die den Namen „GND“ trägt. Einige der Eigenschaften kann man direkt in diesem Dialog verändern, wie Abb. 3.44 zeigt. Die Platine hat die Abmessungen von 40 mm (Länge) und 30 mm (Breite). Der Layer ist auf Bottom gestellt und Polygon auf Solid. Der Name des Signals ist GND und der Netzklasse 0. Mit dem SHOW-Icon kann man mit der Maus selektierter Objekte klicken und es wird heller dargestellt. Abb. 3.45 zeigt einen Ausschnitt der Platine. Alternativ kann man den Objektnamen (auch mehrere gleichzeitig) über die Kommandozeile angeben. Dabei sind auch die Platzhalter * und ? erlaubt. Mit Ctrl + SHOW invertieren Sie die Hervorhebung des gewählten Objekts.

242 Abb. 3.44   Befehlsmenü des Layout-Editors

Abb. 3.45   Ausschnitt der Leiterplatte

3  Arbeiten mit dem Leiterplattensystem EAGLE

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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3.3 Zweiseitig kaschierte Leiterplatte mit dem ­CMOS-A/D-Wandler ICL7106 Der Schaltkreis ICL7106 ist ein monolithischer CMOS-A/D-Wandler des integrierenden Typs, bei dem alle notwendigen aktiven Elemente wie BCD-7-Segment-Decodierer, Treiberstufen für das Display, Referenzspannung und komplette Takterzeugung auf dem Chip realisiert sind. Der ICL7106 ist für den Betrieb mit einer Flüssigkristallanzeige ausgelegt. Der ICL7107 ist weitgehend mit dem ICL7106 identisch und treibt direkt 7-Segment-LED-Anzeigen an. ICL7106 und ICL7107 sind eine gute Kombination von hoher Genauigkeit, universeller Einsatzmöglichkeit und Wirtschaftlichkeit. Die hohe Genauigkeit wird erreicht durch die Verwendung eines automatischen Nullabgleichs bis auf weniger als 10 µV, die Realisierung einer Nullpunktdrift von weniger als 1 µV/°C, die Reduzierung des Eingangsstroms auf 10 pA und die Begrenzung des „Roll-Over“-Fehlers auf weniger als eine Stelle. Sowohl die Differenzverstärkereingänge und die Referenz als auch der Eingang erlauben die äußerst flexible Realisierung eines Messsystems. Diese geben dem Anwender die Möglichkeit von Brückenmessungen, wie es z. B. bei Verwendung von Dehnungsmessstreifen und ähnlichen Sensorelementen üblich ist. Extern werden nur wenige passive Elemente, die Anzeige und eine Betriebsspannung benötigt, um ein komplettes 3½-stelliges Digitalvoltmeter zu realisieren, wie Abb. 3.46 mit LCD-Anzeige zeigt. Beide Bausteine werden in einem 40-poligen DIL-Gehäuse geliefert.

3.3.1 Betriebsfunktionen ICL7I06 und ICL7107 Jeder Messzyklus beim ICL7106 und ICL7107 ist in drei Phasen aufgeteilt und dies sind: • Automatischer Nullabgleich • Signal-Integration • Referenz-Integration oder Deintegration • Automatischer Nullabgleich: Die Differenzeingänge des Signaleingangs werden intern durch Analogschalter von den Anschlüssen getrennt und mit „ANALOG COMMON“ kurzgeschlossen. Der Referenzkondensator wird auf die Referenzspannung aufgeladen. Eine Rückkopplungsschleife zwischen ­Komparator-Ausgang und invertierendem Eingang des Integrators wird geschlossen, um den ­„AUTO-ZERO“-Kondensator C2 derart aufzuladen, dass die Offsetspannungen von Eingangsverstärker, Integrator und Komparator kompensiert werden. Da auch der Komparator in dieser Rückkopplungsschleife eingeschlossen ist, ist die Genauigkeit des automatischen Nullabgleichs nur durch das Rauschen des Systems begrenzt. Die auf den Eingang bezogene Offsetspannung liegt in jedem Fall niedriger als 10 µV. Abb. 3.47 zeigt die Schaltung für den Analogteil im ICL7106 und ICL7107.

244

3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.46   Schaltung des ICL7106 (LCD-Anzeige) für Ue = ±1,999 V

Abb. 3.47   Analogteil des ICL7106 und ICL7107

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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• Signal-Integration: Während der Signalintegrationsphase wird die N ­ ullabgleichRückkopplung geöffnet, die internen Kurzschlüsse werden aufgehoben und der Eingang wird mit den externen Anschlüssen verbunden. Danach integriert das System die Differenzeingangsspannung zwischen „INPUT HIGH“ und „INPUT LOW“ für ein festes Zeitintervall. Diese Differenzeingangsspannung kann im gesamten Gleichtaktspannungsbereich des Systems liegen. Wenn andererseits das Eingangssignal relativ zur Spannungsversorgung keinen Bezug hat, kann die Leitung „INPUT LOW“ mit „ANALOG COMMON“ verbunden werden, um die korrekte Gleichtaktspannung einzustellen. Am Ende der Signalintegrationsphase wird die Polarität des Eingangssignals bestimmt. • Referenz-Integration oder -Deintegration: Die letzte Phase des Messzyklus ist die Referenzintegration oder Deintegration. Der Eingang „INPUT LOW“ wird intern durch Analogschalter mit „ANALOG COMMON“ verbunden und „INPUT HIGH“ wird an den in der „AUTO-ZERO“-Phase aufgeladenen Referenzkondensator C1 angeschlossen. Eine interne Logik sorgt dafür, dass dieser Kondensator mit der korrekten Polarität mit dem Eingang verbunden wird, d. h. es wird durch die Polarität des Eingangssignals bestimmt und die Deintegration wird in Richtung „0 V“ durchgeführt. Die Zeit, die der Integratorausgang benötigt, um auf „0 V“ zurückzugehen, ist proportional zur Größe des Eingangssignals. Die digitale Darstellung ist speziell für 1000 (UIN/Uref) gewählt worden. • Differenzeingang: Es können am Eingang auch Differenzspannungen angelegt werden, die sich irgendwo innerhalb des Gleichtaktspannungsbereichs des Eingangsverstärkers befinden. Die Spannungsbereiche sind aber besser im Bereich zwischen positiver Versorgung von −0,5 V und negativer Versorgung von +1 V vorhanden. In diesem Bereich besitzt das System eine Gleichtaktspannungsunterdrückung von typisch 86 dB. Da jedoch der Integratorausgang auch innerhalb des Gleichtaktspannungsbereichs schwingt, muss dafür gesorgt werden, dass der Integratorausgang nicht in den Sättigungsbereich kommt. Der ungünstigste Fall ist der, bei dem eine große positive Gleichtaktspannung verbunden mit einer negativen Differenzeingangsspannung im Bereich des Endwerts am Eingang anliegt. Die negative Differenzeingangsspannung treibt den Integratorausgang zusätzlich zu der positiven Gleichtaktspannung weiter in Richtung positive Betriebsspannung. Bei diesen kritischen Anwendungen kann die Ausgangsamplitude des Integrators ohne großen Genauigkeitsverlust von den empfohlenen 2 V auf einen geringeren Wert reduziert werden. Der Integratorausgang kann bis auf 0,3 V an jede Betriebsspannung ohne Verlust an Linearität herankommen. • Differenz-Referenz-Eingang: Die Referenzspannung kann irgendwo im Betriebsspannungsbereich des Wandlers erzeugt werden. Hauptursache eines Gleichtaktspannungsfehlers ist ein „Roll-Over-Fehler“ (abweichende Anzeigen bei

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Umpolung der gleichen Eingangsspannung), der dadurch hervorgerufen wird, dass der Referenzkondensator auf- bzw. entladen wird durch Streukapazitäten an seinen Anschlüssen. Liegt eine hohe Gleichtaktspannung an, kann der Referenz-Kondensator aufgeladen werden (die Spannung steigt), wenn er angeschlossen wird, um ein positives Signal zu deintegrieren. Andererseits kann er entladen werden, wenn ein negatives Eingangssignal zu deintegrieren ist. Dieses unterschiedliche Verhalten für positive und negative Eingangsspannungen ergibt einen „Roll-Over“-Fehler. Wählt man jedoch den Wert der Referenzkapazität groß genug, so kann dieser Fehler bis auf weniger als eine halbe Stelle reduziert werden. • „ANALOG COMMON“: Dieser Anschluss ist in erster Linie dafür vorgesehen, die Gleichtaktspannung für den Batteriebetrieb (7106) oder für ein System mit – relativ zur Betriebsspannung – „schwimmenden“ Eingängen zu bestimmen. Der Wert liegt bei typisch ca. 2,8 V unterhalb der positiven Betriebsspannung. Dieser Wert ist so gewählt, um bei einer entladenen Batterie eine Versorgung von 6 V zu gewährleisten. Darüber hinaus hat dieser Anschluss eine gewisse Ähnlichkeit mit einer Referenzspannung. Ist nämlich die Betriebsspannung groß genug, um die Regeleigenschaften der internen Z-Diode auszunutzen (~7 V), besitzt die Spannung am Anschluss „ANALOG COMMON“ einen niedrigen Spannungskoeffizienten. Um optimale Betriebsbedingungen zu erreichen, soll die externe Z-Diode eine niedrige Impedanz (ca. 15 W) und einen Temperaturkoeffizienten von weniger als 80 ppm/°C aufweisen. Andererseits sollten die Grenzen dieser „integrierten Referenz“ erkannt werden. Beim Typ ICL7107 kann die interne Aufheizung durch die Ströme der LED-Treiber die Eigenschaften verschlechtern. Aufgrund des höheren thermischen Widerstands sind plastikgekapselte Schaltkreise in dieser Beziehung schlechter als solche im Keramikgehäuse. Bei Verwendung einer externen Referenz treten auch beim ICL7107 keine Probleme auf. Die Spannung an „ANALOG COMMON“ ist die, mit der der Eingang während der Phase des automatischen Nullabgleichs und der Deintegration beaufschlagt wird. Wird der Anschluss „INPUT LOW“ mit einer anderen Spannung als „ANALOG COMMON“ verbunden, ergibt sich eine Gleichtaktspannung in dem System, die von der ausgezeichneten Gleichtaktspannungsunterdrückung des Systems kompensiert wird.

3.3.2 Arbeiten mit Flüssigkristall-Anzeigen Im Gegensatz zu LED-Anzeigen (seit 1970) kennt man Flüssigkristalle bereits seit etwa 1850. Die Einsatzmöglichkeiten waren bis zur Verwendung in der Mikroelektronik hauptsächlich die Wärmemesstechnik. Erwärmt man flüssige Kristalle oder kühlt sie ab, kann man anhand der Färbung meistens sehr präzise die entsprechende Temperatur ablesen. Flüssigkristalle weisen drei Aggregatszustände auf, die von der Umgebungstemperatur abhängig sind:

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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• festkristalliner Zustand • flüssigkristalliner Zustand oder die Mesophase • flüssiger Zustand In der Chemie sind mehrere Tausend Verbindungen bekannt, die außer der festen (anisotrop) und der flüssigen (isotrop) Phase noch eine Übergangsmöglichkeit aufweisen, die Mesophase. Die Mesophase ist eine anisotrope-flüssige Phase, die man auch als anisotrope Schmelze bezeichnet. Als Flüssigkristalle verwendet man eine organische Verbindung, die aus langgestreckten Molekülen besteht. Durch die Umgebungstemperatur nehmen sie einen bestimmten Aggregatszustand ein, den man in einer LCD-Anzeige nutzen kann. Im festkristallinen Zustand sind die langgestreckten Moleküle in einer Reihe nacheinander angeordnet. Der Orientierungszustand ist ausgerichtet. Erwärmt man das Material, ändert sich auch der Orientierungszustand. Ein solches Verhalten ist nur erklärbar, wenn in der Flüssigkeit eine Teilordnung vorhanden ist, also Moleküle, die einen Orientierungszustand aufweisen. Ab dem Schmelzpunkt ϑS geht das Flüssigkristall in die Mesophase über. Man erhält den Arbeitsbereich der LCD-Anzeigen. Der Übergang ist nicht genau definierbar und es entsteht immer eine Temperaturhysterese. Dieser Übergang ist weitgehend von der Kristallmischung abhängig. Der Arbeitsbereich üblicher Flüssigkristallsubstanzen hat einen Temperaturbereich zwischen −20 °C und +65 °C. In diesem Bereich ergibt sich eine viskosetrübe Flüssigkeit, die man für die Anzeige nutzt. Oberhalb der Mesophase, also ab dem Klärpunkt ϑK, beginnt die flüssige Phase. Hier wird die Schmelze klar durchsichtig und isotrop. Ab diesem Punkt verliert die LCDAnzeige ihre optoelektronischen Eigenschaften und lässt sich nicht mehr betreiben. Dieser Punkt ist ebenfalls nicht genau definierbar und hängt von der Kristallmischung ab. Eine längere Lagerung von LCD-Anzeigen in diesem Bereich führt unweigerlich zur Zerstörung. Im festkristallinen Zustand sind die Moleküle in einer gestreckten Molekülstruktur aufgebaut. Mit Erwärmung ergibt sich ein undefinierter Zustand, der aber starke elektrische Momente aufweisen kann, wenn ein Magnetfeld angelegt wird. Hier sind die Moleküle leicht polarisierbar. In der flüssigen Phase gibt es zwar noch starke elektrische Dipolmomente, aber die räumliche Anordnung ist so verdreht, dass eine schwierige Polarisierung auftritt. Drei Strukturtypen kennt man bei den flüssigen Kristallen: • nematische (fadenförmige) • cholesterinische (spiralförmige) • smektische (schichtartige) Bei nematischen Flüssigkristallen ist nur ein Ordnungsprinzip im Aufbau wirksam. Die Längsachsen der zigarrenförmigen Moleküle stehen im zeitlichen und räumlichen Mittel

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3  Arbeiten mit dem Leiterplattensystem EAGLE

parallel zueinander. Dabei gleiten die Moleküle aneinander vorbei und dieses Flüssigkristall ist sehr dünnflüssig. Der Aufbau von cholesterinischem Flüssigkristall ist ähnlich. In einer Ebene liegen die Moleküle parallel zueinander und es ergibt sich eine bestimmte Vorzugsrichtung, die große Vorteile mit sich bringt. Diese ist in ihrer Ebene gegenüber der benachbarten parallelen Ebene etwas verdreht. Senkrecht zu den einzelnen Ebenen dreht sich die Vorzugsrichtung so, dass eine Schraubenstruktur mit einer bestimmten Ganghöhe oder Periode durchlaufen wird. Der Aufbau des smektischen Typs ist dem normalen festen Kristall am ähnlichsten. Allerdings sind die Moleküle nicht bestimmten festen Raumgitterplätzen zugeordnet, sondern lediglich an Ebenen gebunden. Die Längsachsen der Moleküle verlaufen parallel zueinander und sind in Ebenen angeordnet, die sich aber nur als Ganzes gegeneinander verschieben lassen. Mit dem hohen Ordnungszustand hängt die große Viskosität und Oberflächenspannung smektischer Flüssigkristalle zusammen. In den Anzeigen der Elektronik und Messtechnik findet man nur die nematischen Flüssigkristalle. Bringt man an einer LCD-Anzeige Kontakte an und legt an diese eine elektrische Spannung, ändert das Flüssigkristall sofort sein Prinzip, d. h. man erhält Drehzellen. Flüssigkristalle weisen eine hohe, anisotrope Dielektrizitätskonstante auf, d. h. diese hat in beiden Richtungen parallel und senkrecht zur Molekülachse verschiedene Werte. Normalerweise wird diese Konstante in paralleler und senkrechter Richtung gemessen. Unter positiver Anisotropie stehen die Moleküle senkrecht in dem elektrischen Feld. Aufgrund dieser Tatsache spricht man vom „Senkrechtwert“. Die Umkehrung ist die negative Anisotropie. Hier liegen die Moleküle waagerecht in der Anzeige. Jetzt hat man den „Parallelwert“ der Zelle. Unter „Anisotropie“ versteht man die Eigenschaft von Körpern, bei LCD-Anzeigen sind dies die Kristalle, die sich in verschiedene Richtungen physikalisch verschieden verhalten und nicht gleich polar differenzieren. Ist die Speicherzelle bei der Anisotropie nicht angesteuert, wird das linear polarisierte Licht gedreht, da die Moleküle entsprechend angeordnet sind. Legt man jedoch eine Spannung an, beginnen sich die Moleküle auszurichten und das linear polarisierte Licht kann ungehindert die Anzeige passieren. Das Licht wird nicht gedreht. Ist der Wert der dielektrischen Anisotropie positiv, wird sich das flüssige Kristall in einem elektrischen Feld so einstellen, dass die Struktursymmetrieachse parallel zum Feld verläuft. Ist der Wert negativ, versucht sich die Symmetrieachse senkrecht zum Feld zu stellen, aber nur, wenn dielektrische Kräfte auftreten.

3.3.3 Aufbau und Funktionen von Flüssigkristall-Anzeigen Bei der Herstellung von Flüssigkristall-Anzeigen befindet sich das nematische Flüssigkristall mit positiver Anisotropie in einer etwa 5 µm bis 15 µm dicken Schicht zwischen zwei Glasplatten. Man verwendet als Träger zwei Glasplatten, die auf der Innenseite eine

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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sehr dünne, elektrisch leitfähige Schicht aus dotiertem Zinnoxid (SnO2) besteht. Diese Schicht wird in einem Herstellungsverfahren aufgedampft und bildet entsprechend der Ausätzung die gewünschten Symbole, z. B. Ω-Symbol, Lautsprecherzeichen oder Text. Rechts und links befinden sich die beiden Verschlüsse der Anzeige, die gleichzeitig auch die Abstandshalter sind. In der Mitte hat man das Flüssigkristall. Die Elektrodenanschlüsse sind direkt mit den SnO2 verbunden. Hier liegt die Steuerspannung eines elektronischen Segmenttreibers an. Wichtig für die Funktion sind noch die Polarisatoren. Die Hersteller von LCD-Anzeigen behandeln die Elektroden durch ein spezielles Schrägbedampfen oder Reiben. Damit werden die Moleküle in eine Vorzugsrichtung gebracht. Die Orientierungsrichtungen der oberen und unteren Elektrode stehen senkrecht zueinander. Die Flüssigkristalle ordnen sich im Zwischenraum schraubenförmig an. Physiker bezeichnen die so entstandene Struktur als verdrillte nematische Phase. Gibt man auf diese Zelle ein polarisiertes Licht mit der Polarisationsrichtung parallel zur Vorzugsrichtung, folgt die Polarisationsrichtung der Lichtquelle der Vorzugsrichtung der Moleküle. Es findet eine Lichtdrehung um 90° statt. Legt man an die Elektroden eine Spannung, kommt es durch das elektrische Feld zu einer elastoelektrischen Deformation der Flüssigkristalle. Die Moleküle beginnen sich parallel zu der Richtung des elektrischen Feldes auszurichten. Die gleichmäßige Verschraubung der Moleküle ist in zwei Übergängen von 90° vorhanden. Linear polarisiertes Licht lässt sich nicht mehr drehen und man erhält nun transmissive, reflektive oder transflektive Anzeigen. Wo die Spannung anliegt, richten sich die Moleküle aus und die Anzeige wird durchsichtig. Dies ist nur möglich, da Moleküle unterschiedliche Dipoleigenschaften aufweisen, die sich in einem elektrischen Feld aus der waagerechten homogenen Lage in eine senkrechte Lage bringen lassen. An diesen Stellen bleibt das polarisierte Licht unbeeinflusst und trifft auf den senkrecht stehenden zweiten Polarisator. Mit einem Polarisator wird nur vertikales Licht auf die Flüssigkristallzelle gelassen. Dort findet eine Phasendrehung um 90° statt, wenn die Zelle nicht angesteuert wird. Mittels des Analysators, eigentlich nur ein zweiter Polarisator, wird eine Lichtquelle sichtbar. In der Flüssigkristallzelle wurde das Licht um 90° gedreht, damit es den Analysator passieren kann. Legt man jedoch eine Spannung an die Flüssigkristallzelle, wird das Licht nicht um 90° gedreht, sondern passiert direkt die Zelle. Der nachfolgende Analysator lässt dieses vertikal polarisierte Licht nicht passieren und die Zelle ist lichtundurchlässig. Mit einem Trick kann diese Technik von Polarisator und Analysator für interessante Darstellungsmöglichkeiten eingesetzt werden. Man hat eine Lichtquelle, die nicht polarisiertes Licht erzeugt. Mittels des Polarisators erhält man ein vertikales Licht für die Anzeige. In der Drehzelle findet nun eine Lichtverschiebung statt, wenn keine Spannung an den Elektroden liegt. Das Licht trifft nun auf zwei unterschiedliche Analysatoren. Der obere ist parallel, der untere gekreuzt. Es ergeben sich unterschiedliche Darstellungsmöglichkeiten. Oben hat man die Segmente im angesteuerten Zustand hell, im anderen Fall sind sie dunkel.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Man unterscheidet noch zwischen transmissiver, reflektiver und transflektiver LCDAnzeige. Bei der transmissiven Anzeige sind die Polarisatoren parallel zueinander angeordnet, sodass die Anzeige im Normalzustand, also nicht angesteuerten Zustand, schwarz erscheint. Die angesteuerten Segmente sind lichtdurchlässig. Legt man eine rechteckförmige Spannung zwischen 1,5 V bis 5 V an die Elektroden, wird die Anzeige lichtundurchlässig. Die transmissive ­LCD-Anzeige hat einige Vorteile: Sie erzeugt einen hohen Kontrast zwischen Anzeigefeld und Symbol. Es wird kein Strom zum Ansteuern benötigt und man spricht daher auch von Feldeffektanzeigen. Der Leistungsverbrauch ist etwa 5 µW/cm2. Die Anzeigensymbole lassen sich auch farbig gestalten. Der Nachteil ist die rückwärtige Beleuchtung, wenn man das Messgerät in der Dunkelheit abliest. Bei der reflektiven Ausführung sind die Polarisatoren senkrecht zueinander angeordnet. Der hintere Polarisationsfilter, der Analysator, ist mit einem Reflektor ausgestattet. Die aktivierten Elemente erscheinen schwarz auf hellgrünem bzw. silberfarbigem Hintergrund. Die reflektive Ausführung ist weit verbreitet, da sie ohne zusätzliche Beleuchtung und mit minimaler Stromaufnahme arbeitet. Sie hat auch bei einem extrem hellen Umgebungslicht einen hervorragenden Kontrast. In der Praxis erzeugt der Reflektor auf dem Analysator eine diffuse Eigenschaft, um unerwünschte Spiegelungen zu unterbinden. Wird der linear neutrale Polarisator durch einen linearen selektiven Polarisator ersetzt, lassen sich einfache farbige Flüssigkristallanzeigen dieses Typs herstellen. Die transflektive Ausführung ist im Prinzip gleich der reflektiven Ausführung mit Ausnahme des Reflektors. Der Reflektor ist bei der transflektiven Ausführung etwas lichtdurchlässig und erlaubt so im Bedarfsfall eine Beleuchtung mit einer Leuchtfolie oder einer ähnlichen Lichtquelle. Die Seitenablesbarkeit vermindert sich jedoch um etwa 20 %. Es entsteht ein schwarzes Bild auf hellgrauem und nicht auf weißem Hintergrund. Die reflektive LCD-Anzeige benötigt im Hintergrund eine zusätzliche Beleuchtung. Flüssigkristall-Anzeigen werden grundsätzlich mit Wechselspannung angesteuert. Bei einer Gleichspannungsansteuerung werden durch elektrolytische Prozesse die Leitschichten unweigerlich zerstört. Durch Ablagerungen der Leitschichten erscheinen Segmente wie eingebrannt oder wie konstant angesteuert. Selbst bei minimalen Gleichspannungen wird die LCD-Anzeige zerstört. In den meisten Fällen verwenden alle Segmente einer LCD-Anzeige eine gemeinsame Rückelektrode, die „backplane“. Die Segmente werden einzeln und direkt angesteuert. Für jedes Segment ist ein separater Treiber erforderlich. Heute verwendet man zur Ansteuerung nur noch die Phasensprungmethode. Ein Exklusiv-ODER-Gatter erzeugt entsprechend den Eingangsinformationen die Ausgangssignale. Die Eingangsinformationen liegen statisch an den ­Exklusiv-ODER-Gattern und dann erst erfolgt die Ansteuerung eines LCD-Segments. Die Steuerung erfolgt über einen Taktgenerator, der den anderen Eingang des ExklusivODER-Gatters ansteuert. Gleichzeitig erfolgt die Ansteuerung der Rückelektrode BP (backplane). Die vordere Elektrode, das Segment, kann jede beliebige Form aufweisen und deshalb sind auch LCD-Anzeigen für den Anwender so interessant.

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Der Taktgenerator kann eine Frequenz zwischen 20 Hz und 200 Hz aufweisen. Das Tastverhältnis muss jedoch 50 zu 50 sein, damit ein ordnungsgemäßer Ablauf garantiert werden kann. Bei Frequenzen unter 20 Hz treten Flimmererscheinungen auf, die für den Betrachter unangenehm sind. Bei Frequenzen über 200 Hz steigen die Ansteuerungsströme rasch an und die Anzeige benötigt erheblich mehr Strom. Günstig ist ein Wert von 50 Hz bis 60 Hz.

3.3.4 Forward&Back-Annotation Eine Schaltplandatei und die zugehörige Platinendatei sind durch die automatische Forward&Back-Annotation logisch verknüpft. Dadurch ist sichergestellt, dass Schaltplan und Platine zu jeder Zeit konsistent sind. Sobald man aus einem Schaltplan über den BOARD-Befehl ein Layout erzeugt, besteht Konsistenz zwischen den beiden Dateien. Jede Aktion im Schaltplan wird simultan im Layout ausgeführt. Man platziert zum Beispiel ein neues Bauteil, erscheint im Layout am Rand der Platine das zugehörige Gehäuse. Verlegt man ein Netz, wird gleichzeitig im Layout die Signallinie gezeichnet. Bestimmte Operationen, etwa das Verlegen oder Löschen eines Signals, sind nur im Schaltplan erlaubt. Der ­Layout-Editor lässt diese Aktionen nicht zu und gibt eine entsprechende Meldung aus. Das Umbenennen von Bauteilen oder das Ändern von Werten (Values) ist zum Beispiel in beiden Dateien erlaubt. Als Benutzer muss man sich nicht weiter um diesen Mechanismus kümmern und muss lediglich sicherstellen, nicht an einem Schaltplan zu arbeiten, wenn vorher die zugehörige Platinendatei geschlossen wurde, und umgekehrt, d. h. beide Dateien müssen immer gleichzeitig geladen sein. Ansonsten verliert man die Konsistenz und die Annotation kann nicht mehr funktionieren. Sollte man dennoch einmal Platine und Schaltplan getrennt voneinander bearbeitet haben, überprüft der Electrical Rule Check (ERC) die Dateien beim Laden auf Konsistenz. Bestehen Unterschiede, öffnet sich ein ­ ERC-Fehler-Fenster mit entsprechenden Meldungen zu Schaltplan und Layout. Alle Änderungen im Schaltplan und mit Einschränkungen im Layout werden durch die Forward&Back-Annotation automatisch in das zugehörige Board bzw. den Schaltplan übertragen. Die Kopplung zwischen Schaltplan und Layout funktioniert – ohne dass man sich darum kümmern muss – automatisch, solange beide Dateien immer gleichzeitig geladen sind. Sobald man aber eine der beiden schließt und im Schaltplan oder im Layout weiter arbeitet, geht die Konsistenz verloren. EAGLE kann die Änderungen nicht mehr direkt in die andere Datei übertragen. Es entstehen Unterschiede zwischen Schaltplan und Layout. Spätestens, wenn man von einer Datei in die andere wechselt oder das Projekt neu laden möchte, wird EAGLE eine Warnung ausgeben.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Man startet den Electrical Rule Check (ERC). Dieser vergleicht die beiden Dateien und meldet die Unterschiede im ERC-Fehler-Fenster im ­Konsistenzfehler-Zweig. Wenn man auf einen Eintrag klickt, wird im Schaltplan und im Layout eine Linie auf das betroffene Objekt zeigen, sofern das möglich ist. Man bearbeitet jede einzelne Meldung und behebt den Unterschied im Schaltplan oder im Layout, je nach Bedarf. Anschließend kann der Eintrag in der Fehlerliste durch einen Klick auf „Behandelt“ markiert werden. Man startet den ERC von Zeit zu Zeit, um den Fortschritt der Bemühungen zu bestätigen. Die Unterschiede sind behoben, wenn der ERC wieder Konsistenz meldet. Jetzt funktioniert auch die Annotation wieder.

3.3.5 Platinenlayout für den ICL7106 mit LCD-Anzeige Man beginnt das Platinenlayout mit dem Zeichnungsrahmen und anschließend lädt man den ICM7106. In Abb. 3.48 wird das Laden der LCD-Anzeige gezeigt. Der Analog-Digital-Wandler mit der erforderlichen Peripherie ist im Baustein ICM7106 und man findet diesen in der Bibliothek von MAXIM, die LCD-Anzeige ist unter „display-lcd“ vorhanden und zwar setzt man den Typ H1331C ein. Der Typ H1331C ist eine 3½-stellige Anzeige mit sieben Segmenten pro Digit (Stelle). Für den Anschluss des Messeinganges wählt man eine zweipolige Klemme unter der Bibliothek

Abb. 3.48   Laden der LCD-Anzeige

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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„con-wago-508“. Die zweipolige Klemme kann man einzeln drehen und verschieben, sodass man die Klemme im Schaltplan unterschiedlich anschließen kann. Die Anschlüsse des ICM7106 kann man in einen analogen und einen digitalen Bereich unterteilen. In der Schaltung ist der analoge Teil links vom ICM7106. Abb. 3.49 zeigt den analogen Teil der Schaltung. Für die Anschlüsse der 9-V-Batterie verwendet man das Symbol aus der Bibliothek „Supply“. Das Potentiometer für den Abgleich ist ein 1­ 0-Gang-Einsteller mit einem Wert von R4 = 1  kΩ und ist unter der Bibliothek „Einsteller“ zu finden. Für den Betrieb des ICL7106 sind folgende externe Komponenten erforderlich: • Integrationswiderstand R2: Sowohl der Eingangsverstärker als auch der Integrationsverstärker besitzen eine Ausgangsstufe der Klasse A mit einem Ruhestrom von 100 µA. Sie sind in der Lage, einen Strom von 20 µA mit vernachlässigbarer Nichtlinearität zu liefern. Der Integrationswiderstand ist mit 47 kΩ hoch genug gewählt, um für den gesamten Eingangsspannungsbereich in diesem sehr linearen Bereich zu bleiben. Andererseits sollte er klein genug sein, um den Einfluss nicht vermeidbarer Leckströme auf der Leiterplatte nicht signifikant werden zu lassen. Für einen Eingangsspannungsbereich von 2 V wird ein Wert von 470 kΩ und für 200 mV einer mit 47 kΩ empfohlen.

Abb. 3.49   Analoger Teil des Bausteins ICM7106

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3  Arbeiten mit dem Leiterplattensystem EAGLE

• Integrationskondensator C3: Der Integrationskondensator sollte so bemessen werden, dass unter Berücksichtigung seiner Toleranzen der Ausgang des Integrators nicht in den Sättigungsbereich kommt. Als Abstand von beiden Betriebsspannungen soll ein Wert von 0,3 V eingehalten werden. Bei der Benutzung der „internen Referenz“ (ANALOG COMMON) ist ein Spannungshub von ±2 V am Integratorausgang optimal. Beim ICL7107 mit ±5-V-Betriebsspannung und „ANALOG COMMON“ mit Bezug auf die Betriebsspannung bedeutet dies, dass eine Amplitude von ±3,5 V bis ±4 V möglich ist. Für drei Messungen pro Sekunde werden die Kapazitätswerte 220 nF (7106) und 100 nF (7107) empfohlen. Es ist wichtig, dass bei Wahl anderer Taktfrequenzen diese Werte geändert werden, um den gleichen Ausgangsspannungshub zu erreichen. Eine zusätzliche Anforderung an den Integrationskondensator sind die geringen dielektrischen Verluste, um den „Roll-Over“-Fehler zu minimalisieren. ­PolypropylenKondensatoren ergeben hier bei relativ geringen Kosten die besten Ergebnisse. • „AUTO-ZERO“-Kondensator C1: Der Wert des „AUTO-ZERO“-Kondensators hat Einfluss auf das Rauschen des Systems. Für einen Eingangsspannungsbereichsendwert von 200 mV, wobei geringes Rauschen sehr wichtig ist, wird ein Wert von 0,47 µF empfohlen. In Anwendungsfällen mit einem Eingangsspannungsbereichsendwert von 2 V kann dieser Wert auf 47 nF reduziert werden, um die Erholzeit von Überspannungsbedingungen am Eingang zu reduzieren. • Referenzkondensator C2: Ein Wert von 0,1 µF zeigt in den meisten Anwendungen die besten Ergebnisse. In solchen Fällen, in denen eine relativ hohe Gleichtaktspannung anliegt, wenn z. B. „REF LOW“ und „ANALOG COMMON“ nicht verbunden sind, muss bei einem Eingangsspannungsbereichsendwert von 200 mV ein größerer Wert gewählt werden, um „Roll-Over“-Fehler zu vermeiden. Ein Wert von 1 µF hätte in diesen Fällen einen „Roll-Over“-Fehler kleiner als 1/2 Digit. • Komponenten des Oszillators: Für alle Frequenzen sollte ein Widerstand von R3 = 100  kΩ gewählt werden. Der Kondensator C4 kann nach der Funktion bestimmt werden:

f=

0,45 R ·C

Ein Wert von 100 pF ergibt eine Frequenz von etwa 48 kHz • Referenz-Spannung: Um den Bereichsendwert von 2000 internen Takten zu erreichen, muss eine Eingangsspannung von UIN = 2  · Uref anliegen. Daher muss die Referenzspannung für 200 mV Eingangsspannungsbereich zu 100 mV, für ­2000-V-Eingangsspannungsbereich zu 1000 V gewählt werden. • In einigen Anwendungen jedoch, vor allem dort, wo der A/D-Wandler mit einem Sensor verbunden ist, existiert ein anderer Skalierungsfaktor als einer zwischen Eingangsspannung und der digitalen Anzeige. In einem Wägesystem z. B. kann

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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der Entwickler Vollausschlag wünschen, wenn die Eingangsspannung auf beispielsweise 0,682 V liegt. An Stelle eines Vorteilers, der den Eingang auf 200 mV herunterteilt, benutzt man in diesem Fall besser eine Referenzspannung von 0,341 V. Geeignete Werte für die Integrationselemente (Widerstand, Kondensator) wären hier 120 kΩ und 220 nF. Diese Werte machen das System etwas ruhiger und vermeiden ein Teilernetzwerk am Eingang. Beim ICL7107 mit einer Betriebsspannung von ±5 V können Eingangsspannungen von ±4 V anliegen. Ein weiterer Vorteil dieses Systems ist der, dass in einem Fall eine „Nullanzeige“ bei irgendeinem Wert der Eingangsspannung eingestellt werden kann. Temperaturmess- und Wägesysteme sind Beispiele hierfür. Dieser „Offset“ in der Anzeige kann leicht dadurch erzeugt werden, dass man den Sensor zwischen „INPUT HIGH“ und „COMMON“ anschließt und die variable oder feste Betriebsspannung zwischen „COMMON“ und „INPUT LOW“ anlegt. • Betriebsspannungen des ICL7107: Der ICL7107 ist ausgelegt, um mit Betriebsspannungen von ±5 V zu arbeiten. Bedingung 1: Der Bezug des Eingangssignals liegt in der Mitte des Gleichtaktspannungsbereichs Bedingung 2: Das Signal ist kleiner als ±1,5 V

3.3.6 Platinenlayout für den analogen Teil Bei dem Platinenlayout für den analogen Teil wurde ein absichtlicher Fehler für die Funktion in der Forward&Back-Annotation eingefügt, wie Abb. 3.50 zeigt. Der Kondensator C1 fehlt im Board und kann mittels der Befehle für die Konsistenz beseitigt werden. Eine andere Möglichkeit sind die Befehle CUT und PASTE . Mit dem Befehl „GROUP“ wird eine Gruppe definiert, die anschließend bewegt, rotiert oder mit CUT und PASTE kopiert wird oder über CHANGE andere Eigenschaften erhalten soll. Nachdem das Icon angeklickt wurde, kann man die Gruppe entweder durch Aufziehen eines Rechtecks bei gedrückter linker Maustaste oder durch einen Polygonzug definieren (Polygonecken setzt man mit der linken Maustaste). Man schließt den Polygonzug mit der rechten Maustaste. GROUP ALL in der Kommandozeile selektiert alle Elemente. Um sicher zu gehen, dass alle Elemente selektiert werden, blendet man vorher mit DISPLAY ALL alle Layer ein. Durch gezieltes Ausblenden von Layern kann man bestimmte Objekte von der Selektion ausschließen. Mit CUT überträgt man die Objekte einer vorher definierten Gruppe in den Zwischenspeicher. Die Gruppe selektiert man bei CUT mit der linken Maustaste, im Gegensatz zu allen anderen Befehlen, die mit einem Rechtsklick bei gedrückter Ctrl-Taste auf eine Gruppe angewendet werden.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.50   Platinenlayout mit einem absichtlichen Fehler bei der Forward&Back-Annotation

Mit PASTE fügt man die Objekte aus dem Zwischenspeicher ein. Es besteht kein Zusammenhang für die Windows-Paste-Funktion, wie Abb. 3.51 zeigt. Abb. 3.52 zeigt den analogen Teil des Bausteins ICM7106 auf der Platine. Mit der EDIT-Funktion kann man zwischen der Schaltung im ­ Schaltplan-Editor und dem Platinenlayout umschalten. Der ICL7106 benötigt die oben abgebildeten Bauelemente und dann folgt der ICL7106. Man erkennt auch die Anschlussklemmen und die LCDAnzeige. Die Anschlussklemmen sind in der Schaltung frei verschiebbar und lassen sich schaltungstechnisch beliebig platzieren.

3.3.7 Platinenlayout für den digitalen Teil Mit der EDIT-Funktion kann man von der Platine wieder zum Schaltplan-Editor zurückschalten und jetzt soll der Bus gezeichnet werden. Mit dem BUS-Befehl sollen die Buslinien gezeichnet werden und der Bus hat keine logische Bedeutung. Die Netze stellen nur die elektrischen Verbindungen her. Abb. 3.53 zeigt das gemeinsame Bussystem zwischen ICL7106 und den vier Segmenten der LCD-Anzeige.

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Abb. 3.51   Ausschneiden mit dem CUT-Befehl und mit PASTE werden die Objekte aus dem Zwischenspeicher sichtbar

Busse erhalten Namen, aus denen hervorgeht, welche Signale sie führen. Bei einem Bus handelt es sich um ein Zeichenelement und dieser stellt keine elektrischen Verbindungen her. Sie werden immer über Netze und deren Namen hergestellt. Besonderheit des Busses ist seine Menü-Funktion. Man klickt mit NET auf den Bus und es öffnet sich ein Menü. Der Menüinhalt wird vom Bus-Namen bestimmt. Das Netzwerk wird nicht zwischen dem ICL7106 und der LCD-Anzeige automatisch herstellt. Die gezeichnete Buslinie kann beliebig gestaltet werden und wird mit einem Namen versehen. Man klickt den NAME-Befehl an und anschließend den Bus. Es öffnet sich ein Fenster mit der Bezeichnung B$1. Da der Bus die digitalen Ausgänge des ICL7106 mit der LCD-Anzeige verbinden muss, ist der Bus zu definieren mit BUS:A[0..6], B[0..6],C[0..6],D[0..6]

Gibt man mittels des BUS-Befehls nur einen oder mehr als zwei Punkte ein, zeigt EAGLE einen Eingabefehler an. Der Bus A besteht aus sieben Leitungen für die 1er-Stelle und ist mit der rechten 7-Segment-Anzeige zu verbinden. Bus B besteht aus sieben Leitungen für die 10er-Stelle und ist an die nächste 7-Segment-Anzeige anzuschließen. Bus C verwendet ebenfalls sieben

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.52   Analoger Teil des Bausteins ICM7106 auf der Platine mit Luftlinien

Leitungen für die 100er-Stelle und ist an die dritte 7-Segment-Anzeige anzuschließen. Bus D ist für die linke Stelle vorgesehen, wobei AB4 ICL7106) mit BC, POL (ICL7106) mit der Polarität mit „-“ und Backplane BP (ICL7106) ist an beide COM-Punkte anzuschließen. Klickt man INFO an, werden die Informationen ausgegeben. Abb. 3.54 zeigt die Eigenschaften für den Busbefehl. Abb. 3.54 liefert die Definition dieses Bussystems, das praktisch vier Busse umfasst. Die Breite (WIDTH) des Bussystems ist mit „0,03“ (Zoll) und die Länge mit „2,4“ festgelegt, für den Stil (STYLE) ist eine kontinuierliche Linie definiert und der Layer zeigt die Zeichenebene 92 an. Mit dem CHANGE-Befehl lassen sich nachträglich diese Objekt-Eigenschaften ändern. Durch den NET-Befehl werden die Netze zwischen Pin und Bus verlegt. Netze beginnen mit Anschluss des Pins und enden am Bus. Dieser ist sichtbar, wenn Layer 93 „Pins“ eingeblendet ist. Netze erhalten immer einen automatisch generierten Namen, sofern der Bus nicht definiert ist, wie Abb. 3.55 zeigt. Wie das Beispiel Abb. 3.55 zeigt, wird Anschluss A1 von der 1er-Stelle mit dem Bussystem A[0..1] und der Leitung A0 verbunden. Anschluss B1 wird mit dem Bussystem

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Abb. 3.53   Gemeinsames Bussystem zwischen ICL7106 und den vier Segmenten der LCDAnzeige

Abb. 3.54   Eigenschaften für den Busbefehl

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.55   Verbindung zwischen Pin A1 und dem Bus A[0..6] mit der Leitung A0

A[0..1] platziert und der Leitung A1 verbunden. Nach und nach werden die sieben Anschlüsse von A1 bis G1 der 1er-Stelle mit dem Bus verbunden. Man kann für dieses Beispiel auch andere Buchstaben und andere Zahlen verwenden. Wenn man die sieben Verbindungen hergestellt hat, kann man mit dem ­INFO-Befehl die einzelnen Leitungen von A1 bis G1 auf die Richtigkeit überprüfen. Mit dem LABELBefehl definiert man den Namen eines Busses oder Netzes. Labels werden nicht mit CHANGE TEXT geändert, sondern mit dem ­NAME-Befehl. Für die Realisierung der Schaltung benötigt man einige Zeit. Die Schaltung verdeutlicht aber den Vorteil des BUS-Befehls in Verbindung mit dem ­NET-Befehl. Bei der LCD-Anzeige sind die Anschlüsse ungünstig angebracht, was zu Schwierigkeiten führen kann. Die Anzeige BC ist mit dem Ausgang AB4 des ICL7 106 zu verbinden. Die Polarität der Minusanzeige ist mit „-a“ und mit „POL“ gekennzeichnet. Die Backplane BP ist mit der Anzeige COM und COM1 zu verbinden. Die Verbindungen zwischen den Pins definiert man mit dem NET-Befehl. Netze beginnen und enden im Anschlusspunkt eines Pins. Dieser ist sichtbar, wenn Layer 93 Pins eingeblendet ist (DISPLAY-Befehl). Netze erhalten immer einen automatisch generierten Namen und dieser kann mit dem NAME-Befehl verändert werden. Netze mit demselben Namen sind miteinander verbunden, unabhängig davon, ob sie durchgehend gezeichnet sind oder nicht. Das gilt auch über mehrere Seiten hinweg. Kommt ein Netz auf einem anderen Netz, einem Bus oder einem ­Pin-Anschlusspunkt zu liegen, endet die Netzlinie an dieser Stelle und ist verbunden. Entsteht beim Absetzen des Netzes keine Verbindung zu einem anderen Objekt, hängt die Netzlinie weiterhin an der Maus. Dieses Verhalten kann über das Menü Optionen/Einstellungen/Verschiedenes (Option Netze und Busse automatisch beenden) verändert werden. Deaktiviert man die Option ist ein Doppelklick notwendig um das Netz zu beenden. Dargestellt werden Netze im Layer 91 Nets. Netze müssen exakt im Pin-Anschlusspunkt enden um verbunden zu sein. Endet ein Netz irgendwo auf der Pin-Linie, ist es nicht mit dem Pin verbunden. Beim Verbinden von Netzen wird man gegebenenfalls über den resultierenden Namen informiert bzw. bietet EAGLE eine Auswahl der möglichen Namen an.

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Mit dem Befehl JUNCTION kennzeichnet man Verbindungen sich kreuzender Netze und Verbindungspunkte (Junctions) werden automatisch gesetzt. Diese Option (Junction automatisch setzen) kann auch über das Menü Optionen/Einstellungen/Verschiedenes deaktiviert werden. Man kopiert Netze nicht mit dem COPY-Befehl! Bei dieser Aktion wird für das neue Netz kein eigener Name generiert und so kann keine ungewollte Verbindung entstehen. Schiebt man mit MOVE ein Netz über ein anderes Netz oder über einen Pin, entsteht keine elektrische Verbindung. Zur Überprüfung kann man das Netz mit SHOW anklicken. Alle verbundenen Pins und Netze müssen heller (in der Highlight-Farbe) dargestellt werden. Wird ein Gate bewegt, bewegen sich die angeschlossenen Netze ebenfalls. Mit dem LABEL-Befehl (ohne XREF-Option) kann man einen einfachen Bezeichner für ein Netz platzieren. Sofern man mit GRID ein alternatives Raster definiert hat, kann man Labels bei gedrückter Alt-Taste im feineren Raster gut anordnen wie Abb. 3.56 zeigt. Setzt man ein LABEL mit aktivierter XREF-Option für ein Netz, wird automatisch ein Querverweis erzeugt. Dieser zeigt auf die nächste Seite auf der dieses Netz wieder vorkommt. Je nachdem in welche Richtung das Label zeigt, verweist es auf eine vorhergehende oder eine nachfolgende Schaltplanseite. Zeigt ein Label nach unten oder rechts, zeigt es auf eine höhere Seitennummer. Zeigt es nach oben oder nach links, verweist es auf die niedrigeren Seitennummern. Kommt das Netz nur noch auf einer weiteren Seite vor, wird dieser Querverweis angezeigt, unabhängig von der Drehung des Labels. Befindet sich das Netz nur noch auf der aktuellen Seite, zeigt das Label nur den Netznamen und gegebenenfalls den Label-Rahmen, je nach Definition, die im Menü Optionen/Einstellungen/Verschiedenes unter Format für ­Querverweis-Labels angegeben ist (auch über SET definierbar). Die XREF-Option aktiviert man direkt in der Parameterleiste des L ­ ABEL-Befehls oder nach dem Platzieren über CHANGE XREF ON. Die folgenden Platzhalter zur Definition des Label-Formats sind erlaubt: %F  %N  %S  %C  %R 

a ktiviert das Zeichnen eines Rahmens um das Label der Name des Netzes die nächste Seitennummer die Spalte auf der nächsten Seite die Zeile auf der nächsten Seite

Abb. 3.56   Mit LABEL lassen sich die Leitungen zum Bus kennzeichnen

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Das Standard-Format ist %F%N/%S.%C%R. Neben den definierten Platzhaltern kann man auch beliebige andere ­ASCII-Zeichen verwenden. Die Platzhalter %C und %R funktionieren nur, wenn man auf den Schaltplanseiten jeweils einen Zeichnungsrahmen mit Spalten- und Reiheneinteilung platziert hat. Abb. 3.57 zeigt die Busverbindungen zwischen dem 1er-Segment und der 1er- Stelle in der LCD-Anzeige. Man muss unbedingt die richtigen Anschlüsse der LCD-Anzeige beachten. Zur Überprüfung kann man das Netz mit SHOW anklicken. Alle verbundenen Pins und Netze müssen heller (in der Highlight-Farbe) dargestellt sein. Abb. 3.58 zeigt die kompletten Busverbindungen zwischen dem ICL7106 mit LCDAnzeige. Die Leitung für den AB4-Bus ist in der Anzeige mit dem ­BC-Anschluss zu verbinden. Das negative Vorzeichen in der LCD-Anzeige wird durch den POL-Ausgang gesteuert und Pin 39 (LCD-Anzeige) für die + Darstellung ist nicht erforderlich. Der Backplane-Ausgang (BP) ist mit COM und COM1 zu verbinden. Die DP-Anschlüsse (Dezimalpunkt) in der Anzeige werden nicht benötigt. Wenn eine Dezimalpunktsteuerung erforderlich ist, müssen vor den Anschluss Äquivalenzgatter eingeschaltet werden, da eine Gleichspannung die Flüssigkristalle zerstört. Abb. 3.59 zeigt eine zweiseitige Platine für den ICL7106 und der ­LCD-Anzeige. Der EAGLE-Autorouter arbeitet nach dem Ripup/Retry-Verfahren, d. h. sobald er eine Leitung nicht mehr verlegen kann, nimmt er schon verlegte Leitungen wieder weg (Ripup) und versucht es erneut (Retry). Die Zahl der Leitungen, die er wieder wegnehmen darf, bezeichnet man als Ripup-Tiefe. Sie spielt eine entscheidende Rolle für die Geschwindigkeit und das Entflechtungsergebnis. Im Prinzip trifft man damit die

Abb. 3.57   Busverbindungen zwischen dem 1er-Segment und der 1er- Stelle in der LCD-Anzeige

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Abb. 3.58   Komplette Busverbindungen zwischen dem ICL7106 mit LCD-Anzeige

Einschränkung. Man kann die Arbeitsweise des Ripup/Retry-Verfahrens im Monitor erkennen. Ist das ­Ripup/Retry-Verfahren beendet, wird die Platine gezeigt.

3.3.8 Funktionen des Autorouters Wer von einem Autorouter erwartet, dass er die perfekte Platine ohne eigenes Zutun liefert, wird enttäuscht werden. Der Layouter muss nach wie vor seine Vorstellungen von der Platine selbst einbringen und auch einiges an Überlegung investieren. Führt er das ordnungsgemäß durch, ist der Autorouter eine wertvolle Hilfe, die ihm sehr viel Routinearbeit abnehmen kann. Der Autorouter wird über eine Reihe von Parametern gesteuert. Berücksichtigt werden die Werte aus den aktuellen Design-Regeln, den Netzklassen und den speziellen Autorouter-Steuerparametern. Die Design-Regeln legen die Mindestabstände (DRC-Befehl, Einstellungen Clearance und Distance), den Via-Durchmesser (Ein­ stellung Restring) und den Bohrdurchmesser der Vias (Einstellung Sizes) fest. Außerdem wird auch die Mindestleiterbahnbreite festgelegt. Außerdem gibt es noch eine Reihe spezieller Kostenfaktoren und Steuerparameter, die über das Autorouter-Menü verändert werden können. Kostenfaktoren und Steuerparameter beeinflussen den Leiterbahnverlauf beim automatischen Entflechten.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.59   Geroutete zweiseitige Platine für den ICL7106 und der LCD-Anzeige

Die Defaultwerte werden immer vom Programm vorgegeben. Die Steuerparameter werden beim Abspeichern des Layouts in der BRD-Datei gespeichert. Man kann diese Werte auch in einer Autorouter-Steuerdatei (*.ctl) speichern und so ist ein bestimmter Parametersatz für verschiedene Layouts nutzbar. Design-Regeln und Vorgaben für verschiedene Netzklassen sind nicht Bestandteil der Control-Datei. Prinzipiell läuft ein Routing-Vorgang in mehreren Schritten ab: Zuerst startet im Allgemeinen der Bus-Router, dessen Parameter so gewählt sind, dass er Busse optimal verdrahtet. Busse werden nur geroutet, wenn es einen Layer mit entsprechenden Vorzugsrichtungen gibt. Der Bus-Router kann nur Signale verlegen, die zur Netzklasse 0 gehören. Dieser Schritt kann auch entfallen. Busse im Sinne des Autorouters sind Verbindungen. die mit geringen Abweichungen in x- oder y-Richtung geradlinig verlegt werden können. Dann folgt der eigentliche Routing-Lauf mit Parametern, die möglichst eine 100 %ige Entflechtung erlauben. Hier lässt man bewusst zu, dass viele Durchkontaktierungen gesetzt werden, um keine Wege zu verbauen. Im Anschluss daran können beliebig viele Optimierungsläufe folgen, deren Parameter so eingestellt sind, dass die Anzahl der Vias reduziert und Leiterbahnverläufe geglättet werden. Bei den Optimierungsläufen wird jeweils nur noch eine Leitung weggenommen

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und neu verlegt. Allerdings kann sich noch ein höherer Entflechtungsgrad ergeben, da durch den geänderten Verlauf dieser Leitung unter Umständen neue Wege frei werden. Die Anzahl der Optimierungsläufe muss vor dem Start des Autorouters festgelegt werden. Eine nachträgliche Optimierung ist nicht mehr möglich. Nach dem Ende eines Routing-Jobs werden alle Leiterbahnen als vorverlegt betrachtet und dürfen nicht mehr verändert werden. Jeder der angeführten Schritte kann separat aktiviert bzw. deaktiviert werden. Abhängig von der Komplexität der Platine und den zur Verfügung stehenden Fertigungsmöglichkeiten sind die Design-Regeln festzulegen. Sofern man nicht schon im Schaltplan verschiedene Netzklassen definiert hat, kann man jetzt vor dem Autorouten festlegen, ob bestimmte Signale mit besonderen Leiterbahnbreiten verlegt, besondere Mindestabstände eingehalten oder bestimmte Bohrdurchmesser für Vias unterschiedlicher Signale verwendet werden sollen. Werden keine speziellen Netzklassen definiert, gelten die Werte aus den ­Design-Regeln. Die Leiterbahnbreite entspricht dann dem Wert „Minimum width“ im Sizes-Tab, die Mindestabstände sind im „Clearance-Tab“ bzw. Distance-Tab festgelegt. Der Via-Durchmesser wird durch die Werte im ­Restring-Tab bestimmt. Wurden in den Design-Regeln und bei den Netzklassen Werte angegeben, berücksichtigt der Autorouter immer die größeren von beiden. Die richtige Wahl des Routing- und Platzierungsrasters ergibt sich aus den DesignRegeln und den verwendeten Bauelementen. Das minimale Routing-Raster liegt bei 0,02 mm, das entspricht ca. 0,8 mil. Der Autorouter lässt zwar ein beliebiges Platzierungsraster (einzustellen mit dem GRID-Befehl) zu. Allerdings ist es nicht besonders sinnvoll, die Bauteile in einem derart feinen Raster zu platzieren. Generell gilt: • Das Platzierungsraster sollte nicht feiner als das Routing-Raster sein. • Falls das Platzierungsraster größer als das Routing-Raster ist, sollte es ein ganzzahliges Vielfaches davon sein. Diese Regeln leuchten ein, wenn man sich überlegt, dass es gemäß den Design-Regeln z. B. möglich wäre, zwei Leitungen zwischen zwei Anschlüssen eines Bausteins zu verlegen, dies aber an der Wahl der beiden Raster scheitern kann.

3.3.9 Drucken der Platine in Originalgröße Man beachte, dass das Routing-Raster im Menü des AUTO-Befehls (Routing Grid) eingestellt wird. Es ist nicht identisch mit dem aktuellen Raster des Layout-Editors, das mit dem GRID-Befehl eingestellt wird. Für das Routing-Raster heißt das, dass der Zeitbedarf exponentiell mit der Auflösung steigt. Deshalb sollte man es so groß wie

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3  Arbeiten mit dem Leiterplattensystem EAGLE

möglich wählen. Die Hauptüberlegung für die meisten Platinen richtet sich darauf, wie viele Leitungen maximal zwischen den Anschlüssen eines Bauelementes und Schaltelementes verlegt werden sollen. Natürlich müssen in diese Überlegung die gewählten ­Design-Regeln, also Mindestabstände der Leitungen zu Pads und anderen Leitungen, mit einbezogen werden. Abb. 3.60 zeigt den Druckerausgabebefehl für die zweiseitige Platine mit dem ICL7106 und mit LCD-Anzeige. Der Ausdruck von Schaltplänen und Platinen oder auch von Bibliothekselementen erfolgt mithilfe des PRINT-Befehls. Zuvor sollte man über DISPLAY die Layer selektieren, die man drucken will. Generell gilt: Was im Editor sichtbar ist, ist auch im Ausdruck sichtbar. Ausnahmen von dieser Regel sind: • Ursprungskreuze von Texten • Rasterlinien oder Rasterpunkte • Polygone, die nicht berechnet werden können (im Layout-Editor ist in diesem Fall nach RATSNEST nur der Umriss sichtbar) Nach einem Klick auf das Drucker-Icon in der Aktionsleiste erscheint der ­PRINT-Dialog. Im Fenster wird oben der aktuell gewählte Drucker angezeigt. Über die

Abb. 3.60   Druckerausgabebefehl für die zweiseitige Platine mit dem ICL7106 mit LCD-Anzeige

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Schaltfläche „Drucker“ unten im Fenster kann die Druckerauswahl verändert werden oder auch die Option in eine Datei zu drucken, aktiviert werden. Unter der Drucker-Zeile findet man die Einstellmöglichkeiten zum Papier-Format, zur Ausrichtung und zur Anordnung des Ausdrucks auf dem Blatt. Unter Anordnung kann man die Lage des Ausdrucks auf dem Blatt bestimmen. Eine Änderung dieser Einstellung wirkt sich direkt auf die Voransicht aus, sofern diese aktiviert ist. Man kann verschiedene Optionen wählen: Mit Spiegeln klappt das Bild von links nach rechts, mit Drehen dreht um 90°, Kopfüber dreht um 180°. Zusammen aktiviert, erreicht man eine Drehung um 270°. Aktiviert man die Option „Schwarz“, wird der Ausdruck schwarzweiß. Ansonsten wird, je nach Drucker, farbig oder in Graustufen gedruckt. Mit „Gefüllt“ wird jedes Objekt voll gefüllt gedruckt. Will man die unterschiedlichen Füllmuster der einzelnen Layer sehen, deaktiviert man diese Option. Mit der Option „Bildunterschrift“, hat man die Möglichkeit, eine Zeile, die das Druckdatum, den Dateinamen und den Maßstab des Ausdrucks enthält, zu aktivieren. Im Maßstab-Feld bestimmt der Skalierungsfaktor den Maßstab der Zeichnung. Er darf zwischen 0,001 und 1000 liegen. Wird „Blatt-Limit = 0“ gesetzt, verwendet der Drucker so viele Blätter wie für die Ausgabe im eingestellten Maßstab benötigt werden. Wird ein anderer Wert gewählt, passt EAGLE die Zeichnung auf die angegebene Anzahl von Blättern ein. Dadurch kann der gewählte Maßstab unter Umständen nicht eingehalten werden. Andererseits hat man die Möglichkeit das Blatt-Limit auf 1 zu setzen und den Skalierungsfaktor so zu wählen, dass mehr als eine Seite für den Ausdruck notwendig wären, um eine maximale Ausnutzung des Blattes zu erreichen. Im Feld „Seiten“, das nur vom Schaltplan-Editor aus erscheint, kann man wählen, welche Schaltplanseiten gedruckt werden. Diese Angabe bestimmt auch, welche Seiten in der Voransicht gezeigt werden. Mithilfe der vier Eingabefelder am Rand kann man die Blattränder definieren. Die Werte können in Millimeter und Inch eingegeben werden. Hat man die Werte verändert und will man wieder die Standardvorgaben des Druckertreibers einstellen, gibt man einfach eine 0 ein. Kalibrieren erlaubt die Angabe eines Korrekturfaktors in x- und y-Richtung. So können lineare Fehler in der Maßhaltigkeit des Ausdrucks korrigiert werden. Dieser Wert darf zwischen 0,1 und 2 liegen. Wenn man in der Zeichnung eine PDF-Datei (Auflösung l200dpi) erzeugen will, klickt man auf die Schaltfläche „PDF….“. Es öffnet sich ein D ­ ialog-Fenster, in dem man den Dateinamen der zu erzeugenden PDF-Datei angeben kann. Die Texte in der PDF-Datei sind über die Suchfunktion eines PDF-Viewers durchsuchbar, sofern diese nicht mit Vektor-Schrift angelegt wurden. Will man anstatt einer PDF-Datei eine Postscript-Datei erzeugen, klickt man ebenfalls auf die Schaltfläche „PDF…“. Dann gibt man im Dateidialog des Felds für den Namen der Ausgabedatei einen Namen mit der Endung „.ps“ an.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Sollen beim Ausdruck eines Layouts die Bohrlöcher in Pads und Vias nicht sichtbar sein, wählt man für den Darstellungsmodus über das Menü „Optionen/Einstellungen/ Verschiedenes“ die Option „Keine Bohrlöcher“. Der PRINT-Befehl kann auch direkt über die Kommandozeile oder durch eine ScriptDatei gestartet werden. Abb. 3.61 zeigt die Platine in Originalausgabe mit den Abmessungen 100 mm × 80 mm.

3.3.10 Netzklassen des Autorouters Der Befehl CLASS legt eine Netzklasse fest (Menü Bearbeiten/Netzklassen…). Die Netzklasse bestimmt die Mindestleiterbahnbreite, den Mindestabstand zu anderen Signalen und den Mindestbohrdurchmesser von Vias im Layout für eine bestimmte Art von Signal. Jedes Netz, das verlegt wird gehört automatisch der Netzklasse 0, default, an. Für diese Netzklasse sind standardmäßig keine Vorgaben gemacht. Alle Werte stehen auf 0, d. h. es gelten die Vorgaben aus den Design-Regeln. Es sind maximal acht verschiedene Netzklassen möglich. In Abb. 3.62 werden drei zusätzliche Netzklassen definiert:

Abb. 3.61   Platine in Originalausgabe mit den Abmessungen 100 mm × 80 mm

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Abb. 3.62   Parameter für Netzklassen

Alle Netze, die der Klasse 0 default angehören, werden nach den Vorgaben der Design-Regeln geprüft. Die Netzklasse 1 hat zum Beispiel den Namen +U und fordert für Leiterbahnen eine Mindestbreite (Width) von 40 mil. Bohrungen für Vias dieser Netzklasse müssen mindestens einen Durchmesser (Drill) von 24 mil aufweisen. Der Mindestabstand von Signalen der Netzklasse +U zu Signalen anderer Netzklassen wird mit dem Clearance-Wert definiert und beträgt 24 mil. Die Spalte Nr. links im Fenster, bestimmt welcher Netzklasse das nächste Netz, das gezeichnet wird, angehören wird. Diese Wahl kann auch direkt in der Parameterleiste des aktiven NET-Befehls getroffen werden. Wenn man die Werte für die Mindestabstände zwischen den einzelnen Netzklassen zueinander differenzieren wollen, kann man über die Schaltfläche mit dem Doppelpfeil nach rechts » die Clearance-Matrix öffnen. In dieser Matrix legt man spezielle Werte für die Mindestabstände zwischen den einzelnen Netzklassen fest. Wenn man wieder zur vereinfachten Darstellung zurückkehren möchte, klickt man auf die Schaltfläche «. Das ist jedoch nur möglich, wenn in der Matrix keine Werte definiert sind. Abb. 3.63 zeigt die Netzklassen für die C ­ learance-Matrix. Die Zuordnung der Netzklassen wird im Schaltplan oder im Layout für Netze bzw. Signale über den CHANGE-Befehl (Option Class) festgelegt oder auch nachträglich geändert. Die Definition der Netzklassen kann auch im Layout Editor erfolgen. Abb. 3.64 zeigt die Auswirkungen für die Netzklassen 1 und 2.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.63   Netzklassen für die Clearance-Matrix

Abb. 3.64   Auswirkungen für die Netzklassen 1 und 2

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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3.3.11 Multilayer-Leiterplatten Man kann mit EAGLE unterschiedliche und mehrlagige Multilayer-Platinen entwickeln, wenn man die Vollversion hat. Dazu verwendet man neben den Layern „Top“ und „Bottom“ für Ober- und Unterseite einen oder mehrere Innenlayer (Route 2 bis Route 15). Bevor man mit dem Entflechten der Platine beginnt, sollte man sich schon im Klaren sein, wie viele Layer man verwenden will, ob Durchkontaktierungen durch alle Lagen gehen sollen, oder ob man aufgrund eingeschränkter Platzverhältnisse Blind-, Buriedoder Micro-Vias verwenden muss. In diesem Fall sollte man sich unbedingt mit dem Leiterplattenhersteller in Verbindung setzen, um sich über die Möglichkeiten des Aufbaus der Platine und die zu erwartenden Kosten zu informieren. Überlegen muss man sich auch, wie viele Innenlagen man nutzen möchte, als normalen Signallayer oder als Versorgungslage? Daraus resultieren auch sinnvolle Via-Längen, die man im ­Layer-Setup definiert. Innenlagen werden genauso verwendet wie die beiden Außenlagen Top und Bottom. Man kann diese mit oder ohne Kupferflächen (Polygone) benutzen. Einen Sonderstatus haben die sogenannten Supply-Layer, die automatisch generiert werden. Bevor man die Innenlagen nutzen kann, müssen die Design-Regeln im Layers-Tab definiert werden. In den Design-Regeln im Layers-Tab wird die Anzahl der Signallayer und die Blind- und Buried-Vias festgelegt. Durch die Zeile „Setup“ wird der Aufbau der Platine als Kombination aus Kernen (Cores) und Prepregs die Möglichkeiten für die Durchkontaktierungen festgelegt. In den meisten Fällen (bei einfachen Zwei- oder Mehrlagen-Platinen) gehen die Durchkontaktierungen durch alle Lagen. In den Standardeinstellungen für eine Zweilagen-Platine wird der Ausdruck (1 * 16) für einen Platinenkern (Core) mit den Layern 1 und 16 definiert, welche mit Durchkontaktierungen verbunden sind. Die runden Klammern um diesen Ausdruck definieren die durchgehenden Vias. Art der Durchkontaktierungen ist in einem mathematischen Ausdruck exakt definiert. Daraus resultieren die folgenden einfachen Beispiele: 1 Lage:

16

nur Layer, keine Vias

4 Lagen, Vias durch alle Lagen:

(1 * 2 + 3 * 16)

zwei Kerne sind miteinander verbunden

6 Lagen, Vias durch alle Lagen:

(1 * 2 + 3 * 4 + 5 * 16)

drei Kerne sind miteinander verbunden

Die Felder „Copper“ und „Isolation“ definieren die Dicke der Kupfer- bzw. Isolationsschichten. Diese Einstellungen sind nur bei Verwendung von Blind- bzw. Micro-Vias, also bei komplexen Multilayer-Platinen von Bedeutung. Die Befehle DISPLAY, LAYER, WIRE und ROUTE zeigen bzw. verwenden nur die Signallayer, die im Setup definiert wurden.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

In den Innenlayern, die für Signale vorgesehen sind, verlegt man mit dem ROUTEBefehl wie gewohnt die Leitungen. EAGLE sorgt selbstständig dafür, dass die Leitungen über Durchkontaktierungen an die entsprechenden Signale auf den Außenlagen angeschlossen werden. Dabei gelten die Vorgaben des ­Layer-Setups in den DesignRegeln. Mit dem POLYGON-Befehl kann man Bereiche der Platine mit einem bestimmten Signal (z. B. Masse) auffüllen. Die zugehörigen Pads werden dabei automatisch mit Thermal-Symbolen angeschlossen. In den Design-Regeln (Bearbeiten/Design-Regeln, Supply-Tab) legt man den Isolate-Wert für die Thermalsymbole fest. Die Breite der Anschlussstege ist unter anderem abhängig von der Strichstärke, mit der das Polygon gezeichnet wird. Man kann ebenfalls bestimmen, ob auch Durchkontaktierungen über Thermals angebunden werden sollen oder nicht. Zu signalfremden Objekten werden die in den Design-Regeln festgelegten Mindestabstände eingehalten (Clearance-, DistanceTab). Änderungen werden nach einer Neuberechnung des Polygons (RATSNEST) im Layout angezeigt. Man kann auf diese Weise auch Layer erzeugen, auf denen mehrere Bereiche mit unterschiedlichen Signalen aufgefüllt sind. In diesem Fall kann man für Polygone verschiedenen Ranks (Prioritäten) vergeben. Die Eigenschaft „Rank“ bestimmt, welches Polygon von einem anderen subtrahiert wird, falls sich die beiden überlappen. Rank = 1 bedeutet im Layout höchste Priorität und von diesem Polygon wird nichts subtrahiert (mit der Ausnahme von Polygonen mit Rank = 0, die als Teil eines Packages im Package-Editor gezeichnet wurden). Rank = 6 bedeutet niedrigste Priorität. Polygone mit gleichem Rank werden vom DRC geprüft. Man soll die Strichstärke der Polygone nicht zu klein wählen! Das könnte bei der Erzeugung von Fertigungsdaten zu immens großen Plotdateien führen und diese lassen sich nicht mehr problemlos verarbeiten. Versorgungslayer mit einem Signal realisiert man, indem man einen der Layer Route 2…15 so umbenennt, dass der neue Name aus dem Signalnamen und einem vorangestellten $-Zeichen besteht. Soll beispielsweise das Signal namens GND als Versorgungslayer realisiert werden, legt man einen Layer mit dem Namen $GND an und dazu aktiviert man den DISPLAY-Befehl. Im Menü selektiert man den Layer 2 mit der Maus und dann klickt man auf die ­„Ändern“-Schaltfläche. Anschließend gibt man den Signalnamen des Layers ein und aktiviert die Check-Box „Supply Layer“. Soll der Layer im Layout gleich sichtbar sein, klickt man auch auf die Check-Box „Sichtbar“. Der entsprechende Befehl in der EAGLE-Kommandozeile lautet z. B.: LAYER 2 $GND

Damit ist festgelegt, dass der Layer mit der Nummer 2 (bisher Route 2) ab sofort $GND heißt und als Versorgungslayer behandelt werden soll.

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Im DISPLAY-Menü werden nur die Layer angezeigt, die auch in den D ­ esign-Regeln im Layer-Setup definiert wurden! Abb. 3.65 zeigt das Display-Menü und das Fenster für die Änderungen der Layer-Eigenschaften. In Versorgungslayern werden Pads mit sogenannten Thermal-Symbolen (Wärmefallen) angeschlossen bzw. mit Annulus-Symbolen isoliert. Thermalsymbole verwenden meist nur vier dünne Stege als leitende Verbindung zur Durchkontaktierung. Man verwendet diese deshalb, weil eine durchgehende Kupferfläche dazu führen würde, dass wegen der großen Wärmeabfuhr das Pad nicht mehr lötbar wäre. Form und Größe der Annulus- und Thermalsymbole werden in den Design-Regeln festgelegt (DRC-Befehl, Supply-Tab). Um den Platinenrand von Kupfer frei zu halten, sollte man um die Platine einen Wire einzeichnen. Damit vermeidet man eventuelle Kurzschlüsse zwischen benachbarten (Versorgungs-) Layern. Falls man den Autorouter verwendet, darf dieser Wire erst nach dem Routen eingezeichnet werden. Automatisch generierte Versorgungslayer sind für den Autorouter auszublenden.

Abb. 3.65   Display-Menü (links) und das Fenster (rechts) für die Änderungen der LayerEigenschaften

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Der Autorouter berücksichtigt ganz allgemein auch Innenlagen und liefert somit die komplette Vorlage für Multilayer-Platinen. SMDs schließt er mit Hilfe von Vias an Innenlagen. Man verwendet in der Platine nur Durchkontaktierungen, die durch alle Lagen (also von Layer 1 bis 16) gehen und den Supply-Layer darf man beim Autorouten nicht aktivieren. Im Autorouter-Setup ist die Einstellung N/A zu wählen. Das geht nur mit Layern, die keine Signale (Wires) enthalten. Man verwendet im Layout nicht nur Vias, die durch alle Lagen gehen, sondern auch Blind-, Buried- oder Micro-Vias, denn der Autorouter kann nicht mit S ­ upply-Layern arbeiten. Dazu muss man den Supply-Layer gegebenenfalls in eine Innenlage mit Polygon wandeln: Dazu entfernt man das Supply-Flag im Ändern-Fenster des DISPLAYBefehls und zeichnet ein Polygon in der Innenlage. Diesem gibt man den Namen des Versorgungssignals. Diese Variante mit den durchgehenden Vias ist zu bevorzugen, wann immer die Platzverhältnisse es auf der Platine erlauben. Durchkontaktierungen gehen durch alle Lagen der Platine, werden also am Schluss des Fertigungsprozesses gebohrt. Die Fertigungskosten sind somit relativ günstig. Die Einstellungen für Layer-Setup zum Platinenaufbau und der Anzahl der Lagen trifft man in den Design-Regeln im Layers-Tab, Setup. Bei Durchkontaktierungen, die durch alle Lagen gehen, ist die Definition sehr einfach. Überlegungen zum Thema Dicke der Isolationsschicht bzw. der Kupferschicht sind hier nicht notwendig. Man kombiniert einfach zwei Layer miteinander durch ein ­Multiplikations-Zeichen (beispielsweise 1 * 2 oder 3 * 16) zu einem Kern (Core) und legt dann mehrere Kerne aufeinander. Dies symbolisiert man mit einem Plus-Zeichen (beispielsweise 1 * 2 + 3 * 16). Die Isolationsschicht zwischen Layer 2 und 3 bezeichnet man als Prepreg. Um auszudrücken, dass man Durchkontaktierungen durch alle Lagen erlaubt, setzt man den ganzen Ausdruck in runde Klammern. Beispiele: 4 Layer:  6 Layer:  8 Layer: 

( 1 * 2 + 3 * 16) (1 * 2 + 3 * 4 + 5 * 16) (1 * 2 + 3 * 4 + 5 * 6 + 7 * 16)

Vias weisen hier immer die Länge 1 bis 16 auf und sind also von allen Lagen aus erreichbar. Bei komplexen Platinen ist es oftmals aus Platzgründen notwendig, mit sogenannten Sacklöchern (Blind-) bzw. vergrabenen (Buried-)Vias zu arbeiten. Solche Durchkontaktierungen gehen nicht durch alle Lagen der Platine, sondern sind nur von einer definierten Anzahl von Lagen erreichbar. Wie die Lagen miteinander verbunden werden, hängt primär vom Fertigungsprozess der Platine ab, und dieser wird durch das LayerSetup in den Design-Regeln bestimmt.

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Es sollen einige Fachbegriffe erklärt werden: • Core: So bezeichnet man einen nicht flexiblen Platinenkern, der ein- oder beidseitig mit Kupfer beschichtet ist. Wird im Layer-Setup mit einem * gekennzeichnet, z. B. 5 * 12, dann bilden die Layer 5 und 12 den Kern der Leiterbahn. • Prepreg: Flexible Klebe- bzw. Isolationsschicht und bei der Fertigung einer Multilayer-Platine werden die Innen- und Außenlagen miteinander verpresst. Im Layer-Setup wird dieser mit einem + gekennzeichnet. 1 + 2 bedeutet, dass Layer 1 als Prepreg mit Layer 2 verpresst wird. • Layer-Stack: Ein Stapel mit beliebiger Anzahl von Layern bestehend aus Cores und Prepregs, die gerade in einem gemeinsamen Fertigungsschritt bearbeitet werden. • Buried-Via: Dieses Via unterscheidet sich im Fertigungsprozess nicht von einem normalen Via. Es wird einfach der aktuelle Layer-Stack durchbohrt. Allerdings sind im aktuellen Layer-Stack noch nicht alle Lagen der endgültigen Platine enthalten, so wie das bei einem normalen Via der Fall wäre. In weiteren Fertigungsschritten lassen sich die gebohrten Vias verdecken, indem man beispielsweise auf den Platinenkern noch weitere Cores oder Prepregs presst. Kann man bei der fertigen Platine diese Durchkontaktierung nicht sehen, spricht man von einem Buried-Via. Dies wird im Layer-Setup mit Hilfe von runden Klammern, z. B. 1 + (2 * 15) + 16 repräsentiert. In diesem Fall geht das Via von Layer 2 nach 15. • Blind-Vias gehen von einer Außenlage eines Layer-Stacks in eine beliebige Innenlage, aber nicht durch alle Kupferlagen. Das Besondere an diesen Vias gegenüber Buried-Vias liegt im Fertigungsprozess. Der Layer-Stack wird nicht ganz durchbohrt. Nur bis zu einer bestimmten Tiefe, je nachdem wie viele Lagen miteinander verbunden werden sollen. Blind-Vias müssen ein bestimmtes Verhältnis von Tiefe zu Bohrdurchmesser einhalten. Dieses ist bei dem Leiterplattenhersteller zu erfragen und in den Design-Regeln im Sizes-Tab als „Min. Blind Via Ratio“ anzugeben. Wird im Layer-Setup mit eckigen Klammern und Angabe des Ziellayers, mit einem Doppelpunkt markiert, wird dies vor bzw. nach der Klammer angegeben. Das Beispiel lautet dann: (1 + 2 + 3 * 14 + 15 + 16) und erlaubt Blind-Vias von Layer 1 nach 3. Das Blind-Via darf auch kürzer sein als die maximal angegebene Tiefe, also in diesem Beispiel nur bis Layer 2 gehen. Der Autorouter darf ebenfalls kürzere Blind-Vias verwenden. • Micro-Via: Das Micro-Via ist ein besonderer Fall des Blind-Vias, da es nur eine Lage tief ist und mit sehr geringem Bohrdurchmesser gefertigt wird. • Darstellung der Vias: Bei verschiedenen Längen, Durchmessern und Formen der Vias in den einzelnen Layern ist es vorteilhaft die Layerfarbe des Layers 18 Vias gleich der Hintergrundfarbe zu setzen (DISPLAY-Menü, Ändern). So erkennt man die Zugehörigkeit zu den einzelnen Signallayern.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

• Layer-Setup: Bei der Kombination von Cores und Prepregs gibt es viele verschiedene Varianten. Es sollen ein paar Beispiele behandelt werden, um die Funktion des ­Layer-Setups verständlich zu erklären. Auch wenn man vor hat, nur eine 4-Lagen-Platine zu entwickeln, sind die nachfolgenden Beispiele sehr empfehlenswert und tragen zum besseren Verständnis der Leiterplatten bei. Beispiel 1: Bei einer 4-Lagen-Multilayer-Platine sollen die Layer 1, 2, 3 und 16 verwendet werden. Aufbau der Platine: Ein Kern innen, außen Prepregs. Verbindungen: 1 nach 2 (BlindVias), 2 nach 3 (Buried-Vias) und 1 nach 16 (durchgehende Vias). Der Ausdruck für das Setup lautet dann: Erklärung: Layer 2 und 3 bilden den Kern: Die runden Klammern erlauben Buried-Vias von 2 nach 3:

[ 2 : (1 + (2 * 3) + 16)] 2 * 3 (2 * 3) (1 + (2 * 3) + 16)

Auf beiden Seiten des Kerns werden Kupferschichten über Prepregs verpresst. Die äußeren runden Klammern erlauben durchgehende Vias von 1 nach 16:

[2 : (1 + (2 ∗ 3) + 16)] In eckigen Klammern und mit Doppelpunkt definiert man die Blind-Vias, d. h. von Layer 1 nach 2. In Abb. 3.66 erkennt man den entsprechenden Setup-Ausdruck im Layers-Tab der Design-Regeln. Blind-Vias müssen ein bestimmtes Verhältnis von Tiefe zu Bohrdurchmesser einhalten. Daher ist es notwendig, bei Platinen mit Blind-Vias verschiedene Angaben zu den Schichtdicken zu treffen. Diese Werte werden vom Leiterplattenhersteller vorgegeben und man sollte den Leiterplattenhersteller fragen, ob das möglich ist. Man trägt diese Werte in die Felder „Copper“ (Dicke der Kupferschicht) bzw. Isolation (Dicke der Isolationsschicht) ein, wie in Abb. 3.66 gezeigt ist. Beispiel 2: Benutzt werden die Layer 1, 2, 3 und 16 für eine 4-lagige Platine. Aufbau der Platine: Ein Kern innen, außen Prepregs. Verbindungen: Setup-Ausdruck: Erklärung: Layer 2 und 3 bilden den Kern: Auf beiden Seiten des Kerns werden Kupferschichten über Prepregs verpresst: Die runden Klammern erlauben durchgehende Vias von 1 nach 16:

1 – 2, 3 – 16 (Blind-Vias), 1 – 16 (durchgehende Vias) [2 : (1 + 2 * 3 + 16) : 3] 2 * 3 1 + 2 * 3 + 16 (1 + 2 * 3 + 16) [2 : (1 + 2 * 3 + 16) : 3]

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Abb. 3.66   Layer-Setup für eine 4-Lagen-Platine

Die eckigen Klammern definieren Blind-Vias. Hier von Layer 1 nach 2 und 16 nach 3. In Abb. 3.67 erkennt man den entsprechenden Setup-Ausdruck im Layers-Tab der Design-Regeln für eine 4-Lagen-Platine. Beispiel 3: Realisierung einer 6-Lagen-Multilayer-Platine. Benutzt werden die Layer 1, 2, 3, 4, 5 und 16. Aufbau der Platine: Verbindungen:

Setup-Ausdruck: Erklärung: Zwei Kerne mit Buried-Vias werden aufeinander gepresst:

 wei Kerne, außen Z Prepregs. 2 – 3, 4 – 5 (Buried-Vias), 1 – 16 (durchgehende Vias) (1 + (2 * 3) + (4 * 5) + 16) (2 * 3) + (4 * 5) 1 + (2 * 3) + (4 * 5) + 16

Auf den Layer-Stack werden die Prepregs isoliert und die Außenlagen 1 und 16 aufgepresst:

(1 + (2 ∗ 3) + (4 ∗ 5) + 16)

278

3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.67   Layer-Setup für eine 4-Lagen-Platine

In Abb. 3.68 erkennt man den entsprechenden Setup-Ausdruck im Layers-Tab der Design-Regeln für eine 6-Lagen-Platine. Die runden Klammern um den ganzen Ausdruck definieren durchgehende Vias von 1 nach 16. Die angegebenen Schichtdicken für Copper und Isolation sind Beispielswerte. Beispiel 4: Benutzt werden die Layer 1, 2, 3, 4, 5 und 16 für eine 6-Lagen-MultilayerPlatine. Aufbau der Platine: Ein Kern, außen je zwei Prepregs. Verbindungen: 3 – 4 (Buried-Vias), 2 – 4 (Blind-Vias im inneren ­Layer-Stack), 1 – 16 (durchgehende Vias). Setup-Ausdruck: Erklärung: Der Kern mit Buried-Vias. Auf beiden Seiten ist jeweils ein Prepreg aufgepresst: Blind-Vias von Lage 2 nach 4: Auf diesen Layer-Stack wird auf jeder Seite ein Prepreg aufgepresst:

( 1 + [4 : 2 + (3 * 4) + 5] + 16) 2 + (3 * 4) + 5 [ 4 : 2 + (3 * 4) + 5] 1 + [4 : 2 + (3 * 4) + 5] + 16 (1 + [4 : 2 + (3 * 4) + 5] + 16)

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Abb. 3.68   Layer-Setup für eine 6-Lagen-Platine

Die runden Klammer erlauben durchgehende Vias von 1 nach 16. In Abb. 3.69 erkennt man den entsprechenden Setup-Ausdruck im Layers-Tab der Design-Regeln für Blind-Vias im inneren Layer-Stack. Beispiel 5: Benutzt werden die Layer 1, 2, 3, 4, 5, 6, 7 und 16 für eine 8-LagenMultilayer-Platine. Aufbau der Platine: Drei Kerne, außen Prepregs. Verbindungen: 1 – 3, 6 – 16 (Blind-Vias), 2 – 3, 4 – 5, 6 – 7 ­(Buried-Vias), 1 – 16 (durchgehende Vias) Setup-Ausdruck: [ 3 : (1 + (2 * 3) + (4 * 5) + (6 * 7) + 16) : 6] Erklärung: (2 * 3) + (4 * 5) + (6 * 7) Drei Kerne mit Buried-Vias werden durch Prepregs isoliert aufeinander gepresst.

1 + (2 ∗ 3) + (4 ∗ 5) + (6 ∗ 7) + 16 Auf den Layer-Stack werden durch Prepregs isoliert die Außenlagen 1 und 16 aufgepresst:

(1 + (2 ∗ 3) + (4 ∗ 5) + (6 ∗ 7) + 16)

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3  Arbeiten mit dem Leiterplattensystem EAGLE

Abb. 3.69   Layer-Setup mit Blind-Vias im inneren Layer-Stack für eine 6-Lagen-MultilayerPlatine

Die runden Klammern definieren durchgehende Vias von 1 nach 16:

(3 : (1 + (2 ∗ 3) + (4 ∗ 5) + (6 ∗ 7) + 16) : 6] Blind Vias von 1 – 3 und 16 – 6. In Abb. 3.70 erkennt man den entsprechenden Setup-Ausdruck im Layers-Tab der Design-Regeln für eine 8-Lagen-Platine. Arbeiten mit Blind-, Buried- und Micro-Vias • VIA-Befehl: Vias können, je nach Layer-Setup, verschiedene Längen aufweisen. Bei aktivem VIA-Befehl zeigt das Auswahlfeld „Layer“ in der Parameterleiste die möglichen Via-Längen an. Beim manuellen Verlegen von Leiterbahnen (ROUTE-Befehl) wählt EAGLE bei einem Layerwechsel automatisch die kürzest mögliche Verbindung. Es kann auch möglich sein, dass das Via an dieser Stelle automatisch verlängert wird. Die Via-Längen kann man über den Befehl „CHANGE VIA“ verändern. Man wählt den Wert aus dem entsprechenden Menü aus und man klickt das Via mit der Maus an. Alternativ kann man mit der Kommandozeile arbeiten: CHANGE VIA 2 – 7

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Abb. 3.70   Layer-Setup für eine 8-Lagen-Platine

und ein Klick auf das Via ändert die Länge von Layer 2 bis 7. Ist die angegebene Via-Länge nicht im Layer-Setup definiert, wird das Via automatisch auf einen zulässigen Wert verlängert oder, falls das nicht möglich ist, eine Fehlermeldung ausgegeben. VIA ‚GND‘ 1 – 4 (1,05 2)

platziert eine Durchkontaktierung, die zum Signal GND gehört und von Layer 1 bis Layer 4 reicht, an der Position (1,05 2). • ROUTE-Befehl: Wird beim Entflechten der Layer gewechselt, platziert EAGLE immer das kürzest mögliche Via (auch bei CHANGE LAYER). Falls an dieser Stelle schon ein Via existiert, kann dieses auch automatisch verlängert werden. Ist in den Design-Regeln im Sizes-Tab ein Wert für Min-Micro, wird Micro-Via für den Bohrdurchmesser der Micro-Via gesetzt und sind Micro-Vias durch das Layer-Setup möglich, wird beim Verlegen einer Leiterbahn von einer SMD-Fläche und sofortiger Wechsel in den nächsten Innenlayer automatisch ein Micro-Via gesetzt.

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3  Arbeiten mit dem Leiterplattensystem EAGLE

• Autorouter: Der Autorouter unterstützt Blind- und Buried-Vias. Soll eine ­Multilayer-Platine, die Blind- und Buried-Vias verwendet, automatisch entflochten werden, darf man keine automatisch generierten Supply-Layer einsetzen. In diesem Fall müssen Versorgungsinnenlagen mit Polygonen erzeugt werden. Wurde bereits der Supply-Layer definiert, kann man diesen in Versorgungslagen mit Polygonen wandeln, indem man • • • •

den Layer umbenennt (kein $-Zeichen am Beginn des Namens) ggf. Wires zur Isolation gegen den Platinenrand entfernt ein Polygon über die ganze Fläche legt diesem den gewünschten Signalnamen gibt

Im Gegensatz zu einem Blind-Via, das mehrere Lagen tief in die Platine reichen kann, verbindet das Micro-Via die Außenseite mit der nächst liegenden Innenlage. Der Bohrdurchmesser von Micro-Vias ist relativ klein. Derzeit übliche Werte liegen bei 0,1 bis 0,05 mm. Micro-Vias, wie auch Blind-Vias, müssen aus fertigungstechnischen Gründen ein bestimmtes Verhältnis von Bohrtiefe zu Bohrdurchmesser einhalten. Dieses Verhältnis (Aspect ratio) gibt an, wie tief ein Blind-Via mit einem bestimmten Bohrdurchmesser werden darf. Den zulässigen Wert erfährt man von dem Leiterplattenhersteller. Man trägt den Wert in den Design-Regeln, Sizes-Tab unter Min. Blind Via Ratio, ein. Gibt der Leiterplattenhersteller beispielsweise das Verhältnis Tiefe zu Bohrdurchmesser mit 1:0,5 vor, wird unter Min. Blind Via Ratio der Wert 0,5 eingetragen. Zusätzlich prüft der Design-Rule-Check den minimal erlaubten Bohrdurchmesser für Micro-Vias, den man in der Zeile Min. Micro-Via angibt. Ist der eingetragene Wert größer als der allgemein gültige für Minimum Drill (default), werden Micro-Vias geprüft. Der Außendurchmesser der Micro-Vias wird im Restring-Tab der D ­ esign-Regeln festgelegt. Wechselt man beim Verlegen einer Leiterbahn aus einem SMD heraus gleich den Layer in die nächste Innenlage, wird automatisch ein Micro-Via gesetzt, sofern die Design-Regeln welche erlauben. Der Autorouter kann keine Micro-Vias setzen!

3.3.12 EAGLE-User Language (ULP) EAGLE enthält einen Interpreter für eine C-ähnliche Benutzersprache. Damit kann man auf beliebige EAGLE-Daten auch auf externe Daten zugreifen. In sehr weiten

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Grenzen kann man Daten aus EAGLE exportieren oder verschiedenste Daten in EAGLE importieren. Typische Anwendungen für ULPs: • • • • • •

Erzeugen von Stücklisten in beliebigen Formaten. Ausgeben von Grafikformaten. Datenausgabe für Bestückungsautomaten, In-Circuit-Tester usw. Anbindung an eine externe Datenbank. Manipulation des Bestückungsdrucks, der Lötstopmaske uvm. Importieren von Grafikdaten (zum Beispiel import-bmp.ulp für Logos oder ähnliches)

ULPs können z. B. eine Layout-Datei oder eine Bibliothek über das Ausführen einer zuvor erzeugten Script-Datei, manipulieren. In der Script-Datei stehen die entsprechenden Befehle zur Datenmanipulation bereit. Die in die User-Language integrierte exit()-Funktion kann diese Befehle auch direkt ausführen. Einen Eindruck über die Möglichkeiten der User-Language geben die mitgelieferten Programmbeispiele (*.ulp). Diese befindet sich im ULP-Verzeichnis der Installation. Die Beschreibung der Funktionsweise eines ULP findet man im Dateikopf, die auch im Control Panel angezeigt wird, bzw. beim Aufruf des Programms in der Usage-Box erscheint. User-Language-Programme werden mit einem Texteditor geschrieben, der keine Steuerzeichen hinzufügt. Der Start eines ULP erfolgt über den RUN-Befehl oder durch Ziehen eines ULP aus dem Control Panel in ein Editorfenster (Drag & Drop). Dieses kann über das Stop-Icon in der Aktionsleiste vorzeitig abgebrochen werden. Ist das User-Language-Programm beendet, zeigt EAGLE ein Meldung in der Statuszeile „Run: beendet“. • Verschiedene nützliche Funktionen, die man mit ULPs realisieren kann: Bemaßungsfunktion für die Platine ⟹ adimv4_0mm.ulp Duplizieren von Schaltplan und Layout ⟹ duplitcating_v3 zip Hilfe zur Nutzenerstellung ⟹ panelize.ulp Ändern von Bibliothekselementen ⟹ change*.ulp Erzeugen von Bauteilen mit Hilfe von BSDL-Dateien ⟹ ­make-symboldevice-package-bsdl.ulp Berechnen von Leiterbahnlängen ⟹ length-ri.ulp Ändern von Leiterbahnbreiten ⟹ cmd-change-wire-width.ulp Ändern und Vertauschen von Layern ⟹ cmd-change-swap-layer.ulp Elemente im Schaltplan oder im Layout in ein bestimmtes Raster verschieben ⟹ snap*. ulp Einfache Platzierungshilfe für das Layout ⟹ autoplace_v3.ulp Erstellen eine Bohrlegende im Layout ⟹ drillplan*.ulp Verkleinerung der Bohrlöcher für Handbohren ⟹ drill-aid.ulp

284

3  Arbeiten mit dem Leiterplattensystem EAGLE

Erzeugen von Projektbibliotheken ⟹ exp-project-lbr.ulp Update-Hilfe um Schaltplan und Layout konsistent zu halten ⟹ updateman*.ulp u.v.w… • Datenexport: Stücklisten mit Datenbankanbindung, im HTML-Format, als RTF-Datei, in Tabellenformat u. a. ⟹ bom*ulp, part*ulp Statistikdaten zu Anzahl- der Bohrungen, Pads, Kupferanteil, Signallängen usw. ⟹ statistic-brd.ulp Daten für Klebemasken ⟹ glue*. ulp Fräsdaten für Konturfräsen, Prototypenfräsen ⟹ outline.ulp, mill-outlines.ulp CNC-Aufbereitung der Bohrdaten und Board-Outline ⟹ b_cnc.ulp Gcode-Daten für mechanisches Ätzen/Gravieren ⟹ gcodezip, pcb-gcode.zip DIF4.0-Format von Digitaltest für Testautomaten ⟹ dif40.ulp UNIDAT-Format für Test- und Bestückungsautomaten ⟹ unidat.ulp Daten für Polar GRS500 Flying Probe Testsystem ⟹ eagletogrs.zip IPC-D-356 für Testautomaten ⟹ ipc-d-356.ulp Fabmaster-Format für Testautomaten ⟹ fabmst.ulp ASCII-Daten für Bestückungsautomaten ⟹ mount.ulp, mountsmd.ulp 4qd-Format für SMD-Bestückungsautomaten ⟹ 4quad.ulp GenCAD für Testautomaten ⟹ gencad.ulp Daten für Optical Inspection System VISCOM ⟹ viscomnew.ulp Daten für KiCAD PCB suite ⟹ eagle2kicad.ulp 3D-Daten zur Weiterverarbeitung in einem MCAD-System (Ideas, SolidWorks…) ⟹ generate_3d_data.ulp Excellon2-Format ⟹ excellon_2.ulp Bohrdaten für LPKF Bohrmaschinen ⟹ lpkf_drl.ulp Bohrdaten im PRO-PAL Format für ISEL-Automaten ⟹ paldrill.ulp Schaltpläne in Windows-Meta-.File- (WMF-) Format ⟹ sch2wmf.ulp DXF ⟹ dxf.ulp EPS-Format ⟹ epsdraw*ulp EAGLE-Schaltpläne in Postscript ⟹ eagle2ps*.ulp PIC-Format zur Doku in Troff oder LaTeX ⟹ pic.tlp u.v.w… • Datenimport: Netlist in „Protel-Standart“-Format ⇒ netlist_protel.ulp Protel Netlist in EAGLE-Script für Layouts ⇒ protel2eagle.zip Orcad Netzlist ⇒ orcad_netlist.ulp Tango-Netzlist ⇒ import-tango.ulp Orcad-Schaltpläne ⇒ importbom_and_netlist.zip Electronic Workbench Daten in EAGLE Script für Layout ⇒ ewb2egl.zip DDF von Ultiboard PCB, Version 4.80 u. 5.50 ⇒ import-ultiboard-DDF.ulp BMP ⇒ import-bm.ulp u.v.w…

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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• Schnittstelle zu andern Programmen: B2Spice ⇒ Simulationssoftware ELECTRA ⇒ Autorouter u.v.w… Die Stückliste wird über das bom.ulp erzeugt. Man startet den Schaltplan-Editor über den RUN-Befehl. Es öffnet sich das Fenster EAGLE Stückliste mit der ­Bauteile-Übersicht. Die Platine von Abb. 3.59 wird für die Fertigstellung verwendet und dient für das Erzeugen der Stückliste und dies ergibt Abb. 3.71. Es ist möglich, zusätzliche Informationen aus einer Datenbankdatei in die Stückliste zu importieren (Laden) oder- eine neue Datenbank mit eigenen Eigenschaften (z. B. Hersteller, Lagernummer, Materialnummer, Preis) zu erzeugen (Neu). Eine einfache Stückliste für den Schaltplan, sowie auch für eine Platine ohne Schaltplan, kann man über den EXPORT-Befehl, Option Partlist erzeugen. Um Kosten zu sparen, ist es sinnvoll, ein kleines Layout an den Leiterplattenhersteller weiterzugeben. So können in einem Arbeitsgang mehrere Platinen gefertigt werden. Das Vervielfältigen der Platine bzw. das Kombinieren von verschiedenen Layouts in einer gemeinsamen Boarddatei führt man mit den Befehlen GROUP, CUT und PASTE aus. Dabei ist zu beachten, dass der Bestückungsdruck der Platine verändert wird, da beim Platzieren des Layouts die Bauteile, die eingefügt werden, einen neuen Namen

Abb. 3.71   Stückliste der Platine mit ICL7106 und 31/2-stelligen LCD-Anzeige

286

3  Arbeiten mit dem Leiterplattensystem EAGLE

erhalten, sofern diese Bezeichnungen schon verwendet wurden. Wenn der Bestückungsdruck nicht benötigt wird ist, kann dieser ausgeschaltet werden. Ansonsten kann man sich mithilfe eines ULP behelfen. Panelize.ulp kopiert die Texte, die in den Layer 25 und 26 (t/bNames) die Bauteilnamen anzeigen in einen neuen Layer. Beim Zusammenfügen der verschiedenen Boards werden zwar nach wie vor die Bauteilenamen verändert, der kopierte Text bleibt dabei jedoch unverändert. Man teilt dem Leiterplattenhersteller mit, dass er anstatt der Layer 25 tNames und 26 bNames die beiden neu erstellten Layer 125 und 126 verwenden muss. Vorgehensweise: • • • •

• • •

• •

Man lädt die Boarddatei. Man startet mit „panelize.ulp“ um die Namenstexte zu kopieren. Man blendet mit dem DISPLAY-Befehl alle Layer ein. Man selektiert mit GROUP alle Objekte, die kopiert werden sollen. Das vollständige Layout kann auch über GROUP ALL selektiert werden. Man aktiviert CUT und klickt mit der linken Maustaste in die Zeichnung. Man öffnet mit der Datei/Neu eine neue Boarddatei. Man platziert mit PASTE das Layout, so oft es benötigt wird. Man stellt sicher, dass die Design-Regeln mit denen der Quelldatei übereinstimmen. Man kann die Design-Regeln aus dem Layout in eine Datei (*.dru) ausgeben und dann in das neue Layout einlesen (Menü Edit/Design-Regeln, File-Tab). Man speichert die neue Boarddatei. Man teilt dem Leiterplattenhersteller mit, dass er die Layer 125/126 anstatt 25/26 verwenden muss. Man kann auf diese Weise auch aus verschiedenen Layouts zusammenstellen.

Die Datenausgabe für die Platinenherstellung erfolgt über den CAM-Prozessor. Der Leiterplattenhersteller verwendet zur Fertigung der Platine üblicherweise Bohrdaten im Excellon-Format und Plotdaten im Gerber-Format. Diese Daten werden mit ULP erzeugt und diese gibt man an den Leiterplattenhersteller weiter. Viele Leiterplattenhersteller erzeugen die Plotdaten mit EAGLE selbst, sodass man dann nur die Board-Datei weitergeben und sich nicht um das Erstellen der Fertigungsdaten kümmern muss. Der Leiterplattenhersteller benötigt beim Fertigungsprozess der Platine für jeden Arbeitsschritt eine spezielle Datei mit Plot- oder Bohrinformationen. Beispielsweise je eine Datei für die Kupferlagen, für den Bestückungsdruck, die Lötstopmaske, die Lotpastenmaske, für eine Veredelungsschicht (z. B. Goldkontakte), möglicherweise eine Klebemaske für SMD-Bauteile oder Fräsdaten für Ausbrüche in der Platine. Bei zweiseitig bestückten Platinen benötigt Leiterplattenhersteller den Bestückungsdruck, oder bei SMD-Bauteilen die Lotpastenmaske oder eine Klebemaske jeweils für oben und unten. Zusätzlich benötigt der Leiterplattenhersteller eine separate Datei mit Bohrdaten.

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Soll man eine Prototyp-Platine fräsen, müssen die Fräskonturen zuerst berechnet und dann für die Maschine geeignet ausgegeben werden. Soll die Platine automatisch bestückt oder getestet werden, benötigt man weitere Daten in geeigneten Formaten. Auch eine Stückliste oder eine Legende mit der Zuordnung von Bohrsymbol zu Bohrdurchmesser kann nützlich sein. Plotdaten für die Platinenherstellung werden meist im Gerber-Format erzeugt. Das Gerber-Format gibt es in verschiedenen Dialekten, wobei derzeit das sogenannte Extended-Gerber-Format oder auch Gerber-RS-274X (kurz ­ RS-274X) am gebräuchlichsten ist. Im CAM-Prozessor verwendet man dafür den Treiber (Device) GERBER_ RS274X. Es kann auch sein, dass der Leiterplattenhersteller mit dem etwas älteren Format RS274D arbeitet. In diesem Fall muss man im CAM-Prozessor die Treiber GERBERAUTO und GERBER zur Datenerstellung verwenden. Gerberdaten bestehen im Prinzip aus zwei Teilen: Aus einer sogenannten Blendentabelle oder auch Wheel-Datei (eine besondere Werkzeugtabelle) und den eigentlichen Plotdaten, die die Koordinaten und Angaben über die Verfahrwege des Gerber-Plotters enthalten. Der Gerber-Treiber des CAM-Prozessors verwendet eine Auflösung von 1/10.000 inch (Datenformat: 2,4 inch). Ausnahme sind die beiden Devices GERBERAUTO 23 und GERBER 23. Diese verwenden eine geringere Auflösung von 1/1000 inch (Datenformat 2,3). Der GERBER_RS274X-Treiber erzeugt das Extended-Gerber-Format (­RS-274X) und vereinigt die Blendentabelle und zugehörige Plotdaten in einer gemeinsamen Datei. Mit dem Treiber GERBER_RS274X erzeugt man einfach die einzelnen Gerber-Dateien und gibt diese an den Platinenhersteller weiter. Dies ist die derzeit einfachste Methode, Gerberdaten zu erstellen. Beim anschließenden Ausgeben der einzelnen Gerber-Dateien mit dem Device „GERBER“ verweist man auf die zuvor mit dem Treiber GERBER AUTO erstellte Blendentabelle. Die Erstellung von Bohrdaten entspricht in vielem der Ausgabe von Plotdaten. Als Ausgabetreiber kommen im CAM-Prozessor üblicherweise die Formate Excellon oder Sieb&Meyer 1000 bzw. 3000 zum Einsatz. Excellon ist das wichtigste Format. Im einfachsten Fall werden alle Bohrungen der Platine gemeinsam in einer Datei ausgegeben. Soll man zwischen den durchkontaktierten von nicht durchkontaktierten Bohrungen unterscheiden, muss man zwei Bohrdateien erzeugen. EAGLE unterscheidet die durchkontaktierten Bohrungen von Pads und Vias im Layer 44, Drills, von den nicht durchkontaktierten im Layer 45, und Holes, die man mit dem Befehl HOLE platziert hat. Wenn man eine Multilayer-Platine mit Blind- und/oder Buried-Vias und den daraus resultierenden unterschiedlichen Bohrlängen hat, verarbeitet der ­CAM-Prozessor automatisch, um die verschiedenen Bohrlängen zu erzeugen. Für jede Bohrlänge ist eine eigene Datei mit den relevanten Bohrdaten vorhanden.

288

3  Arbeiten mit dem Leiterplattensystem EAGLE

Mit dem EXCELLON-Treiber erzeugt der CAM-Prozessor eine Datei, die Bohrertabelle und Bohrkoordinaten gemeinsam enthält. Das ist normalerweise der schnellste Weg, Bohrdaten zu erzeugen. Die Standardauflösung des Treibers beträgt 1/10.000 inch. Es werden keine führenden Nullen ausgegeben (Datenformat: 2,4 inch). Den EXCELLON_RACK-Treiber setzt man ein, wenn die Bohrertabelle und die Bohrkoordinaten auf Wunsch des Leiterplattenherstellers in separaten Dateien erscheinen sollen. Man erstellt zunächst im Layout-Editor mit dem ULP „drillcfg.ulp“ eine Bohrertabelle (Rack-Datei) und verweist im CAM-Prozessor bei der Ausgabe der Bohrdaten auf diese Tabelle. Der Leiterplattenhersteller erhält in diesem Fall die Bohrerkonfigurationsdatei und die Datei mit den Bohrkoordinaten. Unterscheiden muss man auch zwischen durchkontaktierten und nicht durchkontaktierten Bohrungen. Diese muss eine Bohrertabelle und zwei Dateien mit Bohrkoordinaten (einmal für Drills, einmal für Holes) weitergeben. Die SM1000 und SM3000-Treiber erzeugen Bohrdaten im Format Sieb&Meyer 1000 bzw. 3000. SM1000 hat eine Auflösung von 1/100 mm und SM 3000 von 1/1000 mm. Die Datenausgabe funktioniert genauso wie mit EXCELLON_RACK. Zuerst erzeugt man mit „drillcfg.ulp“ eine Bohrertabelle, anschließend mit dem C ­ AM-Prozessor unter Angabe der Bohrertabelle die Bohrdaten. Der CAM-Prozessor stellt noch zwei weitere Treiber zur Erzeugung von Bohrdaten zur Verfügung: GERBDRL erzeugt Gerber-Drill-Code. Auch hier braucht man eine separate Bohrertabelle (RUN drillcfg.ulp). SMS68 ist ein weiterer Treiber bei dem die Ausgabe in einem an HPGL angelehnten Format erfolgt. Zur Herstellung eines Prototyps gibt es verschiedene U ­ ser-Language-Programme, die Konturdaten für eine Fräsmaschine oder einen ­Fräs-Bohr-Plotter erzeugen können. Mit dem einfachen „outlines.ulp“ lässt sich eine Fräsdatenberechnung vornehmen. Man startet das ULP mit dem RUN-Befehl. Dann gibt man im U ­ LP-Dialog den Layer an, für den die Fräsdaten erzeugt werden sollen, wählt einen Wert für den Durchmesser des Fräswerkzeugs (Width) und bestimmt das Ausgabeformat (Script oder HPGL). Mit der Script-Option kann man die Konturdaten über den SCRIPT-Befehl ins Board importieren. So kann man im Layout-Editor die berechneten Konturen überprüfen und, wenn nötig, modifizieren. Anschließend gibt man den Layer, in dem die Verfahrwege gezeichnet wurden, über den CAM-Prozessor, beispielsweise mit dem Treiber HPGL oder PS (Postscript) oder mit einem der Gerber-Treiber, aus. Ein weiteres User-Language-Programm zum Erzeugen von Kontur- und Bohrdaten mit der Möglichkeit, verschiedene Parameter und Optionen zu wählen, ist „mill-outlines. ulp“. Man startet es einfach über den RUN-Befehl im ­Layout-Editor. Auch bei diesem Programm kann man z. B. direkt HPGL-Daten ausgeben oder eine Script-Datei erzeugen lassen, die man mithilfe des SCRIPT-Befehls ins Layout einlesen kann. Die Fräsdaten lassen sich bei Bedarf modifizieren und dann über den CAMProzessor generieren.

3.3  Zweiseitig kaschierte Leiterplatte mit dem CMOS-A/D-Wandler ICL7106

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Eine qualitativ hochwertige Alternative zu Gerber ist die Erzeugung von Daten für postscript-fähige Raster-Plotter. Der belichtete Film dient dann als Vorlage für die Belichtung der Platine. Der CAM-Prozessor erzeugt mit dem Treiber PS Dateien im PostScript-Format, die direkt von einschlägigen Service-Unternehmen, die meist im Druckbereich angesiedelt sind, verarbeitet werden können. Für PostScript-Belichter sind im CAM-Prozessor die Werte Höhe und Breite sehr groß (z. B. 100 × 100 inch) zu wählen, damit die Zeichnung nicht auf mehrere Seiten aufgeteilt wird. Zur Ausgabe der einzelnen Filme werden die entsprechenden Layer (genauso wie bei der Gerber-Ausgabe) eingeblendet und in Dateien ausgegeben. Die Daten werden dann an den Belichtungsservice geschickt. Filme, die sich auf die B ­ ottom-Seite beziehen, sind in der Regel gespiegelt auszugeben (Option Spiegeln im C ­ AM-Prozessor). Damit erreicht man, dass die Schichtseite der Folie direkt auf der zu belichtenden Kupferschicht vorhanden ist. Der Treiber „EPS“ erzeugt „Encapsulate-PostScript-Files“, die sich in ­ DesktopPublishing-Programmen weiter verarbeiten lassen. Für die Fertigung von einfachere Platinen kann man mit einem Laser- oder Tintenstrahldrucker eine Folie bedrucken. Diese Methode wird in vielen Fällen von Hobbyanwendern zur schnellen und kostengünstigen Platinenherstellung einer Musterplatine angewandt. Man druckt dabei mit dem PRINT-BefehI. Die Layer, die im Layout-Editor zum Zeitpunkt des Ausdrucks sichtbar sind, werden gedruckt. Für Folien sollten die beiden Optionen „Schwarz“ und „Gefüllt“ aktiviert sein. Die Bohrlöcher von Pads und Vias sind im Ausdruck sichtbar. So erkennt man beim Bohren der Löcher von Hand die Position. Um eine gute Zentrierung des Bohrers zu erhalten, sollte die Öffnung des Pads oder Vias nicht zu groß sein. Man kann sich hier mit dem Programm „drill-aid.upl“ behelfen. Vor dem Ausdrucken gestartet, zeichnet es in einem eigenen Layer einen Ring innerhalb des Bohrloches der einen vorgegebenen Durchmesser, üblicherweise 0,3 bis 0,4 mm, offen hält. Dieser Layer muss beim Ausdruck zusätzlich eingeschaltet sein. EAGLE bringt einige ULPs mit, die es ermöglichen, Daten für verschiedene Bestückungsautomaten und In-Circuit-Testautomaten zu erzeugen. Die Beschreibung eines ULP sieht man direkt im EAGLE-Control-Panel, indem man in der Baum-Ansicht den Zweig User-Language-Programme aufklappen und das gewünschte ULP mit der Maus anwählen kann. Rechts erscheint die Beschreibung. Man kann die ULP-Datei auch mit einem Texteditor öffnen. Normalerweise findet man am Anfang der Datei die zugehörige Beschreibung. ULPs für Bestückungsautomaten (Auswahl): mount.ulp mountsmd.ulp

 rzeugt eine Datei mit Mittelpunktskoordinaten aller Bauteile E Mittelpunktskoordinaten für SMD-Bauteile, je eine Datei für Oberund Unterseite

290

3  Arbeiten mit dem Leiterplattensystem EAGLE

ULPs für Testautomaten (Auswahl): dif40.ulp fabmaster.ulp gencad.ulp unidat.ulp

 IF-4.0-Format von Digitaltest D Fabmaster-Format FATF REV 11.1 GenCAD-Format für Teradyne/GenRad In-Circuit-Tester UNIDAT-Format

Man führt den RUN-Befehl im Layout-Editor-Fenster aus, um eines dieser ­ UserLanguage-Programme zu starten.

3.3.13 Befestigungsbohrungen und Sperrflächen Bohrer werden unterschieden in WS (Werkzeugstahl), SS (Schnellstahl), HSS (Hochleistungsschnellstahl), HM (Hartmetallschneide) und dies gibt Auskunft über Härte und Standzeit des Werkzeuges. Für harten Stahl, Glas, bestimmte Kunststoffe und Mineralien werden Bohrer mit hart aufgelöteten Hartmetallschneiden verwendet. Vor dem Bohren ist das Bohrloch anzukörnen. Die Bohrschneide wird hinterschliffen. Der Bohrerspitzenwinkel – Winkel der beidseitigen Bohrerschneiden zueinander – beträgt für normale Arbeiten ca. 115°. Somit ergibt sich der Winkel der planen Werkstückfläche zur Bohrerschneide zu

90◦ −

115◦ = 34,5◦ 2

Ungleiche Seiten und ungleiche Winkel nutzen den Bohrer stark ab und lassen oft das Bohrloch verlaufen. Die Nuten sind frei zu halten, um einwandfreien Spanaustritt zu gewährleisten. Es ist oft sinnvoll, Löcher >8 mm mit einem kleinen Bohrer NAME

Bauteilname (evtl. mit Gate-Name)a

>VALUE

Bauteilwerta

>PART

Bauteilnameb

>GATE

Gatenameb

>SHEET

Blattnummer eines Schaltplansc

>DRAWING_NAME

Zeichnungsname

>LAST_DATE_TIME

Datum/Zeit der letzten Änderung

>PLOT_DATE_TIME

Zeitpunkt des letzten Ausdrucks

aNur

im Package und Symbol im Symbol cNur im Symbol oder Schaltplan bNur

In der Darstellung des Widerstands folgen dann das Package und die Variationen des Bauelements. Im Fenster CONNECT wird die Zuordnung von Pins (Gate) und Pads (Package) festgelegt. Das Fenster PREFIX bezeichnet gewissermaßen den „Wortstamm“ (Präfix), der den Namen des Bauteils in der Schaltung festlegt (R für Widerstand, C für Kondensator, IC für integrierte Schaltung usw.). Im Device-Modus bestimmt man mit VALUE, ob der Wert des Bauelements im Schaltplan oder Layout frei gewählt werden kann oder vorgegeben wird. Hierzu gibt es zwei Möglichkeiten: ON: Der Wert lässt sich in der Schaltung ändern, z. B. bei Widerständen, Kondensatoren usw. Die Änderung erfolgt nur nach Vergabe eines Wertes, wenn das Bauteil eindeutig spezifiziert ist. OFF: Der Wert entspricht dem Device-Namen inklusive der Angabe von Technologie und Gehäusevariante, wenn vorhanden. Auch mit Value OFF kann man den Wert eines Bauelements ändern. Nach einer Sicherheitsabfrage gibt man den neuen Wert an. Allerdings wird der Wert des Bauelements auf den ursprünglichen Wert zurückgesetzt, wenn später in der Technologie oder in der Gehäuse-Variante über CHANGE PACKAGE bzw. TECHNOLOGY Veränderungen vorgenommen werden. Falls erforderlich, können über TECHNOLOGY verschiedene Technologien wie etwa eines Logikbauelements (Klick auf TECHNOLOGIES) definiert werden. Im Fenster „Package“ (Gehäuse) lassen sich diese dann in einer Bibliothek speichern und werden im Layout-Editor (auf der Platine) verwendet. Das Package (Gehäuse) wird durch ein anderes aus einer beliebigen Bibliothek ersetzt, wenn man den REPLACE-Befehl anklickt. Das ist erlaubt, solange man nicht mit einem Schaltplan arbeitet, der über die Forward & Back-Annotation verbunden ist. Trifft dieser Fall zu, tauscht man das Package über den CHANGE PACKAGE-Befehl aus. Abb. 4.2 zeigt den ordnungsgemäßen Widerstand vom Typ „0204“ in der Bibliothek R-EU mit gleichem Symbol, aber mit unterschiedlichen Abmessungen. Der Widerstand

312

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.2   Widerstand vom Typ „0204“ in der Bibliothek „rcl“ mit gleichem Symbol, aber mit unterschiedlichen Abmessungen

gehört zu der bekannten Widerstandsserie „0204/5“ und die Zahl hinter dem Schrägstrich beziffert den Abstand von „5 mm“. Der nächste Widerstand hat die Bezeichnung „0204/7“ mit einem Abstand von „7,5 mm“ für die Pads (Lötdurchführungen). Bei einem Pad handelt es sich um einen durchkontaktierten Anschluss eines Packages. Da man verdrahtete (konventionelle) Bauelemente und die SMD-Technik verwenden kann, sind drei Fertigungen in der Praxis möglich: • Reine SMD-Bestückung, ein- oder beidseitig • Verdrahtete Bauteile, kombiniert mit beidseitig bestückten SMDs • Verdrahtete Bauteile auf der Leiterplattenoberseite, kombiniert mit SMDs auf der Leiterplattenoberseite und -unterseite Die Auswahl der Fertigungsverfahren hängt von den Möglichkeiten der Löttechnik ab.

4.1  Erstellung eines Widerstands

313

Man öffnet zunächst im EAGLE-Control Panel über das Menü DATEI/NEU/LIBRARY eine neue Bibliothek. Alternativ tippt man im Schaltplan- oder Layout-Editor-Fenster in der Kommandozeile den Befehl OPEN ein. Gibt man dann einen Bibliotheksnamen im File-Dialog an und das Bibliotheksfenster öffnet sich. Man wählt den ­Package-Editier-Modus über das Icon in der Aktionsleiste und trägt in das Feld NEU des Edit-Fensters den Package-Namen „R-10“, wie Abb. 4.3 zeigt, ein. Die Frage „Neues Package R-10 erzeugen?“ beantwortet man mit Ja. Später ab jetzt muss man auch entsprechende Abfragen beim Anlegen eines neuen Symbols und eines neuen Device immer mit Ja bestätigen, wie Abb. 4.4 zeigt. Abb. 4.5 zeigt das Fenster für die Realisierung der mechanischen Abmessungen. Man stellt mit dem Icon den GRID-Befehl für das passende Raster und der Platzierung der Pads ein. Für bedrahtete Standardbauelemente wird für gewöhnlich 0,05 in bzw. 50 mil verwendet. Abb. 4.6 zeigt das geöffnete Fenster des GRID-Befehls. Das Problem bei der Erstellung des Rasters ist die mechanische Konstruktion in Millimeter oder in Inch. Mit der Anzeige kann man die gewünschte Darstellung, Punkte oder Linien, einschalten. Mit dem Multiplikator bestimmt man, wie viel Rasterlinien

Abb. 4.3   Fenster für ein neues Gehäuse

314

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.4   Fenster zum Anlegen eines neuen Bauelements unter R-10

Abb. 4.5   Fenster zur Realisierung des mechanischen Gehäuses für ein neues Bauelement

4.1  Erstellung eines Widerstands

315

Abb. 4.6   Parameter-Toolbar des GRID-Befehls zur Erstellung des Rasters

angezeigt werden sollen. Trägt man beim Multiplikator z. B. den Wert 5 ein, wird jede fünfte Linie angezeigt. Wird bei der Parameter-Toolbar des GRID-Befehls die Anzeige aktiviert (Ein), erscheinen auf dem Bildschirm Punkte oder Linien. Wenn man die Anzeige deaktiviert (Aus) werden keine Punkte oder Linien ausgegeben. Bei der aktivierten Darstellung kann man zwischen Punkten und Linien wählen. Wenn es sich um einen bedrahteten Widerstand handelt, selektiert man den Lötpunkt „Pad“ und stellen in der Parameterleiste die Form des Pads mit dem Bohrdurchmesser ein. Der Defaultwert für den Pad-Durchmesser ist automatisch (entspricht 0) und dieser Wert sollte beibehalten werden. Der endgültige Durchmesser wird durch die ­Design-Regeln für das Layout festgelegt. Dann platziert man zwei Pads im gewünschten Abstand. Der Zeichnungsnullpunkt ist später der Aufhängepunkt des Bauteils, an dem es selektiert wird und dieser sollte deshalb etwa in der Mitte des Bauteils liegen. Namen für Bauteile, Signale, Vias oder Polygone werden über diesen Icon vergeben. Platzieren von Texten. Abb. 4.7 zeigt die Leiste zum Einstellen der Lötpunkte (Pad) und den durchkontaktierten Anschluss eines Packages. Der Durchmesser ist normalerweise auf „auto“ gestellt. Klickt man den Slider an, öffnet sich das Fenster und man wählt die Größe des Pads. Man verwendet den PAD-Befehl und platziert die Lötpunkte entsprechend den Vorgaben des Datenblattes. Die Pads sollen so angeordnet sein, dass der Koordinatennullpunkt ungefähr in der Mitte des Packages liegt. Jedem Pad können individuelle Eigenschaften wie Form (Shape), Durchmesser (Diameter) und Bohrdurchmesser (Drill) zugeordnet werden.

316

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.7   Leiste für die Festlegung der Lötpunkte (Pad)

Gibt man die gewünschte Pad-Form an und man legt dabei den Bohrdurchmesser fest. Folgende Formen stehen zur Verfügung (von links nach rechts): • • • • •

Square (quadratisch) round (rund) octagon (achteckig) long (länglich) offset (länglich mit versetzter Bohrung)

Der Pad-Durchmesser wird üblicherweise mit dem Standardwert „auto“ (entspricht 0) definiert, da die endgültige Größe durch die Design-Regeln im Restring-Tab des Layouts festgelegt wird. Das Pad erscheint in der Bibliothek mit dem Defaultwert von 55 mil.

4.1.1 Anlegen eines Packages (Gehäuse) Man darf aber auch einen individuellen Wert angeben. Legt man beispielsweise einen Wert von 70 mil fest, bedeutet dies, dass der Pad-Durchmesser des durchkontaktierten Lötpunktes auf der Platine nicht kleiner als 70 mil werden darf (unabhängig vom errechneten Wert in den Design-Regeln). Man selektiert diesen Wert bei aktivem ­PAD-Befehl (das Pad hängt noch an der Maus), so kann man über die Parameterleiste den Lötpunkt platzieren. Man kann hier ebenfalls den Bohrdurchmesser und die PadForm bestimmen. Icon für einen durchkontaktierten Anschluss Ein nachträgliches Ändern der Eigenschaften schon platzierter Pads erfolgt mit dem Befehl CHANGE. Man klickt auf das CHANGE-Icon, wählt dann die Eigenschaft und den passenden Wert aus. Danach klickt man auf die Pads, deren Eigenschaften verändert werden sollen. Der CHANGE-Befehl lässt sich auch auf Gruppen (GROUP-Befehl) anwenden. Nach der Auswahl der Eigenschaft klickt man mit der rechten Maustaste in die Gruppe. Sobald ein Pad platziert wird, generiert EAGLE automatisch Lötstoppsymbole in den ^ˆ top oder Layer 0 und b = ^ˆ    bottom oder Layer 15). Das Layern 29 und 30 t/bStop (t = Maß der Lötstoppsymbole wird in den Design-Regeln, Mask-Tab und Parameter Stop festgelegt. Pads können mit besonderen Flags (First, Stop, Thermals) versehen werden, die sich genauso über CHANGE nachträglich ändern lassen. Setzt man First auf „On“

4.1  Erstellung eines Widerstands

317

(CHANGE FIRST ON), lässt sich einem beliebigen Pad des Packages über die Einstellung First im Shapes-Tab der Design-Regeln eine besondere Form zuordnen, um das Pad 1 zu kennzeichnen. Setzt man das Flag „Thermals“ auf „Off“ wird für das selektierte Pad kein Thermalsymbol (Wärmefalle) innerhalb einer Kupferfläche erzeugt. Mit CHANGE STOP OFF verhindert man die automatische Erzeugung des Lötstoppsymbols. Man kann auch die Form der Pads bestimmen. Für Top- und Bottom-Layer gibt es getrennte Einstellungsmöglichkeiten, wie Abb. 4.8 veranschaulicht. Verwendet man Pads (durchkontaktierte Anschlüsse eines Packages) und Vias (Durchkontaktierung zum Wechsel der Ebene für eine Leitung auf der Platine) mit unterschiedlichen Formen in den einzelnen Layern, werden alle Formen, die in den sichtbaren (über DISPLAY aktivieren) Signal-Layern verwendet werden, übereinander dargestellt. Zu den Vias gehören auch Micro-Vias (eine Durchkontaktierung wie Blind-Via) mit relativ kleiner Bohrung, die von einer Außenlage bis zur nächsten Innenlage reicht. Auch ­Blind-Vias definiert man als Via. Bei Blind-Vias handelt es sich um ein Sackloch, d. h. eine Durchkontaktierung, die beim Fertigungsprozess einer Mehrlagenplatine nicht durch alle Lagen gebohrt wird. Das Buried-Via stellt ein vergrabenes Via dar, d. h. eine Durchkontaktierung, die bei der Herstellung der Platine wie ein normales Via durch den aktuellen Layer-Stapel durchgebohrt wird, aber nicht durch alle Lagen der gesamten Platine hindurchgeht und von außen nicht sichtbar ist.

Abb. 4.8   Einstellung der Pad-Formen

318

4  Erstellung von Symbolen für neue Bauelemente

Im Pad- und auch im Via-Layer (Layer 17, 18) sollten keine weiteren Objekte gezeichnet werden, weil diese von Polygonen im Layout nicht erkannt werden und zu Kurzschlüssen führen können! Wenn es sich um einen SMD-Widerstand handelt, selektiert man SMD und stellt in der Parameterleiste die Maße des SMD-Pads ein. Man kann einen der vorgegebenen Werte selektieren oder in das Feld direkt Länge und Breite eintippen. Abb. 4.9 zeigt die Parameterleiste für den SMD-Befehl. Alle Eigenschaften können auch nach dem Platzieren mit CHANGE oder direkt durch Eintippen des Befehls in die Kommandozeile verändert werden. Als Layer wählt man die Platinenoberseite (Top), auch wenn das Bauteil später auf der Unterseite der Platine platziert werden soll. SMD-Bauelemente werden in der Platine mit dem MIRROR-Befehl auf die andere Seite gebracht. Dabei wandern die Elemente in ^ˆ    = top oder Oberseite) in die entsprechenden „b…“-Layer allen „t…“-Layern (t  ^ˆ  bottom oder Unterseite). (b = Man platziert dann die zwei SMD-Pads im gewünschten Abstand. Dazu ist es unter Umständen notwendig, das Raster vorher auf ein geeignetes Maß umzustellen. Vor dem Platzieren kann man das SMD-Pad mit der rechten Maustaste drehen. Der Parameter „Roundness“ legt fest, ob die Ecken der SMDs abgerundet werden sollen. Dieser Wert ist defaultmäßig auf 0 % (keine Rundung) gesetzt. Üblicherweise wird der Defaultwert beibehalten, da die endgültige Roundness eines SMD in den Design-Regeln festgelegt ist. Im Winkelfeld kann man den Drehwinkel des SMD direkt eingeben. Der INFO-Befehl gibt hier einen schnellen Überblick über die aktuellen Eigenschaften eines SMD oder Pads. Man kann nun mit dem NAME-Befehl die Namen der Pads bzw. SMDs festlegen, etwa P1, RP2 usw. Man zeichnet mit dem WIRE-Befehl das Bestückungsplansymbol in den Layer 21 „tPlace“. Dieser Layer enthält den Platinenaufdruck. Es bleibt dem Anwender überlassen, wie detailliert er das Symbol ausführen möchte. Man stellt hierzu ein feineres Raster im Grid ein, falls erforderlich. In der Praxis orientiert man sich beim Entwurf von Bauteilen an den Angaben in der Datei „library.txt“. Die Strichstärke für den Bestückungsdruck beträgt üblicherweise 0,01 inch (0,254 mm). Man kann auch die Befehle ARC, CIRCLE, RECT und POLYGON zum Zeichnen des Bestückungsplansymbols verwenden. Mit ARC ist das Zeichnen von Kreisbögen möglich. CHANGE CAP FLAT ROUND definiert gerade bzw. runde Enden für den Bogen. Mit CIRCLE zeichnet man Kreise. Kreise mit einer Linienstärke (width) = 0

Abb. 4.9   Parameterleiste für den SMD-Befehl

4.1  Erstellung eines Widerstands

319

werden gefüllt dargestellt. Mit POLYGON zeichnet man Polygone mit beliebigen Flächen und mit gefüllten Flächen. Der Layer 51 „tDocu“ ist nicht für den Platinenaufdruck, sondern als Ergänzung der grafischen Darstellung vorgesehen, wie sie sich etwa für gedruckte Unterlagen verwenden lassen. Während man in Layer 21 „tPlace“ darauf achten muss, dass keine Lötflächen überdeckt werden, kann man in „tDocu“ eine realistische Darstellung anstreben, für die diese Einschränkung nicht gilt. Im Beispiel des Widerstands kann man das gesamte Symbol im Layer 21 „tPlace“ zeichnen, nur die Wires, die die Pads überdecken, zeichnet man im Layer 51 „tDocu“. Mit dem TEXT-Befehl platziert man die Texte mit einem Platzhalter „>“ die Begriffe „>NAME“ (im Layer 25 „tNames“) und >VALUE (im Layer 27 „tValues“) dort, wo im Board der aktuelle Name und der aktuelle Wert des Bauteils erscheinen sollen. Als Texthöhe (size) empfiehlt sich 0,07 inch und als Ratio der Wert von 10 %. Der Ausdruck „Ratio“ gibt das Verhältnis von Strichbreite zur Texthöhe an und über CHANGE ist nur der Vektor-Font einstellbar. Die Position dieser Texte relativ zum Package-Symbol kann in der Platine später mit SMASH und MOVE geändert werden. Bei ICs entspricht der Wert dem späteren Device-Namen (z. B. 74LS00N). Wer nur mit dem Layout-Editor arbeitet, legt den Value erst innerhalb der Platine fest. Im Layer 39 „tKeepout“ sollte man über das ganze Bauteil eine Sperrfläche legen (RECT-Befehl). So kann der DRC prüfen, ob Bauteile auf der Platine zu nahe aneinander oder übereinander liegen. Zum Schluss klickt man auf DESCRIPTION im Beschreibungsfeld. Das so geöffnete Fenster erlaubt im unteren Teil eine Texteingabe und diese kann im Rich-Text-Format erfolgen. Dabei handelt es sich um eine HTML-ähnliche Syntax, die eine Formatierung des Textes ermöglicht. Beispiel:

R-10 

Resistor 10 mm grid

Beim ADD-Dialog im Layout kann man nach Stichworten aus diesem Text suchen. Man sollte auch daran denken, die Bibliothek zwischendurch zu sichern! Mit dem CHANGE-Befehl kann man auch nachträglich die Eigenschaften von Objekten ändern, etwa die Strichstärke, die Form der Pads, die Texthöhe oder den Layer, in dem sich das Objekt befindet. Wenn man die Eigenschaften mehrerer Objekte auf einmal verändern will, definiert man mit dem GROUP-Befehl eine Gruppe, klickt man den CHANGE-Befehl an und selektieren den Parameter. Dann gibt man den Wert ein und klickt anschließend mit der rechten Maustaste auf die Zeichenfläche.

320

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.10   Platzieren der Pads mit einem durchkontaktierten Anschluss

Beispiel: Mit GROUP eine Gruppe definieren, die beide Pads enthält, CHANGE und SHAPE/SQUARE selektieren. Mit rechter Maustaste die Zeichenfläche anklicken und die Form beider Pads wird geändert. Die beiden Pads von Abb. 4.10 sollen vom Mittelpunkt aus um −2,5 mm und +2,5 mm gesetzt werden. Hierzu ist die Grid-Einstellung auf Millimeter zu ändern. Vom Mittelpunkt des Bauelements aus werden der linke und dann der rechte Pad auf die Position gesetzt. Man beachte dabei den Wert von 0,5 mm und die beiden Positionen in der Klammer stellen das eingestellte Rastermaß dar. Oben links sieht man die ­Grid-Einstellung mit 0,5 mm, das Fenster zeigt „0,5 mm (−1,5 −1,5)“. Klickt man das Info-Icon an und anschließend auf den linken Pad, erscheint das ­Info-Fenster von Abb.  4.11. Hier lassen sich der Pad P$1 auf X- und Y-Richtung, die durchkontaktierte Bohrung mit 0,8 mm und weitere Funktionen überprüfen. Das Widerstandssymbol im Gehäuse wird mit dem WIRE-Befehl gezeichnet, wie Abb. 4.12 zeigt. Danach sind die Platzhalter über die TEXT-Funktion einzugeben.

Abb. 4.11   Info-Fenster über die Eigenschaften des Pads P$1

4.1  Erstellung eines Widerstands

321

Abb. 4.12   Fertigstellung des Widerstandssymbols

Ein Platzhalter muss immer mit einem „>“-Zeichen (größer) beginnen. Damit ist das Gehäuse für den Widerstand fertig definiert.

4.1.2 Anlegen eines Symbols Man wählt den Symbol-Editier-Modus und trägt in das Feld NEU den Symbolnamen „R-10“ ein. Dieser Name erscheint nicht in der Schaltung, da er nur interne Bedeutung hat. Man stellt nun sicher, dass das Raster 0,1 auf Inch eingestellt ist. Die Pins der Symbole müssen in diesem Raster platziert werden, da EAGLE darauf abgestimmt ist. Man selektiert den PIN-Befehl. In der Parameterleiste kann man nun die Eigenschaften dieses Pins einstellen, bevor man diesen mit der linken Maustaste platziert. Alle Eigenschaften kann man nachträglich mit dem CHANGE-Befehl wieder ändern. Dabei lassen sich auch Gruppen definieren (GROUP), deren Eigenschaften sich anschließend mit CHANGE und der rechten Maustaste ändern lassen. Abb. 4.13 zeigt die Parameterleiste des Pin-Befehls. Man stellt die Richtung des Pins (Parameter „Orientation“) über die linken vier Icons der Parameterleiste oder durch Rotieren mit der rechten Maustaste, ein. Mit den nächsten vier Icons der Parameterleiste stellt man den Parameter „Function“ ein. Man legt fest, ob der Pin mit Invertierpunkt (Dot), mit einem Taktsymbol (Clk), mit beiden Symbolen (DotClk) oder lediglich als Strich (None) dargestellt werden soll. Abb. 4.14 zeigt die vier möglichen Pin-Funktionen an einem Gehäuse.

322

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.13   Parameterleiste des Pin-Befehls

Abb. 4.14   Pin-Funktionen der Parameterleiste

Die nächsten vier Icons der Parameterleiste lassen die Einstellung der Pin-Länge zu (0 inch 0,1 inch, 0,2 inch und 0,3 inch). Die Einstellung 0 (Point) verwendet man dann, wenn keine Pin-Linie sichtbar sein soll oder wenn man, wie im Widerstandssymbol, einen kürzeren Pin als 0,1 inch darstellen will. Der Pin ist dann mit dem WIRE-Befehl als Strich auf dem Layer 94 „Symbols“ zu zeichnen. Mithilfe des SHOW-Befehls lässt sich im Schaltplan kontrollieren, ob ein Netz mit einem Pin verbunden ist. Die Pin-Linie und das Netz werden im Falle einer Verbindung heller dargestellt. Wird ein Pin mit „Length 0“ verwendet oder mit WIRE als Linie gezeichnet, kann er nicht hell dargestellt werden. Die nächsten vier Icons der Parameterleiste legen fest, ob die Pins mit dem ­Pin-Namen, dem Pad-Namen, beide oder keine von beiden beschriftet werden sollen. Abb. 4.14 zeigt ein Beispiel, bei dem Pin- (innen) und Pad-Namen (außen) dargestellt werden. Die Platzierung der Beschriftung relativ zum Pin ist fest vorgegeben. Die Schrifthöhe ist ebenfalls fest eingestellt (60 mil). Abb. 4.15 zeigt die möglichen ­Pin-Beschriftungen an einem Gehäuse.

4.1  Erstellung eines Widerstands

323

Abb. 4.15   Pin-Beschriftungen

Mit DIRECTION legt man die einzelnen Parameter fest: NC

nicht angeschlossen

In

Eingang

Out

Ausgang

I/O

Ein-/Ausgang

OC

Open Collector oder Open Drain

Hiz

High- Impedance-Ausgang (Tri-State-Verhalten)

Pas

passiv (Widerstände etc.)

Pwr

Power-Pin (Stromversorgungseingang)

Sup

Versorgungsausgang für Masse- und Versorgungssymbole

Der Electrical Rule Check basiert auf diesen Parametern. Er meldet beispielsweise, wenn zwei Pins mit Direction „Out“ miteinander verbunden sind. Die Directions „Pwr“ und „Sup“ sind für die automatische Verdrahtung der Versorgungsspannung von Bedeutung.

324

4  Erstellung von Symbolen für neue Bauelemente

Der Swaplevel ist eine Zahl zwischen 0 und 255. Die Zahl 0 bedeutet, dass der Pin nicht gegen einen anderen desselben Gates ausgetauscht werden darf. Jede Zahl größer 0 bedeutet, dass der Pin mit solchen Pins ausgetauscht werden kann, die den gleichen Swaplevel aufweisen und im selben Symbol definiert sind. Zum Tauschen der Pins in der Schaltung oder im Board ist der Befehl PINSWAP erforderlich. Die beiden Pins eines Widerstands können denselben Swaplevel (z. B. 1) bekommen, da sie austauschbar sind. Wenn der Layer 93 „Pins“ eingeblendet ist, wird der Anknüpfungspunkt für Netze mit einem grünen Kreis dargestellt. Außerdem werden die Parameter „Direction“ und „Swaplevel“ (in Abb. 4.10 mit Pad und 1) in diesem Layer dargestellt. Die Anschlüsse einer Diode, eines Transistors oder einer integrierten Schaltung dürfen grundsätzlich nicht vertauscht werden, deshalb muss der Swaplevel auf „0“ eingestellt sein. Mit dem NAME-Befehl kann man die Pins benennen, nachdem man sie platziert hat. Auch die automatische Namensgebung ist einsetzbar. Mit WIRE und anderen Zeichenbefehlen zeichnet man das Schaltplansymbol in den Symbol-Layer. Mit TEXT platziert man die verschiedenen Texte >NAME und >VALUE in den Layern 95 „Names“ und Layer 96 „Values“, und zwar dort, wo der Name und der Wert des Bauelements im Schaltplan erscheinen sollen. Zur genauen Platzierung der Texte kann man das Raster, auch während der TEXT-Befehl aktiv ist, feiner einstellen. Danach stellt man das Raster wieder auf 0,1 Zoll ein. Die Anschlüsse eines Widerstands sind passiv und daher ist die „Direction“ auf „Pas“ zu stellen, wie Abb. 4.16 zeigt. Der Anschluss „Pas 0“ wird auf der linken, „Pas 1“ auf der rechten Seite abgesetzt. Die Kreise an den Anschlüssen sind die Fänger oder Andockmöglichkeiten. Mit dem WIRE-Befehl wird das Widerstandssymbol von Abb. 4.17 gezeichnet. Außerdem ist das Symbol mit einem Platzhalter für NAME und VALUE zu versehen. Man darf nicht das „>“-Zeichen für den Platzhalter vergessen. Der Platzhalter kann innerhalb, außerhalb, oberhalb oder innerhalb des Symbols angebracht werden.

Abb. 4.16   Fenster für das Symbol des Widerstands

4.1  Erstellung eines Widerstands

325

Abb. 4.17   Symbol und Platzhalter des Widerstands

4.1.3 Anlegen eines Widerstands-Device Wenn das elektrische Symbol und die mechanischen Abmessungen für den Widerstand stimmen, müssen die beiden Teile noch zu einem Bauelement zusammengefügt werden, wie Abb. 4.18 zeigt. Man beachte die Einteilung. Wenn die Einteilung nicht ordnungsgemäß ist, kann man durch Anklicken das Format ändern. Man soll unbedingt in der Maßeinheit Inch arbeiten, da die Schaltplanzeichnungen in Inch erstellt werden. Man legt mithilfe dieses Icons das neue Device „R-10“ an, erkennbar an dem Ausrufezeichen. Will man das Bauteil mit dem ADD-Befehl später in die Schaltung holen, wählt man es unter diesem Namen aus. Die Namen für das Device und das Package sind hier übrigens nur zufällig gleich. In der Zeile „Neu“ gibt man den Namen R ein. Nach Bestätigen der Abfrage „Neues Device R-10 erzeugen?“ öffnet sich der Device-Editor. Abb. 4.19 zeigt das Symbol im Fenster des Widerstandselements für das Device und passen es mit dem FIT-Befehl in der Befehlsleiste an. Besteht ein Device aus mehreren

Abb. 4.18   Geöffnetes Fenster für ein Widerstandselement

326

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.19   Symbol im Fenster des Widerstandselements

Schaltplansymbolen, die unabhängig voneinander in der Schaltung platziert werden sollen (in EAGLE „Gates“ genannt), dann ist jedes Gate einzeln mit dem ADD-Befehl dem Device hinzuzufügen. Man stellt in der Parameterleiste Addlevel „Next“ und Swaplevel „0“ ein, und platziert das Gate in der Nähe des Nullpunktes. Der Swaplevel des Gates verhält sich analog zum Swaplevel eines Pins. Der Wert 0 bedeutet, dass das Gate nicht mit einem anderen Gate des Device austauschbar ist. Ein Wert größer als 0 besagt, dass das Gate in der Schaltung mit einem anderen Gate desselben Device und gleichem Swaplevel ausgetauscht werden kann. Der dazu erforderliche Befehl lautet GATESWAP

In diesem Beispiel ist nur ein Bauelement vorhanden und der Swaplevel bleibt auf 0. Mit dem NAME-Befehl kann man den Namen eines oder mehrerer Gates verändern. Bei einem Device mit nur einem Gate spielt der Name keine Rolle, da er nicht in der Schaltung erscheint. Man behält den automatisch generierten Namen bei! Bei Devices mit mehreren Gates wird in der Schaltung der jeweilige Gate-Name dem Namen des Bauteils angefügt. Beispiel: Bezeichnet man die Bauelemente mit A, B, C, D und der Bauteilname in der Schaltung ist IC1, dann lauten die Namen logischerweise IC1A, IC1B, IC1C und IC1D. Man klickt nun auf die Schaltfläche NEU des Device-Editor-Fensters unten rechts wie in Abb. 4.20 gezeigt. Im Auswahlfenster wählt man das Package „R-10“ aus und vergibt einen Varianten-Namen. Wird nur eine Package-Variante verwendet, kann die Zeile auch leer bleiben. EAGLE verwendet dann standardmäßig zwei Hochkommas für den

4.1  Erstellung eines Widerstands

327

Abb. 4.20   Wahl des Packages für einen Widerstand

Namen der Package-Variante (“). Man darf allerdings auch einen eigenen Namen festlegen. Abb. 4.21 zeigt Symbol und Package des noch nicht verbundenen Bauteils, wie am „!“-Zeichen erkennbar ist. Mit dem CONNECT-Befehl legt man fest, welche Pins an welchen Gehäuse-Pads herausgeführt sind. Im vorliegenden Beispiel wurde das Widerstandsgate automatisch mit G$ 1 bezeichnet, deshalb erscheinen in der Spalte „Pin“ die Pins „G$ 1“ und „G$ 2“ dieses Bausteins wie Abb. 4.22 zeigt. In der Spalte „Pad“ sind die beiden Anschlüsse des

Abb. 4.21   Symbol und Package, des noch nicht intern verbundenen Bausteins

328

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.22   Darstellung der Verbindung zwischen Symbol und Gehäuse, erkennbar am Häkchen

Gehäuses gelistet. Man markiert einen Pin mit dem dazugehörigen Pad, und dann klickt man auf CONNECT. Falls man eine Verbindung rückgängig machen muss, markiert man die Verbindung in der Spalte „Connect“ und klickt „Disconnect“ an. Ein Klick auf die Kopfleiste einer Spalte ändert die Sortierreihenfolge. Man beendet den CONNECT-Befehl mit einem Klick auf OK. Mit dem PREFIX-Befehl legt man den Präfix des Stammnamens fest, der in der Schaltung zunächst automatisch vergeben wird. Beim Widerstand heißt der Stammname sinnvollerweise R. Die Widerstände werden dann mit R1, R2, R3 usw. bezeichnet. Der Bauteilname lässt sich später jederzeit mit dem NAME-Befehl ändern. ON: Wert lässt sich in der Schaltung ändern (z. B. bei Widerständen). Nur nach Vergabe eines Wertes ist das Bauteil eindeutig spezifiziert. OFF: Wert entspricht dem Device-Namen, inklusive der Angabe von Technology und Package-Variante (z. B. 74LS00N), wenn vorhanden. Diese Angabe ist auch bei ­Versorgungsspannungs-Symbolen sinnvoll. Man klickt auf DESCRIPTION im Beschreibungsfeld. Hier lässt sich eine Beschreibung des Bauteils eintragen. Die Suchfunktion des ADD-Befehls im Schaltplan durchsucht diesen Text. Wenn es Probleme mit dem Bildschirmformat gibt, muss man mit der Maus das Bildschirmende nach oben verschieben. Man kann, wie auch in der Package-Beschreibung, das „Rich-Text“-Format verwenden. R = 10

Device-Editor: Vollständig definierter Widerstand

4.2  Zeitgeberbaustein 555

329

Abb. 4.23   Vollständig definierter Widerstand für die Bibliothek

Damit ist der Widerstand definiert und kann in eine Schaltung geholt werden. Man speichert die Bibliothek spätestens jetzt! Danach beendet man EAGLE und damit wird die Bibliothek um diesen Baustein erweitert. Man ruft dazu EAGLE wieder auf und geht erneut in die Bibliothek. Es erscheint Abb. 4.23. Die neu definierte Bibliothek muss nun noch über den USE-Befehl für Schaltplan und Layout verfügbar gemacht werden. Dieser Befehl wird im Schaltplan- oder Layout-Editor ausgeführt. Man kann die Bibliothek auch in der Baum-Ansicht des ­ Control Panels als USE markieren. Erst jetzt wird die Bibliothek vom ADD-Befehl und dessen Such-Funktion berücksichtigt.

4.2 Zeitgeberbaustein 555 Mit dem Zeitgeber 555 lassen sich zahlreiche Schaltungen in der Praxis realisieren. Die Verzögerung erreicht man meistens durch einen Kondensator, der über einen Widerstand nach einer e-Funktion aufgeladen wird. Diese Aufladung wird gemessen und mit einer Referenzspannung verglichen. Die Referenzspannung ist entweder fest eingestellt oder kann entsprechend variiert werden. Damit lässt sich die Triggerschwelle bzw. der Schaltpunkt einstellen und der Ausgang der Schaltung ändert sich. Der Baustein 555 besteht aus zwei Operationsverstärkern, die als Komparatoren arbeiten. Die Leerlaufverstärkung der Operationsverstärker liegt in der Größenordnung von v0 ≈ 105. Die beiden Komparatorausgänge sind mit einem Flipflop verbunden, das die Eingangsinformationen speichern kann. Dieses Flipflop hat eine Vorzugslage, d. h., wenn man die Betriebsspannung einschaltet, hat der Ausgang Q des Flipflops ein 0-Signal. Dieses Signal wird durch den nachfolgenden Inverter mit einem Leistungstransistor am Ausgang negiert. Der Ausgang hat also nach Einschalten der Betriebsspannung immer ein 1-Signal. Die beiden Komparatoren, das Flipflop und der invertierende Ausgangsverstärker in Abb. 4.24, sind in dem Zeitgeberbaustein 555 enthalten. Das Flipflop steuert außerdem über eine invertierende Leistungsendstufe direkt den internen Transistor für die Entladefunktion des externen Kondensators an, der einen offenen Kollektorausgang hat. Ist das Flipflop gesetzt, ist dieser Transistor durchgeschaltet und der Eingang „Entladung“ befindet sich auf 0 V. Wurde das Flipflop zurückgesetzt, ist der Transistor gesperrt. Mit einem 0-Signal am Reset-Eingang lässt sich das Flipflop direkt zurücksetzen. Im Ruhezustand ist dieser Eingang immer mit +Ub zu verbinden.

330

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.24   Innenschaltung des Zeitgeberbaustein 555

Wichtig in dem Baustein 555 ist der interne Spannungsteiler, der aus drei gleich großen Widerständen mit R  = 5  kΩ mit einer Toleranz von 1 % besteht. Durch den internen Spannungsteiler ergeben sich folgende Verhältnisse an den beiden Komparatoren: • Komparator I: Schaltpunkt bei 2/3 der Betriebsspannung • Komparator II: Schaltpunkt bei 1/3 der Betriebsspannung Aus diesen Spannungsverhältnissen lassen sich die einzelnen Funktionen des Bausteins 555 ableiten. Die Betriebsspannung darf sich zwischen 4 V und 18 V ändern, ohne dass sich die Funktionsweise als Rechteckgenerator oder als Monoflop ändert, denn der Spannungsteiler ist direkt mit der Betriebsspannung verbunden. Der invertierende Eingang des Komparators I ist mit dem Eingang „Kontrollspannung“ verbunden. Über diesen Eingang kann man den Spannungsteiler in seinen Verhältnissen geringfügig ändern. Wird dieser Eingang nicht benötigt, verbindet man ihn durch einen Kondensator von 10 nF bis 100 nF mit Masse. Andernfalls kann es im Betrieb unangenehme Störungen geben, besonders bei elektromagnetischen Impulsen. Die Vergleichsspannung von 2/3 der Betriebsspannung liegt am invertierenden Eingang des Komparators I. Legt man an den Eingang „Schwelle“ eine Spannung, vergleicht der Komparator I diese mit der Vergleichsspannung und der Eingangsspannung. Ist die Spannung kleiner 2/3 der Betriebsspannung, hat der Ausgang des Komparators ein 1-Signal. Überschreitet die Spannung den Wert 2/3, kippt der Ausgang des Komparators auf 0-Signal. Da eine sehr hohe Leerlaufverstärkung vorhanden ist, erfolgt der negative Ausgangssprung im µs-Bereich. Mit dieser negativen Flanke wird das nachgeschaltete

4.2  Zeitgeberbaustein 555

331

Flipflop getriggert und setzt sich. Der Ausgang Q des Flipflops hat ein 1-Signal, der Ausgang des 555 dagegen ein 0-Signal. Unterschreitet die Spannung an dem Eingang „Schwelle“ wieder den Wert 2/3 der Betriebsspannung, kippt der Ausgang des Komparators I von 0- nach 1-Signal zurück. Diese positive Flanke wird aber von dem Flipflop nicht verarbeitet und der Zustand des Flipflops bleibt erhalten. Die Vergleichsspannung 1/3 der Betriebsspannung liegt am nicht invertierenden Eingang des Komparators II. Legt man an den Eingang „Trigger“ eine Spannung an, erfolgt ein Vergleich zwischen der internen und der externen Spannung. Ist die Triggerspannung größer 1/3 der Betriebsspannung, hat der Ausgang des Komparators ein 1-Signal. Unterschreitet die Triggerspannung den Wert 1/3, schaltet der Komparator an seinem Ausgang auf 0-Signal um und es entsteht eine negative Triggerflanke, die das Flipflop zurücksetzt. Vergrößert sich die Triggerspannung wieder und überschreitet 1/3 der Betriebsspannung, schaltet der Komparator von 0- auf 1-Signal. Die dadurch entstehende positive Flanke hat aber keinen Einfluss auf das Flipflop und dieses bleibt in seinem stabilen Zustand. Der Ausgang des Bausteins 555 hat während dieser Zeit immer ein 1-Signal. Für den Baustein 555 ergeben sich daher folgende Trigger-Bedingungen: • Eingang „Schwelle“: positiver Triggerimpuls bei 2/3 der Betriebsspannung • Eingang „Trigger“: negativer Triggerimpuls bei 1/3 der Betriebsspannung Die beiden Triggerimpulse müssen an ihren Flanken keine Steilheit aufweisen. Selbst langsame analoge Eingangsspannungen werden durch die beiden internen Komparatoren digitalisiert und von dem nachgeschalteten Flipflop weiterverarbeitet. Durch seine stabile Funktionsweise ist der Baustein universell in der Praxis verwendbar. Der Zeitgeberbaustein 555 wird in verschiedenen Gehäusen angeboten, wie Abb. 4.25 zeigt. a) Anschlussschema des Bausteins 555 b) 8-poliges DIL-Gehäuse (Dual-In-Line-Package) c) 8-poliges SO-Gehäuse (Small-Outline-Package) Kunststoff-Steckgehäuse (DIL-Gehäuse) werden auf der dem Gehäuse abgewandten Plattenseite gelötet. Die Anschlussfahnen der Gehäuse sind um 90° nach unten abgebogen und passen in ein Lochraster von 2,54 mm mit einem Lochkreisdurchmesser von 0,7 bis 0,9 mm. Der Gehäuseboden berührt nach dem Einsetzen die Leiterplatte nicht, weil die Anschlussfahnen kurz vor dem Gehäuse breiter werden, wie Abb. 4.25b zeigt. Nach dem Einsetzen des Gehäuses in die Leiterplatte ist es vorteilhaft, zwei Anschlussenden in einem Winkel von ca. 30° zur Leiterplatte abzubiegen und während des Lötvorgangs muss man dann das Gehäuse nicht auf die Leiterplatte pressen. Die maximal zulässige Löttemperatur beträgt bei Handlöten 265 °C (max. 10 s) und bei Tauchlöten 240 °C (max. 4 s).

332

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.25   Gehäuseformen des Zeitgeberbausteins 555

a

b

Bei Lötung auf der Plattenseite eines SO-Gehäuses (Abb. 4.25c) muss man die Leiterplatte nicht durchbohren. Die Verbindung mit den Leiterbahnen kann durch Kolbenlötung oder Schweißung erfolgen. Die max. Lötzeiten, bei einem Lötabstand von l ≥ 1,5 mm betragen bei einer Kolbentemperatur von 250 °C für tmax = 12 s, 300 °C für tmax = 12 s und 350 °C für tmax = 7  s. Abb. 4.26 zeigt das Zeichnen des Logiksymbols für den Baustein 555. Mit dem ­Wire-Befehl zeichnet man ein Rechteck und danach platziert man die Pins mit P$. Für den 555 hat man vier Eingänge, zwei Ausgänge und die beiden Stromversorgungen. Zuerst selektiert man den PIN-Befehl und kann so die Pins platzieren. In der Parameterleiste kann man nun die Eigenschaften dieses Pins einstellen, bevor man diese mit der linken Maustaste platziert. Alle Eigenschaften kann man nachträglich mit dem CHANGE-Befehl ändern. Dabei lassen sich auch Gruppen definieren (GROUP), deren

4.2  Zeitgeberbaustein 555

333

Abb. 4.26   Zeichnen des Logiksymbols für den Zeitgeberbaustein 555

Eigenschaften anschließend mit CHANGE und Ctrl + rechter Maustaste geändert werden können. Dann stellt man die Richtung des Pins (Parameter Orientation) über die linken vier Icons der Parameterleiste oder durch Rotieren mit der rechten Maustaste ein. Mit den nächsten vier Icons der Parameterleiste stellt man den Parameter Function ein. Er legt fest, ob der Pin mit Invertierpunkt (Dot), mit einem Taktsymbol (Clk), mit beiden Symbolen (DotClk) oder lediglich als Strich (None) dargestellt werden soll. Mit den nächsten vier Icons der Parameterleiste lässt sich die Einstellung der ­Pin-Länge zu (0, 0,1 inch, 0,2 inch, 0,3 inch) ändern. Die Einstellung 0 (Point) verwendet man dann, wenn keine Pin-Linie sichtbar sein soll oder wenn man, wie im Widerstandssymbol, einen kürzeren Pin als 0,1 inch darstellen will. Der Pin ist dann mit dem ­WIRE-Befehl als Strich auf dem Layer 94 „Symbol“ zu zeichnen. Mithilfe des SHOW-Befehls kann man im Schaltplan kontrollieren, ob ein Netz mit einem Pin verbunden ist. Die Pin-Linie und das Netz werden im Falle einer Verbindung heller dargestellt. Wird ein Pin mit Length 0 verwendet oder mit WIRE als Linie gezeichnet, kann der Pin nicht hell dargestellt werden. Die nächsten vier Icons (Visible) der Parameterleiste legen fest, ob die Pins mit dem Pin-Namen, dem Pad-Namen, beidem oder keinem von beiden beschriftet werden sollen. Es lassen sich Pin- (innen) und Pad-Namen (außen) darstellen. Die Platzierung der Beschriftung relativ zum Pin ist fest vorgegeben und die Schrifthöhe ist auch fest eingestellt (60 mil). Abb. 4.27 zeigt die einzelnen Pinbezeichnungen.

334

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.27   Pinbezeichnungen des Zeitgeberbausteins 555

Für die Pinbezeichnungen gilt: Pin 1:  0  V Pin 2:  Trigger (Eingang) Pin 3:  Ausgangsspannung (Ausgang) Pin 4:  Reset (Eingang) Pin 5:  Kontrollspannung (Eingang) Pin 6:  Schwelle (Eingang) Pin 7:  Entladung (Ausgang) Pin 8:  +12 V In der Bibliothek findet man die beiden Gehäuse und unter „74xx-eu.lbr“ der PackageAuswahl. Zuvor gibt man jedoch noch das Gehäuseform in die ­Package-Auswahl mit DIL08 und SO8 ein. Abb. 4.28 zeigt die Bibliothek „74xx-eu.lbr“. Wenn man diese „74xx-eu.lbr“ zweimal anklickt, erscheint ein Baustein mit dem Symbol und das Anschlussschema. Man klickt auf die Package-Leiste und auf DIL08. In Abb. 4.28 ist das entsprechende 8-polige ­DIL-Gehäuse gezeigt. Mit dem Icon GROUP die Gruppe zuerst definieren, anschließend bewegen bzw. man kann die Gruppe auch rotieren lassen oder mit CUT und PASTE kopieren. Nachdem das Icon angeklickt wurde, kann man die Gruppe entweder durch Aufziehen eines Rechtecks bei gedrückter linker Maustaste oder durch einen Polygonzug definieren. Polygonecken setzt man mit der linken Maustaste. Die Objekte einer vorher definierten Gruppe werden in den Zwischenspeicher übertragen. Die Gruppe selektiert man mit CUT und der linken Maustaste, im Gegensatz zu allen anderen Befehlen, die mit einem Rechtsklick bei gedrückter Ctrl-Taste auf eine Gruppe angewendet werden. Das Objekt wird hell und mit CUT wird es ausgeschnitten.

4.2  Zeitgeberbaustein 555

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Abb. 4.28   8-poliges DIL-Gehäuse unter der Bibliothek „74xx-eu.lbr“

Anschließend ist das Gehäuse mit der linken Maustaste anzuklicken. Zum Schluss ist das Objekt aus dem Zwischenspeicher in die Zeichnung einzufügen. In dem Bildschirm erscheinen zwei DIL08-Gehäuse und damit erkennt man die Wirkungsweise des Zwischenspeichers. Abb. 4.29 zeigt die noch nicht abgeschlossene Fertigstellung des Zeitgeberbausteins 555 im 8-poligen DIL-Gehäuse, aber ohne Verbindungslinien zwischen Gehäuse und Symbol. Mit den folgenden Befehlen Package, Symbol, Device laden, löschen oder umbenennen sind zum Navigieren in einer Bibliothek wichtig:

Abb. 4.29   Fertigstellung des Zeitgeberbausteins 555 im 8-poligen DIL-Gehäuse

336

4  Erstellung von Symbolen für neue Bauelemente

Mit den Befehlen Device , Package (falls nur der Layout-Editor vorhanden ist) und Symbol kann man für die Bearbeitung laden. Diese Icons findet man in der Aktionsleiste. Klickt man mit der rechten Maustaste auf eines der Icons, oder hält man die linke Maustaste auf einen der Icons etwas länger gedrückt, erscheint eine Liste der zuletzt editierten Objekte. Mit REMOVE lassen sich Device/Package/Symbole aus der Bibliothek löschen. Der REMOVE-Befehl ist über das Bibliothek-Menü oder die Kommandozeile zugänglich. Mit RENAME lassen sich Device/Package/Symbole in einer Bibliothek umbenennen und RENAME ist nur über das Bibliothek-Menü oder die Kommandozeile zugänglich. Mithilfe des Icons „Device laden“ öffnet man das neue Device. Will man das Bauteil mit dem ADD-Befehl später in die Schaltung holen, wählt man es unter diesem Namen aus. Die Namen für das Device und das Package sind hier übrigens nur zufällig gleich. Dann gibt man in der Zeile Neu den Namen 555 an. Nach dem Bestätigen der Abfrage „Neues Device 555 erzeugen?“ öffnet sich der Device-Editor. Mit dem ADD-Befehl holt man das vorher definierte 555-Symbol in das Device. Man stellt in der Parameterleiste als Addlevel Next und als Swaplevel 0 ein, und platziert das Symbol in der Nähe des Nullpunkts. Der Swaplevel des Gates verhält sich analog zum Swaplevel eines Pins. Der dazu erforderliche Befehl lautet GATESWAP. In dem Beispiel ist nur ein Symbol vorhanden und der Swaplevel bleibt auf 0. Mit dem NAME-Befehl kann man den Namen des oder der Gates ändern. Bei einem Device mit nur einem Gate spielt der Name keine Rolle, da er nicht in der Schaltung erscheint. Man behält hier automatisch den generierten Namen bei! Mit dem CONNECT-Befehl legt man fest, welche Pins an welchen Gehäuse-Pads herausgeführt werden. In der Spalte Pad sind die beiden Anschlüsse des Gehäuses gelistet. Falls man eine Verbindung rückgängig macht, markiert man diese in der Spalte Connection und klickt Disconnect an. Ein Klick auf die Kopfleiste einer Spalte ändert die Sortierreihenfolge. Man beendet diesen Vorgang des CONNECT-Befehls mit einem Klick auf OK. Mit dem PREFIX-Befehl legt man den Präfix für den Namen fest, der in der Schaltung zunächst automatisch vergeben wird. Beim Zeitgeberbaustein ist es 555. Der Bauteilname lässt sich später jederzeit mit dem NAME-Befehl ändern. Das Symbol des Timers 555 ist fertig und es soll das SO8-Gehäuse geladen werden. Abb. 4.30 zeigt das SO8-Gehäuse unter der Bibliothek „74xx-eu.lbr“. Soll für eine Device-Definition ein Symbol oder ein Package verwendet werden, das in ähnlicher Form schon besteht, kann man es innerhalb der Bibliothek mithilfe der Befehle GROUP, CUT und PASTE kopieren. Anschließend lässt sich das Device beliebig modifizieren. Abb. 4.31 zeigt den Timer 555 im SO8-Gehäuse.

4.2  Zeitgeberbaustein 555

337

Abb. 4.30   SO8-Gehäuse für den Timer 555

Abb. 4.31   Timer 555 im SO8-Gehäuse

Im Folgenden sollen die einzelnen Schritte anhand eines Beispiel-Packages aus der Bibliothek linear.lbr erläutert werden. Man öffnet die Bibliothek linear.lbr über das Menü Datei/Öffnen/Library im Control Panel oder man wählt den Eintrag Öffnen aus dem Kontextmenü des linear.lbr-Eintrags im aufgeklappten Bibliotheken-Zweig der Baum-Ansicht. Das ­Bibliotheks-Editor-Fenster öffnet sich.

338

4  Erstellung von Symbolen für neue Bauelemente

Zum Laden eines vorhandenen Elements öffnet man jetzt im Bibliotheks-Editor über Bibliothek/Package das Edit-Fenster und dann wählt man aus der Liste das Package DIL08 aus. Nach Klick auf OK erscheint es im Package-Editor-Fenster. Mit DISPLAY blendet man alle Layer ein und legt mit GROUP einen Rahmen um alle Elemente, die kopiert werden sollen, oder man tippt GROUP ALL in der Kommandozeile ein. Nun klickt man auf das CUT-Icon und anschließend mit der linken Maustaste in die Gruppe hinein. Alternativ gibt man beim CUT-Befehl in der Kommandozeile einen Bezugspunkt an, beispielsweise: CUT (0 0);

Um ein neues Element anzulegen klickt man auf das Package-Icon in der Aktionsleiste. Dann tippt man im Feld Neu den Namen DIL08-TEST ein und man bestätigt mit einem Klick auf das Ganze mit OK. Danach klickt man den PASTE-Icon an und anschließend geht man auf den Zeichnungsnullpunkt. Das Package wird abgesetzt. Die zweite Möglichkeit ist ein Befehl über die Kommandozeile: PASTE (0 0);

Das Element ist kopiert und lässt sich nach den Wünschen entsprechend weiter editieren. Die Koordinatenangabe bei CUT und PASTE kann auch dazu verwendet werden, die Gruppe um einen definierten Betrag im Koordinatensystem zu verschieben. Das kann beispielsweise bei Objekten, die nicht im richtigen Raster gezeichnet wurden, interessant sein. Man kann auch von einer Bibliothek in ein anderes Symbol, Package und Device kopieren. Befindet sich in einer Bibliothek ein passendes Device-Set, indem man eine aktuelle Bibliothek übernehmen will, kann man es auf zwei verschiedene Weisen kopieren. Im Control Panel: Man zieht das gewünschte Device-Set einfach aus der Baum-Ansicht im Control Panel mittels Drag & Drop in das geöffnete B ­ ibliotheks-Editor-Fenster. Das vollständige Device-Set mit zugehörigen Symbol(en) und Package(s) wird kopiert und neu angelegt. Alternativ dazu kann man auch in die Bibliothek kopieren und das Kontextmenü des Device-Eintrags verwenden. Mit dem COPY-Befehl gibt man beispielsweise ein: COPY [email protected] oder mit Pfadangabe COPY 75130@d:\eagle\lbr\751xx.lbr

4.2  Zeitgeberbaustein 555

339

in der Kommandozeile an, so wird das Device-Set 75130 aus der Bibliothek 751xx.lbr in die aktuell geöffnete Bibliothek übernommen. Enthält die Pfadangabe Leerzeichen, sind diese in einfache Hochkommas zu setzen. COPY ‚75130@d:\P F A D\751xx.lbr‘

Soll das Device unter einem anderen Namen abgelegt werden, kann man den neuen Device-Namen direkt angeben. COPY [email protected] 75130NEU

Da Symbole in der Baum-Ansicht des Control Panels nicht angezeigt werden, kann man sie von hieraus nicht in ein Bibliotheks-Editor-Fenster kopieren. Symbole werden von einer Bibliothek in eine andere genauso kopiert, wie man es auch innerhalb einer Bibliothek machen würde. Also mit den Befehlen GROUP, CUT und PASTE. Der einzige Unterschied zum Kopieren innerhalb einer Bibliothek liegt darin, dass man nach CUT und Klick in die Gruppe über Datei/Öffnen die andere Bibliothek öffnen muss. Anschließend legt man ein neues Symbol an, das die identischen Bezeichnungen oder auch einen anderen Namen wie bisher aufweisen darf. • • • • • • • •

Öffnen der Quell-Bibliothek und EDITieren des Symbols DISPLAY ALL um alle Layer darzustellen Mit GROUP ALL alle Objekte selektieren CUT und ein Linksklick mit der Maus auf die Gruppe, um einen Bezugspunkt zu setzen Öffnen der Ziel-Bibliothek über Datei/Öffnen Editieren eines neuen Symbols Mit PASTE platzieren Bibliothek speichern

Die Vorgehensweise zum Kopieren von Packages entspricht weitgehend dem Kopieren von Device-Sets. Man zieht entweder das gewünschte Package aus der Baum-Ansicht im Control Panel mittels Drag & Drop in das geöffnete Bibliotheks-Editor-Fenster. Dabei wird das vollständige Package kopiert und in der aktuellen Bibliothek neu angelegt. Alternativ dazu kann man auch den Eintrag „In Bibliothek im Kontextmenü kopieren“ des Package-Eintrags verwenden. Die zweite Möglichkeit bietet der COPY-Befehl. Man tippt beispielsweise COPY [email protected]

340

4  Erstellung von Symbolen für neue Bauelemente

in die Kommandozeile ein und das Package DIL16 aus der Bibliothek 751xx.lbr wird in die aktuell geöffnete Bibliothek übernommen. Falls die Bibliothek nicht im aktuellen Arbeitsverzeichnis liegt, muss man den Pfad angeben, also zum Beispiel: COPY DIL16@\eagle\mylbr\751xx.lbr

Enthält die Pfadangabe Leerzeichen, ist das Ganze in einfache Hochkommas zu setzen: COPY ‚DIL16@D:\P F A D\mylbr\751xx.lbr‘

Soll das Package unter einem anderen Namen abgelegt werden dann kann man den neuen Package-Namen direkt angeben: COPY DIL16@\eagle\mylbr\751xx.lbr DIL16NEU

Das Package wird unter dem Namen DIL16NEU angelegt. Möchte man beispielsweise ein Package kopieren, das in der Ziel-Bibliothek bereits unter diesem Namen existiert, wird es einfach durch das neue Package ersetzt. Wird das Package bereits in einem Device verwendet und ändert sich entweder die Position oder der Name eines oder mehrerer Pads bzw. SMDs, kommt es zu einem Hinweis, in welcher Weise die Lötflächen ersetzt werden sollen. Dieser Vorgang lässt sich jederzeit abbrechen und das Package bleibt unverändert. Sind die Nummerierung und die Position der Lötflächen gleich, aber die Reihenfolge verändert, wird man gefragt, wie man dieses ersetzen soll. Je nach Modus ändert sich die Verbindung zwischen Pins und Pads des Devices (CONNECT-Befehl). Durch die vorher angesprochenen Methoden, Bibliothekselemente zu kopieren, ist es sehr einfach, eigene Bibliotheken mit ausgesuchten Inhalten zusammenzustellen. Ordnet man Control Panel und Bibliotheks-Editor-Fenster nebeneinander an, kann man einfach beim Durchsehen der Bibliotheksinhalte im Control Panel einzelne Elemente mit Drag & Drop oder über das Kontextmenü (in die Bibliothek kopieren) des jeweiligen Device- bzw. Package-Eintrags eine eigene Bibliothek zusammenstellen. Devices, Symbole und Packages lassen sich mit dem REMOVE-Befehl aus der Bibliothek entfernen. Das Anlegen eines neuen Bibliothekselements kann nicht mit UNDO rückgängig gemacht werden. Beispiel: Man kann das Package mit dem Namen DIL16 löschen und hierzu geht man in das Menü Bibliothek/Löschen…. Es öffnet sich ein Dialogfeld in dem man den Namen des zu löschenden Objekts eingibt. Das lässt sich auch direkt mit der Kommandozeile realisieren: REMOVE DIL16

4.2  Zeitgeberbaustein 555

341

Packages und Symbole lassen sich nur löschen, wenn sie nicht in einem Device verwendet werden. Ansonsten gibt EAGLE die Meldung „Das Package wird verwendet!“ bzw. „Das Symbol wird verwendet!“ aus. Das entsprechende Device muss vorher gelöscht werden beziehungsweise das entsprechende Package oder Symbol aus dem Device(-Set) entfernt werden. Will man ein Bibliothekselement umbenennen, verwendet man den Befehl RENAME. Zunächst öffnet man das Editor-Fenster mit dem entsprechenden Element, das umbenannt werden soll. Danach wählt man den Befehl über das Menü Bibliothek/ Umbenennen aus und gibt den neuen Namen in das geöffnete Dialogfeld ein. Das geht zum Beispiel auch direkt in der Kommandozeile: RENAME DIL16 DIL-16

Das Package DIL16 erhält den neuen Namen DIL-16. Der Device-, Symbol- und Package-Name darf auch mit Extension (.dev, .sym, .pac) angegeben werden, zum Beispiel: REMOVE DIL16.PAC

In diesem Fall ist es nicht notwendig, vorher in den entsprechenden Editiermodus zu wechseln. Wie bereits vorher schon erwähnt wurde, kann man Packages von einer Bibliothek in eine andere kopieren. Dabei wird ein schon vorhandenes Package durch das neue ersetzt. Jede Bibliothek enthält Packages, die man zur Device-Definition benötigt. In vielen Bibliotheken findet man immer wieder dieselben Bauformen. Um alle in den verschiedenen Bibliotheken einheitlich zu halten, ist es möglich mithilfe des ­UPDATE-Befehls alle Packages in einer Bibliothek durch die einer anderen zu ersetzen. Existiert ein Bauteil mit passendem Namen, wird es durch die aktuelle Definition ersetzt. Wenn an das Package besondere Anforderungen gestellt werden, kann man diese beispielsweise in eigenen Package- oder SMD-Bibliotheken definieren. Mit dem ­UPDATE-Befehl lässt sich das einfach auf andere Bibliotheken übertragen. Dazu öffnet man die Bibliothek, die aktualisiert werden soll, und wählt den Menüpunkt Bibliothek/Aktualisieren… aus. Man selektiert die Bibliothek aus der die Packages übernommen werden sollen. Nach Beenden des Vorgangs meldet EAGLE in der Statuszeile des Bibliotheks-Editor Update: beendet – Bibliothek verändert! Wurde nichts ersetzt, meldet EAGLE: Update: beendet – nichts zu tun. Alternativ kann man den Befehl auch in der Kommandozeile eingeben. Enthält beispielsweise die Bibliothek ref-packages.lbr das Package an, das übernommen werden sollen, tippt man ein:

342

4  Erstellung von Symbolen für neue Bauelemente

UPDATE ref-packages.lbr

Sollen aus verschiedenen Bibliotheken Packages übernommen werden, kann man diese hintereinander angeben: UPDATE ref-package.lbr rcl.lbr smd-special.lbr

Möchte man nur ein einzelnes Package aktualisieren, gibt man direkt den ­Package-Namen an: UPDATE SO14@ref-packages

Die Dateierweiterung .lbr muss nicht angegeben werden. Es lässt sich auch der vollständige Pfad zur Bibliothek angeben.

4.3 Schnittstellenbaustein MAX481 Der Baustein MAX481 von MAXIM ist eine serielle Schnittstelle für den Transceiver (Sender und Empfänger), der den Kommunikationsstandard nach RS485 abwickeln kann. Abb. 4.32 zeigt die Schaltung mit dem MAX481 in dem Netzwerk RS485. Der Baustein MAX481 wird in drei verschiedenen 8-poligen Gehäusen DIP8, SO8 und µMAX8 angeboten. An die Anschlüsse A und B sind die beiden Leitungen vom externen Daten- und Steuerbus anzuschließen. Der Anschlusspunkt A ist der nicht invertierende Receiver-Eingang und der nicht invertierende Treiber-Ausgang. Der Anschlusspunkt B ist der invertierende Receiver-Eingang und der invertierende

Abb. 4.32   Transceiver (Sender und Empfänger) mit dem MAX481 in einem Netzwerk

4.3  Schnittstellenbaustein MAX481

343

­ reiber-Ausgang. Die Differenzspannung zwischen den Anschlusspunkten A und B darf T −7 V bis +12 V betragen, ohne dass die Ein- und Ausgangsstufen beschädigt werden. Durch Verwenden von Three-State-Transceivern im MAX481 lassen sich mit der RS485-Schnittstelle sehr preiswert lokale Netze konzipieren. Diese Schnittstelle ermöglicht es nämlich bis zu 32 Teilnehmerstationen, an einem Bus, der aus zwei verdrillten Kupferkabelpaaren besteht, miteinander zu kommunizieren. Dadurch bietet sich eine Alternative zu den aufwendigen LANs, die als Transportmedium Koaxialkabel für ­ Basisband- oder Breitbandverfahren nach IEEE-802 verwenden und dafür teure Anschlusspunkte (Server) benötigen. Das Übertragungsprotokoll arbeitet nach dem Aufrufverfahren und stützt sich auf die SDLC-Prozedur (synchronous data link control, synchrone Datenübertragungssteuerung für den Informationsaustausch über Kommunikationskanäle). Es handelt sich um eine Leitungsprozedur zur Handhabung bitserieller, transparenter Datenüberträge bitserieller, transparenter Datenübertragungen im Duplex- und Halbduplexbetrieb. Bis zu 30 Stationen können so adressiert werden. Die zu überbrückende Entfernung richtet sich nach der gewählten Übertragungsgeschwindigkeit und liegt zwischen bei 2,4 Mbit/s bei Längen über 30 m, bei 375 kbit/s etwa 300 m und bei nur 62,5 kbit/s bis zu 1200 m In Tab. 4.2 sind die wichtigsten Eigenschaften der zuvor besprochenen Schnittstellennormen gegenübergestellt. Die Unterschiede liegen in der Anzahl der anschließbaren Stationen, der Datenübertragungsrate und der überbrückbaren Entfernung. Beim MAX481 ist der Pin 8 der Anschluss der positiven Betriebsspannung, die zwischen 4,75 V und 5,25 V betragen kann. Pin 5 stellt den Anschluss der Masse (GND)

Tab. 4.2  Vergleich zwischen den wichtigen Schnittstellennormen nach RS232C und RS485 Schnittstellen

RS232C

RS485

Übertragungsart

Unsymmetrisch

Symmetrisch

Zahl der Treiber

1

32

Zahl der Empfänger

1

32

max. Übertragungsstrecke

15 m

1200 m

max. Übertragungsrate

20 kbit/s

10 Mbit/s

±25 V

−7…12 V

±5 V

±1,5 V

Sender Zulässige Treiberausgangsspannung Treiberausgangssignal ohne Last Mit Last Treiberlast

±15 V 3…7 kΩ

±5 V 54  

Empfänger

–

–

Eingangsspannung

±25 V

−7…12 V

±5 V

12 kΩ

Empfindlichkeit Eingangswiderstand

±15 V

±200 mV

344

4  Erstellung von Symbolen für neue Bauelemente

dar. Für das µMAX-Gehäuse ist Pin 2 für die positive Betriebsspannung und Pin 7 der Anschluss der Masse (GND). Pin 1 ist der Receiver-Ausgang des MAX481. Ist die Bedingung A > B um 200 mV zwischen den beiden Eingangsspannungen erfüllt, wird der Ausgang RO (Receiver) zum 1-Signal. Lautet die Bedingung A  B für 200 mV und wenn RO auf 0-Signal liegt, ist A NAME und >VALUE zu versehen. Das µMAX-Gehäuse hat sehr kleine Abmessungen mit einer Länge und Breite von 3 mm. Das µMAX-Gehäuse ist in SMD-Technik realisiert. Die Anschlussbeinchen haben nur 0,25 mm und sind daher für die konventionelle Verarbeitung mit dem Lötkolben ungeeignet. Abb. 4.36 zeigt die Abmessungen für das µMAX-Gehäuse. Die kleinen Abstände stellen für das µMAX-Gehäuse ein Problem dar. Für SMD-Flächen kann man einen Rundungsfaktor vorgeben, der zwischen 0 % (keine Rundungen) und 100 % (maximale Rundungen) liegt. Beim µMAX-Gehäuse wählt man 20 %, wie Abb. 4.37 zeigt.

348

Abb. 4.34   Versteckte Stromversorgung

4  Erstellung von Symbolen für neue Bauelemente

4.3  Schnittstellenbaustein MAX481

Abb. 4.35   Symbol für den MAX481 mit versteckter Stromversorgung

Abb. 4.36   Mechanische Abmessungen für das µMAX-Gehäuse

349

350

4  Erstellung von Symbolen für neue Bauelemente

Abb. 4.37   Abmessungen des µMAX-Gehäuses

Die Breite und das Chipgehäuse des µMAX-Gehäuses beträgt 3 mm und die Breite der einzelnen Pinabmessungen liegt bei 0,3 mm und der Abstand von Pin- zu Pin-Mitte ist 0,65 mm. Abb. 4.38 zeigt die fertige Bibliothek für den MAX481 mit µMAX-Gehäuse.

Abb. 4.38   Bibliothek für den MAX481 im µMAX-Gehäuse

4.4  Vier UND-Gatter mit je zwei Eingängen in TTL-Technik

351

4.4 Vier UND-Gatter mit je zwei Eingängen in TTL-Technik Einige Bauteile bestehen nicht nur aus einem, sondern aus mehreren Einheiten, die im Regelfall nacheinander mit dem ADD-Befehl im Schaltplan platziert werden können. Um eine Einheit gezielt auszuwählen, kann man direkt den Einheiten-Namen angeben. Es werden an dieser Stelle nur die wichtigsten Eigenschaften der TTL-Schaltungen und deren verschiedene Versionen kurz aufgezählt und einige zusätzliche Informationen gegeben. Derzeit gibt es einschließlich der Standardausführung insgesamt acht Serien oder Familien: a) Standard-TTL (Std TTL):

Typische Durchlauf-Verzögerung: 10 ns Leistungsaufnahme: 10 mW/Gatter

b) Advanced-Low-Power-Schottky-TTL (ALS-TTL):

Durchlauf-Verzögerung: 4 ns Leistungsaufnahme: 1 mW/Gatter

c) Advanced-Schottky-TTL (AS-TTL):

Durchlauf-Verzögerung: 1,5 ns Leistungsaufnahme: 22 mW/Gatter

d) Fast-Schottky-TTL (F-TTL):

Durchlauf-Verzögerung: 2 ns Leistungsaufnahme: 4 mW/Gatter

e) High-Power-TTL (H-TTL):

Durchlauf-Verzögerung: 6 ns Leistungsaufnahme: 22,5 mW/Gatter

f) Low-Power-TTL (L-TTL):

Durchlauf-Verzögerung: 33 ns Leistungsaufnahme: 1 mW/Gatter

g) Low-Power-Schottky-TTL (LS-TTL):

Durchlauf-Verzögerung: 9 ns Leistungsaufnahme: 2 mW/Gatter

h) Schottky-TTL (S-TTL):

Durchlauf-Verzögerung: 5 ns Leistungsaufnahme: 20 mW/Gatter

Ordnet man die Familien bezüglich ihrer Schaltzeiten an, kann man folgende Reihenfolge in Tab. 4.4 aufstellen. Bei der Anordnung der Familien bezüglich ihrer Leistungsaufnahme ergibt sich die Reihenfolge von Tab. 4.5. Diese Werte gelten für unbelastete Ausgänge mit 1 kHz und einem Tastverhältnis von 50 %. In der TTL-Technik hat man folgende Ausgangsstufen: a) Gegentakt-Endstufe wird auch als Totem-pole-Endstufe oder ­„Push-Pull-Endstufe“ bezeichnet und dies ist die bei TTL-Stufen übliche Ausgangsstufe. Anstiegs- und Abfallzeiten sind praktisch gleich lang. Diese Ausgänge dürfen nicht parallel geschaltet werden und es sind keine externen Bauelemente für den Betrieb erforderlich. b) Ausgang mit offenem Kollektor (o. C.). Hier muss ein externer Widerstand (Arbeitswiderstand) an +Ub gelegt werden, wodurch eine Wired-AND-Funktion realisiert werden kann.

352 Tab. 4.4  Durchlaufzeiten von TTL-Familien bei einer Ausgangsbelastung von CL = 15 pF und RL = 280  Ω

Tab. 4.5  Leistungsverbrauch von TTL-Schaltkreisen bei unbelasteten Ausgängen, einer Frequenz von 1 kHz und einem Tastverhältnis von 50 %

4  Erstellung von Symbolen für neue Bauelemente 1

AS

1,5 ns

2

F

2 ns

3

S

3 ns

4

ALS

4 ns

5

H

6 ns

6

LS

9 ns

7

Std

10 ns

8

L

33 ns

1

H

22,5 mW/Gatter

2

AS

22 mW/Gatter

3

S

20 mW/Gatter

4

Std

10 mW/Gatter

5

F

4 mW/Gatter

6

LS

2 mW/Gatter

7

L

1 mW/Gatter

8

ALS

1 mW/Gatter

c) Dreizustandsausgang (Tristate). Bei den beiden aktiven Zuständen logisch 0 und logisch 1 verhält er sich wie der bekannte Totem-pole-Ausgang. Im dritten Zustand (auch als Z-Zustand bezeichnet) besitzt der Ausgang eine sehr hohe Impedanz und belastet daher die angeschlossenen Schaltungen, insbesondere Busleitungen (auch als Z-Zustand bezeichnet) nicht. Der Ausgang passt sich hierbei dem Pegelzustand der Leitung an. Ausgangsbelastbarkeit (Fan Out): Die Ausgangsbelastbarkeit gibt an, von wie viel Lasteinheiten (N) der Baustein bei L-Potenzial einen Strom zu ziehen vermag, bzw. an wie viel Lasteinheiten er bei H-Potenzial einen Strom liefern kann, d. h. jeder Standardausgang ist imstande bis zu zehn Standardeingänge an zu steuern. Ein Low-Power-Baustein kann dagegen nur einen einzigen Schottky-Eingang treiben. Tab. 4.6 gibt eine Übersicht für die übrigen Familien. Die gemeinsamen elektrischen Daten der TTL-Serie sind in Tab. 4.7 gezeigt. Bezeichnung der TTL-Bausteine: Die Typenübersicht ist nach Funktionsgruppen und den Einzelbeschreibungen sind die TTL-Bausteine nur mit ihrer Nummer, bestehend aus einer zusammenhängenden Gruppe von 4, 5 oder 6 Ziffern gekennzeichnet. Die einzelnen Firmen identifizieren ihre Produkte durch zusätzliche Buchstaben, die der Seriennummer vorangestellt werden. Diese Firmenbezeichnungen sind anschließend beschrieben:

353

4.4  Vier UND-Gatter mit je zwei Eingängen in TTL-Technik Tab. 4.6  Übersicht für die TTL-Familien

TTLTreiber

TTL-Last Std ALS

AS

F

H

L

LS

S

Std

10

20

8

20

8

40

20

8

ALS

10

20

10

20

4

40

20

10

AS

10

50

10

50

10

100

50

10

F

12

25

10

25

10

48

25

10

H

12

25

10

25

10

50

25

10

L

2

10

1

10

1

20

10

1

LS

5

20

8

50

4

40

50

10

S

12

50

10

50

10

100

50

10

Tab. 4.7  Elektrische Daten der TTL-Serie min Betriebsspannung Ub typ max

Std

ALS

AS

F

H

L

LS

S

4,75

4,75

4,75

4,75

4,75

4,75

4,75

4,75 V

5,0

5,0

5,0

5,0

5,0

5,0

5,0

5,0V

5,25

5,25

5,25

5,25

5,25

5,25

5,25

5,25

0,8

0,8

0,8

0,8

0,8

0,8

0,8 V

2,0

2,0

2,0

2,0

2,0

2,0

2,0 V

−0,2

−1,0

−1,2

−2,0

−0,18 −0,36 −2,0 mA

Eingangsspannung UIL max 0,8 UIH min 2,0 Eingangsstrom IIL max IIH min

40

Ausgangsspannung UOL maxa UOH min

0,4

0,35

0,35

0,35

0,2

0,2

0,5

0,5 V

2,4

3,2

3,2

3,4

3,4

3,4

2,7

2,7 V

Ausgangsstromb IOL max

16

8c

20

20

20

4

8c

20 mA

Leistungsaufnahme/Gatter P typ

10

1

22

4

22,5

1

2

20 mW

Laufzeit/Gatter tP typ

10

4

1,5

2

6

33

9

3 ns

−1,6

20

20

40

50

10

20

50 µA

abei

IOLmax UOLmax cbei gepufferten Ausgängen 40 mA bbei

Advanced Micro Devices (AMD) setzt die Buchstaben Am vor die Typennummer, also AmXXXX Fairchild (FA) verwendet meist keine zusätzlichen Buchstaben, also XXXX. Hitachi (HIT) setzt die Buchstaben HD vor die Typennummer, also HDXXXX. Monolithic Memories (MMI) setzt die Buchstaben SN vor die Typennummer, also SNXXXX. Motorola (MOT) setzt die Buchstaben SN vor die Typennummer, also SNXXXX. National Semiconductors (NS) setzt die Buchstaben DM vor die Typennummer, also DMXXXX.

354

4  Erstellung von Symbolen für neue Bauelemente

SGS-Ates (SGS) setzt den Buchstaben T vor die Typennummer, also TXXXX. Siemens (SIE) verwendet eigene Bezeichnungen FLH101 usw., versieht seine Bausteine jedoch gleichzeitig mit der Standard-Bezeichnung 74XX. Texas Instruments (TI) setzt die Buchstaben SN vor die Typennummer, also SNXXXX. Toshiba (TOS) setzt die Buchstaben TC vor die Typennummer, also TCXXXX. Valvo (VA) setzt den Buchstaben N vor die Typennummer, also NXXXX. Alle Hersteller kennzeichnen die einzelnen Familien der TTL-Serie einheitlich wie folgt: Standard-TTL Advanced-Schottky-TTL Fast-Schottky-TTL High-Power-TTL Low-Power-TTL Low-Power-Schottky-TTL Schottky-TTL

74XX 74ASXX 74FXX 74HXX 74LXX 74LSXX 74SXX

Beispiel: Der Baustein 7408 mit der Package-Variante N und in AC-Technologie aus der Bibliothek 74xx-eu besteht aus vier NAND-Gates mit der Bezeichnung A bis D und einem Power-Gate P. Will man nun als erstes das Gate C platzieren, gibt man das beim ADD-Befehl direkt an ADD [email protected] IC1 C

Sobald ein Gate platziert ist, hängt das nächste an der Maus (Addlevel Next). Setzt man ein Gate nach dem anderen ab. Sind alle Gates eines Bausteins verwendet, wird der nächste Baustein begonnen. Sollen die Gates eines Bausteins über mehrere Seiten verteilt werden, platziert man zunächst mit ADD, wechselt dann auf eine andere Seite des Schaltplans und tippt zum Beispiel ein: INVOKE IC1

in die Kommandozeile. Wählen Sie aus dem INVOKE-Fenster das gewünschte Gate. Abb. 4.39 zeigt das Datenblatt des 7408 mit vier UND-Gattern mit je zwei Eingängen. Dieser Baustein enthält vier getrennte UND-Gatter mit je zwei Eingängen. Alle vier UND-Gatter können unabhängig voneinander betrieben werden. Bei jedem Gatter wird mit einem oder beiden Eingängen auf 0 der Ausgang 0 sein. Sind beide Eingänge auf 1-Signal, so wird am Ausgang ein 1-Signal vorhanden sein. Tab. 4.8 zeigt das Anschlussschema. Mithilfe des ARC-Befehls kann man das Schaltsymbol für das UND-Gatter zeichnen. Die Befehlsleiste für den ARC-Befehl lautet:

4.4  Vier UND-Gatter mit je zwei Eingängen in TTL-Technik

Abb. 4.39   Datenblatt des 7408 mit vier UND-Gattern mit je zwei Eingängen

355

356 Tab. 4.8  Anschlussschema des 7408

• • • •

4  Erstellung von Symbolen für neue Bauelemente Eingänge

Ausgang

1A & 1 B

1Y

2A & 2 B

2Y

3A & 3 B

3Y

4A & 4 B

4Y

Clockwise (Kreisausschnitt mit Zeichenverlauf im Uhrzeigersinn) Counterclockwise (Kreisausschnitt mit Zeichenverlauf gegen den Uhrzeigersinn) Flat (Ende des ARC-Befehls ist rund) Round (Ende des ARC-Befehls ist flach)

Der erste und zweite Mausklick mit der linken Maustaste definiert zwei gegenüberliegende Punkte auf dem Kreisumgang. Danach lässt sich mit der rechten Maustaste festlegen, ob der Bogen im oder gegen den Uhrzeigersinn dargestellt werden soll. Mit dem abschließenden Mausklick legt man den Winkel des Bogens fest. Die Parameter CW (Clockwise) und CCW (Counterclockwise) legen fest, ob der Bogen im Uhrzeigersinn oder gegen den Uhrzeigersinn dargestellt werden soll. Round bzw. Flat bestimmen, ob die Enden des ARC-Befehls rund oder flach sein sollen. Abb. 4.40 zeigt ein UND-Gatter mit den Eigenschaften. Das Zeichnen des UND-Gatterssymbols gestaltet sich einfach. Über die Eigenschaften hat man viele Informationen über das Symbol. Das UND-Gatter 7408 wird in drei Gehäusen geliefert und in Abb. 4.41 sind die drei Formen gezeigt. Die Anschlüsse sind beschriftet und es gilt Tab. 4.9.

Abb. 4.40   Symbol und Eigenschaften eines UND-Gatters

4.4  Vier UND-Gatter mit je zwei Eingängen in TTL-Technik

357

Abb. 4.41   UND-Gatter 7408 mit DIL14 (links), LCC20 (Mitte) und SL14 rechts

Tab. 4.9  Anschlüsse des UND-Gatters 7408

Pin

DIL14

LCC20

SL14

1

1A

NC

1A

2

1B

1A

1B

3

1Y

1B

1Y

4

2A

1Y

2A

5

2B

NC

2B

6

2Y

2A

2Y

7

GND

NC

GND

8

3B

2B

3B

9

3A

2B

3A

10

3Y

GND

3Y

11

4Y

NC

4Y

12

4A

3Y

4A

13

4B

3A

4B

14

+5 V

3B

+5 V

15

–

NC

–

16

–

4Y

–

17

–

NC

–

18

–

4A

–

19

–

4B

–

20

–

+5 V

–

NC: not connected

358

4  Erstellung von Symbolen für neue Bauelemente

Man kommt nun zum abschließenden Schritt, der Definition eines Device-Sets. Ein Device-Set ist die Verknüpfung von Symbolen und Package-Varianten zu realen Bausteinen. Ein Device-Set besteht aus mehreren Devices, die zwar dieselben Symbole für den Schaltplan besitzen, aber in unterschiedlichen Technologien oder Package-Varianten ausgeführt werden. Die Definition eines Device bzw. Device-Sets besteht im Prinzip aus diesen Schritten: • • • • • •

Symbol(e) auswählen, benennen und Eigenschaften festlegen Package(s) zuordnen bzw. Varianten festlegen Pin-Pad-Zuordnung mit dem CONNECT-Befehl bestimmen Technologien definieren (falls gewünscht/notwendig) Prefix und Value angeben Beschreibung des Device

Man klickt auf das Device-Icon und gibt in der Zeile Neu den Namen für das Device an. In dem Beispiel handelt es sich um einen 7408. Dieser Baustein soll in mehreren verschiedenen Technologien eingesetzt werden. Für die Angabe der verschiedenen Technologien wird im Device-Namen an geeigneter Stelle ein * als Platzhalter verwendet. Man gibt also den Namen 74* ein und bestätigt die Frage Neues Device 74*08 erzeugen? mit Ja. Das Device-Editor-Fenster von Abb. 4.42 öffnet sich. Ein Fragezeichen? im Device-Namen steht als Platzhalter für Package-Variante. Wird kein? verwendet, fügt EAGLE die Package-Variante automatisch am Ende des ­Device-Namen an.

Abb. 4.42   Aufbau des Device-Editor-Fensters

4.4  Vier UND-Gatter mit je zwei Eingängen in TTL-Technik

359

Als erstes holt man die Symbole, die zu diesem Bauteil gehören mit ADD. Es öffnet sich ein Fenster, das alle verfügbaren Symbole der aktuellen Bibliothek zeigt. Man doppelklickt auf das Symbol 2 input_positive_or und platziert es viermal. Man klickt erneut auf das ADD-Icon und selektiert das Symbol ‚VCC-GND‘ aus der Liste. Man platziert dieses ebenfalls in der Zeichenfläche. Ein Symbol, das in einem Device verwendet wird, bezeichnet man Gate. Gates werden automatisch mit einem generierten Namen (G$1, G$2 usw.) versehen. Der Name wird im Schaltplan üblicherweise nicht dargestellt. Bei Bausteinen, die aus mehren Gates zusammengesetzt sind, ist es allerdings sinnvoll eigene Gate-Namen zu vergeben. Zur Unterscheidung der AND-Gatter ändert man die Gate-Namen mit dem NAME-Befehl. Man vergibt die Namen A, B, C, D und P für das Versorgungsgate. Mit dem Addlevel kann man bestimmen, wie die Gates beim ADD-Befehl im Schaltplan platziert werden sollen. Den aktuellen Addlevel sieht man links oben für jedes Gate im Layer 93 Pins. Man vergibt für die Gates A bis D den Addlevel Next und für das ­Versorgungsspannungs-Gate den Addlevel Request. Man klickt dazu auf das CHANGEIcon, wählt den Eintrag Addlevel und wählt den gewünschten Wert für ein Gate aus. Anschließend klickt man auf das Gate, das man verändern will. Im Schaltplan hängt somit sofort nach dem Platzieren des ersten OR-Gates das nächste an der Maus. Alle vier Gates können nacheinander abgesetzt werden. Das Power-Gate erscheint nicht automatisch. Man kann es auch im Schaltplan bei Bedarf mit dem INVOKE-Befehl holen. Der Swaplevel bestimmt, ob Gates eines Baustein im Schaltplan vertauscht werden dürfen. Der aktuell eingestellte Wert wird, wie auch der Addlevel, links oben für jedes Gate im Layer 93 Pins angezeigt. Der Default-Wert ist auf 0 eingestellt, d. h. die Gates dürfen nicht vertauscht werden. Der Swaplevel kann zwischen 0 und 255 liegen. Gates mit demselben Swaplevel kann man untereinander vertauschen. Das Device besteht aus vier identischen Gates, die man auch vertauschen darf. Man klickt auf CHANGE, wählt den Eintrag Swaplevel und gibt den Wert 1 an. Man klickt einzeln auf die vier UND-Gates. Der Infotext im Layer 93 Pins wird entsprechend geändert. Klickt man im Device-Editor-Fenster auf die Schaltfläche Neu (rechts unten) öffnet sich ein Fenster, das eine Auswahl der in dieser Bibliothek definierten Gehäuse zeigt. Man wählt das Package DIL14 und danach gibt man den Varianten-Namen J an. Man klickt auf OK und schließt alles ab. Man wiederholt diesen Vorgang, wählt LCC-20 aus und vergibt den Varianten-Namen FK ein. In der Liste rechts sieht man jetzt die gewählten Package-Varianten, darüber eine einfache Darstellung des selektierten Package.

360

4  Erstellung von Symbolen für neue Bauelemente

Durch Anklicken einer Package-Variante mit der rechten Maustaste öffnet sich ein Kontextmenü. So kann man Varianten löschen, umbenennen, neu anlegen, Technologien definieren, den CONNECT-Befehl aufrufen oder den Package-Editor starten. Beide Einträge sind durch ein gelbes Symbol mit Ausrufezeichen markiert, d. h. die Zuordnung von Pins und Pads ist noch nicht (vollständig) durchgeführt. Falls in der aktuellen Bibliothek keine passende Package-Variante existieren sollte, kann man auf ein Package aus einer anderen Bibliothek zugreifen. Dazu verwendet man den PACKAGE-Befehl, um das Package in die aktuelle Bibliothek zu kopieren und eine neue Variante anzulegen. Mit dem CONNECT-Befehl kopiert man das Gehäuse DIL14 aus der ­„ref-packages. lbr“ in die aktuelle Bibliothek. Gleichzeitig wird eine Package-Variante mit Namen J für das Device erstellt. Dieser Schritt ist der wichtigste Vorgang in der Bibliotheksdefinition. Mit CONNECT ordnet man jedem Pin ein Pad zu. An dieser Stelle definiert man, wie die Netze des Schaltplans im Layout als Signallinie umgesetzt werden. Jedes Netz an einem Pin erzeugt eine Signallinie an einem Pad. Die Pinbelegung für den 7408 ist im Datenblatt festgelegt. Man prüft die Verbindungen in der Bibliothek sorgfältig. Ansonsten hat man einen unbemerkten Fehler und das Layout wird unbrauchbar. Man öffnet den CONNECT-Dialog und links sieht man die Liste der Pins und in der Mitte die Pads. Man klickt auf einen Pin-Eintrag und wählt das dazugehörende Pad aus. Beide Einträge sind jetzt markiert. Über die Schaltfläche Connect verbindet man beide und dieses Paar erscheint rechts in der Connection-Spalte. Man verbindet jeden Pin mit einem Pad nach den Vorgaben des Datenblattes und beendet die Definition mit einem Klick auf OK. Man beachte, dass in dem Beispiel die einzelnen Gatter mit den Namen A, B, C und D bezeichnet wurden, im Datenblatt aber mit 1, 2, 3 und 4. Man definiert genauso die Verbindungen für die zweite Package-Variante FK. Man selektiert auf die Variante und klickt dann auf die Schaltfläche Connect. Im Connect-Fenster erscheint der übliche Dialog. Man beachte, dass in dieser Variante sechs Pads nicht belegt werden und die bleiben in der Pad-Spalte übrig. Man beendet den Vorgang mit Klick auf OK. Rechts von den beiden Package-Varianten steht nun ein grünes Häkchen, das einen vollständigen Connect dokumentiert. Das ist nur dann der Fall, wenn jeder Pin mit einem Pad verbunden ist. Ein Pin muss mit genau einem Pad verbunden sein! Es ist nicht möglich mehrere Pin mit einem gemeinsamen Pad zu verbinden. In einem Device dürfen mehr Pads als Pins sein, aber nicht umgekehrt. Pins mit der Direction NC (not connected) müssen auch einem Pad zugeordnet sein. Man selektiert die Variante J in der Package-Liste und man klickt auf die Schaltfläche CONNECT. Es öffnet sich das Connect-Fenster. Links sind die Liste der Pins und in der Mitte die Pads. Man klickt auf einen Pin-Eintrag und wählt dann das dazugehörende Pad aus. Beide Einträge sind jetzt markiert. Über die Schaltfläche Connect verbindet man beide. Dieses Paar erscheint rechts in der Connection-Spalte. Man verbindet jeden Pin

4.4  Vier UND-Gatter mit je zwei Eingängen in TTL-Technik

361

mit einem Pad nach den Vorgaben des Datenblattes und man beendet die Definition mit einem Klick auf OK. Der 7408 soll in zwei verschiedenen Technologien AS und ALS eingesetzt werden. Man hat durch das Einfügen eines * als Platzhalter im Device-Namen schon den ersten Schritt zur Vorbereitung getan. An Stelle des * wird im Schaltplan das Kürzel der gewählten Technologie eingesetzt. Aus dem Datenblatt kann man entnehmen, dass beide Technologien in beiden Package-Varianten verwendet werden. Man selektiert die Package-Variante J in der Liste rechts im ­Device-Editor-Fenster. Anschließend ein Klick auf Technologies im Beschreibungsfeld und das ­Technologien-Fenster öffnet sich. Man definiert in der Zeile Neu die Technologie und man bestätigt die Eingabe mit OK. Nach erfolgter Eingabe sind die Einträge AS und ALS mit einem Häkchen aktiviert. Man schließt das Fenster mit erneutem Klick auf OK. Man selektiert in der Package-Liste die Variante FK und klickt dann wieder auf Technologies im Beschreibungsfeld. Im geöffneten Technologien-Fenster stehen jetzt bereits AS und ALS oder andere Bezeichnungen zur Auswahl. Man aktiviert beide durch einen Klick in das Kästchen links, sodass ein Häkchen angezeigt wird. Man beendet die Definition mit einem Klick auf OK. Im Beschreibungsfeld des Device-Editors werden nun für die gewählte ­Package-Variante die verfügbaren Technologien aufgelistet. Der Präfix des Bauteilnamens wird einfach durch Klick auf die Prefix-Schaltfläche definiert. In diesem Beispiel soll IC gewählt werden. Im Device-Modus bestimmt man mit VALUE, ob der Bauteilewert im Schaltplan oder Layout frei gewählt werden kann bzw. vorgegeben wird. On: Der Wert ist in der Schaltung veränderbar (z. B. bei Widerständen). Nur nach Vergabe eines Wertes ist das Bauteil eindeutig spezifiziert. Off: Wert entspricht dem Device-Namen, inklusive der Angabe von Technology und Package-Variante (z. B. 74LS08N), wenn vorhanden. Auch mit Value Off kann man den Wert eines Bauteils ändern. Nach einer Sicherheitsabfrage gibt man den neuen Wert an. Wird allerdings später die Technologie oder die Package-Variante über PACKAGE bzw. TECHNOLOGY verändert, wird der Bauteilewert auf den ursprünglichen zurückgesetzt. Man klickt auf Description im Beschreibungsfeld. Im jetzt geöffneten Fenster kann man eine Beschreibung des Bauteils eingeben. Man verwendet typische Begriffe, die man auch bei einer Stichwortsuche verwenden würde. Die Suchfunktion des ­ADD-Befehls im Schaltplan durchsucht auch diesen Text. Die Definition des Bausteins ist somit abgeschlossen und dann speichert man die Bibliothek spätestens jetzt. Reale Bausteine werden als Gate definiert. Im Device-Editier-Modus wird nichts mehr gezeichnet, sondern es wird festgelegt: • welches Package bzw. welche Package-Varianten verwendet werden, • welches oder welche Symbole enthalten sind (im Device als Gates bezeichnet),

362

4  Erstellung von Symbolen für neue Bauelemente

• welchen Namen (etwa A, B.) die Gates erhalten, • ob es verschiedene Technologien gibt (z. B. 74L00, 74LS00, 74HCT00), • ob das Bauteil zusätzliche benutzerdefinierte Attribute haben soll, • ob Gates untereinander austauschbar sind (Swaplevel), • wie sich ein Gate beim Holen mit ADD in einen Schaltplan verhält (Addlevel), • ob dem Bauteilnamen im Schaltplan ein Präfix vorangestellt wird, • ob der Wert (Value) im Schaltplan geändert werden kann oder ob als Wert der ­Device-Name fest eingestellt ist, • welcher Pin welchen Gehäuse-Pads entspricht (CONNECT-Befehl), • ob eine Beschreibung für dieses Bauteil in der Bibliothek gespeichert werden soll. Abb. 4.43 zeigt den fertig definierten Baustein 74*08 mit vier UND-Gattern und einem Versorgungsgatter in verschiedenen Package- und Technologie-Varianten. Klickt man mit der rechten Maustaste auf eines der Gatter, erscheint ein Kontextmenü mit den möglichen Befehlen, die man auf das Gatter anwenden kann. Außerdem kann man sich die Eigenschaften anzeigen lassen. Mit Symbol editieren, kommt man schnell in den Symbol-Editor um es zu modifizieren.

Abb. 4.43   Device-Editor-Fenster

5

Von der elektronischen Schaltung zur fertigen Platine

In diesem Kapitel werden elektronische Schaltungen anhand der Simulation erklärt und mit den simulierten Schaltungen lässt sich dann die Realisierung der einzelnen Platinen zeigen. Es sollen folgende Schaltungen realisiert werden: • 3-Kanal-Akkuwächter für Spannungen von 6 V, 12 V oder 24 V • Einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V und einem Ausgangsstrom von 1,5 A • 6-Kanal-Lauflicht • Kojak-Sirene • Klatschschalter

5.1 3-Kanal-Akkuwächter Mit dieser Schaltung kann auf einfache Art der Ladezustand eines Akkumulators überprüft werden. Abb. 5.1 zeigt die Schaltung für den 3-Kanal-Akkuwächter. Die Schaltung eignet sich für drei Eingangsspannungen, wenn die Widerstandswerte und Z-Dioden entsprechend geändert werden. Tab. 5.1 zeigt die einzelnen Bauteile mit ihren Werten für eine Eingangsspannung von +6 V, Tab. 5.2 für +12 V und Tab. 5.3 für +24 V. Über eine Klemme erhält der Akkuwächter seine Spannung und die Diode D1 dient als Verpolungsschutz. Über die Z-Diode erhält der Transistor T1 eine Basisspannung und schaltet der Transistor durch, leuchtet die LED1 auf. Die grüne LED1 signalisiert, dass die Spannung am Akkumulator ihren optimalen Betriebswert erreicht hat. Sinkt die Spannung für den Akkumulator unter einen bestimmten Wert ab, schaltet die grüne LED1 aus und die gelbe LED2 leuchtet auf. Sinkt die Spannung am Akkumulator weiter ab, wird der Transistor T3 leitend und die rote LED3 leuchtet auf. © Springer Fachmedien Wiesbaden GmbH, ein Teil von Springer Nature 2020 H. Bernstein, Elektronik und Mechanik, https://doi.org/10.1007/978-3-658-30758-5_5

363

364

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.1   Schaltung für den 3-Kanal-Akkuwächter für eine Eingangsspannung von 12 V Tab. 5.1  Akkuwächter für eine Spannung von +6 V

Tab. 5.2  Akkuwächter für eine Spannung von +12 V

Bauteil

Werte/Bezeichnung

R1

100 Ω

R2, R3, R4

150 Ω

R5

470 Ω

R6

270 Ω

C1

10 µF

D1, D2, D3

1N4148, 1N4004 o. ä.

ZD1

Z-Diode 4,7 V

ZD2

Z-Diode 3,6 V

LED1, LED2, LED3

Grün, gelb, rot, 3 mm oder 5 mm

T1, T2, T3

BC547 o. ä.

Bauteil

Werte/Bezeichnung

R1, R2, R3, R4

220 Ω

R5, R6

1 kΩ

C1

10 µF

D1, D2, D3

1N4148, 1N4004 o. ä.

ZD1

Z-Diode 11 V

ZD2

Z-Diode 9,1 V

LED1, LED2, LED3

Grün, gelb, rot, 3 mm oder 5 mm

T1, T2, T3

BC547 o. ä.

5.1 3-Kanal-Akkuwächter Tab. 5.3  Akkuwächter für eine Spannung von +24 V

365 Bauteil

Werte/Bezeichnung

R1, R2, R4

1 kΩ

R3

1,2 kΩ

R5

3,3 kΩ

R6

2,2 kΩ

C1

10 µF

D1, D2, D3

1N4148, 1N4004 o. ä.

ZD1

Z-Diode 24 V

ZD2

Z-Diode 20 V

LED1, LED2, LED3

grün, gelb, rot, 3 mm oder 5 mm

T1, T2, T3

BC547 o. ä.

Über den Widerstand R5 wird der Transistor T3 durchgesteuert, wenn die Eingangsspannung die Summe der Durchbruchspannung von LED3 (≈1,6 V), addiert mit der Durchbruchspannung von D1 und D3 (je 0,7 V) und die Basis- Emitter-Spannung UBE ≈ 0,7 V erreicht. Es ergibt sich eine Spannung von 3,5 V. Steigt die Spannung ab 8 V an, erkennt man ein schwaches Leuchten von LED3. Dieses Leuchten verstärkt sich, je größer die Eingangsspannung wird. Abb. 5.2 zeigt die simulierte Schaltung mit den Messspitzen. Im mittleren Spannungsbereich leuchtet die gelbe Leuchtdiode. Ist die Eingangsspannung groß, wird die Diode D1 und die Z-Diode Z2 im Durchlassbereich betrieben. An den Widerständen R3 und R4 kann man noch zusätzlich Spannungsfall von 0,6 V verringern. Der Transistor T2 schaltet durch und die gelbe Leuchtdiode emittiert ein Licht. Durch den leitenden Transistor T2 wird die Spannung an der Basis von T3 auf 1,6 V in Verbindung mit der Diode D2 auf 1,6 V +  0,7 V = 2,3 V verringert. Der verringerte Basisstrom reicht für den Transistor T3 nicht aus, die LED3 erlischt und die LED2 leuchtet auf. Bei der simulierten Schaltung ist das 1-kΩ-Potentiometer in der Grundeinstellung auf eine Schrittweite von 5 % eingestellt, d. h. mit der Taste A ändert man den Widerstandswert um 50 Ω. Für die Messungen der Schwellwerte ist die Schrittweite von 1 % eingestellt und daher ergibt sich ein genauerer Spannungswert. Für die Schaltungsvarianten gibt es drei Werte. In Tab. 5.4 hat man die 6-V-Version, in Tab. 5.5 die 12-V-Version und Tab. 5.6 zeigt die 24-V-Version. Die Schaltung von Abb. 5.1 und 5.2 dient als Vorlage für die Platine. Zuerst zeichnet man die Schaltung für den Platinenentwurf von Abb. 5.3. Zeichnungsrahmen sind zwar keine Bauelemente, diese lassen sich aber für Schaltpläne als Devices ohne Package und ohne Pins definieren. In der EAGLE-Bibliothek „frames.lbr“ enthalten solche Devices ein Symbol, das lediglich einen Rahmen in der passenden Größe enthält, ein Dokumentationsfeld, das ebenfalls als Symbol definiert wurde.

366

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.2   Simulierte Schaltung mit den Messspitzen Tab. 5.4  6-V-Version Betriebsspannung

max. 7,5 V

Stromaufnahme

max. 30 mA

Spannungsbereich rote LED (Akku nicht geladen)

6,5 V

Tab. 5.5  12-V-Version Betriebsspannung

max. 15 V

Stromaufnahme

max. 30 mA

Spannungsbereich rote LED (Akku nicht geladen)

13 V

Tab. 5.6  24-V-Version Betriebsspannung

max. 26 V

Stromaufnahme

max. 15 mA

Spannungsbereich rote LED (Akku nicht geladen)

26 V

5.1 3-Kanal-Akkuwächter

367

Abb. 5.3   Schaltungsentwurf des 3-Kanal-Akkuwächters mit EAGLE

Der Rahmen wird mit dem FRAME-Befehl definiert und diesen findet man im Menü „Zeichnen/Frame“. In der Parameterleiste des FRAME-Befehls gibt es Einstellmöglichkeiten zur Beschriftung des Rahmens. Man definiert in wie viele Spalten und Zeilen die Zeichnung eingeteilt werden soll. Ein positiver Wert für Spalten beschriftet den Rahmen von links nach rechts, beginnend mit 1, für Reihen von oben nach unten, beginnend mit A. Negative Werte drehen die Zählrichtung um. Mit den vier Icons in der Parameterleiste wählt man, an welchen Seiten des Rahmens die Beschriftung gezeigt werden soll. Die Position des Zeichnungsrahmens bestimmt man über zwei Mausklicks. Alternativ kann man die beiden Eckpunkte auch als Koordinaten in der Kommandozeile angeben. Der Aufhängepunkt des Rahmens, also der Koordinatennullpunkt im Symbol-Editor, sollte links unten liegen, damit innerhalb der Zeichenfläche nicht versehentlich der Rahmen selektiert wird. Spalten und Reihen können benutzt werden, um die Position von Bauteilen und Netzen in der Zeichnung zu bestimmen (z. B. mithilfe eines ULP) oder um automatische Querverweise berechnen zu lassen. Aufgrund der besonderen Bedeutung der Rahmenbeschriftung lässt sich ein Zeichnungsrahmen nicht drehen!

368

5  Von der elektronischen Schaltung zur fertigen Platine

Der FRAME-Befehl kann auch in Schaltplan oder Board ausgeführt werden. Üblich ist es jedoch, den Zeichnungsrahmen in der Bibliothek zu definieren. Die Bibliothek „frames.lbr“ enthält auch Schriftfelder, die man zusammen mit einem Rahmen verwenden kann. Man kann sich auch ein Schriftfeld nach eigenen Gesichtspunkten zeichnen. Neben festen Texten sind im Dokumentationsfeld die Textvariablen >DRAWING_ NAME, >LAST_DATE_TIME und >SHEET enthalten. Im Schaltplan erscheinen an diesen Stellen der Dateiname der Zeichnung, Datum und Uhrzeit der letzten Änderung sowie die Blattnummer (z. B. 2/3 Blatt 2 von 3). Zusätzlich steht noch die Variable >PLOT_DATE_TIME zur Verfügung, das Datum und die Uhrzeit des letzten Ausdrucks enthält. Diese Textvariablen lassen sich auch direkt im Schaltplan und (mit Ausnahme von >SHEET) im Board einsetzen. Im Device ist der Rahmen mit „Addlevel Next“ definiert und das Dokumentationsfeld mit „Addlevel Must“. Damit kann das Dokumentationsfeld nicht gelöscht werden, solange der Rahmen vorhanden ist. Außerdem gibt es Zeichnungsrahmen, die als Package für den Layout-Editor angelegt wurden. Diese Rahmen können auch bei konsistentem Schaltplan/Layout-Paar platziert werden, da sie keine elektrische Bedeutung aufweisen, also ohne Pads bzw. SMDs angelegt wurden. Der Platzhalter >CONTACT_XREF hat für Elektro-Schaltpläne eine besondere Bedeutung. Die Position dieses Textes (die y-Koordinate) bestimmt den Bereich, der für den Kontaktspiegel reserviert werden soll. Der Platzhaltertext selbst ist nicht sichtbar und nur sein Aufhängepunkt wird angezeigt. Anschließend beginnt man mit dem Aufbau der Schaltung. Zuerst sucht man sich die 2-poligen Anschlussklemmen in der Bibliothek „Con-phoenix-254“. Wenn man diese in das Zeichenfeld lädt, erscheinen zwei Anschlussklemmen, die mit X1-1 und X1-2 gekennzeichnet sind. Die beiden Anschlussklemmen können je nach Typ einzeln oder zusammen ausgegeben werden. Danach kommen zwei Elektrolytkondensatoren, sechs Widerstände, drei Z-Dioden mit den verschiedenen Z-Spannungen, zwei Siliziumdioden, drei Leuchtdioden und drei Siliziumtransistoren. Die einzelnen Bauteile befinden sich in den verschiedenen Bibliotheken. Die Bauteile sind ordnungsgemäß anzuordnen und zu verbinden. Durch NAME lassen sich die Bauteile und die Netzwerke bezeichnen. Mit VALUE werden die Werte für die Bauteile verwendet, d. h. ein Wert mit 4,7 kΩ kann direkt in 5,6 kΩ umgewandelt werden. Genau so sollte man die Netzwerke durch NAME definieren. Für die Erstellung einer Stückliste wird der Befehl „bom.ulp“ eingesetzt. Man startet den Schaltplan-Editor über den RUN-Befehl. Es öffnet sich das Fenster „EAGLE Stückliste“ mit der Bauteilübersicht. Zum Schluss wird bei der Erstellung eines Schaltplans noch der ERC-Befehl (Electrical Rule Check) durchgeführt. Er garantiert die Konsistenz zwischen Schaltung und Platine. Wenn im Schaltplan alles richtig ist, wird kein Fehler unten links im Bildschirm angezeigt.

5.1 3-Kanal-Akkuwächter

369

Existiert zum Schaltplan ein zugehöriges Board, prüft der ERC auch die Konsistenz zwischen Schaltplan und Board. Werden keine Unterschiede festgestellt, meldet der ERC für das Board und den Schaltplan keinen Fehler, denn sie sind konsistent. Andernfalls zeigt das ERC-Fenster einen Zweig mit Konsistenzfehlern. Man kann sich die Fehler alphabetisch oder nach Schaltplanseiten auf- oder absteigend sortiert anzeigen lassen, und man klickt dazu auf die Spaltenüberschriften „Art“ bzw. „Seite“. Klickt man auf einen Eintrag im Zweig „Fehler oder Warnungen“ des ERC-FehlerFensters, zeigt eine Linie an die Stelle im Schaltplan, die betroffen ist. Wenn nur ein Ausschnitt der Zeichnung sichtbar ist, erreicht man durch Anklicken der Option „Zentriert“, sodass der selektierte Fehler in der Fenstermitte gezeigt wird. Man überprüft immer jeden Fehler und jede Warnung. Manchmal kann es sein, dass man eine Warnung oder einen Fehler tolerieren möchte. In diesem Fall klickt man auf die Schaltfläche „Billigen“. Der aktuelle Eintrag wird in den Zweig „Gebilligt“ verschoben und nicht mehr gemeldet. Soll ein gebilligter Fehler oder eine Warnung wieder als normaler Fehler bzw. als normale Warnung behandelt werden, wählt man den entsprechenden Eintrag im Gebilligt-Zweig aus und anschließend klickt man auf die Schaltfläche „Missbilligen“. Der Eintrag erscheint jetzt wieder als normaler Eintrag im ursprünglichen Zweig. Gebilligte Fehler/Warnungen bleiben solange erhalten, bis man diese explizit wieder Missbilligt. Auch ein erneuter ERC-Durchgang ändert daran nichts. Das Verschieben eines Eintrags von einem Zweig in den anderen, markiert die Schaltplandatei als verändert bzw. nicht gespeichert. Das ERC-Fehler-Fenster kann, während man die Fehler bearbeitet, geöffnet bleiben. Nach dem Bearbeiten bzw. Überprüfen eines Fehlers bzw. einer Warnung kann man den Eintrag als Behandelt markieren. Das entsprechende Icon wird jetzt grau dargestellt. Behandelte Einträge bleiben in der Fehlerliste erhalten, solange man keinen neuen ERC startet. Wenn man das ERC-Fenster geschlossen hat und über den ERRORS-Befehl wieder öffnen will, sind die bereits bearbeiteten Fehler nach wie vor grau markiert. Wenn man auf die Schaltfläche „Alle löschen“ klickt, sind keine Fehler mehr in der Liste. Das Fenster zeigt die Meldung: „Liste wurde vom Anwender gelöscht“. Wurde noch kein ERC durchgeführt und man versucht mit ERRORS die Fehlerliste einzusehen, wird zuerst automatisch der ERC gestartet. Nun kann man den Schaltplan in eine Platinenvorlage umwandeln. Mit dem BOARDIcon erfolgt die automatische Umwandlung vom Schaltplan in die Platinenvorlage. Die Platine rechts im Feld hat die Abmessungen von 50 mm auf 25 mm. Abb. 5.4 zeigt die Umwandlung vom Schaltplan in die Platinenvorlage. Die Bauteile werden am linken Rand der Platine automatisch platziert. Die Platinenumrandung wird als einfache Linie im Layer 20 Dimension gezeichnet. Bei der Professional- und Standard-Edition wird der Rahmen einer Europlatine, bei der Light-Edition einer halben Europlatine dargestellt. Man ändert gegebenenfalls die Leerplatine in Größe und Form mit MOVE und SPLIT. Auch runde Platinenformen lassen

370

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.4   Umwandlung vom Schaltplan in die Platinenvorlage Abb. 5.4   (Fortsetzung)

sich einfach erzeugen. Man kann die Umrisslinien auch löschen und aus einer Bibliothek einen Rahmen über ADD platzieren. Der Platinenumriss dient gleichzeitig als Begrenzungslinie für den Autorouter. Man schiebt die Bauteile an die gewünschten Positionen und dazu dient der MOVEBefehl. Bauteile können direkt angeklickt oder über den Namen angesprochen werden. Man tippt beispielsweise MOVE R1

in die Kommandozeile ein, hängt das Bauteil mit Namen R1 direkt an die Maus und kann dann platziert werden. Eine exakte Platzierung erfolgt über die Eingabe: MOVE R1 (0,25 2,50)

Der Aufhängepunkt von R1 liegt nun auf dieser Koordinate. Wenn man beim Selektieren eines Bauteils die Ctrl-Taste drückt, springt der Aufhängepunkt an den Mauszeiger und wird dabei in das aktuell eingestellte Raster gezogen. Eine Gruppe von Bauteilen kann mit GROUP und MOVE verschoben werden. Man zeichnet nach dem Klick auf das GROUP-Icon einen Rahmen um die gewünschten Objekte, klickt dann auf MOVE und bei gedrückter Ctrl-Taste mit der rechten Maustaste in die Gruppe um sie zu selektieren. Mit linkem Mausklick setzt man die Gruppe an der gewünschten Stelle ab.

5.1 3-Kanal-Akkuwächter

371

Der ROTATE-Befehl oder mit dem rechten Mausklick bei aktivem MOVE-Befehl dreht sich ein Bauteil um jeweils 90°. Das gilt auch für Gruppen. Soll ein Bauteil in einem beliebigen Winkel platziert werden, kann man diesen direkt bei ADD oder auch nachträglich bei ROTATE oder MOVE in der Parameterleiste eingeben. ((Pl5.4c)) Parameterleiste für ROTATE. MOVE, ADD, COPY, TEXT Neben dem Winkel-Feld sieht die Einstellung für das Spin- und Mirror-Flag. Man gibt in der Kommandozeile ROTATE R45 ‚LED1‘

ein und dreht das Bauteil LED1 von der bisherigen Position um 45° weiter. Hat man beispielsweise versucht das Bauteil mit dem ROTATE-Befehl und gedrückter Maustaste direkt zu drehen und dann festgestellt, dass man den gewünschten Winkel nicht exakt einstellen konnte (aufgrund eines zu grob eingestellten Rasters), gibt man ROTATE = R45 ‚LED1‘

in der Kommandozeile an. So wird das Bauteil mit einem Winkel von 45° platziert. Das = -Zeichen steht für eine absolute Winkelangabe und die Ausgangslage kann beliebig sein. Handelt es sich beispielsweise um ein SMD-Bauteil, das auf der Unterseite der Platine platziert werden soll, kann man auch gleich noch das Mirror-Flag zum Spiegeln des Bauteils angeben, also ROTATE = MR45 ‚LED1‘

Gibt man zusätzlich das Spin-Flag an, erreicht man, dass Texte von oben lesbar sind, also auf den Kopf gestellt werden. ROTATE = SMR180 ‚LED1‘

Das Spin-Flag ist alternierend, d. h. gibt man es ein weiteres Mal an, wird der Text wieder von unten bzw. von rechts lesbar dargestellt. Man prüft immer wieder, ob die Platzierung günstig oder ungünstig ist. Dazu verwendet man den Befehl RATSNEST. Dieser berechnet die kürzesten Verbindungen der Airwires (Luftlinien). Bei Platinen mit vielen Signalen kann es sinnvoll sein, zur besseren Übersichtlichkeit, einige der Luftlinien auszublenden oder nur bestimmte anzeigen zu lassen. Um z. B. die Luftlinien der Signale VCC und GND auszublenden, tippt man in der Kommandozeile RATSNEST ! VCC GND

372

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.5   Entwurf einer bestückten Platine

Möchte man wieder alle Luftlinien sehen, tippt man RATSNEST *

an. Die Position bestimmter Bauteile wird gezeigt, indem man bei aktiviertem SHOWBefehl den Bauteilnamen in die Kommandozeile tippt oder direkt auf ein Objekt klickt. Ein Klick mit INFO auf ein Bauteil gibt detaillierte Auskunft über dessen Eigenschaften. Einige Eigenschaften lassen sich direkt ändern. Mit dem LOCK-Befehl kann man Bauteile fixieren, die sich dann nicht mehr verschieben lassen. Mit Shift + LOCK wird das Bauteil wieder freigegeben. Der LOCKBefehl lässt sich auch auf Gruppen anwenden. Liegt der Name- bzw. Value-Text an einer ungünstigen Stelle, löst man beide mit SMASH vom Bauteil und schiebt dieses mit MOVE an eine beliebige Position. Dabei wird eine Linie vom Text zum Aufhängepunkt des zugehörigen Objekts angezeigt. So erkennt man zu welchem Bauteil der gelöschte Text gehört. Mit einem Klick von DELETE auf einen der beiden Texte macht man diesen unsichtbar. Man hält während des SMASH-Befehls die Shift-Taste gedrückt, dann erscheinen beide Texte wieder an der ursprünglichen Position. Die Texte sind nun nicht mehr vom Bauteil gelöst (unsmash). Das kann man auch erreichen, indem man auf den verbliebenen Text mit DELETE klickt, oder im Kontextmenü über Eigenschaften die Option „Smashed“ deaktiviert. Die Bauteile werden auf der Platine von den Abmessungen mit einer Länge von 50 mm und einer Breite von 25 mm platziert. Abb. 5.5 zeigt den Entwurf einer bestückten Platine. Bevor man zu Abb. 5.5 kommt, muss man noch den RATSNEST-Icon anklicken.

5.1 3-Kanal-Akkuwächter

373

Über RATSNEST kann man die kürzeste Luftlinie und eine reale Polygon-Darstellung berechnen. Gezieltes Berechnen und Ein- und Ausblenden von Luftlinien erfolgt durch Angabe eines Signalnamens. Ein dem Namen vorangestelltes Ausrufezeichen blendet die angegebenen Luftlinien aus. Es sind Platzhalter bei der Namensangabe erlaubt. Die Polygon-Berechnung kann auch über das Menü „Optionen/Einstellungen“ erfolgen. RATSNEST wird beim Verlegen einer Leiterbahn mit ROUTE für das gewählte Signal automatisch ausgeführt. Während des RATSNEST-Befehls wird in der Statuszeile der Name des zurzeit berechneten Signals angezeigt. Der EAGLE-Autorouter arbeitet nach dem Ripup/Retry-Verfahren, d. h. sobald er eine Leitung nicht mehr verlegen kann, nimmt er schon verlegte Leitungen wieder weg (Ripup) und versucht es erneut (Retry). Die Zahl der Leitungen, die er wieder wegnehmen darf, bezeichnet man als Ripup-Tiefe. Sie spielt eine entscheidende Rolle für die Geschwindigkeit und das Entflechtungsergebnis. Wer von einem Autorouter erwartet, dass er die perfekte Platine ohne eigenes Zutun liefert, wird enttäuscht. Der Layouter muss nach wie vor seine Vorstellungen von der Platine selbst einbringen und auch einiges an Überlegung investieren. Tut er das, dann ist ein Autorouter eine wertvolle Hilfe, die ihm sehr viel Routinearbeit abnehmen kann. Der Autorouter wird über eine Reihe von Parametern gesteuert. Berücksichtigt werden die Werte aus den aktuellen Design-Regeln, den Netzklassen und den speziellen Autorouter-Steuerparametern. Die Design-Regeln legen die Mindestabstände (DRCBefehl, Einstellungen Clearance und Distance), den Via-Durchmesser (Einstellung „Restring“) und den Bohrdurchmesser der Vias (Einstellung „Sizes“) fest. Außerdem wird die Mindestleiterbahnbreite festgelegt. Die Netzklassen geben, sofern definiert, spezielle Mindestabstände, die Leiterbahnbreite und den Bohrdurchmesser von Durchkontaktierungen bestimmter Signale vor. Außerdem gibt es noch eine Reihe spezieller Kostenfaktoren und Steuerparameter, die über das Autorouter-Menü verändert werden können. Sie beeinflussen den Leiterbahnverlauf beim automatischen Entflechten. Die Defaultwerte werden vom Programm vorgegeben. Die Steuerparameter werden beim Abspeichern des Layouts in der BRDDatei gespeichert. Man kann diese Werte auch in einer Autorouter-Steuerdatei (*.ctl) speichern. So ist ein bestimmter Parametersatz für verschiedene Layouts nutzbar. Design-Regeln und Vorgaben für verschiedene Netzklassen sind nicht Bestandteil der Control-Datei. Prinzipiell läuft ein Routing-Vorgang in mehreren Schritten ab: • Bus-Router: Zuerst startet im Allgemeinen der Bus-Router, dessen Parameter so gewählt sind, dass er Busse optimal verdrahtet. Busse werden nur geroutet, wenn es einen Layer mit entsprechenden Vorzugsrichtungen gibt. Der Bus-Router kann nur Signale verlegen, die zur Netzklasse 0 gehören. Dieser Schritt kann auch entfallen.

374

5  Von der elektronischen Schaltung zur fertigen Platine

• Routing-Lauf: Es folgt der eigentliche Routing-Lauf mit Parametern, die möglichst eine 100-%ige Entflechtung erlauben. Hier lässt man bei einer doppelt kaschierten Platine bewusst zu, dass viele Durchkontaktierungen gesetzt werden, um keine Wege der Leiterbahnen zu verbauen. • Optimierung: Im Anschluss daran können beliebig viele Optimierungsläufe folgen, deren Parameter so eingestellt sind, dass die Anzahl der Vias reduziert und Leiterbahnverläufe geglättet werden. Bei den Optimierungsläufen wird jeweils nur noch eine Leitung weggenommen und neu verlegt. Allerdings kann sich noch ein höherer Entflechtungsgrad ergeben, da durch den geänderten Verlauf dieser Leitung unter Umständen neue Wege frei werden. Die Anzahl der Optimierungsläufe muss vor dem Start des Autorouters festgelegt werden. Eine nachträgliche Optimierung ist nicht mehr möglich. Nach dem Ende eines Routing-Jobs werden alle Leiterbahnen als vorverlegt betrachtet und dürfen nicht mehr verändert werden. Jeder dieser angeführten Schritte lässt sich separat aktivieren bzw. deaktivieren. EAGLE kann Bereiche einer Platine mit Kupfer füllen. Man zeichnet einfach die Umrandung der Fläche mit dem POLYGON-Befehl. Das Polygon wird in der Umrissdarstellung als gepunktete Linie gezeichnet. Mit NAME und Klick auf die Polygonumrandung gibt man dem Polygon einen Signalnamen. So werden alle Objekte, die dieses Signal führen, an das Polygon angeschlossen. Pads und auch optional Vias (wird in den Design-Regeln festgelegt) werden über Thermal-Symbole mit der Kupferfläche verbunden. Signalfremde Objekte werden mit bestimmten Mindestabständen frei gehalten. RATSNEST berechnet den Flächeninhalt und stellt diesen auch dar. RIPUP und ein Klick auf die Polygon-Umrandung machen den Inhalt wieder unsichtbar. Hat man mehrere Polygone in der Platine, kann man über RIPUP @

alle Polygonflächen in den Umrissmodus schalten. Sollen alle Polygone eines bestimmten Signals wieder in der Umrissdarstellung gezeigt werden, gibt man den Signalnamen an, z. B.: RIPUP @ GND

Der Inhalt des Polygons wird nicht in der Platinendatei gespeichert und lädt man eine Datei neu, dann sieht man nur die gepunkteten Umrisslinie des Polygons. Erst wenn man RATSNEST anklickt, erfolgt die Berechnung und dann wird die gefüllte Fläche ausgegeben.

5.1 3-Kanal-Akkuwächter

375

Abb. 5.6   Kupferflächen auf der Platine definiert man mit dem Polygon-Befehl

Abb. 5.6   (Fortsetzung)

Verschiedene Optionen können direkt beim Zeichnen des Polygons über die Parameterleiste oder auch nachträglich über CHANGE verändert werden. (Abb. 5.6a) Die Parameterleiste ist in zwei Zeilen aufgeteilt. • Width: Strichstärke mit der das Polygon gezeichnet wird. Man wählt die Breite so groß wie möglich. Das vermeidet unnötige Datenmengen beim Herstellen der Platine. Liegt die Strichstärke unter der Auflösung des Ausgabetreibers im CAM-Prozessor erfolgt eine Warnung. Feinere Linienstärke erlaubt eine bessere Verzweigung des Polygons. • Pour (Art der Füllung): Volle Fläche (Solid) oder Gitterstruktur (Hatch). • Rank: Überlappende Polygone dürfen keine Kurzschlüsse erzeugen und deshalb kann man mit Hilfe von Rank bestimmen, welche Polygone von anderen subtrahiert werden. Ein Polygon mit Rank 1 hat die höchste Priorität im Layout-Editor (es wird in keinem Fall durch andere Polygone, die im Layout-Editor gezeichnet wurden,

376

5  Von der elektronischen Schaltung zur fertigen Platine

etwas subtrahiert), eines mit Rank = 6 die niedrigste. Sobald ein Polygon mit höherem Rank überlappt, wird von dem mit Rank = 6 der entsprechende Bereich ausgespart. Polygone mit gleichem Rank werden gegeneinander vom DRC geprüft. • Polygonen, die im Package-Editor erzeugt werden, kann man den Rank 0 oder 7 zuordnen. • Rank  = 0 hat höchste Priorität und wird von allen anderen Polygonen berücksichtigt, Rank = 7 die niedrigste und wird somit von jedem anderen Polygon im Layout verdrängt. • Spacing: Wird für „Pour“ die Option „Hatch“ gewählt, legt man mit diesem Wert den Abstand der Gitterlinien fest. • Isolate: Definiert den Wert, den das Polygon gegenüber allen anderen, signalfremden Objekten einhalten muss. Sind in den Design-Regeln oder Netzklassen für spezielle Objekte höhere Werte definiert, gelten diese. Bei Polygonen mit unterschiedlichem Rank, bezieht sich Isolate immer auf die gezeichnete Außenkontur des Polygons, auch wenn das Polygon im berechneten Zustand eine andere Kontur hat, z. B. durch einen Wire verdrängt wird. Der tatsächliche Abstand kann größer als der Isolate-Wert sein. • Thermals: Bestimmt ob im Polygon Pads über Thermal-Symbole oder voll an die Kupferfläche angeschlossen werden. Das gilt auch für Vias, sofern diese Option in den Design-Regeln (Supply-Tab) aktiviert wurde. Die Breite der Thermalanschlüsse ergibt sich aus dem halben Bohrdurchmesser des Pads bzw. Vias. Die minimale Breite entspricht dem Wert der Strichstärke (width), die maximale Breite dem Wert der doppelten Strichstärke. Die Länge der Thermalanschlüsse wird über den Wert Isolate für Thermals im Supply-Tab der Design-Regeln eingestellt. Die Strichstärke wählt man für Polygone nicht zu fein, da ansonsten die Thermalstege die benötigte Stromlast nicht ausreichend dimensioniert! Das gilt auch für Engstellen im Layout. Die Strichstärke bestimmt die minimale Breite des Polygons. • Orphans: Bestimmt ob Inseln innerhalb des Polygons, die keine elektrische Verbindung zum Polygon-Signal haben, dargestellt werden oder nicht. Bei Orphans = Off werden sie eliminiert. Bevor man zu Abb. 5.6 kommt, muss in Abb. 5.5 die Masseleitung definiert werden. Abb. 5.7 zeigt die fertige Platine für einen 3-Kanal-Akkuwächter.

5.2  Einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V …

377

Abb. 5.7   Fertige Platine für einen 3-Kanal-Akkuwächter

5.2 Einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V und einen Ausgangsstrom von 1,5 A Setzt man bei Spannungsquellen eine gleichbleibende Urspannung voraus, so kann die Forderung nach Speisung mit konstanter Spannung bereits durch Einhaltung der Bedingung RL >> Ri zufriedenstellend erfüllt werden. Dies ist jedoch nicht ohne weiteres voraussetzbar bzw. ohne Einschränkungen realisierbar. Bei der Anwendung von Batterien als Spannungsquelle steigt der Innenwiderstand Ri mit zunehmender Alterung stark an. Werden Versorgungsgleichspannugen für elektrische Geräte aus der Netzspannung mit Gleichrichtern und Siebmitteln (Induktivitäten und Kondensatoren) erzeugt, so treten Wechselspannungsrestanteile auf, die der erzeugten Gleichspannung überlagert sind (Restwelligkeit). Nicht zu vernachlässigen sind auch die tageszeitabhängigen, durch unterschiedliche Netzbelastung hervorgerufen Netzspannungsschwankungen. Alle genannten Störeinflüsse machen für Geräte, deren einwandfreie Funktion oder gleichbleibende Eigenschaften von der Konstanz der Betriebsspannungen abhängig sind, ist eine Stabilisierung deshalb erforderlich. Zur Stabilisierung werden Schaltungen eingesetzt, die die konstant zu haltende Spannung auf Abweichungen hin überwachen und ggf. nachstellen. Spannungsquellen mit einer entsprechenden Stabilisierung werden meistens als Konstantspannungsquellen bezeichnet. Das gewünschte Verhalten einer Konstantspannungsquelle wird durch die U/I-Kennlinie charakterisiert. Innerhalb eines bestimmten Lastbereiches von IL = 0 bei RL = ∞ bis ILmax bei RLmin ist die Spannung U konstant.

378

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.8 zeigt die Grundschaltung mit dem LM317K für ein einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V und einem Ausgangsstrom von 1,5 A. In den Datenblättern wird der LM317K mit den Werten von 1,2 V bis 37 V bei einem maximalen Ausgangsstrom von 1,5  A angegeben. Da die Referenzspannung des LM317K über den gesamten Spannungsbereich immer 1,25 V beträgt, lässt sich die Ausgangsspannung berechnen mit   R2 + IAdj · R2 Ua = 1,25 V 1 + R1 Der Widerstand R1 soll einen Wert von 240 Ω aufweisen, während sich der Widerstand R2 zwischen 100 Ω und 2 kΩ ändern darf. Wenn man für den Widerstand R2 ein Potentiometer einsetzt, kann man die entsprechende Ausgangsspannung stufenlos einstellen. Die Ausgangsspannung in Abb. 5.8 beträgt   720 � + 100 µA · 720 � = 5,0 V + 0,072 V = 5,072 V Ua = 1,25 V 1 + 240 � Der Querstrom von Iq ≈ 100 µA fließt aus dem LM317K heraus und es handelt sich um einen weitgehend konstanten Strom. In Abb. 5.8 ist noch das TO220-Gehäuse gezeigt. Abb. 5.9 zeigt die Simulationsschaltung für ein einstellbares Gleichspannungsnetzteil. Hat das Potentiometer 100 %, also 1 kΩ, hat man eine Ausgangsspannung von Uamax = 7 V und wird das Potentiometer auf 0 % gestellt, ergibt sich Uamin = 1,78 V.   1,1 k� + 100 µA · 1,1 k� = 6,98 V + 0,11 V = 7,09 V Uamax = 1,25 V 1 + 240 �   100 � + 100 µA · 100 � = 1,77 V + 0,01 V = 1,78 V Uamin = 1,25 V 1 + 240 � Abb. 5.10 zeigt ein einstellbares Netzgerät mit Wechselspannung, Brückengleichrichter und dem Spannungsregler LM317K. Die AC-Spannungsquelle (Transformator) erzeugt eine Spannung von U = 24 V. Danach ist der Brückengleichrichter vorhanden und es ergibt sich eine Gleichspannung von Effektivwert der U √ √ V = 34 V Eingangsspannung:  = 24 Ue = max 2 2 Spitzenwert der √ Ausgangsspannung:  U_max = Umax = 0,45 · Ue = Ue · 2 = 34 V · 1,41 = 48 V Arithmetischer Mittelwert: U  _ = 0,636 · Umax = 0,45 · Ue = 0,45 · 34 V = 15,3 V Brummspannung (Spitze-Spitze-Wert) √ U  BrSS = Umax = Ue · 2 = 34 V · 1,41 = 48 V Frequenz der Brummspannung:  fBr = 2 · fe = 2 · 50 Hz = 100 Hz

5.2  Einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V …

379

Abb. 5.8   Grundschaltung mit dem LM317K für ein einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V und einem Ausgangsstrom von 1,5 A

Abb. 5.9   Einstellbares Gleichspannungsnetzteil mit dem LM317K von 1,778 V bis 7,036 V

Der Kondensator C1 ist ein Ladekondensator, wenn die pulsierende Gleichspannung unter einen bestimmten Wert sinkt. Da sich der Kondensator C1 mit zwei Halbwellen aufgeladen hat, reduziert sich die Brummspannung UBr. Man unterscheidet zwischen der effektiven Brummspannung UBr und dem Spitzen-Spitzen-Wert UBrSS:

380

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.10   Netzgerät mit Wechselspannung und Brückengleichrichter

UBr ≈

IL 1,8 · 10−3 s · IL oder UBrSS ≈ CL 2 · f · CL

Welche Kapazität hat ein Kondensator, wenn bei einem Strom von IL = 1,5 A nach dem Gleichrichter eine Brummspannung von U = 1 V gemessen wird?

CL ≈

1,8 · 10−3 s · 1,5 A 1,8 · 10−3 s · IL = 2,7 mF = 2700 µF = UBr 1V

Wie groß ist der Strom IL, wenn die Ausgangsspannung UL = 9 V und der Lastwiderstand RL = 10  Ω beträgt?

IL =

9V UL = 900 mA = RL 10 

Wie groß ist die Brummspannung UBr, wenn ein Kondensator CL = 4700  µF?

UBr ≈

1,8 · 10−3 s · 0,9 A 1,8 · 10−3 s · IL = 0,34 V = CL 4700 µF

Der Kondensator C3 dient zur Unterdrückung der parisitären Schwingneigung des LM317K. Die unstabilisierte Spannung liegt am Eingang Vin und die stabilisierte Spannung kann man am Ausgang Vout abnehmen. Hier befindet sich der Elektrolytkondensator C2 und die kleinen Kondensatoren C3 und C4 für die Unterdrückung der Schwingneigung. Die Einstellung der Ausgangsspannung liegt zwischen 1,25 V und 53,3 V für das Ergebnis der Simulation.     10 k� R2 +100 µA · 10 k� = 53,3 V + 1 V = 54,3 V + IAdj · R2 = 1, 25 V 1 + Ua = 1,25 V 1 + R1 240 �

Die maximale Ausgangsspannung beträgt 30 V, wie die Simulation zeigt. Abb. 5.11 zeigt ein einstellbares Netzteil mit dem LM317K in EAGLE. Über „frames“ beginnt man mit dem Zeichnen des Rahmens. Wenn der Rahmen gezeichnet

381

Abb. 5.11   Einstellbares Netzteil mit dem LM317K in EAGLE

5.2  Einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V …

382

5  Von der elektronischen Schaltung zur fertigen Platine

ist, führt man ein Speichern durch und unter „Netzgerät LM317T“ wird die Datei gespeichert. Danach werden die beiden Klemmen aus der Bibliothek unter „Conphoenix-254“ geholt und man platziert diese rechts und links im Zeichenrahmen. Beim Brückengleichrichter verwendet man den Typ B40C1500 für Spannungen bis 40 V und Ströme für 1,5 A. Mit der identischen Pinbelegung kann man auch den B40C3700-2200 A einsetzen. Dieser Typ ist für Ströme bis 3,7 A geeignet. Die Kondensatoren stellen kein Problem dar und man muss nur auf den Abstand der Anschlusspins bei der Auswahl achten. Der LM317 wird zwischen den Kondensatoren platziert und entsprechend angesteuert. Der Widerstand mit 240 Ω und der Einsteller mit 10 kΩ befinden sich zwischen Masse und Pin „ADJ“ und der Ausgangsspannung. Mit dem „ICON NAME“ und „VALUE“ definiert man den Namen und die Werte für die Bauteile. Nun soll der Text „Einstellbares Netzgerät“ eingegeben werden. Für das Platzieren von Texten verwendet man „CHANGE SIZE“ um die Texthöhe zu verändern. „CHANGE RATIO“ ändert beim Vektor-Font die Strichstärke. Mit „CHANGE TEXT“ ändert man den Text selbst. „CHANGE FONT“ verändert die Schriftart. Label-Texte ändert man, indem man mit dem NAME-Befehl dem Bus oder dem Netz einen anderen Namen zuweist. Zum Schluss der Zeichenarbeiten kontrolliert man mit dem ERC-Befehl die Schaltung und behebt eventuell auftretende Fehler. Über den Aufruf des Drucker-Dialogs des Drucker-Icons in der Aktionsleiste oder über das Menü „Datei/Drucken…“ kann man den Schaltplan direkt ausgeben. Damit erstellt man im Allgemeinen Ausdrucke von Schaltplänen oder Ausdrucke zur Überprüfung der Fertigungsunterlagen. Die eigentlichen Fertigungsdaten werden mit dem CAM-Prozessor erstellt. Wenn man die Zeichnung schwarzweiß ausgeben will, markiert man die Option „Schwarz“ oder eventuell auch „Gefüllt“. Wenn man die Option „Titelzeile“ abschaltet, verhindert man, dass eine Bildunterschrift gedruckt wird. Man setzt das Blatt-Limit auf 1, wenn man die Zeichnung auf maximal einer Seite ausgeben möchte. Nachdem der Schaltplan angelegt wurde, klickt man das Board-Icon an. Es entsteht eine neue Platine, neben der die mit Luftlinien verbundenen Bauelemente platziert sind. Versorgungspins werden automatisch mit den Signalen verbunden, die ihrem Namen entsprechen, falls nicht explizit ein anderes Netz mit ihnen verbunden wurde. Das Platzierungsraster ist standardmäßig auf 50 mil (1,27 mm) festgelegt. Wenn man ein anderes Platzierungsraster bevorzugt, lässt sich dieses bei der Erzeugung der Platine mit dem BOARD-Befehl angeben. Sollen die Bauteile beispielsweise im Raster 1 mm angeordnet werden, tippt man in die Kommandozeile des Schaltplan-Editors: BOARD 1 mm

Die Einheit muss in der Kommandozeile spezifiziert werden.

5.2  Einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V …

383

Abb. 5.12   Mit dem Board-Befehl wird der Schaltplan zum Layout umgewandelt

Die Platine ist über die Forward&Back-Annotation mit der Schaltung verbunden. Sofern beim Bearbeiten immer beide Dateien gleichzeitig geladen sind, ist gewährleistet, dass sie konsistent bleiben. Änderungen in einer Datei werden sofort in der anderen ausgeführt. Wird z. B. der Schaltplan ohne Layout geladen und bearbeitet, kann man die Konsistenz verlieren. Die Forward&Back-Annotation arbeitet nicht mehr. Unterschiede müssen dann nach den Fehlermeldungen des ERC manuell behoben werden. Falls man ohne Schaltplan-Editor arbeitet, muss man eine neue Platinen-Datei anlegen, die Packages mit dem ADD-Befehl platzieren und mit dem SIGNAL-Befehl die Verbindungen (Airwires) definieren. Eine Platine, die neu aus einem Schaltplan erzeugt wird, sieht zunächst wie Abb. 5.12 aus. Die Bauteile werden am linken Rand der Platine automatisch platziert. Die Platinenumrandung wird als einfache Linie im Layer 20 Dimension gezeichnet. Bei der Professional- und Standard-Edition wird der Rahmen einer Eurokarte, bei der LightEdition einer halben Eurokarte dargestellt. Die Platine für das einstellbare Netzgerät hat die Abmessungen 50 × 30 mm.

384

5  Von der elektronischen Schaltung zur fertigen Platine

Die Leerplatine wird geändert in Größe und Form mit MOVE und SPLIT. Der Platinenumriss dient gleichzeitig als Begrenzungslinie für den Autorouter. Wenn die Platine zusätzliche Ausfräsungen enthalten soll, zeichnet man die notwendigen Fräskonturen am besten in einem eigenen Layer, zum Beispiel im Layer 46 „Milling“. Dazu verwendet man den WIRE-Befehl mit einer Linienstärke von 0. Die Bauteile schiebt man an die gewünschten Positionen und dazu verwendet man den MOVE-Befehl. Soll ein Bauteil in einem beliebigen Winkel platziert werden, kann man diesen direkt bei ADD oder auch nachträglich bei ROTATE oder MOVE in der Parameterleiste angeben. Mit dem LOCK-Befehl kann man Bauteile fixieren, d. h. man kann diese dann nicht mehr verschieben. Mit Shift + LOCK wird das Bauteil wieder freigegeben. Der LOCKBefehl lässt sich auch auf Gruppen anwenden. Liegt der Name- bzw. Value-Text an einer ungünstigen Stelle, löst man beide mit SMASH vom Bauteil und schiebt sie mit MOVE an eine beliebige Position. Dabei wird eine Linie vom Text zum Aufhängepunkt des zugehörigen Objekts angezeigt. So erkennt man zu welchem Bauteil der gelöste Text gehört. Ein Klick mit DELETE auf einen der beiden Texte macht ihn unsichtbar. Hält man während des SMASH-Befehls die Shift-Taste gedrückt, erscheinen beide Texte wieder an der ursprünglichen Position. Die Texte sind nun nicht mehr vom Bauteil gelöst (unsmash). Das kann man auch erreichen, indem man auf den verbliebenen Text mit DELETE klickt, oder im Kontextmenü über Eigenschaften die Option „Smashed“ deaktiviert. Abb. 5.13 zeigt die geroutete Platine mit den Abmessungen 50 × 30 mm für das einstellbare Netzgerät. Möchte man während der Entwicklung des Layouts die gewählte Bauform durch eine andere ersetzen, hat man, je nach Situation, die Möglichkeit, den PACKAGE- bzw. den REPLACE-Befehl zu verwenden. Beim PACKAGE-Befehl wird vorausgesetzt, dass Layout und Schaltplan konsistent sind und das Device mit mehr als einer Package-Variante angelegt wurde, wie Abb. 5.14 zeigt. Man tippt in der Kommandozeile den Befehl „PACKAGE“ oder klickt alternativ mit der rechten Maustaste auf das zu ersetzende Bauteil und wählt aus dem Kontextmenü den Eintrag „Package“. Man kann als dritte Variante auch auf das CHANGE-Icon im Befehlsmenü klicken und die Option „Package“ wählen. Aus dem folgenden Dialog wählt man das gewünschte Package aus und bestätigt den Vorgang mit OK. Ist die Option „Alle Technologien“ anzeigen aktiviert, werden die Package-Varianten aller verfügbaren Technologien dieses Bausteins gezeigt. Ist die Option nicht aktiv, sieht man nur Packages, die in der gewählten Technologie definiert sind. Das Austauschen des Packages kann auch im Schaltplan erfolgen. Ist für das Bauteil noch keine passende Package-Variante angelegt, muss vorher ein entsprechendes Package in der Bibliothek definiert, oder von einer anderen Bibliothek kopiert werden.

5.2  Einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V …

385

Abb. 5.13   Geroutete Platine für das einstellbare Netzgerät mit den Abmessungen 50 × 30 mm

Wird ein Package ersetzt, dem man mit VALUE einen neuen Wert zugeordnet hat, obwohl das Device mit VALUE Off definiert wurde, fällt der Wert auf den ursprünglichen zurück. Wenn man für mehrere gleiche Bauteile die Package-Variante ändern muss, kann man das Ganze über die Kommandozeile ausführen. Man definiert zunächst eine Gruppe, die alle gewünschten Bauteile enthält. Man tippt dann in der Kommandozeile CHANGE PACKAGE ‚neuer-device-name‘ und klickt dann mit Ctrl + rechter Maustaste in die Zeichnung. Der Name der neuen Package-Variante muss in einfache Hochkommas gesetzt werden. Wenn man ein Bauteil durch ein anderes ersetzen will, verwendet man den REPLACE-Befehl. Dieser öffnet das aus dem ADD-Dialog bekannte Fenster, in dem man nach Bauteilen suchen kann. Nach Auswahl des gewünschten Bauteils klickt man auf das Element im Schaltplan oder Layout, das ersetzt werden soll. Altes und neues Bauteil müssen kompatibel sein, d. h. ihre benutzten Gatter und angeschlossenen Pins bzw. Pads müssen entweder über ihre Namen oder ihre Koordinaten zusammenpassen. Ansonsten ist ein Austausch nicht möglich. Hat man ein Layout ohne zugehörigen Schaltplan, tauscht man das Packages mit dem REPLACE-Befehl aus. REPLACE öffnet das Fenster des ADD-Befehls, in dem man nach Bauteilen suchen kann. Nach Auswahl des gewünschten Packages klickt man auf das Bauteil, das ersetzt werden soll.

Abb. 5.14   Änderung des Package-Dialogs für den Brückengleichrichter

386 5  Von der elektronischen Schaltung zur fertigen Platine

5.2  Einstellbares Gleichspannungsnetzteil von 1,5 V bis 25 V …

387

Der REPLACE-Befehl kennt im Layout zwei Betriebsarten, die über den SET-Befehl eingestellt werden können: SET REPLACE_SAME NAMES; (default) SET REPLACE_SAME COORDS;

Die erste Betriebsart erlaubt ein Austauschen von Packages, deren Pad- bzw. SMDNamen identisch sind. Die Lage der Anschlussflächen ist beliebig. Im zweiten Fall (replace same coords) müssen die Pads bzw. SMDs im neuen Package auf denselben Koordinaten (relativ zum Ursprungspunkt) liegen. Die Namen dürfen unterschiedlich sein. Der Text für Name und Value eines Bauteils wird nur ausgetauscht, wenn diese nicht mit SMASH vom Bauteil losgelöst sind. Das neue Package kann aus einer anderen Bibliothek stammen, es darf zusätzliche Pads und SMDs enthalten. Anschlüsse des alten Package, die mit Signalen verbunden sind, müssen entsprechend auch im neuen Package vorhanden sein. Das neue Package darf auch weniger Anschlüsse aufweisen, wenn diese Bedingung erfüllt ist. Es ist jederzeit möglich, die Technologie eines Bauteils im Layout zu verändern, sofern in der Bibliotheksdefinition unterschiedliche Technologien angelegt wurden. Man verwendet den CHANGE-Befehl, Option Technology oder den Technology-Befehl über das Kontextmenü (rechter Mausklick auf das Package). Die Vorgehensweise ist identisch mit dem vorher beschriebenen Austauschen einer Gehäuseform über PACKAGE. Falls gewünscht, zeichnet man Sperrflächen für den Autorouter als Rechtecke, Polygone oder Kreise in die Layer 41 tRestrict und 42 bRestrict. In diesen Bereichen dürfen keine Kupferelemente im Top- oder Bottom-Layer liegen. Diese Flächen werden beim Design-Rule-Check geprüft und vom Autorouter berücksichtigt. Im Layer 43 vRestrict zeichnet man Sperrflächen nur für den Autorouter und in diesen Bereichen setzt er keine Vias. Diese Flächen werden vom DRC nicht geprüft. Mit dem ROUTE-Befehl lassen sich jetzt die Luftlinien in Leitungen umwandeln. Ein Klick auf die mittlere Maustaste während des Verlegens einer Leiterbahn erlaubt den Layer zu wechseln. Es wird automatisch eine Durchkontaktierung gesetzt. Ein Klick mit der rechten Maustaste ändert die Eigenschaft, wie die Leiterbahn an der Maus hängt und verlegt werden soll (SET-Befehl, Parameter Wire_Bend). Darunter befinden sich auch zwei Einstellungen, die es erlauben, die Leiterbahnen in 90°-Bögen bzw. in freien Bögen zu verlegen. Signalname und Netzklasse werden in der Statuszeile angezeigt. Ist eine Signallinie vollständig verlegt, bestätigt EAGLE die korrekte Verbindung beim Absetzen mit einem kurzen Piepton. Der Signalname lässt sich auch direkt über die Kommandozeile angeben, zum Beispiel ROUTE VCC. Nach Betätigen der Eingabetaste hängt die Leiterbahn direkt an der Maus. Der Startpunkt des Routings liegt an einem Signalstützpunkt, der der aktuellen Mausposition am nächsten ist.

388

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.15   Ansicht der fertigen Platine für das einstellbare Netzgerät

Soll die Leiterbahn an einer Durchkontaktierung beginnen, drückt man die Ctrl-Taste und klickt auf das Via. Falls für einzelne Signale kein Verdrahtungsweg mehr existiert, verschiebt man andere Leitungen mit MOVE und SPLIT oder verändert über „CHANGE“-Eigenschaften von Leiterbahnen (Width, Layer). SPLIT kann man dazu verwenden, bereits verlegten Leiterbahnen einen neuen Verlauf zugeben. Man kann Segment für Segment neu verlegen und dann den bisherigen Verlauf mit Ctrl + DELETE und/oder RIPUP entfernen. Soll an einer bestimmten Stelle eine Durchkontaktierung platziert werden, kann man das mit dem VIA-Befehl tun. Über NAME gibt man dem Via einen Signalnamen. Soll eine Leiterbahn eines teilverlegten Signals an einer anderen Stelle beginnen als am Beginn oder Ende der Luftlinie (also beispielsweise auf einer entfernteren Stelle einer Leiterbahn, die zum Signal gehört), drückt man einfach die Ctrl-Taste. So wird von dieser Stelle aus eine Luftlinie erzeugt. Abb. 5.15 zeigt die Ansicht der fertigen Platine für das einstellbare Netzgerät.

5.3 6-Kanal-Lauflicht Einer der wichtigsten Bausteine in der Elektronik ist der bereits 1975 vorgestellte Timer 555. Dieser Zeitgeber findet in der gesamten analogen und digitalen Elektronik sowie in der Computertechnik, Mess-, Steuerungs- und Regelungstechnik seine Anwendungen. Der Baustein 555 besteht im Wesentlichen aus zwei Operationsverstärkern, die als Komparatoren mit einer Leerlaufverstärkung von v = 50000 arbeiten, einem Spannungsteiler mit Präzisionswiderständen von 5 kΩ, der zwei Vergleichsspannungen für die beiden Operationsverstärker erzeugt, einem NAND-Flipflop und einem Transistor mit offenem Kollektorausgang.

5.3 6-Kanal-Lauflicht

389

Durch den internen Spannungsteiler mit seinen drei gleichgroßen Widerständen von 5 kΩ und einer Toleranz von 1 % ergibt sich für die beiden Operationsverstärker eine Vergleichsspannung von exakt 1/3 und 2/3 der Betriebsspannung. Der Betriebsspannungsbereich des 555 liegt zwischen 4,5 V und 18 V, aber der Betrag der Vergleichsspannungen ändert sich nicht. Die beiden Operationsverstärker steuern ein Flipflop an, das aus zwei NAND-Gattern besteht. Das obere NAND-Gatter wird vom Komparator K2 und dem Reset-Eingang angesteuert, während das untere NAND-Gatter mit dem Komparator K1 verbunden ist. Das obere NAND-Gatter steuert die Basis des internen Transistors. Fließt ein Basisstrom, ist der Anschluss „Entladung“ (DIS) mit Masse verbunden. Das untere NAND-Gatter bildet den Ausgang des Timers, wobei die Gegentaktendstufe einen Strom von 30 mA gegen Masse treiben kann. Abb. 5.16 zeigt das 6-Kanal-Lauflicht mit dem Timer 555 mit der Schaltung und den Spannungsdiagrammen für den 555 in seiner astabilen Funktion Die Ansteuerung des Timers 555 erfolgt über die drei Eingänge „Trigger“, „Schwelle“ und „Kontrollspannung“, wobei letzterer Eingang fast immer über einen Kondensator mit Masse verbunden ist. Soll der Timer 555 als Rechteckgenerator (astabile Funktion) arbeiten, kann die Schaltung von Abb. 5.16 eingesetzt werden. Der Baustein befindet sich in einem 8-poligen DIP-Gehäuse. Die Betriebsspannung wird an Pin 8 und die Masse an Pin 1 angeschlossen. Da in dieser Betriebsart keine Rückstellfunktion erforderlich ist, verbindet man den Pin 4 direkt mit +Ub. Um die internen Spannungsverhältnisse etwas konstant zu halten, schließt man den Kontrollspannungseingang CON über einen Kondensator an Masse an. Der Kondensator kann entfallen. Schaltet man die Betriebsspannung ein, hat der Ausgang des 555 sofort ein 1-Signal. Der Kondensator C1 kann sich über die beiden Widerstände R1 und R2 nach einer e-Funktion aufladen. Erreicht die Spannung am Kondensator den Wert von 2/3 der Betriebsspannung, reagiert der interne Komparator K2, wodurch das Flipflop zurückkippt. Am Ausgang hat man jetzt ein 0-Signal, während der interne Transistor T den Pin 7 mit Masse verbindet. Dadurch kann sich der Kondensator C1 über den Widerstand R2 nach einer e-Funktion entladen. Erreicht die Spannung an dem Kondensator den Wert von 1/3 der Betriebsspannung, reagiert der interne Komparator K1 und setzt wieder das Flipflop. Der Ausgang schaltet auf 1-Signal, und der interne Transistor sperrt, d. h. der Kondensator C1 kann sich jetzt wieder über die beiden Widerstände R1 und R2 aufladen. Die Ladezeit (t1) und die Entladezeit (t0) errechnen sich aus

t1 = 0, 7 · (R1 + R2 ) · C t0 = 0,7 · R2 · C Die Periodendauer T ist die Addition von t1 und t0:

T = 0,7 · (R1 + 2 · R2 ) · C

Abb. 5.16   Schaltung und Spannungsdiagramm für den 555 in seiner astabilen Funktion

390 5  Von der elektronischen Schaltung zur fertigen Platine

5.3 6-Kanal-Lauflicht

391

Die Frequenz wird von den beiden Widerständen R1, R2 und dem Kondensator C bestimmt:

f=

1 0,7 · (R1 + 2 · R2 ) · C

Setzt man für die Widerstände die Werte R1 = 22  kΩ und R2 = 47  kΩ in Verbindung mit einem Kondensator von C = 100 nF ein, ergibt sich folgende Rechnung:

t1 = 0,7 · (22 k� + 47 k�) · 100 nF = 8,4 ms (1 − Signal) t0 = 0,7 · 47 k� · 100 nF = 3,3 ms (0 − Signal) t1 /t0 = 8,4 ms/3,3 ms = 2,55 T = t0 + t1 = 3,3 ms + 8,4 ms = 11,7 ms Tv = T/t1 = 11,7 ms/8,4 ms = 1,4 f = 1/11,7 ms = 91 Hz f=

1 1 = = 119 Hz 0,7 · (R1 + 2 · R2 ) · C 0,7 · (22 k� + 2,47 k�) · 100 nF

Aus den beiden Zeiten t1 = ti (Impulsdauer) und t0 = tp (Impulspause) lässt sich das Verhältnis von ti zu tp berechnen. Setzt man zwei gleichohmige Widerstände ein, erreicht man ein Verhältnis von 2:1. Wenn man ein symmetrisches Verhältnis benötigt, schaltet man in der Praxis ein T-Flipflop nach, jedoch muss dann die Frequenz des Timers verdoppelt werden. Die Berechnung des Tastverhältnisses Tv ist ebenfalls gezeigt. Der CMOS-Typ 4017 besteht aus einem aus fünf Binärstufen aufgebauten, nach dem Johnson-Code arbeitenden Dekadenzähler und aus einem Ausgangsdecoder, der den Johnson-Binärcode in eine Dezimalziffer umsetzt. Neben einem Zähleingang verfügt der 4017 über einen Sperreingang und einen Reset-Eingang. Abb. 5.17 zeigt die Simulation des CMOS-Dekadenzählers/Teilers 4017 mit einem Logikanalysator. Mit jeder positiven Flanke des am Zähleingang CLK1 anstehenden Taktsignals erhöht sich der Zählerstand um eins, sofern sich der Sperreingang (CLK2) auf niedrigem Pegel befindet. Durch hohen Pegel am Sperreingang wird der Zählbetrieb unterbunden. Hoher Pegel am Reset-Eingang stellt den Zähler auf Null zurück. Die Benutzung des Johnson-Codes ermöglicht einen schnellen Zählbetrieb und erlaubt die Verwendung von Decodiergattern mit nur zwei Eingängen. Dadurch ergeben sich störimpulsfreie Ausgangssignale. Durch blockiersichere Verknüpfungen ist die richtige Zählsequenz gewährleistet.

Abb. 5.17   Simulation des CMOS-Dekadenzählers/Teilers 4017 mit einem Logikanalysator

392 5  Von der elektronischen Schaltung zur fertigen Platine

5.3 6-Kanal-Lauflicht

393

Abb. 5.18   Simulation des 6-Kanal-Lauflichts mit 555 und 4017

Der CMOS-Dekadenzähler/Teiler 4017 arbeitet im vollstatischen Betrieb bis 5 MHz und ist als Dekadenzähler für dezimal arbeitende Anzeigeeinheiten geeignet. Der Dekadenzähler mit zehn decodierten Ausgängen kann auch als Teiler mit Teilerverhältnis N = 2 bis 10 arbeiten. Die zehn decodierten Ausgänge befinden sich normalerweise auf niedrigem Pegel. Sie nehmen nur bei dem ihnen zugeordneten Zählerstand hohen Pegel an. Jeder decodierte Ausgang verbleibt also über einen vollen Zyklus des Taktsignals auf hohem Pegel. Nach jeweils zehn Taktsignalzyklen schließt ein Übertragsausgangssignal (Q5–9) den Zählerzyklus ab. In einem Mehrdekadenzähler wird es direkt zur Ansteuerung der folgenden Zähdekade verwendet. Abb. 5.18 zeigt die Simulation des 6-Kanal-Lauflichts mit dem Zeitgeber 555 und dem CMOS-Zähler 4017. Der 555 erzeugt den Ausgangstakt für Zähler 4017 mit der Ansteuerung der sechs Leuchtdioden mit 3 mm. Durch die acht Dioden ergibt sich ein Links- und Rechtsbetrieb. Man erhält Tab. 5.7. Jeder Zweig mit den Dioden ist eine ODER-Verknüpfung für die entsprechende Leuchtdiode, die mit „∨“ gekennzeichnet ist. Verknüpfungsschaltungen, auch kombinatorische Schaltungen genannt, führen Schaltfunktionen aus, und sie realisieren Verknüpfungsglieder. Sie gehören zu den Digitalschaltungen, d. h., an ihren Ein- und Ausgängen treten nur digitale Signale auf. Die hier behandelten elektronischen Binärschaltungen zeichnen sich dadurch aus, dass sie als digitale Größe die Spannung verwenden und nur zwei Wertebereiche der Spannung jeweils eine Information kennzeichnen. Diese beiden Wertebereiche werden mit H (high) und L (Low) bezeichnet. H kennzeichnet dabei den Pegelbereich, der näher bei +∞ liegt, L dann entsprechend den näher bei −∞Pegelbereich. Mit den Verknüpfungsschaltungen werden schaltalgebraische Operationen verwirklicht. Dabei ist es erforderlich, die beiden Werte 0 und 1 der binären Variablen den beiden Pegelbereichen H und L zuzuordnen. Dafür gibt es zwei Möglichkeiten:

394

5  Von der elektronischen Schaltung zur fertigen Platine

Tab. 5.7  Ansteuerung der sechs Leuchtdioden Diode

LED

Q0

1

0

0

0

0

0

0

0

0

0

–

L6

Q1

0

1

0

0

0

0

0

0

0

0

L5

Q2

0

0

1

0

0

0

0

0

0

0

D1 ∨ D9

Q3

0

0

0

1

0

0

0

0

0

0

L4

Q4

0

0

0

0

1

0

0

0

0

0

D2 ∨ D8

Q5

0

0

0

0

0

1

0

0

0

0

0

0

0

0

0

0

1

0

0

0

D3 ∨ D7

L3

Q6 Q7

0

0

0

0

0

0

0

1

0

0

L2

Q8

0

0

0

0

0

0

0

0

1

0

D4 ∨ D6

Q9

0

0

0

0

0

0

0

0

0

1

–

L1

D1 ∨ D9

L5

D2 ∨ D8

L4

D3 ∨ D7

L3

D4 ∨ D6

L2

^ 1, L = ^0 positive H-Zuordnung: H = ^ 1, H = ^0 negative L-Zuordnung: L = Beide Zuordnungen sind gleichwertig. In der Praxis findet man häufiger die positive Zuordnung, vor allem bei den meisten integrierten Schaltkreisfamilien. Die Zuordnung ist von fundamentaler Bedeutung, ermöglicht sie doch erst den Übergang von der schaltalgebraischen Operation zur Schaltung und umgekehrt. Von den meisten Verknüpfungsschaltungen lässt sich ohne Kenntnis der Zuordnung nicht sagen, welche schaltalgebraische Operation sie ausführen. Z. B. ist dieselbe Schaltung, die bei positiver Zuordnung die UND-Funktion nachbildet, bei negativer Zuordnung eine ODER-Schaltung. Es gibt daher keine UND-Schaltung, sondern nur eine H-UNDSchaltung oder eine L-UND-Schaltung. Wenn in der Praxis häufig doch nur von einer UND-Schaltung gesprochen wird, dann setzt man voraus, dass die Zuordnung allgemein bekannt ist. Nur unter dieser Bedingung kann das H oder L vor der Bezeichnung der Verknüpfungsschaltung weggelassen werden. Man verwendet im Folgenden meist die vollständige Bezeichnung. Wenn die Angabe der Zuordnung fehlt, dann ist immer die positive Zuordnung gemeint. Die Tatsache, dass es zwischen den Werten 0 und 1 der binären Variablen und den Pegelbereichen H und L zwei mögliche Zuordnungen gibt, macht es erforderlich, deutlich zwischen den binären Funktionssymbolen (den Gliedern) und den Binärschaltungen (den Schaltungen) zu unterscheiden. Ein Beispiel soll dies verdeutlichen: Ein UND-Glied, das Funktionssymbol für die UND-Verknüpfung, steht immer für die Wahrheitstabelle 5.8. Wählt man die positive Zuordnung und ersetzt das Binärzeichen 1 durch den H-Pegel und das Binärzeichen 0 durch den L-Pegel, so erhält man die Arbeitstabelle 5.9 für die H-UND-Schaltung, die nur bei H an beiden Eingängen am Ausgang auf H liegen darf. Bei negativer Zuordnung (L ~ 1, H ~ 0) ergibt sich die Arbeitstabelle 5.10 für eine L-UND-Schaltung, die nur bei

5.3 6-Kanal-Lauflicht Tab. 5.8  Signalzuordnung für eine UND-Verknüpfung

Tab. 5.9  Pegelzuordnung eines UND-Gliedes

Tab. 5.10  Pegelzuordnung eines L-UND-Gliedes

Tab. 5.11  Signalzuordnung eines ODER-Gliedes

395 A

B

Z

0

0

0

0

1

0

1

0

0

1

1

1

A

B

Z

L

L

L

L

H

L

H

L

L

H

H

H

A

B

Z

H

H

H

H

L

H

L

H

H

L

L

L

A

B

Z

1

1

1

1

0

1

0

1

1

0

0

0

L an beiden Eingängen den L-Pegel am Ausgang liefert. Tab. 5.8, 5.9 und 5.10 zeigen, dass die UND-Funktion durch zwei verschiedene Schaltungsarten verwirklicht werden kann. Setzt man umgekehrt die Arbeitstabelle 5.9 für negative Zuordnung in eine Wahrheitstabelle um, so ergibt sich Tab. 5.4, die für die ODER-Funktion gilt. Zum gleichen Ergebnis führt die Arbeitstabelle 5.10, wenn man sie für positive Zuordnung umsetzt. Die Arbeitstabelle 5.10 gilt daher nicht nur für eine H-UND-Schaltung, sondern auch für eine L-ODER-Schaltung, die Tab. 5.10, außer für die L-UND-Schaltung auch für die H-ODER-Schaltung von Tab. 5.11. Ein Verknüpfungsglied ist ein Funktionssymbol und sein Verhalten wird durch eine Wahrheitstabelle mit den Binärzeichen 0 und 1 gekennzeichnet. Eine Verknüpfungsschaltung ist eine Binärschaltung, die Schaltfunktionen realisiert. Ihr Verhalten wird durch eine Arbeitstabelle mit den Pegeln H (High) und L (Low) gekennzeichnet. Der Zusammenhang zwischen beiden wird durch die Zuordnung hergestellt. Da zwei Zuordnungen möglich sind, können die meisten Verknüpfungsglieder durch zwei Typen von Verknüpfungsschaltungen realisiert werden. Umgekehrt führen Verknüpfungsschaltungen je nach Zuordnung meist zwei verschiedene Operationen aus. Wichtigste

396

5  Von der elektronischen Schaltung zur fertigen Platine

Ausnahme: Die NICHT-Schaltung, der Binärinverter, realisiert bei beiden Zuordnungen die NICHT-Funktion (die Negation). Die Schaltzeichen der Digitalschaltungen unterscheiden sich von den Symbolen für die digitalen Funktionen nur durch die zusätzliche Angabe der Zuordnung. Mit normalen Dioden lassen sich keine Verstärker aufbauen, daher auch keine Inverter. Diodenschaltungen können somit nur Schaltfunktionen realisieren, die keine Negationen enthalten, also nur UND- und ODER-Verknüpfungen. Da die Diodenschaltungen keine Verstärker besitzen können, bezeichnet man sie auch als passive Verknüpfungsschaltungen. Es gibt zwei Möglichkeiten, Diodenschaltungen aufzubauen. Man kann einmal die Anoden der Dioden als Eingänge verwenden. Damit diese Schaltungsvariante arbeiten kann, d. h. die Dioden leitend werden können, müssen die Katoden der Dioden über einen Widerstand am L-Pegel liegen. Bei einem H-Pegel am Eingang leiten die dazugehörigen Dioden, bei L-Pegel am Eingang sperren sie. Den Pegel, der die Eingangsdiode (oder den Eingangstransistor) leitend steuert, bezeichnet man als den aktivierenden Pegel. Die Schaltung ist daher eine H-aktive Diodenschaltung. Bei der anderen möglichen Diodenschaltung bilden die Katoden die Eingänge. Die Anoden müssen dann über einen Widerstand am H-Pegel liegen. Das ergibt die L-aktive Diodenschaltung, da ein L-Pegel am Eingang die zugehörige Diode aufsteuert. Abb. 5.19 zeigt das 6-Kanal-Lauflicht mit EAGLE. Für die Blockbatterie steht ein eigenes Symbol in der Bibliothek zur Verfügung. Timer 555 und Zähler 4017 sind in der Bibliothek vorhanden. Für die sechs Leuchtdioden und für das Entkopplungsnetzwerk hat man acht Dioden. Für die sechs Leuchtdioden und für das Entkopplungsnetzwerk werden die Verbindungen mit der Busfunktion gezeichnet. Zuerst zeichnet man den Bus und dann die Verbindungen zu dem Entkopplungsnetzwerk, wie Abb. 5.20 zeigt. Busse erhalten Namen, aus denen hervorgeht, welche Signale sie führen. Bei einem Bus handelt es sich um ein Zeichenelement. Er stellt keine elektrischen Verbindungen her. Sie werden immer über Netze und deren Namen hergestellt. Besonderheit des Busses ist seine Menü-Funktion. Klickt man mit NET auf den Bus, öffnet sich ein Menü. Der Menüinhalt wird vom Bus-Namen bestimmt. Der Bus im Bild hat den Namen Bus (0…9) Ein Klick auf die Bus-Linie bei aktiviertem NET-Befehl öffnet das Menü wie in Abb. 5.20 dargestellt ist. Daraus wählt man den Namen des zu verlegenden Netzes. Der Index eines Teilbusnamens darf zwischen 0…511 liegen. Setzt man ein LABEL mit aktivierter XREF-Option für ein Netz, wird automatisch ein Querverweis erzeugt. Dieser zeigt auf die nächste Seite auf der dieses Netz wieder vorkommt. Je nachdem in welche Richtung das Label zeigt, verweist es auf eine vorhergehende oder eine nachfolgende Schaltplanseite. Zeigt ein Label nach unten oder rechts, zeigt es auf eine höhere Seitennummer. Zeigt es nach oben oder nach links, verweist es auf die niedrigeren Seitennummern. Kommt das Netz nur noch auf einer weiteren Seite vor, wird dieser Querverweis angezeigt, unabhängig von der Drehung des Labels.

Abb. 5.19   Schaltung eines 6-Kanal-Lauflichts mit EAGLE

5.3 6-Kanal-Lauflicht 397

398

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.20   Busverbindungen zwischen Zähler 4017 und Entkopplungsnetzwerk. Mit LABEL wird jede Stelle des Busses mit den Anschlüssen gezeichnet

Befindet sich das Netz nur noch auf der aktuellen Seite, zeigt das Label nur den Netznamen und gegebenenfalls den Label-Rahmen, je nach Definition, die im Menü Optionen/Einstellungen/Verschiedenes unter Format für Querverweis-Labels angegeben ist (auch über SET definierbar). Die XREF-Option aktiviert man direkt in der Parameterleiste des LABEL-Befehls oder nach dem Platzieren über CHANGE XREF ON. Die folgenden Platzhalter zur Definition des Label-Formats sind erlaubt: %F aktiviert das Zeichnen eines Rahmens um das Label %N der Name des Netzes %S die nächste Seitennummer %C die Spalte auf der nächsten Seite %R die Zeile auf der nächsten Seite Die Standardformate sind %F, %N, %S, %C und %R. Neben den definierten Platzhaltern kann man auch beliebige andere ASCII-Zeichen verwenden. Die Platzhalter %C und %R funktionieren nur, wenn man auf den Schaltplanseiten jeweils einen Zeichnungsrahmen mit Spalten- und Reiheneinteilung platziert hat. Ansonsten wird ein Fragezeichen angezeigt. Wenn man die Fehlerübertragung durchführt, wird ein Fehler beim Baustein 4017 angezeigt.

5.3 6-Kanal-Lauflicht

399

Abb. 5.21   Fenster des INVOKE-Befehls

Einige Bauteile sind in den Bibliotheken so definiert, dass die Versorgungsspannungspins nicht im Schaltplan sichtbar sind. Das ist auch nicht notwendig, da alle Power-Pins mit demselben Namen automatisch verbunden werden. Unabhängig davon, ob sie sichtbar sind oder nicht. Möchte man ein Netz direkt an einen der versteckten Pins legen, holt man das Gate mithilfe des INVOKE-Befehls in den Schaltplan. Klicken Sie auf das INVOKE-Icon und dann auf das gewünschte Bauteil, sofern dieses auf derselben Seite des Schaltplans platziert wurde. Soll das Gate auf einer anderen Seite des Schaltplans liegen, wechselt man auf diese Seite, aktiviert INVOKE und tippt den Namen des Bauteils (z. B. IC2) in die Kommandozeile. Man selektiert das gewünschte Gate im INVOKE-Fenster und platziert es. Anschließend verbindet man das Versorgungsgate mit den gewünschten Netzen. Abb. 5.21 zeigt den INVOKE-Befehl. Mit dem INVOKE-Befehl öffnet sich ein Fenster und VDD (Pin 16) und VSS (Pin 8) wird sichtbar. Beide Pins sind mit der Stromversorgung zu verbinden. Spätestens am Ende der Schaltplanentwicklung sollte man den Schaltplan mithilfe des Electrical Rule Check (ERC) überprüfen. Es ist von Vorteil, den ERC während der Arbeit im Schaltplan immer wieder mal aufzurufen, um mögliche Fehler möglichst schnell zu entdecken. Man klickt dazu auf das ERC-Icon im Befehlsmenü oder auf den Eintrag Schaltplan prüfen (ERC) im Menü „Werkzeuge“. Alle Fehlermeldungen und Warnungen, die die Schaltplanlogik betreffen, werden im ERC-Fehler-Fenster angezeigt. Fehler werden in der Liste mit einem roten Icon markiert, Warnungen mit einem gelben.

400

5  Von der elektronischen Schaltung zur fertigen Platine

Existiert zum Schaltplan ein zugehöriges Board, prüft der ERC-Befehl auch die Konsistenz zwischen Schaltplan und Board. Werden keine Unterschiede festgestellt, meldet der ERC, dass Board und Schaltplan konsistent sind. Andernfalls zeigt das ERCFenster einen Zweig mit Konsistenzfehlern. Die Fehler können alphabetisch oder nach Schaltplanseiten auf- oder absteigend sortiert angezeigt werden. Man klickt dazu auf die Spaltenüberschriften „Art“ beziehungsweise „Seite“. Klickt man auf einen Eintrag im Zweig Fehler oder Warnungen des ERC-FehlerFensters, zeigt eine Linie an die Stelle im Schaltplan, die betroffen ist. Wenn nur ein Ausschnitt der Zeichnung sichtbar ist, erreicht man durch Anklicken der Option „Zentriert“, dass der selektierte Fehler in der Fenstermitte gezeigt wird. Manchmal kann es sein, dass man eine Warnung oder einen Fehler tolerieren möchte. In diesem Fall klickt man auf die Schaltfläche „Billigen“. Der aktuelle Eintrag wird in den Zweig „Gebilligt“ verschoben und nicht mehr gemeldet. Soll ein gebilligter Fehler oder eine Warnung wieder als normaler Fehler bzw. als normale Warnung behandelt werden, wählt man den entsprechenden Eintrag im Gebilligt-Zweig aus und klickt dann auf die Schaltfläche „Missbilligen“. Der Eintrag erscheint jetzt wieder als normaler Eintrag im ursprünglichen Zweig. Gebilligte Fehler/ Warnungen bleiben so erhalten. Durch einen Klick auf den BOARD-Befehl in der Aktionsleiste erfolgt die Umschaltung auf die Platine. Abb. 5.22 zeigt die Platine mit den Bauelementen. Die Abmessungen der Platine werden mit dem MOVE und SPLIT auf eine Größe von 50 × 30 mm eingestellt und dann die Bauelemente platziert. Die einzelnen Bauteile sind einzeln in die Platine zu ziehen und damit erkennt man die Richtigkeit der Anschlüsse. Abb. 5.23 zeigt eine geroutete Platine mit den Bauelementen. Mit dem ROUTE-Befehl lassen sich jetzt die Luftlinien in Leitungen umwandeln. Ein Klick auf die mittlere Maustaste während des Verlegens einer Leiterbahn erlaubt den Layer zu wechseln. Es wird automatisch eine Durchkontaktierung gesetzt. Ein Klick mit der rechten Maustaste ändert die Eigenschaft, wie die Leiterbahn an der Maus hängt und verlegt werden soll (SET-Befehl, Parameter Wire_Bend). Darunter befinden sich auch zwei Einstellungen, die es erlauben, die Leiterbahnen in 90°-Bögen bzw. in freien Bögen zu verlegen. Signalname und Netzklasse werden in der Statuszeile angezeigt. Ist eine Signallinie vollständig verlegt, bestätigt EAGLE die korrekte Verbindung beim Absetzen mit einem kurzen Piepton. Der Signalname lässt sich auch direkt über die Kommandozeile angeben, zum Beispiel ROUTE VCC. Nach Betätigen der Eingabetaste hängt die Leiterbahn direkt an der Maus. Der Startpunkt des Routings liegt an einem Signalstützpunkt, der der aktuellen Mausposition am nächsten ist. Soll die Leiterbahn an einer Durchkontaktierung beginnen, drückt man die Ctrl-Taste und klickt auf das Via. Falls für einzelne Signale kein Verdrahtungsweg mehr existiert,

5.3 6-Kanal-Lauflicht

401

Abb. 5.22   Platine mit den Bauelementen

verschiebt man andere Leitungen mit MOVE und SPLIT oder verändert über CHANGE Eigenschaften von Leiterbahnen (Width, Layer). SPLIT kann man dazu verwenden, bereits verlegten Leiterbahnen einen neuen Verlauf zu geben. Man kann Segment für Segment neu verlegen und dann den bisherigen Verlauf mit Ctrl + DELETE und/oder RIPUP entfernen. Soll an einer bestimmten Stelle eine Durchkontaktierung platziert werden, kann man das mit dem VIA-Befehl vornehmen. Über NAME gibt man dem Via einen Signalnamen. Will man eine Leiterbahn eines teilverlegten Signals an einer anderen Stelle beginnen als am Beginn oder Ende der Luftlinie (also beispielsweise auf einer entfernteren Stelle einer Leiterbahn, die zum Signal gehört), drückt man einfach die Ctrl-Taste. So wird von dieser Stelle aus eine Luftlinie erzeugt.

402

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.23   Geroutete Platine

Beendet man eine Leiterbahn an einer Stelle an der in einem anderen Layer ebenfalls eine Leiterbahn desselben Signals verläuft, wird bei gedrückter Shift-Taste automatisch eine Durchkontaktierung gesetzt, ansonsten nicht. Luftlinien der Länge 0 (zum Beispiel von Top nach Bottom) werden als Kreuz im Layer 19 gezeichnet. Falls man eine Mehrlagenplatine entwerfen und Blind- und Buried- bzw. Micro-Vias verwenden will, ist auch der VIA-Befehl zu beachten. Während des Verlegens einer Leiterbahn berechnet EAGLE automatisch die kürzeste Verbindung zum nächstgelegenen Punkt des Signals. Diese wird durch eine Signallinie (Airwire) angezeigt. Es ist sinnvoll, während des Routens immer wieder den Befehl RATSNEST zu starten, um alle Signallinien neu zu berechnen. Bei komplexen Platinen kann es sinnvoll sein, den Fangradius über das Menü „Optionen/Einstellungen/Verschiedenes“ anzupassen. Soll man eine verlegte Leitung oder Teile davon wieder in eine Signallinie verwandeln wollen oder ein Via entfernen, benutzt man RIPUP. Mit Klick auf eine Leiterbahn wird diese zwischen den nächsten Knickpunkten aufgelöst. Klickt man nochmals auf diese Stelle (auf die Signallinie), löst sich der ganze Zweig des Signals bis zu den

5.3 6-Kanal-Lauflicht

403

nächsten Pads hin auf. Soll ein ganzes Signal umgewandelt werden, klickt man auf RIPUP und gibt in der Kommandozeile den Namen des Signals an. Es dürfen auch mehrere gleichzeitig angegeben werden. Der Befehl RIPUP GND VCC +5V

wandelt die drei Signale GND, VCC und +5V in Luftlinien um. RIPUP ! GND VCC

hingegen wandelt alle Signale außer GND und VCC in Luftlinien um. RIPUP;

wandelt alle Signale (die im Editor sichtbar sind) in Luftlinien um. Um wirklich alle zu erreichen, müssen alle Layer, in denen Leiterbahnen gezeichnet sind, sichtbar sein (DISPLAY). Sollen Leiterbahnen in Radien verlegt oder Leiterbahnverläufe geglättet werden, sind die Hinweise zum MITER-Befehl in der Hilfe-Funktion zu beachten. Mit der Angabe des Miter-Radius bestimmt man, wie die Wire-Verbindungspunkte abgeschrägt werden sollen. Ein positiver Wert für den Radius erzeugt eine Rundung und ein negativer Wert eine Gerade. Der Miter-Radius wirkt sich auf verschiedene Wire-Bends aus (0, 1, 3, 4; siehe auch SET-Befehl) und wird zusätzlich in der Parameterleiste der Befehle SPLIT, ROUTE, WIRE und POLYGON angezeigt. Bei aktivem WIRE- oder ROUTE-Befehl kann man sich mit der rechten Maustaste durch die vorher angesprochenen Wire-Bends, die Knickmodi, durchklicken. Insgesamt kennt EAGLE acht Einstellungen (0…7), die in der Parameterleiste angezeigt werden. Wird beim Klicken mit der rechten Maustaste gleichzeitig die Shift-Taste gedrückt, kehrt sich die Auswahlreihenfolge um. Bei gedrückter Ctrl-Taste kann man zwischen zwei komplementären Wire-Bends wechseln. Sollen nur einige Wire-Bends über den rechten Mausklick zur Verfügung stehen, kann man das beispielsweise in der Datei EAGLE.scr definieren. Angenommen man arbeitet nur mit den Wire-Bends 2, 5, 6 und 7, lautet die Syntax hierfür: SET WIRE_BEND @ 2 5 6 7

Falls man doch einen anderen Knickmodus nutzen will, kann man diesen über die Parameterleiste wählen. Das Verlegen der Leiterbahnen kann man auch dem Autorouter überlassen. Abb. 5.24 zeigt die bestückte Platine für das 6-Kanal-Lauflicht.

404

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.24   Bestückte Platine für das 6-Kanal-Lauflicht

5.4 Kojak-Sirene Die astabile Kippschaltung für eine Kojak-Sirene setzt sich aus zwei dynamisch angesteuerten Schaltstufen zusammen. Wie bei den bistabilen Kippschaltungen werden auch hier der Ausgang der Schaltstufe 1 (links) mit dem Eingang der Schaltstufe 2 (rechts) und der Ausgang der Schaltstufe 2 mit dem Eingang der Schaltstufe 1 verbunden. Astabile Kippschaltungen kennen keine stabilen Zustände, d. h., die Leitzustände der einzelnen Transistorschaltstufen wechseln ständig nach einer von der Dimensionierung der Schaltung abhängigen Taktfrequenz. Sie benötigen deshalb auch keine Eingänge, über die die Kippvorgänge eingeleitet werden. Ein Start- oder Stoppbetrieb ist durch eine geringfügige Erweiterung der Schaltung möglich. Für die Beschreibung der astabilen Kippschaltung nach Abb. 5.25 wird von einem Zeitpunkt ausgegangen, bei dem gerade Transistor T1 leitend und damit Transistor T2 gesperrt ist. Am Eingang der Schaltstufe 2, also unmittelbar vorher ein negativer Potenzialsprung von +U → 0 V wirksam geworden ist. Transistor T2 bleibt für die Zeit t2 gesperrt:

t2 = 0,7 · RB2 · C2 Danach wird der Transistor T2 ohne äußeren Einfluss leitend. Dabei entsteht ein Potenzialsprung +U → 0 V am Ausgang Q2 und der Ausgang ist mit Kanal B des Oszilloskop verbunden. Durch diesen Potenzialsprung, der gleichzeitig am Eingang der Schaltstufe 1 zur Wirkung kommt, wird der Transistor T1 gesperrt (Kippvorgang). Die Sperrdauer t1 des Transistors T1 ergibt sich aus:

t1 = 0,7 · RB1 · C1

5.4 Kojak-Sirene

405

Nach der Zeit t1 folgt ein weiterer Kippvorgang, der die Schaltung in die anfangs angenommene Lage versetzt. Da die Schaltung symmetrisch aufgebaut ist, gilt für diesen Rückkippvorgang der gleiche Ablauf. Ab hier wiederholen sich automatisch alle beschriebenen Vorgänge, bis die Betriebsspannung abgeschaltet wird. Durch die sich ständig wiederholenden Kipp- und Rückkippvorgänge erzeugen astabile Kippschaltungen Rechteckspannungen, die an den beiden Ausgängen Q1 (Kanal A) und Q2 (Kanal B) abgegriffen werden können. In Abb. 5.25 sind beide Spannungen UQ1 und UQ2 zeitgerecht übereinander dargestellt für die Annahme, dass t1 = t2 ist. Eine volle Rechteckschwingung setzt sich aus Sperrzeiten t1 und t2 beider Transistoren zusammen. Die Periodendauer T beträgt deshalb:

T = t 1 + t2 Sind beide Schaltstufen gleich dimensioniert, RB1 = RB2 = RB und C1 = C2 = C, gilt deshalb für t1 = t2 folgende Überlegung. Dies ergibt eine Periodendauer von

T = 2·t t = 0, 7 · RB · C T = 2 · 0, 7 · RB · C T = 1, 4 · RB · C Die Rechteckfrequenz f wird aus der Periodendauer T berechnet:

f= f=

1 T

1 1, 4 · RB · C

Bei unsymmetrischer Dimensionierung der beiden Schaltstufen können unterschiedliche Sperrzeiten t1 und t2 auftreten. Zur Berechnung der Periodendauer T gilt:

T = t1 + t2 T = 0, 7 · (RB1 · C1 + RB2 · C2 ) Die Frequenz f der astabilen Kippstufe (Rechteckgenerator) ergibt sich aus:

f=

0, 7 · (RB1

1 · C1 + RB2 · C2 )

Wie sich bei einer späteren Betrachtung zeigt, ist eine unsymmetrische Dimensionierung bei astabilen Kippschaltungen bis zu einem Verhältnis t1 = 5 bzw. 0,2 praktisch realisierbar. Bei größeren Verhältnissen reicht meistens die kürzere der beiden Sperrzeiten nicht aus, um den Kondensator der anderen Schaltstufe umzuladen.

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.25   Astabile Kippschaltung am Oszilloskop

406

5.4 Kojak-Sirene

407

Für eine genauere Betrachtung der Umladevorgänge der Kondensatoren ist in der Schaltung von Abb. 5.25 angenommen, dass Transistor T1 gesperrt ist. Dem betrachteten Moment ist also ein Potenzialsprung von +U → 0 V am Eingang der Schaltstufe 1 (Kollektor von T2) und damit eine negative Potenzialverschiebung an dem Kondensator C1 vorausgegangen (-U an der Basis vom Transistor T1). Transistor T1 bleibt während der Umladung von C1 so lange gesperrt, bis das Potenzial der basisseitigen Kondensatorplatte wieder positive Werte annimmt. Der Umladestromkreis ist: +U → R2 → C1 → leitender Transistor T2 → 0 V. Da in diesem Stromkreis RB2 hochohmig ist, ergibt sich eine große Zeitkonstante τ und damit eine verhältnismäßig langsame Umladung. Nach abgeschlossener Umladung wird Transistor T1 leitend und sperrt Transistor T2. Das Kollektorpotenzial von Transistor T2 ändert sich von 0 V auf +U und verursacht damit eine positive Potenzialverschiebung am Kondensator C1. Die basisseitige Kondensatorplatte nimmt also positives Potenzial +U an. Für den Kondensator C1 entsteht ein Umladestrom -iC2 in umgekehrter Richtung: +U → RB1 → C1 → leitende Basis-Emitter-Strecke T1 → 0 V. Diese Umladung nimmt nur kurze Zeit in Anspruch, da der Widerstand R1 bedeutend niederohmiger ist als RB2 bei der vorher beschriebenen umgekehrten Umladung. Der schnell abnehmende Umladestrom verursacht in R2 einen Spannungsfall, um den die Ausgangsspannung uQ2 in der Sperrphase von T2 (Leitphase von T1) kleiner als +U ist. Die von 0 auf +U ansteigende Flanke der Ausgangsspannung uQ2 ist also nicht rechteckförmig, sondern steigt nach einer e-Funktion mit kleiner Zeitkonstante τ an. Die Abweichung von der Rechteckform ist umso kleiner, je niederohmiger der Widerstand RB1 ist. Für die Ausgangsspannung uQ1 gilt das gleiche, da hier der Umladestrom vom Kondensator C2 an dem Widerstand R1 einen Spannungsfall verursacht. Abb. 5.26 zeigt die Steuerschaltung der Kojak-Sirene. Für die Simulation wird der Funktionsgenerator verwendet, der auf eine symmetrische Dreiecksspannung eingestellt ist. Mit dieser Spannung steuert man die beiden Widerstände RB1 und RB2 an. Durch den Funktionsgenerator kann man das Tastverhältnis zwischen 1 % und 99 % ändern und das Verhalten des Steuerteils simulieren. Der Kanal A des Oszilloskops ist mit dem Funktionsgenerator verbunden. Der Kanal B zeigt das Verhalten der Ausgangsspannung für die Ansteuerung des Leistungstransistors. Der Funktionsgenerator besitzt drei Anschlüsse, über die die Signale in die Schaltung eingespeist werden. Der Anschluss „Common“ stellt den Bezugspegel für das Signal dar. Wenn die Masse den Bezug für ein Signal bilden soll, verbindet man den Anschluss „Common“ mit dem Bauteil „Masse“. Der positive Anschluss (+) speist eine bezogen auf den Bezugsanschluss in positiver Richtung verlaufende Kurvenform ein. Der negative Anschluss (−) speist eine entsprechend in negativer Richtung verlaufende Kurvenform ein. • Signalform: Um eine Signal- bzw. Kurvenform zu wählen, klickt man auf die entsprechende Sinus-, Dreieck- oder Rechteckschaltfläche. Das Tastverhältnis des Dreieck- und Rechtecksignals kann man beliebig ändern und bei dem Dreiecksignal die steigende bzw. fallende Flanke einstellen.

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.26   Steuerschaltung der Kojak-Sirene

408

5.4 Kojak-Sirene

409

• Signaloptionen: Mit dieser Option bestimmt man die Periodenanzahl (Frequenz von 1 µHz bis 9,99 GHz) des vom Funktionsgenerator gelieferten Signals. • Tastverhältnis (1 % bis 99 %): Mit dieser Option stellen Sie das Verhältnis aus steigendem zum fallenden Kurvenanteil bzw. positivem zum negativen Kurvenanteil (Rechtecksignal) ein. Das Tastverhältnis wirkt sich nicht auf das Sinussignal aus. • Amplitude (1 µV bis 999 kV): Mit dieser Option stellt man den Betrag der Signalspannung vom Nulldurchgang bis zum Spitzenwert ein. Wenn die Einspeisungspunkte der Schaltung mit dem Anschluss „Common“ und dem positiven oder negativen Anschluss des Funktionsgenerators verbunden sind, beträgt der SpitzeSpitze-Wert das Zweifache der Amplitude. Wenn das Ausgangssignal dagegen über den negativen und positiven Anschluss eingespeist wird, beträgt der Spitze-SpitzeWert das Vierfache der Amplitude. Durch Anklicken einer der drei oberen Felder erhält man die Signalform für die Grundfrequenzen: Sinus, Dreieck und Rechteck. Der Funktionsgenerator hat drei Ausgänge, die man unterschiedlich beschalten kann. Normalerweise verwendet man die Ausgangsspannung zwischen Masse- bzw. 0-V-Anschluss und positivem Ausgang. In diesem Fall ergibt z. B. Ua = +10 V. Arbeitet man zwischen Masseanschluss und negativem Ausgang, erhält man Ua = −5 V. Nimmt man die Spannung zwischen dem positiven und negativen Ausgang ab, lassen sich doppelte Spannungswerte, z. B. mit UaSS = 10 V erzeugen. Schaltet man auf Rechteckspannung, lässt sich ein weiteres Fenster öffnen. Mit „Set Rise/ Fall Time“ (Anstiegs- und Abfallzeit) kann man den zeitlichen Faktor für die positive und negative Flanke für die rechteckförmige Spannung einstellen. Die Frequenz lässt sich auf verschiedene Weise ändern. Die erste Möglichkeit besteht darin, die Drehknöpfe (Spin-Controls) anzuklicken. Bei dieser Methode erhöht sich der Frequenzwert um jeweils 1. Diesen Vorgang kann man auch durch die Verwendung der beiden Pfeiltasten (Cursor-Tasten) der PC-Tastatur realisieren. Wenn man den Frequenzwert über die Tastatur eingibt, lässt sich der Frequenzwert mit einer Kommastelle (Dezimalpunkt) eingeben, z. B. 3,5 kHz. Hierzu klickt man mit der Maus in die Frequenzwertanzeige des Funktionsgenerators. Es lassen sich die Frequenzbereiche von pHz bis THz in Stufen wählen und dann über das Fenster fein einstellen. Die Frequenz bei einer sinusförmigen Wechselspannung gibt die Anzahl der Perioden pro Sekunde an. Die Frequenz f und die Kreisfrequenz ω berechnen sich aus

f=

1 T

ω= 2 · π · f

Der Funktionsgenerator erzeugt eine Wechselspannung mit 1 kHz. Es ist die Periodendauer und die Kreisfrequenz zu berechnen aus

T=

1 1 = = 1 ms f 1 kHz

ω = 2 · π · f = 2 · 3,14 · 1 kHz = 6280 s−1

410

5  Von der elektronischen Schaltung zur fertigen Platine

Die Wellenlänge λ ist der Abstand zwischen zwei Stellen gleichen Schwingungszustandes, d. h. zweier Verdichtungsstellen. Die Berechnung erfolgt nach

=

c f

mit c = Ausbreitungsgeschwindigkeit (diese beträgt in Luft und Vakuum 300.000 km/s und in Kupferleitungen 240.000 km/s). Abb. 5.27 zeigt die Gesamtschaltung in EAGLE für eine Kojak-Sirene. An der Klemme X1 wird der Taster für die Kojak-Sirene angeschlossen. Die Klemme X2 ist für den Anschluss der Betriebsspannung vorhanden. Für den Lautsprecher dient die Klemme X3 mit dem Leistungsdarlingtontransistor TIP120. Der NPN-Darlingtontransistor TIP120 ist in einem TO220-Gehäuse untergebracht. Zwischen der positiven Betriebsspannung und dem Kollektor befindet sich der Laufsprecher. Für den TIP120 gelten folgende Daten: • • • • • • • •

Kollektorstrom IC = 5 A Sättigungsstrom UCE(max) = 4 V Kollektorstrom ICES = 500  µA Leistung Ptot = 75 W DC-Stromverstärkung hFE = 1000 DC-Stromverstärkung (Referenzstrom) hFE = 3 A DC-Stromverstärkung (Referenzspannung) hFE = 3 V Kollektor-Emitterspannung UCE0 = 60 V

Abb. 5.28 zeigt die aufgelöste Schaltung in EAGLE für die Kojak-Sirene. Über drei Leiterbahnen fließt ein hoher Strom und dadurch müssen drei entsprechend in der Leiterbahn vergrößert werden. Hierzu bieten sich zwei Lösungen an. Zuerst vergrößert man mit dem WINDOWS-Befehl die Ansicht von Abb. 5.28 und erhält Abb. 5.29. Mit dem INFO-Befehl kann man die Leiterbahn zwischen dem Transistor TIP120 (Kollektor) und dem Stecker X3-2 anklicken. In diesem Fall ist es das Netzwerk N$3. Mit dem RIPUP-Befehl lässt sich die Leiterbahn zwischen dem Transistor TIP120 (Kollektor) und dem Stecker X3-2 in eine Luftlinie umwandeln. Mit dem Routen-Befehl lässt sich das manuelle Verlegen von Leiterbahnen durchführen. Klickt man den Routen-Befehl an und es erscheint Abb. 5.30 zum manuellen Verlegen der Signalleitungen. Die ersten zwei Icons in der Befehlsleiste sind Grid und Layer. Das Grid-Icon ist immer vorhanden und dient zur Einstellung des Rasters und der aktuellen Einheiten. Alle Wertangaben und die Anzeige der Koordinaten wird ausgegeben. Dann folgt der LayerIcon. Bei einer einseitigen Platine ist es der Bottom-Layer. Anschließend folgen die acht Icons für die „Wire_bend“-Funktion. Ein Klick auf die mittlere Maustaste während des Verlegens einer Leiterbahn erlaubt den Layer zu

Abb. 5.27   Gesamtschaltung in EAGLE für eine Kojak-Sirene

5.4 Kojak-Sirene 411

412

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.28   Aufgelöste Schaltung in EAGLE für die Kojak-Sirene Abb. 5.29   Vergrößerung des Platinenausschnitts mit dem TIP120

wechseln. Es wird automatisch eine Durchkontaktierung gesetzt. Ein Klick mit der rechten Maustaste ändert die Eigenschaft, wie die Leiterbahn an der Maus hängt und verlegt werden soll (SET-Befehl, Parameter Wire_Bend). Darunter befinden sich auch zwei Einstellungen, die es erlauben, die Leiterbahnen in 90°-Bögen bzw. in freien Bögen zu verlegen. Diese Funktionen bezeichnet man als „Round“ und „Straight“ (Abb. 5.30a). Signalname und Netzklasse werden in der Statuszeile angezeigt. Ist eine Signallinie vollständig verlegt, bestätigt EAGLE die korrekte Verbindung beim Absetzen mit einem kurzen Piepton.

5.4 Kojak-Sirene

413

Abb. 5.30   Routen-Befehl zum manuellen Verlegen der Signalleitungen mit einer Leiterbahnbreite von 0,8128 mm

Abb. 5.30   (Fortsetzung)

Der Signalname lässt sich auch direkt über die Kommandozeile angeben, zum Beispiel ROUTE VCC. Nach Betätigen der Eingabetaste hängt die Leiterbahn direkt an der Maus. Der Startpunkt des Routings liegt an einem Signalstützpunkt, der der aktuellen Mausposition am nächsten ist. Soll die Leiterbahn an einer Durchkontaktierung beginnen, drückt man die Ctrl-Taste und klickt man auf das Via. Unter Clearance werden die Mindestabstände zwischen Leiterbahnen, Pads, SMDs und Vias verschiedener Signale und zwischen SMDs, Pads und Vias bei gleichem Signal bestimmt. Setzt man den Wert für Prüfungen zwischen Objekten gleichen Signals (same signals) auf 0, werden diese nicht ausgeführt. Distance bietet Einstellungsmöglichkeiten für Mindestabstände zu Objekten im Layer 20 Dimension, in dem üblicherweise der Platinenumriss gezeichnet wird, und zwischen den Bohrungen. Für Netze, die einer speziellen Netzklasse angehören, gelten die über den CLASSBefehl definierten Werte für den Mindestabstand (Clearance) und den Bohrdurchmesser der Vias (Drill), sofern diese größer sind, als in den Design-Regeln vorgegeben (Clearance bzw. Minimum Drill im Sizes-Tab). An dieser Stelle wählt man die Mindestwerte für Leiterbahnbreite und Bohrdurchmesser, die im Layout erlaubt sind. Sind Netzklassen definiert (Edit/Netzklassen) und dabei Vorgaben für die Mindestleiterbahnbreite (Width) und den Mindestbohrdurchmesser (Drill) durchgeführt wird, gilt der jeweils größere Wert.

414

5  Von der elektronischen Schaltung zur fertigen Platine

Bei der Verwendung von Blind-Vias (Sacklöchern) wird hier das erlaubte Verhältnis von Bohrungstiefe zu Bohrdurchmesser festgelegt. Man sollte unbedingt vorher den Leiterplattenhersteller kontaktieren! Schreibt der Leiterplattenhersteller beispielsweise ein Verhältnis von 1:0,5 vor, gibt man in die Zeile Min. Blind Via Ratio den Wert 0,5 ein. Verwendet man Micro-Vias, gibt man in der Zeile „Min. MicroVia“ den erlaubten Mindestbohrdurchmesser vor. Ein Wert größer als Minimum Drill bedeutet, dass keine Micro-Vias verwendet werden (default). Die Einstellungen unter Restring bestimmen die Restring-Breite von Pads, Vias und Micro-Vias. Unter Restring versteht man den Kupferring, der nach dem Bohren eines Pads oder Vias um die Bohrung herum stehen bleibt. Die Breite des Restrings kann für Außen- und Innenlagen unterschiedlich gewählt werden. Bei Pads kann man zusätzlich zwischen Top- und Bottom-Layer unterscheiden. Die Restring-Breite errechnet sich prozentual vom Bohrdurchmesser, der von einem Minimal- bzw. Maximalwert begrenzt wird. Die Restring-Einstellungen wirken sich auch auf Thermal- und Annulus-Symbole in Supply-Layern aus, wenn die Option „Restring“ im „Supply-Tab“ der Design-Regeln für „Thermal-/Annulus-Symbole“ aktiviert ist. Sobald man einen dieser Werte verändert und anschließend auf die Schaltfläche „Übernehmen“ klickt, sieht man direkt die Auswirkungen im Layout. Wenn man für die Ober- bzw. Unterseite unterschiedliche Werte wählt, ist es sinnvoll die Layerfarbe der Layer 17 Pads bzw. 18 Vias gleich der Hintergrundfarbe (schwarz oder weiß) zu setzen. So sieht man die tatsächliche Größe bzw. Form des Objekts im entsprechenden Layer. Der INFO-Befehl und auch Eigenschaften-Dialog des Kontextmenüs, zeigen den ViaDurchmesser in den Außen- und Innenlayern, und den ursprünglich vom Benutzer vorgegebenen Wert an. Es gilt: voreingestellter Wert (über CHANGE DIAMETER):  0,7 tatsächlicher, errechneter Durchmesser in den Außenlayern:  0,9 tatsächlicher, errechneter Durchmesser in den Innenlayern:  0 ,8 Aufgrund der Restring-Einstellungen in den Design-Regeln wird der Via-Durchmesser entsprechend den vorgegebenen Mindestwerten vergrößert. Falls für einzelne Signale kein Verdrahtungsweg mehr existiert, verschiebt man andere Leitungen mit MOVE und SPLIT oder verändert über CHANGE die Eigenschaften der Leiterbahnen (Width, Layer). SPLIT kann man dazu verwenden, bereits verlegten Leiterbahnen einen neuen Verlauf zugeben. Man kann Segment für Segment neu verlegen und dann den bisherigen Verlauf mit Ctrl + DELETE und/oder RIPUP entfernen. Soll an einer bestimmten Stelle eine Durchkontaktierung platziert werden, kann man den VIA-Befehl verwenden. Über NAME gibt man dem Via einen Signalnamen. Will man eine Leiterbahn eines teilverlegten Signals an einer anderen Stelle beginnen als am Beginn oder Ende der Luftlinie (also beispielsweise auf einer entfernteren Stelle einer Leiterbahn, die zum Signal gehört), drückt man einfach die Ctrl-Taste.

5.4 Kojak-Sirene

415

Beendet man eine Leiterbahn an einer Stelle an der in einem anderen Layer ebenfalls eine Leiterbahn desselben Signals verläuft, wird bei gedrückter Shift-Taste automatisch eine Durchkontaktierung gesetzt, ansonsten nicht. Luftlinien der Länge 0 (z. B. von Top nach Bottom) werden als Kreuz im Layer 19 gezeichnet. Während des Verlegens einer Leiterbahn berechnet EAGLE automatisch die kürzeste Verbindung zum nächstgelegenen Punkt des Signals. Diese wird durch eine Signallinie (Airwire) angezeigt. Es ist sinnvoll, während des Routens immer wieder den Befehl RATSNEST zu starten, um alle Signallinien neu zu berechnen. Bei komplexen Platinen kann es sinnvoll sein, den Fangradius über das Menü Optionen/Einstellungen/Verschiedenes anzupassen. Sollte man eine verlegte Leitung oder Teile davon wieder in eine Signallinie verwandeln wollen oder ein Via entfernen, benutzt man RIPUP. Mit Klick auf eine Leiterbahn wird diese zwischen den nächsten Knickpunkten aufgelöst. Klickt man nochmals auf diese Stelle (auf die Signallinie), löst sich der ganze Zweig des Signals bis zu den nächsten Pads hin auf. Will man ein ganzes Signal wandeln, klickt man auf RIPUP und gibt in der Kommandozeile den Namen des Signals an. Es dürfen auch mehrere gleichzeitig angegeben werden. Sollen Leiterbahnen in Radien verlegt oder Leiterbahnverläufe geglättet werden, verwendet man den MITER-Befehl. Mit der Angabe des Miter-Radius bestimmt man, wie die Wire-Verbindungspunkte abgeschrägt werden sollen. Ein positiver Wert für den Radius erzeugt eine Rundung, ein negativer Wert eine Gerade. Der Miter-Radius wirkt sich auf verschiedene Wire-Bends aus und wird zusätzlich in der Parameterleiste der Befehle SPLIT, ROUTE, WIRE und POLYGON angezeigt. Bei aktivem WIRE- oder ROUTE-Befehl kann man sich mit der rechten Maustaste durch die vorher angesprochenen Wire-Bends, die Knickmodi, durchklicken. Insgesamt kennt EAGLE acht Einstellungen (0…7), die in der Parameterleiste angezeigt werden. Wird beim Klicken mit der rechten Maustaste gleichzeitig die Shift-Taste gedrückt, kehrt sich die Auswahlreihenfolge um. Bei gedrückter Ctrl-Taste kann man zwischen zwei komplementären Wire-Bends wechseln. Statt die Leiterbahn wie in Abb. 5.30 zu zeichnen, kann man die Verlegung der Leiterbahnen auch automatisieren, wie Abb. 5.31 zeigt. Der Befehl CLASS legt eine Netzklasse fest (Menü Bearbeiten/Netzklassen…). Die Netzklasse bestimmt die Mindestleiterbahnbreite, den Mindestabstand zu anderen Signalen und den Mindestbohrdurchmesser von Vias im Layout für eine bestimmte Art von Signalen. Jedes Netz, das verlegt wird gehört automatisch der Netzklasse 0 „default“ an. Für diese Netzklasse sind standardmäßig keine Vorgaben vorhanden. Alle Werte stehen auf 0, d. h. es gelten die Vorgaben aus den Design-Regeln. Es sind maximal acht verschiedene Netzklassen möglich. In Abb. 5.32 sieht man zwei zusätzliche Netzklassen definiert: Alle Netze, die der Klasse 0 default angehören, werden nach den Vorgaben der Design-Regeln geprüft.

416

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.31   Vergrößerte Platine mit dem Aufruf der Netzklassen

Abb. 5.32   Festlegung der Netzklassen und Parameter

Die Netzklasse N$3 hat z. B. für Leiterbahnen eine Mindestbreite (Width) von 60 mil und die Breite lässt sich entsprechend ändern. Bohrungen für Vias dieser Netzklasse müssen mindestens einen Durchmesser (Drill) von 10 mil haben. Der Mindestabstand von Signalen der Netzklasse N$3 zu Signalen anderer Netzklassen wird mit dem Clearance-Wert definiert und beträgt 24 mil. Die Spaltennummer links im Fenster, bestimmt welcher Netzklasse das nächste Netz, das gezeichnet wird, angehören soll. Diese Wahl kann auch direkt in der Parameterleiste des aktiven NET-Befehls getroffen werden. Wenn man die Werte für die Mindestabstände zwischen den einzelnen Netzklassen zueinander differenzieren will, kann man über die Schaltfläche mit dem Doppelpfeil

5.4 Kojak-Sirene

417

Abb. 5.33   Verbindung zwischen Stecker X3 und dem Kollektor vom Ausgangstransistor TIP120

Abb. 5.34   Verbindungen zwischen Transistor TIP120 und dem Stecker X1−X3

nach rechts (») die Clearance-Matrix öffnen. In dieser Matrix legt man spezielle Werte für die Mindestabstände zwischen den einzelnen Netzklassen fest. Wenn man wieder zur vereinfachten Darstellung zurückkehren möchte, klickt man auf die Schaltfläche «. Das ist jedoch nur möglich, wenn in der Matrix keine Werte definiert sind. Die Zuordnung der Netzklassen wird im Schaltplan oder im Layout für Netze bzw. Signale über den CHANGE-Befehl (Option Class) festgelegt oder auch nachträglich geändert. Die Definition der Netzklassen kann auch im Layout Editor erfolgen. Abb. 5.33 zeigt eine Verbindung zwischen Stecker X3 und dem Kollektor vom Ausgangstransistor TIP120. Die Leiterbahn N$3 hat eine Breite von 60 mil und der Drill für die durchkontaktierten Bohrungen in einem Pad, Via oder auch allgemeiner Wert für den Bohrdurchmesser. Mit Clearance bestimmt man den Abstand zwischen den Objekten unterschiedlicher und gleicher Signalen in den Signal-Layern. Abb. 5.34 zeigt die Verbindungen zwischen Transistor TIP120 und dem Stecker X1−X3. Der „Miter“ wurde auf 1 gestellt und dadurch ergibt sich die Rundung beim manuellen Routen. „Miter“ bedeutet das Einfügen von Gehrungsschrägen an Knicken, z. B. bei Leiterbahnen verändert sich das Glätten des Verlaufs durch Abschrägen oder Abrunden der Verbindungspunkte. Abb. 5.35 zeigt den Aufbau einer Kojak-Sirene.

418

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.35   Foto vom Aufbau einer Kojak-Sirene

5.5 Klatschschalter Mit einem Klatschschalter kann man ein elektrisches Gerät ein- bzw. ausschalten. Ein einfaches Mikrofon reagiert auf ein Klatschen und setzt oder rücksetzt ein Flipflop. Das Flipflop steuert ein Relais an und ein elektrisches Gerät wird ein- oder ausgeschaltet. Zur Gruppe der Kippschaltungen zählen alle Schaltungen, die zwischen zwei Schaltungszuständen von +U (H-Pegel oder 1-Signal) und 0 V (L-Pegel oder 0-Signal) hin- und herkippen können. Der Übergang zwischen beiden Zuständen erfolgt sprunghaft und wird als Kippvorgang bezeichnet. Kippschaltungen haben in der Regel zwei Ausgänge, die mit Q oder Q* bezeichnet werden. Die beiden Ausgangspotenziale ergeben sich meistens als Kollektorpotenziale der völlig leitenden oder gesperrten Transistoren und sind entsprechend 0 V und +U, wenn man mit NPN-Transistoren arbeitet. Abb. 5.36 zeigt den Aufbau einer simulierten bistabilen Kippstufe. Ordnet man den beiden möglichen Potenzialen die beiden Symbole L (Low) und H (High) zu, ergibt sich Tab. 5.12. In der einfachsten Form bestehen Kippschaltungen aus zwei Transistorschaltstufen, von denen eine leitend und die andere gesperrt ist. Während eines Kippvorgangs wechseln beide Transistorzustände, d. h., der leitende Transistor wird gesperrt und gleichzeitig der gesperrte Transistor leitend. Nach Art der Auslösung der Kippvorgänge unterscheidet man folgende Kippschaltungen: a) Bistabile Kippschaltung wird auch als bistabiler Multivibrator oder Flipflop bezeichnet: Der Kippvorgang (Ruhelage → Arbeitslage) und Rückkippvorgang (Arbeitslage → Ruhelage) wird von außen durch Gleichspannungen an den statischen Eingängen oder durch Potenzialsprünge (Impulse) an dynamischen Eingängen ausgelöst. Beide Lagen (Arbeits- und Ruhelage) sind stabil. b) Monostabile Kippschaltung, auch als monostabiler Multivibrator oder Monoflop bezeichnet: Ein Kippvorgang (Ruhelage → Arbeitslage) wird von außen wie bei a

5.5 Klatschschalter

419

Abb. 5.36   Aufbau einer simulierten bistabilen Kippstufe Tab. 5.12  Potenzialzuordnung bei der Verwendung von NPN-Transistoren

Transistor Gesperrt Leitend

Ausgangspegel Potenziale

Symbole

+U 0 V

H L

eingeleitet, während der Rückkippvorgang (Arbeitslage → Ruhelage) nach einer schaltungsabhängigen Zeit selbsttätig durchgeführt wird. Die Arbeitslage ist nicht stabil und man spricht von der „metastabilen“ Zeit. Die monostabile Kippschaltung verfügt also nur über eine stabile Lage. c) Astabile Kippschaltung oder astabiler Multivibrator: Beide Lagen sind unstabil, d. h., Kippvorgänge und Rückkippvorgänge erfolgen ohne äußeren Anstoß. Die Zeit, für die sich die Kippstufe in einer Lage verhält, ist abhängig von der Schaltungsdimensionierung. Die bistabile Kippschaltung entsteht durch Zusammenschaltung zweier Transistorschalter mit statischer Ansteuerung. Der Eingang I1 (Taste A) der ersten Schaltstufe ist mit dem Ausgang Q2 der zweiten Schaltstufe und der Eingang I2 (Taste B) der zweiten Schaltstufe mit dem Ausgang Q1 der ersten Schaltstufe verbunden. Zur Erklärung der Wirkungsweise wird Transistor T1 als leitend angenommen und diese Lage als Ruhelage der Schaltung festgelegt. Das Kollektorpotenzial UQ1 von

420

5  Von der elektronischen Schaltung zur fertigen Platine

TransistorT1, das gleichzeitig Eingangspotenzial der zweiten Schaltstufe ist, beträgt 0 V (also L) und sperrt den Transistor T2. Dessen Kollektorpotenzial UQ2 mit einem H-Pegel (+U) hält dagegen den Transistor T1 leitend. Dieser Zustand ist stabil und bleibt beliebig lange erhalten. Für die Schaltungsdimensionierung ergeben sich durch die Basisspannungsteiler die folgenden für beide Transistoren wirksamen Steuerspannungen UBE1 und UBE2. Die Basis-Emitter-Spannung UBE2 wird aus Ausgangsspannung UQ1 durch den Spannungsteiler der Widerstände R3 und R4 erzeugt:

UBE2 =

3,3 k R4 · 0V = 0V · UQ1 = R3 + R4 15 k + 3,3 k

Mit einer Basis-Emitter-Spannung von 0  V ist der Transistor gesperrt. Bei der Berechnung von der Basis-Emitter-Spannung UBE2 wurde für UQ1 = 0 V angenommen. In Wirklichkeit beträgt die Kollektor-Emitter-Spannung bei leitendem Transistor UCESat = 0,2 V. Deshalb ist auch UBE2 geringfügig größer als 0 V, aber noch so klein, dass Transistor T2 sperrt. Die Basis-Emitter-Spannung UBE1 wird aus UQ2 durch den Spannungsteiler aus den Widerständen R1 und R2 erzeugt:

UBE2 =

3,3 k R6 · 12 V = 2,2 V · UQ2 = R5 + R6 15 k + 3,3 k

Bei der Berechnung von der Basis-Emitter-Spannung UBE1 wurde für den Ausgang UQ2 die volle Betriebsspannung angenommen. Genaugenommen wird jedoch der Ausgang UQ2 um den Spannungsfall an dem Widerstand R2, verursacht durch den über R2, R5 und R6 fließenden Teilerstrom, kleiner. Da im Allgemeinen der Widerstand R6 viel kleiner als (R1 + R2) ist, kann dieser Spannungsfall vernachlässigt werden. Ein Kippen der Schaltung (Sperrung von T1 bzw. Durchsteuerung von T2) ist nur möglich, wenn einer der beiden Transistoren von außen über besondere Eingänge angesteuert wird. Bei diesen Eingängen unterscheidet man wie bei Schaltstufen zwischen statischer und dynamischer Ansteuerung. In der Grundschaltung nach Abb. 5.36 sind zwei statische Eingänge I1st und I2st vorhanden. Ein Kippvorgang aus der dargestellten Ruhelage kann über den Taster A (I1st) oder den Taster B (I2st) erreicht werden durch: 0 V am Taster A (I1st) sperrt den leitenden Transistor oder 2,2 V am Taster B (I2st) bewirkt eine Durchsteuerung des gesperrten Transistors Wird z. B. der Transistor T1 durch Anlegen von 0 V an I1 (Taster A) gesperrt, wechselt UQ1 von 0 V auf +U (positiver Spannungssprung) und steuert damit den Transistor T2 über R3/R4 in den leitenden Zustand. Die neue Lage ist wie die ursprüngliche Lage stabil. Man bezeichnet diese als Arbeitslage, weil die ursprüngliche Lage mit Ruhelage

5.5 Klatschschalter

421

definiert war. Welche der beiden Lagen als Ruhe- oder Arbeitslage bezeichnet wird, ist grundsätzlich beliebig, da die Schaltung symmetrisch aufgebaut ist. Nach erfolgtem Kippvorgang kann das am Eingang I1st anstehende Signal, das den Kippvorgang auslöste, entfallen. In der Binärtechnik gibt es nur zwei verschiedene Signale. Diese sind in der Schaltung nach Abb.  5.36 durch die beiden möglichen Ausgangspotenziale ^ ^ L (= 0 V) und H (= +U) gegeben. Ein Potenzial von + 1 V für die Durchsteuerung des gesperrten Transistors ist also nicht verfügbar. Würde man anstelle dessen jedoch +U als Steuerungspotenzial an den betreffenden Eingang legen, so könnte der angesteuerte Transistor zerstört werden. Die in Abb. 5.36 dargestellten Eingänge sind also ohne weitere Schaltungsmaßnahmen nicht zu verwenden. Für den Rückkippvorgang gelten die gleichen Kippbedingungen. Da beide Transistoren entgegengesetzte Leitzustände einnehmen, werden die statischen Eingänge entsprechend gewechselt, also: 0 V an Taster A (I1st) oder +1 V an Taster B (I2st) Die einfachste Form einer bistabilen Kippschaltung erhält man, wenn man die Grundschaltung nach Abb. 5.36 durch je einen Widerstand in den beiden Eingangsleitungen erweitert. Abb. 5.37 zeigt die Schaltung einer statisch zu steuernden bistabilen Kippschaltung. Es wird angenommen, die dargestellte Schaltung befindet sich in der Lage, bei der Transistor T1 leitend ist. Am Ausgang Q1 liegt somit Potenzial L (UQ1 = 0 V) und an H-Signal (UQ2 = + U). Die statischen Eingänge I1st bzw. I2st lassen nun eine Steuerung eines gesperrten Transistors mit H-Pegel zu, da die angelegte Steuerspannung (+U) durch den Spannungsteiler, bestehend aus den Widerständen R6 und R7 (bzw. aus R7 und R8), auf eine für den Transistor gefahrlose Größe heruntergeteilt wird. Die Sperrung eines leitenden Transistors mit einem L-Pegel an den Eingängen I1st bzw. I2st ist dagegen nicht möglich, da Widerstände R7 und R8 so groß sind, dass das an der Basis des leitenden Transistors liegende positive Potenzial nur unwesentlich verschoben wird. Der jeweilige Transistor wird dabei nicht gesperrt. Liegt ein L-Pegel an den Eingängen I1st und I2st, so ist die Schaltung nicht angesteuert, d. h. die Kippschaltung behält also ihre ursprüngliche Lage bei, z. B. Transistor T1 ist leitend und Transistor T2 gesperrt. Durch Anlegen von einem H-Pegel am Eingang I2st kippt sie in die andere Lage, weil Transistor T2 durchsteuert und somit am Ausgang Q2 ein L-Pegel entsteht. Ist die Spannung am Ausgang UQ2 = 0 V, sperrt der Transistor T1 über den Teiler aus den Widerständen R5 und R6. Ein H-Pegel am Eingang I1st wäre bei der in Abb. 5.37 gezeigten Ausgangslage erfolglos geblieben, da der Transistor T1 bereits leitend ist. Nimmt die Kippschaltung dagegen die entgegengesetzte Lage (T2 leitend, T1 gesperrt) ein, so wird sie mit einem H-Pegel am Eingang I1st zurückgekippt, also in die ursprüngliche Lage gebracht.

422

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.37   Bistabile Kippschaltung für statische Steuerung mit einem H-Pegel

Liegt ein H-Pegel an beiden Eingängen, werden also die beiden Eingänge I1st und I2st gleichzeitig angesteuert, so sind während der Ansteuerung beide Transistoren leitend und damit die Ausgangspotenziale an beiden Ausgängen auf L-Pegel. Fällt an beiden Eingängen die Ansteuerung gleichzeitig weg, sperrt einer der beiden Transistoren, aber ist es nicht vorher bestimmbar, welcher Transistor sperrt, da dies nur von zufälligen Schaltungsunsymmetrien abhängig ist. Eine gleichzeitige Ansteuerung an den Eingängen I1st und I2st ist daher immer dann zu vermeiden, wenn die darauf folgende Lage der Kippschaltung definiert sein soll. Statisch gesteuerte bistabile Kippschaltungen besitzen zwei Steuereingänge, von denen einer zur Steuerung in die Arbeitslage, der andere zur Steuerung in die Ruhelage dient. Beide Eingänge dürfen nicht gleichzeitig angesteuert werden. Betrachtet man von der Kippschaltung nach Abb. 5.37 nur eine Schaltstufe, z. B. den mit dem Transistor T1, so lässt sich dafür das folgende Schaltverhalten beschreiben. a) Der Transistor T1 ist gesperrt, also der Ausgang Q1 hat einen H-Pegel und wenn der Eingang I1 einen L-Pegel hat, ist der Eingang I1st = L. b) Der Transistor T1 wird leitend, wenn an Eingang I1st ein H-Pegel gelegt wird. In der ersten Phase ist also Ausgang Q1 = L, wenn Eingang I1st = H und Eingang I1 = L hat. c) Ist das Ausgangssignal Q1 = L, sperrt der Transistor T1 den anderen. Dieser bringt einen H-Pegel an den Eingang I1. In dieser Phase ist der Ausgang Q1 = L, wenn der Eingang I1st = H und Eingang I1 = H hat.

5.5 Klatschschalter Tab. 5.13  Arbeitstabelle für die Schaltstufe

Tab. 5.14  Wahrheitstabelle zur Arbeitstabelle 5.13 für positive Zuordnung: NORGlied

Tab. 5.15  Wahrheitstabelle zur Arbeitstabelle 5.13 für negative Zuordnung: NANDGlied

423 I1

I1st

Q1

L

L

H

L

H

L

H

L

L

H

H

L

I1

I1st

Q1

0

0

1

0

1

0

1

0

0

1

1

0

I1

I1st

Q1

0

0

1

0

1

1

1

0

1

1

1

0

d) Der Transistor T1 bleibt auch dann leitend, wenn die Ansteuerung mit H an I1st wegfällt. Nun ist Ausgang Q1 = L, Eingang I1st = H und der Eingang I1 = H ist. Die unter a bis d beschriebenen Schaltungszustände ergeben die Arbeitstabelle Tab. 5.13 zeigt. Aus der Arbeitstabelle kann man entnehmen, dass die Schaltstufe einer bistabilen Kippschaltung eine H-NOR-Schaltung bzw. eine L-NAND-Schaltung ist. Dies geht auch aus den beiden Wahrheitstabellen für positive (Tab. 5.14) und negative Zuordnung (Tab. 5.15) hervor. Man kann daraus schließen, dass die in Abb. 5.37 dargestellte bistabile Kippschaltung für statische Steuerung ebenso mit H-NOR-Schaltungen wie auch mit L-NANDSchaltungen realisiert werden kann. Die bistabile Kippschaltung aus H-NOR-Schaltungen wird mit dem H-Pegel wirksam angesteuert. Ein H-Pegel an dem Eingang I1st verursacht einen L-Pegel an dem Ausgang Q1 und einen H-Pegel an dem Ausgang Q2, ein H-Pegel an dem Eingang I2st bringt einen L-Pegel am Ausgang Q2 und H-Pegel an am Ausgang Q1. Verwendet man für beide Varianten anstelle der Signalpegel die Binärwerte 0 und 1 zur Kennzeichnung der Eingangs- und Ausgangszustände, so gilt für die Schaltung mit H-NOR-Schaltungen, wie auch für die mit L-NOR-Schaltungen: Ein H-Pegel an dem Eingang I1st verursacht einen L-Pegel am Ausgang Q1 und einen H-Pegel an Ausgang Q2;

424

5  Von der elektronischen Schaltung zur fertigen Platine

ein H-Pegel an dem Eingang I2st verursacht einen L-Pegel am Ausgang Q2 und einen H-Pegel an Ausgang Q1. Es ist dabei jedoch unbedingt zu beachten, dass bei beiden Schaltungen die Signalzuordnung unterschiedlich ist, ein H-Pegel entspricht bei H-NOR dem H-Pegel und bei L-NOR dem L-Pegel. Das wirksame Eingangspotenzial der Kippschaltung aus L-NAND-Schaltungen ist der H-Pegel. Ein H-Pegel an dem Eingang I1st verursacht L-Pegel am Ausgang Q1 und H-Pegel am Ausgang Q2; H-Pegel am Eingang I2st bringt einen L-Pegel am Ausgang Q2 und H-Pegel am Ausgang Q1. Auch hier können ohne weitere Schaltungsänderungen einfach H-NAND-Schaltungen verwendet werden. Der wirksame Steuerpegel ist dann ein L-Pegel. Ein L-Pegel am Eingang I1st verursacht einen H-Pegel am Eingang Q1 und ein L-Pegel am Ausgang Q2, bzw. L-Pegel am Eingang I2st bewirkt einen H-Pegel am Ausgang Q2 und einen L-Pegel am Ausgang Q1. Bei Einführung der Binärwerte 0 und 1 lautet die Steuerabhängigkeit für beide Varianten: • Ein 0-Signal am Eingang I1st verursacht ein 1-Signal am Ausgang Q1 und 0-Signal an am Ausgang Q2. • Ein 0-Signal am Eingang I2st verursacht ein 1-Signal am Ausgang Q2 und 0-Signal am Ausgang Q1. Auch hier ist die für beide Schaltungen unterschiedliche Signalzuordnung zu beachten. Aus den Beschreibungen aller bisher besprochenen Kippschaltungen geht hervor, dass eine Ansteuerung mit dem wirksamen Steuerpegel nur bei einer der beiden möglichen stabilen Lagen zum Kippvorgang führt. Beispiele: a) In der Schaltung nach Abb. 5.37 ist Transistor T1 leitend dargestellt. Durch Ansteuerung mit dem wirksamen Steuerpotenzial eines H-Pegels am Eingang I2st kippt die Schaltung. Der Ausgang nimmt nun die entgegengesetzte Lage ein, also der Transistor T2 wird leitend. Ist jedoch der Transistor T2 vor der Ansteuerung bereits leitend, so wird die Schaltung bei der gleichen Steuerung mit H-Pegel am Eingang I2st nicht kippen, also der Transistor T2 bleibt leitend. b) In der Schaltung soll am Ausgang Q1 ein H-Pegel und an dem Ausgang Q2 ein L-Pegel vorhanden sein. Durch Ansteuerung mit einem H-Pegel an Eingang I1st kippt die Schaltung. Am Ausgang Q1 entsteht ein L-Pegel und am Ausgang Q2 ein H-Pegel. Liegt bereits vor der Ansteuerung mit einem L-Pegel am Ausgang Q1 und H-Pegel am Ausgang Q2, so kippt die Schaltung bei gleicher Ansteuerung auf H-Pegel, der am Eingang I1st nicht. Der Ausgang Q1 behält einen L-Pegel, der Ausgang Q2 hat einen H-Pegel.

5.5 Klatschschalter

425

Nimmt eine Kippschaltung also vor der Ansteuerung bereits die Lage ein, die durch die Ansteuerung erzielt werden sollte, so kippt sie nicht. Man kann daraus das für bistabile Kippschaltungen typische Schaltverhalten ableiten und definieren. Die wirksame Ansteuerung einer bistabilen Kippschaltung verursacht eine der Ansteuerung zugeordnete stabile Lage. Die Schaltung kippt während des Steuervorgangs in diese Lage, wenn sie vor der Ansteuerung noch nicht den Zustand eingenommen hat; und sie kippt aber nicht, wenn sie die Lage bereits vor der Ansteuerung hatte. Die dynamische Steuerung findet bei bistabilen Kippschaltungen viel häufiger Anwendung als die statische. Hierbei werden nur Potenzialsprünge mit hoher Flankensteilheit wirksam; diese sind in einer Rechteckspannung vertreten und werden durch RCDifferenzierschaltungen zu Nadelimpulsen geformt. Eine dynamische Schaltstufe besteht aus einer bistabilen Kippschaltung mit dynamischen Vorbereitungseingängen. Die Widerstände R9 und R10 bilden darin die Differenzierschaltung einer bistabilen Steuerung mit den Kondensatoren C1 und C2. Man benötigt für ein Flipflop zwei dynamische Schaltstufen, wie Abb. 5.38 zeigt. Durch eine dynamische Steuerung werden nur leitende Transistoren gesperrt. Über die Dioden D1 und D2 werden die den Transistor sperrenden Impulse direkt der Basis zugeführt. Bei der Schaltung mit NPN-Transistor können diese nur negativen Impulse sein, denn alle positiven Impulse werden durch die Diode gesperrt und somit von der Basis ferngehalten. Die zu differenzierende Rechteckspannung wird über den dynamischen Eingang I1d der bistabilen Kippschaltung zugeführt; Eingang I1v dient zur Anschaltung einer Vorbereitungsspannung. Potenzialsprünge der am Eingang I1d liegenden Spannung u1 und werden durch den Kondensator C1 zu positiven und negativen Nadelimpulsen geformt. Diese überlagern sich mit der am Eingang I1v liegenden Vorbereitungsspannung Uv. a) Uv =  0  V, also L an I1v (Vorbereitung zum Kippvorgang): Die basisseitige Kondensatorplatte von Kondensator C1 nimmt damit ebenfalls Potenzial 0 V an. Durch Differenzierung ergeben sich positive und negative Impulse, von denen die negativen über die Diode D3 auf die Basis einwirken und den Transistor sperren. b) Uv = +U, also H an I1v (keine Vorbereitung): Die basisseitige Kondensatorplatte nimmt das am Eingang I1v angelegte Potenzial +U an. Ein positiver Potenzialsprung ^ L → H) verursacht einen der positiven Spannung an dem Eingang I1v (0 V → US = überlagerten positiven Impuls, während ein negativer Potenzialsprung am Eingang I1v ^ H → L) eine nur bis auf 0 V reichende negative Impulsspitze erzeugt. Für (+U + 0 V = die positiven und die bis auf 0 V reichenden negativen Impulse ist die Diode gesperrt, sodass der Transistor unbeeinflusst bleibt. Das Oszillogramm in Abb. 5.38 zeigt die an der Diode anstehenden Impulse für Uv1 = 0 V und Uv2 = +U in Abhängigkeit von dem Eingang I1v liegenden Potenzialsprüngen der Spannung u1.

Abb. 5.38   Bistabile Kippschaltung für dynamische Ansteuerung mit Vorbereitung

426 5  Von der elektronischen Schaltung zur fertigen Platine

5.5 Klatschschalter

427

Die vollständige Schaltung einer bistabilen Kippschaltung mit vorbereitenden dynamischen Eingängen ist in Abb. 5.38 dargestellt. Die Ansteuerung zum Kippen erfolgt am leitenden Transistor in Abb. 5.38 ist das Transistor T1 und erfordert zwei Signale: • einen Potenzialsprung der richtigen Polarität (H → L) am dynamischen Eingang I1d • das Vorbereitungspotenzial L am Vorbereitungseingang I1v. Nur wenn beide Signale gleichzeitig anliegen, wird die Schaltung wirksam angesteuert. Dynamischer Eingang und Vorbereitungseingang sind also konjunktiv verknüpft (UNDVerknüpfung mit einem dynamischen Eingang). Die Ansteuerung des leitenden Transistors mit einem negativen Sprung von H → L am Eingang I1d bzw. am Eingang I2d und einen L-Pegel am Eingang I1v bzw. am Eingang I2v hat zur Folge, dass dieser gesperrt wird. Die bistabile Kippschaltung kippt somit in die andere stabile Lage. Eine gleichartige Ansteuerung am gesperrten Transistor bleibt unwirksam und die Schaltung behält ihre ursprüngliche Lage bei. Eine gleichzeitige Ansteuerung beider Schaltstufen, also ein negativer Pegelsprung H → L am dynamischen Eingang I1d und Eingang I2d sowie L am Eingang I1v und I2v, führt – wie bei der statisch gesteuerten Kippschaltung (Abb. 5.38) – zu einer vorher nicht bestimmbaren Lage. Um sicherzustellen, dass das nicht vorkommt, ist entweder nur ein dynamischer Eingang anzusteuern oder nur ein dynamischer Eingang vorzubereiten. Eine Vereinfachung der Ansteuerung von Kippschaltungen erreicht man meist durch Zusammenfassung der beiden dynamischen Eingänge I1d und I2d zu einem gemeinsamen Takteingang I1d durch Parallelschaltung. Abb. 5.39 zeigt den Schaltplan des Klatschschalters in EAGLE. Diese Schaltung besteht aus der bistabilen Kippstufe mit den beiden Transistoren T3 und T4 und dem Eingangsverstärker mit den beiden Transistoren T1 und T2. Der Transistor T4 steuert das Relais K1 an. Die drei Dioden 1N4936 sind „Fast Recovery Dioden“ (FRD) mit PN-Übergang, die extrem kurzzeitig zwischen Durchlass- und Sperrbetrieb umschalten können. Bei diesen Dioden, zu denen auch „Ultra Fast Recovery Dioden“ und „Fast Recovery Epitaxial Dioden“ (FRED) gehören, gibt es eine Wechselbeziehung zwischen dem Abfall in der Durchlassspannung, der Sperrspannung und der Zeit. In dieser Wechselbeziehung (di/ dt) unterscheiden sich die verschiedenen „Fast Recovery Dioden“. Durch die schnellere Umschaltung zwischen Durchlass- und Sperrbereich, was sich im Ein- und Ausschaltverhalten ausdrückt, und mit Sperrverzögerungszeit bezeichnet wird, verringern sich der Rückstrom und die Verlustleitung der FRD-Diode. „Fast Recovery Dioden“ sind relativ robuste PN-Dioden, die in Schaltnetzteilen als Leistungsdioden eingesetzt werden. Ihre Sperrverzögerungszeiten liegen bei einigen hundert Nanosekunden und bei „Ultra Fast Recovery Dioden“ bei etwa 10 ns. „Fast Recovery Dioden“ lassen sich bis 1000 V einsetzen und Ströme von mehreren hundert Ampere schalten.

5  Von der elektronischen Schaltung zur fertigen Platine

Abb. 5.39   Schaltplan des Klatschschalters in EAGLE

428

5.5 Klatschschalter Tab. 5.16  Spezifikationen der „Fast Recovery Dioden“ 1N4936

429 Maximale Sperrspannung

Urrm = 400 V

Durchlassstrom

If = 1 A

Durchlassspannung

If = 1,2 V

Sperrstrom

Is = 50  µA

Sperrerholzeit

trr = 150  ns

Nicht periodischer Stoßstrom

Itsm = 30 A

Minimale Betriebstemperatur

ϑmin = −55 °C

Maximale Betriebstemperatur

ϑmax = 125  °C

Bauform

DO-41

Abb. 5.40   Platinenlayout des Klatschschalters in EAGLE Abb. 5.41   Foto von der bestückten Platine des Klatschschalters

430

5  Von der elektronischen Schaltung zur fertigen Platine

Die „Fast Recovery Dioden“ gehören auch zur Familie der Schottky-Dioden, die allerdings in der Hoch- und Höchstfrequenztechnik eingesetzt werden. Der Unterschied zwischen beiden besteht darin, dass Schottky-Dioden keinen PN-Übergang aufweisen, sondern einen N-Metall-Übergang. Die Spezifikationen sind in Tab. 5.16 zusammengefasst. Die „Fast Recovery Dioden“ 1N4936 sind bei EAGLE nicht vorhanden. Man nimmt einfach eine Diode mit dem Gehäuse DO-41 und versieht diese mit einem neuen Namen. Mit dem ERC-Befehl prüft man die Schaltplanlogik und die Konsistenz der Schaltung. Ist alles richtig, klickt man den Edit-Icon an und nun muss man die Platine richtig auflösen. Das Ergebnis zeigt Abb. 5.40. Ein Foto von der bestückten Platine des Klatschschalters zeigt Abb. 5.41.

6

Verarbeitungen von SMD-Bauelementen

Die Abkürzung SMD steht für „Surface Mounted Devices“ und bedeutet die Oberflächenmontage von Bauteilen auf Leiterplatten bzw. anderen Trägermaterialien. Eine erhebliche Preisentwicklung nach unten und neue Produktionsverfahren führten seit 1985 zum Durchbruch der SMD-Technik. Diese Technologie hat gegenüber der konventionellen Elektronikproduktion mit bedrahteten Bauteilen entscheidende Vorteile. Bei vielen Anwendern steht fast immer der Wunsch nach Miniaturisierung im Vordergrund, wenn mit dem Einstieg in die SMD-Technik begonnen wird. Außerdem lassen sich die Fertigungskosten bei großen Stückzahlen drastisch reduzieren, wobei gleichzeitig die Qualität erheblich gesteigert wird. Die hohe Wirtschaftlichkeit ist in erster Linie auf die einfache Verarbeitung der SMD-Bauteile zurückzuführen. Moderne Bestückungsmaschinen schaffen heute ­ 4000 bis 100.000 Bauteile in der Stunde, je nach Investitionsvolumen. Aber selbst bei manueller Bestückung mit der Vakuumpipette sind Einsparungen von 60 % und mehr möglich. Dabei lassen sich 800 bis 1200 Bauteile in der Stunde montieren, wenn die Bausteine aus einem Dispenser vom Gurt entnommen werden. Als weitere wichtige Einsparung ist der Leiterplattenpreis zu nennen. Bei der SMD-Technik sind Flächenreduzierungen von 50 % bis 75 % möglich. Zusätzlich entfallen Bohrungen für konventionelle Bauelemente, die im Allgemeinen mit etwa einem Cent pro Bohrung anzusetzen sind. Abb. 6.1 zeigt eine bestückte Leiterplatte mit SMD-Bausteinen.

6.1 SMD-Techniken in der Praxis Gegenüber der konventionellen Technik ist mit einer Qualitätssteigerung um den Faktor 10 bis 20 zu rechnen. Insbesondere bei Verwendung des Reflowlötverfahrens betragen die Lötstellen nur noch 20 ppm bis 50 ppm. Diese Werte sind beim SMD-Reflowsystem © Springer Fachmedien Wiesbaden GmbH, ein Teil von Springer Nature 2020 H. Bernstein, Elektronik und Mechanik, https://doi.org/10.1007/978-3-658-30758-5_6

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432

6  Verarbeitungen von SMD-Bauelementen

Abb. 6.1   Bestückte Leiterplatte mit SMD-Bausteinen

garantiert, wenn Leiterplattendesign, Lotpastendruck, Lotpaste und Bauteile entsprechend aufeinander abgestimmt sind. Die Oberflächenspannung des Lötzinns sorgt dafür, dass sich selbst schräg bestückte Bauteile in die ideale Position zentrieren und dass auch bei IC mit extrem engen Pinabständen, z. B. bei 0,25 mm Rasterabstand, keine Brückenbildung zwischen den Leiterbahnen auftritt. Das Lötzinn nimmt dabei die typische Meniskusform einer idealen Lötstelle an. Ein weiterer Punkt ist die erheblich verbesserte Null-Stunden-Qualität der gegurteten Bauteile. Jedes Bauteil wird heute drei- bis viermal getestet, bevor es in den Gurt kommt. Dadurch garantieren die Hersteller Fehlerraten von 2 ppm für solche Bauteile. Daher verzichten viele Elektronikproduzenten auf einen Bauteiletest vor und auf einen aufwendigen „In-Circuit“-Test nach der Bestückung. Die fertig bestückten und gelöteten Leiterplatten werden dafür einer sorgfältigen Funktionsprüfung bei der Endkontrolle unterworfen. Reinigen der reflowgelöteten SMD-Platinen ist nicht erforderlich, da nur geringe Mengen des Flussmittels vorhanden sind und auf die Lötstellen begrenzt bleiben. Bei einer Reinigung würden die Flussmittelreste in verdünnter Form in die Mikroporen von Bauelementen wie Trimmer, Relais und Steckverbindungen eindringen und sie negativ beeinflussen. Als Beispiel für die Pasten- und Flussmittelmenge sei eine Platine in der Größenordnung von etwa 200 Lötstellen genannt. Dafür werden nur 0,8 g Lotpaste benötigt. Etwa 11 % davon sind schwach aktivierendes, halogenfreies Flussmittel.

6.1  SMD-Techniken in der Praxis

433

Es ist nicht möglich, einen genauen Prozentsatz über die eingesparte Baugröße zu definieren, denn das hängt sehr stark von Anzahl und Vielfalt der verschiedenen Bauteile auf der Platine ab. Abb. 6.2 zeigt SMD-Widerstände. Werden viele integrierte Schaltkreise im SOP-Gehäuse auf der Mutterplatine eines PC eingesetzt, ist die Einsparung gegenüber den konventionellen DIP- oder DIL-Gehäusen am größten. Werden jedoch überwiegend Widerstände, Kondensatoren und andere passive Bauelemente verwendet, ist der Vorteil nicht so groß. Als Faustregel gilt ein Wert zwischen 50 % und 75 %. Bei der SMD-Technik gibt es Probleme mit der Lötbarkeit. Darunter versteht man die Eignung von Bauelementen und die entsprechende Metallisierung der Leiterplatten für technisch übliche Lötverfahren. Kennzeichnende Größen sind dabei die notwendige Erwärmung, die Benetzbarkeit und die Widerstandsfähigkeit gegen Auflösen bzw. Ablegieren der lötfähigen Oberfläche (Metallisierung). Die zu lötende Stelle darf nur für begrenzte Zeit auf die erforderliche Löttemperatur aufgeheizt werden, damit das Bauelement nicht angegriffen oder zerstört wird. SMD-Flachbaugruppen lassen sich auf verschiedene Weise löten, z. B. mit einer einfachen oder doppelten Lötwelle, im Reflowverfahren mit Infrarotheizung oder nach der Kondensationsmethode (Dampfphasenlöten). Jedes Verfahren stellt andere Anforderungen an die bestückte Leiterplatte. Bereits in der Entwurfsphase einer Flachbaugruppe sind thermische Fragen und Widerstandsfähigkeit der verwendeten Bauelemente und Werkstoffe abzuwägen, kurz gesagt, das Lötverfahren muss unmittelbar zur individuellen Flachbaugruppenkonstruktion passen. Bauelementeanschlüsse und Leiterplattenmetallisierungen müssen flüssiges Lot annehmen, also die Eigenschaften zur Ausbildung einer Lötstelle bieten. Die Benetzbarkeit einer Oberfläche kann durch „Alterung“ als Folge von Lagern, Transport und Handhabung beeinträchtigt werden. In der Praxis sind zwischen Lieferanten und Anwendern Verabredungen über optimale Behandlung zu treffen.

Abb. 6.2   SMD-Widerstände mit einer Leistung von 0,125 W und einer Toleranz von 1 %

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6  Verarbeitungen von SMD-Bauelementen

SMD-Anschlüsse und Leiterbahnplattenmetallisierungen müssen für eine Lötbeanspruchung (Temperatur und Zeit) geeignet sein, ohne dass sich die lötbare Oberfläche im geschmolzenen Lot, z. B. in der Lötwelle, auflöst. Dieser Auflösungsprozess, den man auch als „Ablegieren“ bezeichnet, kann die Beschaffenheit eines Lötanschlusses und damit die Lötverbindung beeinträchtigen. Die Ablegierungsrate lässt sich vom Bauelementehersteller durch Anwendung spezifischer Metalle (Metallschichten) oder Metalllegierungen stark reduzieren oder geht gegen Null. Im Allgemeinen ist es für einen Anwender nicht so einfach, die Lötbarkeit von SMD zu prüfen und zu beurteilen. Das liegt vor allem daran, dass die Bauelemente und speziell ihre Lötanschlüsse äußerst klein sind und dass sich konventionelle Prüfverfahren zur quantitativen Beurteilung nicht ohne weiteres anwenden lassen. Unter praktischen Gesichtspunkten scheidet z. B. das Prüfverfahren mit einer Benetzungswaage aus. Allenfalls unter Laborbedingungen ist es durchführbar, wobei jedoch die quantitative Auswertung weitere Probleme bereitet. Die bei herkömmlichen Bauelementen gelegentlich angewandte Lotkugelmethode scheidet für die S ­MD-Prüfung ebenfalls aus. So ist heute der übliche und praktikabelste Test der nach dem Tauchverfahren. Die Bauelemente werden dabei in flüssiges Lot mit einer Temperatur von 235 °C eingetaucht mit einer Einwirkzeit von 2 s. Im Anschluss daran unterzieht man die Anschlüsse einer Sichtprüfung. Als gut wird die Lötbarkeit dann beurteilt, wenn die Oberfläche zu mehr als 95 % von frischem, glänzendem Lot bedeckt ist. Abb. 6.3 zeigt drei Zonen für die unterschiedlichen Anforderungen: • Zone A: Seitenflächen und Unterseite im flach aufliegenden Teil sowie Biegung (Übergang) auf der Unterseite bis zu einer Höhe entsprechend den Anschlusspins. Hier müssen an die Benetzbarkeit sehr hohe Ansprüche gestellt werden. Die bezeichneten Flächen müssen mit frischem, glänzendem Lot bedeckt sein. Es sind nur geringfügige Störstellen erlaubt. • Zone B: Oberseite im flach aufliegenden Teil. Hier sollte man mit bloßem Auge eine Benetzung erkennen können. Eine geschlossene Lötschicht ist nicht unbedingt notwendig. • Zone C: Unterseite im oberen Übergangsteil bis zum Gehäuse und die Stirnseite des Pins. Für diese Flächenstücke gibt es keine definierten Festlegungen. Falls sie aber nicht gelötet werden, liegt es oft daran, dass die lötbare Oberfläche der Anschlüsse nicht über die gesamte Länge einwandfrei beschaffen ist.

6.1.1 Wellenlötverfahren Der Vorteil hoher Packungsdichte kommt in der SMD-Technik nur dann zur Geltung, wenn es möglich ist, alle herkömmlichen Bauelemente durch SMD-Bausteine zu ersetzen, d. h. den Entwurf in reiner SMD-Technik zu realisieren. Diese Ideallösung ist aus verschiedenen Gründen nicht immer erreichbar. Deshalb werden Flachbaugruppen

6.1  SMD-Techniken in der Praxis

435

Abb. 6.3   Die drei Zonen mit den unterschiedlichen Anforderungen nach Lötaspekten bei einem „Gullwing“-Anschlusspin eines SMD-Bauteils

auch in Mischbestückung aufgebaut. Auf verschiedene Aufbauarten wird hier deshalb eingegangen, weil man die anzuwendenden Lötverfahren entsprechend seinen Anforderungen auswählen kann. Für Flachbaugruppen ist heute folgende Klassifizierung allgemein üblich: • Typ 1: Gilt für reine SMD-Bestückung, entweder nur ein- oder beidseitig, keine bedrahteten Bauelemente. • Typ 2a: Es wird gemischt und beidseitig bestückt, und zwar derart, dass sich auf der einen Seite – meist an der Oberseite (daher auch Bauteileseite) – bedrahtete Bauelemente und SMD sowie auf der entgegengesetzten Seite nur SMD befinden (meist kleinere Bauformen, z. B. passive Bauelemente, also Widerstände und Kondensatoren, Transistoren, Dioden und komplette Schutznetzwerke an den Einbzw. Ausgängen). Dieser Aufbau kombiniert die Vorteile der kleinen kompakten SMD mit denen bedrahteter Bauelemente, die als oberflächenmontierbare Teile eventuell noch nicht verfügbar sind. • Typ 2b: Er enthält gemischte und beidseitige Bestückung, und zwar derart, dass sich alle bedrahteten Bauelemente auf der einen Seite und sämtliche SMD auf der anderen Seite (Unterseite) befinden.

436

6  Verarbeitungen von SMD-Bauelementen

Bedingt durch die Aufbauarten, ergeben sich unterschiedliche Lötverfahren. Auf den Typ 1 lassen sich beide Verfahren anwenden, nämlich Wellen- und Reflowlöten. Wellenlöten scheidet aber dann aus, falls man in der Schaltung auch SMD in offener Bauweise einsetzt, z. B. Potentiometer, Trimmkondensatoren, Spulen, Transformatoren, optische Bauelemente usw. Für Typ 2a kommt eine Kombination in der Reihenfolge erstens Reflow- und zweitens Wellenlöten infrage, während für Typ 2b nur Wellenlöten üblich ist. Das Wellenlöten hat sich in der industriellen Praxis bewährt, weil man damit kostengünstig und in Großserie produzieren kann. Obgleich sich herkömmliche Löteinrichtungen verwenden lassen, müssen doch grundlegende Unterschiede zwischen dem Löten bedrahteter und oberflächenmontierbarer Bauteile beachtet werden. Im Vordergrund steht dabei die Tatsache, dass SMD mit ihrem ganzen Körper in die Lötwelle eintauchen, während bei herkömmlichen Bauelementen nur Drahtanschlüsse vom Lot umspült werden. Relativ unproblematisch ist das Wellenlöten von passiven Bauelementen in SMD-Form. Um diese in Überkopflage der Welle aussetzen zu können, müssen sie vorher mit einem Kleber in ihrer Sollposition fixiert werden. Abb. 6.4 zeigt die einzelnen Schritte beim Wellenlöten. Schwieriger gestaltet sich das Wellenlöten bei den SMD-Gehäusen von Transistoren und vor allem bei integrierten Schaltungen. Aufgrund der größeren Bauhöhe dieser Gehäuseformen, der höheren Packungsdichte von S ­ MD-Flachgruppen und des kleineren Abstands der Lötpins kann es sowohl zu schlecht bis gar nicht gelöteten Pins als auch zur Lötbrückenbildung kommen. Die Probleme steigen mit zunehmender Baugröße der angesprochenen SMD. Man kann Brückenbildung zwischen den Pins eines IC und zwischen den Anschlüssen benachbarter ICs beobachten. Dass nicht benetzt wird (kalte Lötstellen), verursachen im Wesentlichen die relativ großen Plastikgehäuse, die praktisch nicht benetzungsfähig sind und das flüssige Lot gewissermaßen von sich abweisen. Dadurch kann sich hinter dem Bauelement ein „Lötschatten“ bilden, also eine Zone, die vom flüssigen Lot nicht erreicht wird, wie Abb. 6.4 zeigt. Mit zunehmender Gehäusehöhe und abnehmender Pinlänge wächst die Gefahr des Schatteneffekts. So ergibt sich die Schwierigkeit, dass man einerseits eine sanfte und gleichmäßig fließende, d. h. laminare Lötwelle benötigt, um eine unerwünschte Lotbrückenbildung zu vermeiden, und dass andererseits eine Welle mit großem Aufwärtsdruck notwendig ist, um dem Schatteneffekt entgegenzuwirken. Beide Forderungen lassen sich mit einer einfachen Welle nicht erfüllen. Aus diesem Grund verwendet man in der Praxis immer eine Lötanlage mit Doppelwelle. In der Doppelwellen-Lötanlage von Abb. 6.5 kommt die Leiterplatte zunächst mit einer turbulenten Welle (erste Lötwelle) in Berührung, deren Aufwärtsgeschwindigkeit relativ hoch ist. Damit wird auch eine Benetzung der „versteckten“ Lötbereiche sichergestellt. Mit der zweiten, sanft und gleichmäßig (laminar) fließenden Welle werden die Lötverbindungen aufgefüllt und das überschlüssige Lot entfernt. Der Schatteneffekt tritt auf, wenn das SMD-Bauteil den Strom des flüssigen Lots so umlenkt, dass er weder mit den hinteren Lötflächen noch mit den dortigen Lötanschlüssen

6.1  SMD-Techniken in der Praxis Abb. 6.4   Die drei wichtigsten Schritte beim Wellenlöten von kleinen SMD-Bauteilen: a Absetzen des SMD-Bauelements auf den Klebertropfen (mittig zwischen den Lötflächen) b Fixieren des SMD-Bausteins durch den ausgehärteten Kleber c SMDBauelement auf der Platine nach dem Löten

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a

b

c

in Kontakt kommt. In diesem Fall wird nicht benetzt. Als Gegenmaßnahme kann man durch Vergrößern der Lötflächen auch auf der stromabwärts gelegenen Seite die Benetzung sicherstellen. Mit der zweiten, sanft und gleichmäßig (laminar) fließenden Welle werden die Lötverbindungen aufgefüllt und das überschlüssige Lot entfernt. Abb. 6.6 zeigt das Prinzip einer Lötanlage mit Doppelwelle. Beim Wellenlöten klebt man die SMD-Bauteile mit einem Klebepunkt auf der Lötseite der Platine fest. Der Kleber wird durch Wärmezufuhr ausgehärtet, und anschließend werden die Bauteile mit der Lötwelle oder im Schleppbad entsprechend verlötet. Die Bauteile durchlaufen das flüssige Lötzinn, d. h. sie müssen daher wellentauglich sein. Trimmer, Folien- und Elektrolytkondensatoren, Relais, Leuchtdioden und zahlreiche weitere Bauelemente lassen sich bei diesem Verfahren nicht verwenden. Wellenlöten ist nur empfehlenswert, wenn eine gelockerte Aufplanung (Bestückung) mit möglichst niedrigen Bauteilen realisierbar ist. Zu seinen wichtigsten Nachteilen gehören Klebeprobleme, Brückenbildung, Lötschatten, Blasenbildung durch Flussmittel, kalte

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6  Verarbeitungen von SMD-Bauelementen

a

b

Abb. 6.5   Schatteneffekt (a) und Gegenmaßnahme (b) beim Wellenlöten in einer DoppelwellenLötanlage

Abb. 6.6   Prinzip einer Lötanlage mit Doppelwelle

­ ötstellen, geringe Bestückungsdichte, schwieriges Leiterplattendesign und die LötL barkeit der Bauteile. Das Wellenlöten wurde bisher am häufigsten propagiert, aber die Nachteile sind so erheblich, dass in Zukunft nur noch etwa 10 % aller Anwendungen wellengelötet sein werden.

6.1  SMD-Techniken in der Praxis

439

6.1.2 Dampfphasenlöten Beim Dampfphasenlöten wird die Platine in einen auf exakt 215 °C temperierten Dampf gebracht. Damit lassen sich die Bauteile mit der Platine verlöten. Die Nachteile des Dampfphasenlötens sind, dass der Dampf gesundheitsschädlich ist, das System einen hohen Anschaffungspreis hat, ein hoher Dampfverlust auftritt, dass hohe Betriebskosten entstehen und Lötfehler durch einseitig aufstehende Bauteile bzw. verstärkte Lötperlenbildung auftreten. Dieses Lötverfahren bewirkt eine hohe Korrosion bei den Metallteilen, insbesondere an den Heizstäben. Durch lange Lötzeiten werden auch PLCC-Gehäuse, Stecker und anderen Bauteilen mit mechanischen Aufbauen angegriffen. Die bestückte Flachbaugruppe wird also in den Dampf einer siedenden Flüssigkeit mit ausreichend hohem Siedepunkt getaucht. Dabei kondensiert der Dampf, geht also in die flüssige Phase über, und gibt die Kondensationswärme frei. Ausgenutzt für die Aufheizung wird die im Dampf latent vorhandene Wärme, die vorher beim Sieden, also beim Übergang von der flüssigen in die Dampfphase, aufgebracht werden musste. Um das Weichlot aufzuschmelzen, verwendet man oft Fluorcarbon, eine Flüssigkeit mit einem Siedepunkt bei 215 °C. Bei konstantem Luftdruck bleibt auch der Siedepunkt konstant. Die Hauptvorteile des Dampfphasenlötens bestehen also darin, dass eine feste Temperatur vorliegt und die Leiterplattenoberfläche gleichmäßig erwärmt wird. Auch Dampfphasensysteme sind mit gewissen Problemen behaftet. Die infrage kommenden Flüssigkeiten (Fluorcarbone) sind teuer und potenziell umweltbelastend. Dampf, der beim Lötprozess entweicht, erhöht die Betriebskosten. Sinkt einmal der Flüssigkeitspegel so weit ab, dass die Heizelemente frei liegen, wird das Fluorcarbon in giftige und umweltbelastende Bestandteile zersetzt. Es müssen also Sicherheitsvorrichtungen integriert werden, die zusätzlichen Kosten verursachen. Um die Kostenanteile durch Dampfverluste zu reduzieren, hat man zweistufige Dampfphasensysteme entwickelt und eingeführt. Über dem Primärdampf liegt eine zweite (sekundäre) Dampfzone. Damit erreicht man, dass das Primärsystem nach außen hin abgeblockt ist. Abb. 6.7 zeigt den schematischen Aufbau eines zweistufigen Dampfphasenlötsystems. Oberhalb der siedenden Flüssigkeit befinden sich Primär- und Sekundärdampf. Die zu lötenden Baugruppen werden mit einem Förderkorb in den Primärdampf abgesenkt. Eine Wasserkühlung bewirkt das Kondensieren des Dampfes und begrenzt damit die Dampfzonen nach oben hin. Anfangs befindet sich im Tank ein Gemisch aus zwei Flüssigkeiten. In der Aufheizphase setzt das Sieden der Sekundärflüssigkeit bei rund 48 °C ein, und Dampf steigt auf. Für kurze Zeit wird das Aufsteigen des Sekundärdampfes durch das primäre Kühlsystem (Einlaufsystem etwa 55 °C) begrenzt. Bei weiterem Temperaturanstieg wird der Sekundärdampf so erhitzt, dass er weiter nach oben bis zum sekundären Kühlsystem aufsteigt, das auf 7 °C bis 18 °C gehalten wird. Mit Erreichen der Siedetemperatur der Primärflüssigkeit von 215 °C ist der Temperaturanstieg definitiv abgeschlossen.

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6  Verarbeitungen von SMD-Bauelementen

Abb. 6.7   Prinzipieller Aufbau eines zweistufigen Dampfphasenlötsystems

Der aufsteigende Primärdampf kondensiert am primären Kühlsystem und tropft in den Tank zurück. Da der Sekundärdampf schwerer als Luft, aber leichter als der Primärdampf ist, bleibt er im Schwebezustand unterhalb der Sekundärkühlung. Durch Wärmenachlieferung vom Primärdampf an den Sekundärdampf in der Übergangszone ist immer sichergestellt, dass die Temperatur des Sekundärdampfes über der Siedetemperatur liegt. Das Kondensat an den oberen Kühlschlangen besteht hauptsächlich aus Sekundärflüssigkeit und geringen Anteilen an Primärflüssigkeit. Diese Stoffe gehen nicht verloren, sondern werden durch Abscheiden geleitet, um Säureanteile zu entfernen, und dann in den unteren Teil des Tanks zurückgeführt. Der Säureabscheider ist ein wesentlicher Teil des Systems. Kommen nämlich Nebenprodukte mit atmosphärischem Wasserdampf in Kontakt, bilden sich Säuren, die entfernt werden müssen, damit es nicht zu Korrosionsschäden und zu unerwünschten ionischen Verunreinigungen auf den Substraten kommt. Beim zweistufigen Dampfphasensystem liegt die größte Schwierigkeit darin, den Sekundärdampf zu überwachen – eine ganz wesentliche Voraussetzung dafür, dass der Verlust an Primärdampf minimal bleibt. Einfache, auf optischen Methoden beruhende Überwachungssysteme scheiden aus, da die Gase farblos sind. Eine Möglichkeit der Problemlösung besteht darin, ein Durchfallsystem zu verwenden und den Dampf über geeignete Mittel an Eingang und Ausgang unter Kontrolle zu halten. Auf diese Weise kann auf das Mittel des Sekundärdampfes verzichtet werden.

6.1  SMD-Techniken in der Praxis

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Abb. 6.8   Prinzipieller Aufbau eines zweistufigen Dampfphasen-Durchlaufsystems

Anhand von Abb. 6.8 kann man das Prinzip eines derartigen ­ DampfphasenDurchlaufsystems beschreiben: Über der siedenden Flüssigkeit befindet sich die Dampfzone. Sie wird begrenzt durch Kühlelemente am Eingang und am Ausgang des Transportbands. Der Dampf kondensiert im Bereich dieser Kühlelemente, die dabei entstehende Flüssigkeit wird rückgeführt. Vorwärmzone, Lötzone und Abkühlzone ergeben sich zwangsläufig aus dem Gleichgewichtszustand innerhalb des Dampfphasensystems. Die einzige Lötprozessvariable im System ist daher die Transportgeschwindigkeit. Bei den für Dampfphasensysteme infrage kommenden Flüssigkeiten handelt es sich um inerte Substanzen. Also ist auch die Dampfphasensysteme im Innern des Reflowsystems inert. Man kann daher bereits mit geringen Mengen an kaum aktivierten Flussmitteln Lötverbindungen höchster Qualität erzielen.

6.1.3 Löten mit dem Reflow-Verfahren Zum Aufschmelzen des Lots muss Wärme von außen auf Substrat und Lötstelle übertragen werden. Die bei praktischen Lötsystemen am häufigsten angewandten Verfahren bzw. Wärmeübertragungs- oder Wärmeumsetzungsmechanismen sind:

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6  Verarbeitungen von SMD-Bauelementen

• Wärmeleitung (Konduktion) • Infrarotstrahlung • Kombination aus Wärmeleitung und Infrarotstrahlung • Heizstempel • Kondensation Daneben werden – weniger häufig – Heißgas und Laser eingesetzt. Unabhängig vom Aufschmelzverfahren (Reflow) werden nach dem Lotpastenauftrag en die Bauelemente beim Bestücken mit ihren Lötanschlüssen in die Paste gedrückt. Die zähe Konsistenz der Paste sorgt dafür, dass Bauelemente für die weiteren Schritte – Substrattransport und Durchlaufen des Lötsystems – genügend fixiert sind. Beim Wärmeleitungslöten wird ein Transportband, auf dem die Leiterplatte liegt (Bestückungsseite nach oben), über mindestens zwei getrennt regelbare Heizzonen bewegt. In der ersten Zone wird vorgeheizt. Das Lösungsmittel verdampft hier aus der Paste, das Flussmittel wird aktiviert und so weit vorgewärmt, dass die weitere, für den eigentlichen Lötvorgang erforderliche Wärmezufuhr und die Einwirkzeit in Grenzen gehalten werden können. Die zweite Zone übernimmt den Aufschmelzprozess. Die Wirksamkeit dieses Prozesses beruht auf innigem Kontakt zwischen Wärmequelle, Transportband und Substrat, also hinreichendem Wärmetransport bis zur Lötstelle. Wichtig dafür sind ebenes und flächiges Aufliegen der Leiterplatte (des Substrats) und eine Wärmeleitfähigkeit von mindestens 0,12 W/(m · K). Im Übrigen ist dieses Verfahren auf kleinere Leiterplattenformate mit nur einseitiger Bestückung auf der Oberseite beschränkt. Beim Widerstandslöten mit Heizstempel wird das Aufschmelzen dadurch erreicht, dass ein passend geformter Stempel unmittelbar auf die Lötanschlüsse abgesenkt wird. Abb. 6.9 zeigt den Aufbau eines typischen Heizelements (Formstücke). Statt Lotpaste benutzt man bei diesem Verfahren Lötflächen, die mit einer besonders dicken Lage (Schichtdicke ≈  5 µm) aus Blei-Zinn beschichtet sind. Die Bauelemente werden zunächst durch eine Pipette mit Unterdruck etwas oberhalb der Leiterplatte gehalten, dann mithilfe einer Lupe oder eines Mikroskops so positioniert, dass sich die Anschlusspins über den zugehörigen Lötflächen befinden, und anschließend abgesenkt. Das Heizelement wird eingeschaltet und direkt auf die Pins gedrückt. Jetzt beginnt der eigentliche Aufschmelzvorgang und ist er beendet, wird das Heizelement abgeschaltet. Nach hinreichender Abkühlung hebt sich der Heizstempel, und der Lötvorgang ist beendet. Einzustellender Druck, erforderliche Temperatur und Einwirkzeit hängen vom jeweiligen Gehäusetyp ab. Selbstverständlich gehört zu jedem IC-Gehäuse ein spezielles Formstück- bzw. Heizelement. Da also der Aufwand ziemlich groß und diese Aufschmelztechnik als langsam einzustufen ist, wird sie nur bei Substraten mit einer kleinen Anzahl von Bauelementen mit großen Anschlusszahlen angewandt. Besondere Schwierigkeiten bereitet das Heizstempellöten von PLCC-Gehäusen, da deren Anschlüsse seitlich am Körper und mit ihren Enden unterhalb des Körpers liegen (J-Form), d. h. der Wärmekontakt ist

6.1  SMD-Techniken in der Praxis

443

Abb. 6.9   Prinzipieller Aufbau eines Heizstempels einer Widerstandslötmaschine

schwierig herzustellen. Bauelemente ohne Anschlusspins z. B. Chip-Kondensatoren und -Widerstände sind für das Heizstempellöten ungeeignet. Bewährt hat sich das Verfahren eigentlich nur bei Bauelementen bzw. Gehäusetypen mit nach außen abgewinkelten Anschlüssen (Gullwing), d. h. bei SO-, VSO- und QFP-Gehäusen. Da Aufschmelzen mit Kontaktwärme eine flächige Auflage und gute Wärmeleitung voraussetzt, also auf bestimmte Flachbaugruppen beschränkt ist, lässt sich der Anwendungsbereich für das Reflowlöten durch Einsatz von Infrarotstrahlung (IR-Löten) deutlich erweitern. Allerdings ist das IR-Löten nicht problemlos, denn die verschiedenen Bauelemente und Substratwerkstoffe absorbieren, reflektieren und leiten die Infrarotstrahlung auf unterschiedliche Weise ab. Die blanken Anschlusspins von IC-Gehäusen sowie die Anschlussmetallisierung von ­Chip-Bauelementen beispielsweise sind sehr gute IR-Reflektoren, die schwarzen Plastikgehäuse dagegen absorbieren die Infrarotstrahlung in hohem Maße. Das führt zu einer ungleichmäßigen Wärmeverteilung auf der Substratoberfläche. Die meisten praktischen Lötsysteme arbeiten daher mit einer Kombination aus Infrarotstrahlung und Heizplatten (Kontaktwärme). Eine weitere Schwierigkeit besteht darin, dass für die Bauelemente unterschiedlich lange Einwirkzeiten notwendig sind. Befinden sich Bauelemente unterschiedlicher Größe auf einer Leiterplatte, ist der Aufschmelzprozess bei den kleineren längst abgeschlossen, während die größeren die erforderliche Temperatur u. U. noch nicht erreicht haben. Die kleineren Bauelemente und unbestückte Zonen werden daher über Gebühr belastet, bis das Löten der größeren abgeschlossen ist. Wie Tab. 6.1 zeigt, muss man z. B. bei einem P ­ LCC-68-Gehäuse mit niedriger Transportgeschwindigkeit arbeiten, also mit längerer Einwirkzeit, um die erforderliche Löttemperatur zu erreichen, d. h.,

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6  Verarbeitungen von SMD-Bauelementen

Tab. 6.1  Wechselbeziehung zwischen Transportgeschwindigkeit und Temperaturbelastung der Leiterplatte beim IR-Löten unterschiedlicher SMD-Gehäusetypen, jeweils zum Erreichen der erforderlichen Löttemperatur SMD-Gehäuse

Transportgeschwindigkeit mm2/s

Leiterplattentemperatur °C

PLCC-68

1,16

262

SO-28

1,64

214

VSO-40

1,76

204

QFP-48

1,76

204

SO-16

2,00

169

SOT-23

2,36

177

die Leiterplatte heizt sich dann in der Umgebung auf eine relativ hohe Temperatur auf. Im Vergleich dazu ist die Transportgeschwindigkeit für das wesentlich kleinere SOT23-Gehäuse höher und damit die Temperaturbelastung der Leiterplattenumgebung entsprechend geringer. Infrarotlötgeräte können mit unterschiedlichen Heizsystemen ausgestattet sein, z. B. mit solchen, die im mittleren oder oberen IR-Gebiet strahlen. Meist hat man bei diesen Lötgeräten je eine Zone für das Vorwärmen, den Lötvorgang und das kontrollierte Abkühlen. Die Vorheizelemente – meist aus Keramik bestehend – sind im Bereich von 300 °C bis 600 °C einstellbar. In dieser Zone lässt sich die Temperatur langsam steigern, sodass das Lösungsmittel in der Lotpaste stetig entweichen kann und ein Temperaturschock vermieden wird. In der Lötzone liegt die Infrarotstrahlung im Bereich von 1000 °C bis 1200 °C. Die Durchlaufzeit wird so kurz wie möglich gehalten, um die Bauelemente und das Leiterplattenmaterial nicht unnötig zu belasten. Mit dem Verfahren lässt sich effizient arbeiten. Die Anschaffungs- und Betriebskosten sind gering, und es gibt keinerlei Umweltbelastung. Nachteilig ist die ungleichmäßige Temperaturbelastung der Leiterplattenoberfläche und unterschiedlicher Bauelemente. Außerdem muss man für jede Flachbaugruppe empirisch ein individuelles Temperatur-Zeit-Profil ermitteln. Beim Heißgaslöten wird das Weichlot durch heißes Gas oder durch heiße Luft aufgeschmolzen. Überhitzungsgefahr bzw. Beschädigungen von Bauelementen und Leiterplatte sind leicht möglich, da Temperatur und Gasgeschwindigkeit ziemlich hoch gewählt werden müssen. Statt eines Lötkolbens lassen sich für Reparaturarbeiten auch Heißgasgeräte einsetzen. Für Standardbauelemente mit vielen Anschlüssen gibt es passende „Lötspitzen“. Beim Löten muss für innigen Kontakt zwischen den ­SMD-Lötanschlüssen und dem Weichlot (meist als Paste aufgetragen) gesorgt werden. Die Besonderheit des Laserlötens besteht darin, dass die Erwärmung punktförmig wirkt, also auf die Lötstelle begrenzt werden kann. So positiv das in vielen Fällen ist, so muss man doch mit einer sehr begrenzten Verbreitung des Verfahrens rechnen. Nachteilig sind die sehr hohen Anschaffungskosten und die relativ geringe Arbeitsgeschwindigkeit.

6.1  SMD-Techniken in der Praxis

445

Die Lötgenauigkeit kommt dadurch zustande, dass der Laser von einem Lötpunkt zum anderen mit einer Steuerung geführt wird.

6.1.4 Bauelemente für die SMD-Technik Die SMD-Technik ist eine sehr komplexe Technologie, die im Wesentlichen aus drei bestimmenden Teilen besteht: den SMD-Bauteilen, den Bestückungssystemen und dem eigentlichen Fertigungsprozess. Erst das Zusammenspiel der drei Faktoren führt zu einem einwandfreien Produkt. Die Missachtung von einem dieser Punkte kann die gesamte Entwicklung und Produktion einer Baugruppe zum teuren Desaster werden lassen. Aus der Notwendigkeit des Zusammenspiels entsteht nahezu die gesamte Problematik. Einige Vorteile der SMD-Technik erkennt man bereits beim Aufbau der Reflowlötstelle in Abb. 6.10. Die Packungsdichte entsteht durch geringe Baugröße. Durch konsequente Anwendung der SMD-Technik kann das bis zu einer zwei- bis fünffachen Flächennutzung führen. Bei Bestücken beider Oberflächen erreicht man sogar eine vier- bis achtfache Flächennutzung. Der Nutzungsgrad reduziert sich etwas durch die Notwendigkeit der Durchkontaktierungen. Durch Verringern von Gewicht und Volumen bei den einzelnen Bauteilen reduzieren sich Systemgewicht und Baugröße des Geräts erheblich. Mit der automatisierungsgerechteren Handhabung verringert sich während des gesamten Bestückungsvorgangs die Fehlerquote. Wichtig für den Entwickler sind die Verbesserungen der elektrischen Eigenschaften durch die SMD-Technik. Damit hat man kürzere Signallaufzeiten durch kleinere Leitungswege. Auch entstehen durch den Aufbau geringere parasitäre Kapazitäten, Induktivitäten und Widerstände bzw. Leitwerte. Das ist besonders für den diskreten

Abb. 6.10   Typischer Aufbau einer Reflowlötstelle aus den Lötflächen, dem Lötstopplack und der Lotpaste

446

6  Verarbeitungen von SMD-Bauelementen

Abb. 6.11   Kondensatoren und Induktivitäten in SMD-Technik

Aufbau von HF-Verstärkern interessant. Gleichzeitig wird die elektromagnetische Verträglichkeit besser, denn die Anschlüsse der Bauteile sind kürzer. Es tritt eine Verschiebung des Störspektrums zu höheren Frequenzen bzw. Energien auf. Bauelemente für die Oberflächenmontagetechnik unterscheiden sich nicht nur durch ihre Baugröße wesentlich von den bisher verwendeten, sondern vor allem durch ihre Anschlusssysteme. Passive elektronische Bauelemente, wie Widerstände und alle Arten von Kondensatoren und Spulen, werden in diversen Quadergehäusen angeboten. Diskrete Bauelemente, wie Dioden und Transistoren, findet man in SOD-(Small Outline Diode) oder SOT-Gehäusen (Small Outline Transistor). Integrierte analoge und digitale Schaltkreise mit bis zu 20 Anschlüssen sind in SO-Gullwing-Gehäusen (DIL-Bauform) erhältlich. Integrierte Schaltungen mit darüber hinausgehenden Anschlusszahlen bieten die Hersteller in quadratischen Gehäusen wie Flat-Pack, SO-J, PLCC und LCCC an. Abb. 6.11 zeigt Kondensatoren und Induktivitäten in SMD-Technik. Komplette Netzwerke mit Widerständen, Kondensatoren und Dioden sind in den unterschiedlichsten Bauformen vorhanden. Einstellbare Widerstände und Kondensatoren sind als Bauformen verfügbar, die sich inzwischen mit der Welle löten lassen. Es ist derzeit jedoch schwierig, Trimmer als reine SMD-Bauteile in Multiturn-Ausführung zu erhalten. Auch Induktivitäten gibt es in großer Typenvielfalt, und fast alle sind relativ problemlos mit der Welle zu löten. Große Vorsicht ist bei LED geboten, da bei weitem nicht alle in das Lot getaucht werden dürfen. Es kann zur Zerstörung oder Trübung der Kunststoffumhüllung kommen. Ebenso problematisch ist der Einsatz von Schaltern. Hierbei ist besonders darauf zu achten, dass das Flussmittel nicht in das Gehäuse eindringen kann. Es kommt sonst zu Funktionsbeeinträchtigungen oder zur Zerstörung der Kontakte. Das gleiche gilt auch für das elektromechanische Relais. Aus diesem Grund findet man immer mehr die hermetisch abgeschlossenen Halbleiterrelais. Widerstandsschicht und Kontakt bestimmen die wesentlichen Eigenschaften eines SMD-Widerstands. Der SMD-Widerstand von Abb. 6.12 besteht aus einem reinen

6.1  SMD-Techniken in der Praxis

447

Abb. 6.12   Aufbau und Abmessungen eines SMDWiderstands

Stanz-Biege-Teil mit einem längsnahtgeschweißten Materialverbund aus KupferManganin-Kupfer. Die als Zuleitung und Lotfläche ausgeführten, extrem niederohmigen Cu-Endstücke garantieren gute Lötbarkeit, Unempfindlichkeit des Widerstandswerts gegen leichte Benetzungsschwankungen beim Löten sowie einen für Zweileiterwiderstände extrem niedrigen TK-Wert. Die kleine Bauform sowie die relativ dicke Folie sorgen für gute Wärmeableitung zur Platine hin und ermöglicht so eine hohe Belastbarkeit. Aufgrund der extrem geringen Induktivität ist der Widerstand optimal auch für hochfrequente Anwendungen geeignet. Die beiden auf der Leiterplatte aufliegenden, abgekröpften Cu-Endstücke garantieren ausgezeichnete Lötbarkeit und wegen der extrem niedrigen Zuleitungswiderstände nahezu völlige Unabhängigkeit des Widerstandswerts von der Lötqualität. Die elektromagnetische Einstreuung liegt bereits durch die geringe Eigeninduktivität sehr niedrig. Bei dieser Bauform ist das Kupfer-Substrat gleichzeitig Gehäuse, elektrischer Anschluss und Wärmesenke. Daraus ergibt sich ein extrem flacher Widerstand mit vergleichsweise sehr großen Stromzuführungen und einem äußerst kleinen thermischen Innenwiderstand von Δ15 K/W. Das ist ein entscheidender Vorteil speziell in Geräten, in denen Umgebungstemperaturen bis zu 120 °C auftreten. Das Bauteil wird großflächig auf die entsprechend ausgebildeten Pads aufgelötet. Mehr als 80 % der Bauteileunterseite sind Kontaktfläche, wodurch „Grabsteineffekte“ ausgeschlossen sind. Fehlende Übergangswiderstände erlauben es, dass man extrem große Dauer- bzw. Impulsströme in das Bauteil einkoppeln kann. Bedingt durch sehr

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6  Verarbeitungen von SMD-Bauelementen

niederohmige Anschlüsse, wird trotz Zwei-Leiter-Ausführung ein sehr niedriger TKWert erreicht. Leichte Fehlpositionierungen des Bauteils bei der Bestückung werden bei optimaler Padgeometrie durch den auftretenden Kapillareffekt beim Löten automatisch korrigiert. Bedingt durch den massiven Aufbau, wird die entstehende Verlustwärme effektiv zu den Kupferkontakten hin und von dort auf die Leiterplatte abgeleitet. Das Ergebnis ist ein hochbelastbares Bauteil, dessen Einsatz im Prinzip nur durch das Auslöten bei Überlastung begrenzt ist.

6.1.5 Reflowlöten für die SMD-Technik Mit dem Begriff des Reflowlötens werden alle Verfahren bezeichnet, bei denen die Bauteile in die vorher auf die Platine aufgebrachte Lotpaste gesetzt und durch Erhitzen bis zur Schmelztemperatur des Lötzinns gebracht werden. Seit 1975 stellt man auf diese Weise Hybridschaltungen her. Dabei wird zumeist das Keramikträgermaterial über verschiedene untere Heizzonen transportiert und bis zur Löttemperatur erhitzt. Keramikmaterial ist ein guter Wärmeleiter und bringt die Temperatur fast ohne Verluste an die Lötstelle. Das Verfahren eignet sich jedoch nicht für handelsübliche Leiterplatten, da zwischen der Unterseite und der Bauteilseite der Platine eine Temperaturdifferenz von 60 °C bis 80 °C besteht. Die zahlreichen Bauteile weisen einen unterschiedlichen Wärmebedarf auf, d. h., kleinere Bauteile werden schneller erwärmt als große. Ein Tantalkondensator nimmt bis zur Löttemperatur erheblich mehr Wärme auf als eine vielleicht benachbarte Z-Diode. Damit man am Tantalkondensator eine zuverlässige Lötung garantieren kann, ist eine vielfach größere Wärmeenergie erforderlich, als dies bei einem Widerstand oder einem temperaturempfindlichen Halbleiterbauelement der Fall ist. Einfach ausgedrückt: Bis ein Tantalkondensator auf der Platine eingelötet ist, sind kleinere Transistoren, Dioden oder ICs bereits zerstört. Durch das Reflowlöten hat man nun eine praktische Lösung entwickelt, mit der man sowohl große Bauteile als auch temperaturempfindliche Z-Dioden und Transistoren, integrierte Schaltkreise der Standardtypen und der hochintegrierten Technik optimal löten kann. Das Reflowlöten kombiniert Unterhitze und Infrarotwärmestrahlen an der Oberseite. Beim Durchlaufen durch den Reflowofen verdampft zunächst das Lösungsmittel in der Lotpaste, dann wird das Flussmittel aktiviert, und im letzten Drittel werden die Bauteile verlötet. Die maximale Temperatur beträgt für etwa zwei bis drei Sekunden rund 205 °C. Damit ist garantiert, dass auch temperaturempfindlichste Bauteile keinen Schaden erleiden. Reflowsysteme, die auf reiner Infrarotbasis arbeiten, findet man speziell in Japan. Versuche haben gezeigt, dass diese Geräte bei gemischter Bestückung, also mit ICs, Kondensatoren, Widerständen, Spulen usw. versagen müssen. Jeder weiß aus dem Physikunterricht, dass Infrarotwärmestrahlung undefinierbar ist – ein schwarzer Körper erwärmt sich stärker als ein helles Gehäuse.

6.1  SMD-Techniken in der Praxis

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Die Hersteller bieten ihre traditionellen Bauteile auch als SMD-Bauelemente an. Der Anteil an SMDs, der nur für den Refloweinsatz geeignet ist, nimmt dabei täglich zu. So sind Trimmer, Leuchtdioden, Dual-In-Line-Schalter („Mäuseklaviere“), Relais, Steckverbinder, Taster, Folienkondensatoren, Induktivitäten, NF-Transformatoren und HFSpulen als Bauteile für Reflowlötung auf dem Markt. Einer der entscheidenden Punkte beim Reflowverfahren ist der exakte Lotpastendruck. Nach praktischen Erfahrungen braucht man einen Pastenauftrag in einer Stärke von etwa 150 µm, um die unterschiedlichen Bauteile, zum Beispiel einen 52-poligen Schaltkreis ebenso wie einen Keramikkondensator, optimal zu verlöten. In der Praxis setzt man ein Stahlsieb mit 80 mesb (80 Maschen auf 1 Zoll Gewebebreite) ein. Die Schichtstärke der aufzudruckenden Lotpaste wird dabei von der auf das Sieb aufgetragenen lichtempfindlichen Fotoschicht bestimmt. Normalerweise weisen diese Schichten eine Stärke von etwa 12 µm bis 20 µm auf. Das ist für Lotpastenaufdruck zu wenig. Deshalb setzt man Fotofilmschichten mit einer genau definierten Stärke von 45 µm ein. Zusammen mit dem Drahtdurchmesser des Gewebes von 0,1 mm erreicht man die gewünschte Stärke von 150 µm. Beim Siebdruck lässt sich die Lotpaste durch Maschen des Siebs drücken und auf die darunterliegende Leiterplatine bringen. Das Sieb hat einen Abstand von etwa 1 mm bis 1,5 mm der Leiterplatine. Die Rakel drückt das Sieb mit einer scharfen Kante auf die Platine und wird dabei in eine Richtung senkrecht zur Kante gezogen. Der Winkel hinter der Rakelkante (Absprung) besorgt das Drucken. Die durchgedrückte Paste erhält Kontakt mit der Platine, und der Absprung sorgt dafür, dass die Paste aus den Maschen des Siebs heraus auf die Platine überträgt. Die Stahlsiebe kann man beliebig oft mit einer Fotolackschicht überziehen, belichten und für den Pastendruck einsetzen. Ändert sich der Schaltungsentwurf (Design), wird die Schicht einfach abgelöst und eine neue Fotoschicht aufgetragen. Allerdings darf man das Sieb beim Reinigen und während des Betriebs nicht mechanisch beschädigen. Genauso wichtig wie der Lotpastendruck oder das Leiterplattendesign ist die Auswahl der Lotpaste. Dabei bringt eine teure Paste nicht unbedingt besseres Ergebnis als eine preisgünstige. Vielmehr ist die richtige Abstimmung der Metallteile, der Flussmittelkomponenten und des Lösungsmittels aufeinander entscheidend. Eine Metallmischung von 62 % Zinn, 36 % Blei und 2 % Silber hat sich in der Praxis fast für alle Bauteile und Leiterbahnen, einschließlich vergoldeter Platinen, vergoldeter Anschlusspins oder versilberter Leiterbahnen, bewährt. Die Salze des Flussmittels müssen einen niedrigeren Schmelzpunkt aufweisen als bei vergleichbaren Lotpasten für die Hybridtechnik oder Flussmittel für die Wellenlötung. Die Verarbeitungstemperatur bei diesem Verfahren liegt weit über 200 °C, während beim Reflowverfahren maximal und nur kurzzeitig 205 °C erreichbar sind. Eine Lotpaste, die sich in der Hybridtechnik gut bewährt hat, muss daher auch nicht in der SMD-Technik mit Leiterplatten gute Ergebnisse bringen. Neben der Metallmischung und dem Flussmittel hat das Lösungsmittel in der Paste, das die pastöse Beschaffenheit für den Siebdruck und die Klebung der Bauteile bewirkt, große Bedeutung. Auf der einen Seite

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6  Verarbeitungen von SMD-Bauelementen

soll es schwer flüchtig sein, damit die Lotpaste, die in dünner Schicht oft stundenlang auf dem Sieb verteilt ist, nicht austrocknet. Auch sollen beispielsweise die morgens bedruckten Platinen noch nachmittags bestückungsfähig sein. Auf der anderen Seite muss das Lösungsmittel in der kurzen Zeit des Durchlaufs durch die beiden Vorheizzonen restlos verdunstet sein. Erreicht das Lötzinn den Schmelzpunkt, dürfen keine Lösungsmittelreste in der Paste vorhanden sein, sonst gibt es einseitig aufstehende Bauteile, insbesondere bei Widerständen und Kondensatoren, oder man hat winzige Lötperlen, die auf der gesamten Platine verteilt sind. Eine erfolgreiche Verarbeitung in der SMD-Technik stellt bestimmte Anforderungen an die Platine. Die Kupferbahnen sollten grundsätzlich eine 5 µm bis 10 µm dicke Bleiverzinnung tragen. Das Mischungsverhältnis des ­Blei-Zinn-Anteils kann 60:40, 62:38 oder ähnlich sein. Glanzverzinnung auf der Platine ist nicht zu empfehlen, da der Schmelzpunkt des reinen Zinns bei über 240 °C liegt und somit weit entfernt ist vom eutektischen Schmelzpunkt der Lotpaste von etwa 180 °C. Die Lötflecken für die Bauteile sollten so breit wie das Bauteil sein und an der Stirnseite eine Zugabe von 1 mm bis 2 mm aufweisen, damit sich die typische Meniskusform der Lötstelle ausbilden kann und die Oberflächenspannung des Lötzinns das Bauteil zentriert. Die aufgedruckte Lotpaste soll auf das Bauteil konzentriert sein, darf aber etwas auf die Leiterbahnen „wandern“. Deshalb müssen Leiterbahnen vom Lötfleck weg erheblich dünner sein. Zwei elektrisch miteinander verbundene Bauteile, beispielsweise zwei in Reihe geschaltete Widerstände, dürfen in der Mitte keinen gemeinsamen großen Lötfleck aufweisen, sondern nur getrennte, gleich große Flecken, die durch einen kleinen Steg verbunden sind. Die Oberflächenspannung des Lötzinns, die auch die Zentrierung der Bauteile bewirkt, setzt gleich große Lötflecken auf allen Seiten voraus. Bei ungleicher Ausführung der Lötflecken wird das Bauteil immer zum größeren Fleck gezogen. Bohrungen von Durchkontaktierungen dürfen nicht unmittelbar am Lötfleck angeordnet sein, da das Zinn von der Lötstelle in das Bohrloch gezogen wird.

6.1.6 Klebetechnik bei SMD-Bauteilen Fixieren der SMD-Bauteile mit Kleber ist vor allem bei Mischbestückung und anschließendem Wellenlöten erforderlich. Dagegen kann man bei Verwendung von Keramiksubstraten mit einem Reflowlötvorgang auf den Kleber verzichten. Hier genügt es, das Bauelement in die vorher aufgetragene Lotpaste zu drücken. Die Haftwirkung ist dann groß genug, um es bis zum eigentlichen Lötvorgang und während des Reflowlötens in Position zu halten. Für das Auftragen der Lotpaste sind drei Verfahren verbreitet: • Stempelverfahren • Siebdrucktechnik • Auftrag mit Dosierpipette

6.1  SMD-Techniken in der Praxis

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Die folgenden Überlegungen zum Kleberauftrag gelten für den Fall, dass ein ­SMD-Anwender z. B. während der Entwicklungsphase oder in der Vorserie den Kleber per Hand aufträgt. Diese Überlegungen sind auch dann zu beachten, wenn sich ein Gerätehersteller den SMD-Bestückungsplatz im Eigenbau einrichtet. Dagegen sind bei Bestückungsautomaten praktisch alle Fragen der Kleberaufbringung und -dosierung gelöst. Hier könnten die Überlegungen eventuell zum Definieren von Anforderungen an einen Automaten beitragen, bevor man sich zum Kauf entschließt, und auch bei Störungsfällen eine Rolle spielen. Hintergrund für die breite Behandlung des Themas „Kleben“ ist zum einen, dass man eine äußerst zuverlässige Klebeverbindung anzustreben hat. Ein Klebefehler kann nämlich vor oder während des Lötens zum Verlust des Bauelements führen, d. h. zur Fehlbestückung. Es muss so dosiert werden, dass der Kleber auf gar keinen Fall die Lötfläche beschmutzen kann, denn das würde ebenfalls zu einer unbrauchbaren Lötung führen, also wiederum zu einem Bestückungsfehler. Der Auftrag für den Kleber – entweder auf die Unterseite des Bauelements oder auf die Leiterplatte – lässt sich in seinen kritischen Grenzen an Abb. 6.13 verdeutlichen. Die Höhe C muss größer sein als die Summe aus Leiterbahnstärke A und lichter Höhe B des Bauelements, denn nur dann ist eine Klebeverbindung überhaupt möglich. Wird andererseits eine zu große Klebermenge aufgetragen, besteht die Gefahr, dass überflüssiger Kleber beim Bestücken auf die Lötfläche gequetscht wird und eine einwandfreie Lötung verhindert. Man muss also nach dem Grundsatz „so wenig wie möglich, aber so viel wie nötig“ verfahren. In Abb. 6.13 erkennt man die Höhe des Kleberauftrags. Der Kleber soll eine stabile, homogene und blasenfreie Mischung aus zwei Komponenten sein, die man vor der Verarbeitung mischen muss. Im Gegensatz zu Lotschichten ist bei leitenden Klebschichten der Aufbau der mechanischen Festigkeit getrennt von der elektrischen Leitfähigkeit zu betrachten. Elektrisch leitende Klebstoffe sind Mischungen aus leitenden Füllstoffen (Metallpartikel) und nicht leitendem Klebstoff (Polymer). Die Stromleitfähigkeit metallgefüllter Klebstoffe beruht auf der Bildung langer Ketten von sich berührenden metallischen Partikeln, die mechanische Festigkeit auf der Ausbildung von Adhäsionsund Kohäsionskräften der Klebschicht.

Abb. 6.13   SMDBauelemente lassen sich nur fixieren, wenn die Bedingung C > A + B für Kleberauftrag erfüllt ist

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6  Verarbeitungen von SMD-Bauelementen

• Vorteile des Klebens: mögliche Verbindung mit nicht lötbarer Oberfläche, Aushärtung auch bei Raumtemperatur möglich; somit keine Temperaturbelastung der Bauteile, hohe kurzzeitige Temperaturbeständigkeit der Klebeschicht (etwa 300 °C) und hohe Stabilität gegen Temperaturwechselbeanspruchungen infolge der Elastizität der Fügeschicht. • Nachteile des Klebens: geringere thermische Leitfähigkeit der Fügeschicht, begrenzte Verwendbarkeit des Klebstoffs (Topf- und Lagerzeit), sehr lange Aushärtezeiten bei niedrigen Temperaturen und geringere Strombelastbarkeit der Klebschicht als bei metallischen Fügeschichten. Die mechanische Festigkeit der SMD-Bauelemente und ihrer Lötverbindungen wird im Wesentlichen durch vier Problemkreise bestimmt: unterschiedliche seitliche Kräfte an den X- und Y-Achsen, thermische Ausdehnung der SMD-Bauteile und der Platine, Instabilitäten der seitlichen Abmessungen bei den Substraten infolge unterschiedlicher Herstellungs- und Biegeprozesse sowie Lötprobleme, wie sie in der Praxis immer existieren. Alle Problembereiche stehen in Wechselwirkung zueinander. Die Änderung der Abmessungen von Bauteilen und Platinen bzw. Substraten in Abhängigkeit von der Temperatur (Temperaturkoeffizient) hängt von zahlreichen Faktoren ab. Die Maße können sehr stark streuen, besonders bei preiswerten Bauelementen. Daher kann es vorkommen (bei nicht angepassten TK-Werten zwischen den einzelnen Komponenten), dass sich das Bauteil stärker ausdehnt als das darunterliegende Trägermaterial oder umgekehrt. Da Lötungen keine kraftschlüssigen Verbindungen darstellen, verändern die Belastungen die Festigkeit der Fügeschicht, und es kann zu Unterbrechungen der leitenden Verbindung kommen. Je geringer die Verformungsgeschwindigkeit, z. B. durch Temperatur oder gespannte Lagerung der Platine im Gerät, desto geringer wird die Festigkeit der Verbindung. Solche Stressbedingungen entstehen durch thermische Hochbelastung während des Lötens bzw. thermische Zyklusbelastung während der Qualitätssicherungstests oder thermische Wechselbelastung durch Ein- und Ausschalten des Geräts. Die durch Schock und Vibration angreifenden Kräfte ergeben keine Probleme mit den Kriechströmen. Um die Schwierigkeiten zu vermeiden, versucht man, die thermischen Ausdehnungskoeffizienten der Bauelemente (zumindest der größeren) und der Leiterplatte aneinander anzupassen. Das geschieht durch Auswahl geeigneter Materialien für die Bauelemente bzw. der Gehäuseform sowie durch Beeinflussung des thermischen Koeffizienten der Leiterplatte (Materialauswahl, Laminieren verschiedener Werkstoffe usw.). Neben den thermischen Ausdehnungen in den X- und Y-Achsen hat das Substrat auch solche in der Dicke, d. h. der Z-Achse, die aber in den meisten Fällen unberücksichtigt bleiben können. Die Biegeprozesse sind dynamisch, d. h. sie laufen mit wesentlich höherer Verformungsgeschwindigkeit ab als bei Kriechprozessen, die bei statisch verformter Leiterplatte auftreten. Dazu zählen Vibrationen und Schockvorgänge. Die Hauptproblematik entsteht durch das Material der Bauelemente, die Qualität ihrer mechanischen Verarbeitung sowie die Güte der Lötungen zum Trägermaterial. Der Bauteilekörper kann

6.1  SMD-Techniken in der Praxis

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brechen oder an den Kappen (lötfähige Kontaktierungen) abreißen, und das gesamte Bauelement hebt von der Leiterplatte ab (bei ungenügenden Fügeschichten). Da sich nach Beendigung eines Biegevorgangs die abgerissenen Verbindungen und damit die durch das Abreißen entstandene Zackenbildung an der Bruchstelle wieder fügen können, sollte man diesbezügliche Tests immer während des Biegevorgangs durchführen. Die Lötproblematik mit ihren Besonderheiten, wie Kleben zur mechanischen Fixierung der Bauelemente, den Lotpasten und ihren Legierungen und Flussmitteln, den Reinigungsmöglichkeiten (Flussmittel), der komplexen Metallurgie und ihren unerschöpflichen Fehlerquellen soll hier nur knapp behandelt werden, da es sich um einen komplexen Rahmen der Verfahrenstechnik handelt. Die nachfolgende Aufzählung mit einer kurzen Beschreibung der häufigsten und wesentlichsten Fehlerquellen, erhebt keinen Anspruch auf Vollständigkeit: • Der Tombstone-Effekt entsteht durch Fehler im Entwurf des Layouts, d.  h. Anschlüsse des Bauteils nicht 90° zur Transportrichtung der Leiterplatte oder verdrehte Lage gegenüber der Transportrichtung. • „Solderballing“ wird hervorgerufen durch schlechte sowie nicht vollständig oder (durch lange Lötzeiten) zu stark ausgetrocknete Lotpasten. • Lotbrücken bilden sich bei zu großen Lotmengen an dicht nebeneinanderliegenden Anschlüssen (zu kleine Rasterabmessungen oder Layout-Fehler) sowie bei Abschattungen. Diese werden durch nicht fertigungsgerechtes Auslegen des Layouts (Bauteile zu dicht zusammen oder nicht 90° zur Transportrichtung, sondern parallel, Lötpad im Verhältnis zur Höhe des Bauelements zu klein) hervorgerufen und treten überwiegend beim Einsatz in der Wellenlöttechnik auf. • Eine Gasung in oder an einer Lötstelle (Lunker) tritt auf, wenn die flüssige Phase des Lots während des Lötvorgangs zu kurz ist, sodass das Flussmittel nicht vollständig ausgasen kann. Das geschieht gelegentlich auch beim Überkopflöten des SMD-Bauteils in einer Welle durch den Druck des Lots. Der Effekt lässt sich jedoch durch Bohrungen in den Pads weitgehend verhindern. Während der Erstarrungsphase hat das Lot nicht mehr die erforderliche Viskosität, um Gase entweichen zu lassen, sodass sich Blasen im Lot bilden und infolgedessen die Festigkeit der Verbindung drastisch reduziert wird. Platzende Blasen hinterlassen in der Lotschicht kleine Krater (Lunker), in denen die Oxidation verstärkt stattfinden kann. • Schlechte Kleberhärtung bewirkt ein Abfallen der Bauteile vom Substrat durch den Druck des strömenden Lots. • Das Ablösen der Bauelemente-Metallisierung wird durch zu lange Lötzeiten hervorgerufen. Die Metallisierung ist zum Verbessern ihrer Lötbarkeit mit silberhaltigem Lot versehen. Silber hat jedoch eine große Neigung, in das Lot überzutreten, sodass es zu Silbertransport vom Bauteil zur Paste kommt. Das führt zum Zerstören der Metallisierung und zu einer reduzierten Festigung der Fügeschicht. Da dieser Prozess mit dem Löten einsetzt, sollte man die Lötzeit gering halten. Um die Probleme auf ein Minimum zu reduzieren, wird den Lotpasten Silber zugesetzt.

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6  Verarbeitungen von SMD-Bauelementen

• Ungleichmäßiger Lotpastenauftrag führt zu teilweise schlechten Lötergebnissen und kann für den Tombstone-Effekt bzw. die Lotbrückenbildung ebenso verantwortlich sein wie für fehlende Verbindungen zwischen Bauteil und Substrat. Abb. 6.14 zeigt eine typische Leiterbahnstärke für eine einseitige und Abb. 6.15 für eine durchkontaktierte Leiterplatte. In Tab. 6.2 wird der Aufbau solcher Leiterbahnen im Detail dargestellt (einseitig geätzt = NDK, durchkontaktierte Metallisierung = DK). Somit ist die Leiterbahnstärke A für NDK-Leiterbahnen 35 µm und für DK-Leiterbahnen liegt sie im Bereich zwischen 75 µm und 135 µm. Tab. 6.2 zeigt die Dicke der Metallisierung für den Aufbau von Leiterbahnen (einseitig geätzt: NDK und kontaktierte Metallisierung: DK). In der SMD-Technik wird Kleber nach einem von drei Verfahren aufgetragen: • Stempelverfahren (pin transfer): Ein Stift wird in eine Kleber enthaltende Wanne eingetaucht, wobei jeweils vorher die Kleberoberfläche mit einer Rakel geglättet und auf die erforderliche Höhe gebracht wird. Abhängig von der Stiftform und der Viskosität des Klebers bleibt ein Tropfen hängen, der dann – in der Art eines Stempelvorgangs – auf der Leiterplatte abgesetzt wird. Dieses Prinzip und einzelne Arbeitsschritte sind in Abb. 6.16 gezeigt.

Abb. 6.14   Bei einer Leiterbahnstärke von 35 µm handelt es sich um einseitig kaschierte Platinen für die Verwendung von NDK-Substraten

Abb. 6.15   Bei einer Leiterbahnstärke zwischen 75 µm und 135 µm handelt es sich um zweiseitig kaschierte Platinen, die sich auch durchkontaktieren lassen

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6.1  SMD-Techniken in der Praxis

Tab. 6.2  Dicke der Metallisierung für den Aufbau von Leiterbahnen (einseitig geätzt: NDK und kontaktierte Metallisierung: DK)

Basiskupfer Galvanisches Kupfer Blei/Zinn, galvanisch (Reflow) Total

Dicke der Metallisierung (µm) NDK

DK

35 – – – 35

35 30…60 10…20 (20…40) 75…135

a

b

c

d

e

Abb. 6.16   Schritte beim Kleberauftrag nach dem Stempelverfahren

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6  Verarbeitungen von SMD-Bauelementen

Eine für die Massenfertigung effizientere Variante ist dadurch gekennzeichnet, dass mehrere nach dem Muster der SMD-Bausteine auf der Leiterplatte angeordnete Stifte in die Klebewanne eintauchen und Klebepunkte auf die Leiterplatte simultan absetzen. Während in Abb.  6.16 nur ein Stempel vorhanden ist, arbeitet das ­Simultan-Stempelverfahren mit bis zu 100 Stempeln. Bei diesem Verfahren benötigt man für jede S ­ MD-Platine eine passende Stempeleinheit. Um größere Flexibilität und Unabhängigkeit der SMD-Verteilung auf der Leiterplatte zu erreichen, ist eine weitere Variante des Stempelverfahrens möglich, wie Abb. 6.17 zeigt. Die Stifte bewegen sich aufwärts durch eine Klebewanne, und die auf der Kuppe verbleibende Portion Kleber wird auf die Unterseite des SMD-Bauteils übertragen. Diese Methode findet man bei programmierbaren Automaten in der Fertigung. Alle Stempelverfahren sind auch für Leiterplatten in gemischter Technik geeignet. Die Klebestifte oder beklebten SMD-Bauteile können zwischen den bereits montierten Bauelementen mit Drahtanschlüssen abgesetzt werden. Man verwendet folgende Techniken: • Kleberauftrag mit einem einstellbaren (programmierbaren) Dosierzylinder (Dispenser): Der Vorteil dieses Verfahrens besteht darin, dass durch Variieren von Luftdruck und/oder Einwirkzeit sehr unterschiedliche Dosierungen, d. h. im Vergleich zum Stempelverfahren auch größere Klebepunkte möglich sind. Die auf dem Markt angebotenen „Pick an Place“-Automaten verwenden meist einen programmierbaren Dosierzylinder. Das Absetzen der Klebtropfen ist ein serieller Vorgang. Die einzelnen Arbeitsschritte sind in Abb. 6.18 gezeigt.

Abb. 6.17   Auftrag des Klebers auf die Unterseite der SMD-Bauteile

6.1  SMD-Techniken in der Praxis

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Abb. 6.18   Arbeitsschritte beim Kleberauftrag mit einem Dosierzylinder (Dispenser)

Mit dem Verfahren kann man sehr hohe Produktionsraten erreichen. Die Form des Dosierzylinders erlaubt auch das Absetzen von Klebtropfen auf Leiterplatten mit bereits bestückten Bauelementen. • Siebdrucktechnik: Diese Methode ist mit höherem Umrüstaufwand verbunden, da man für jede SMD-Konfiguration ein passendes Sieb (Schablone) benötigt. Sie scheidet aus, wenn zuerst mit bedrahteten Bauelementen bestückt wird und deren Drahtenden im Weg stehen. Die Auswahl des geeigneten Klebers hängt immer vom Typ des Bestückungsautomaten sowie von einigen Produktionsbedingungen auf der Anwenderseite ab.

6.1.7 Lotpasten und deren Verarbeitung Die Stabilität der Lotpasten ist der Kernpunkt für die Verarbeitung von SMD-Bauteilen. Man versteht darunter eine stabile und homogene Mischung von Lotpulver mit einer Flux-Binder-Chemie, die eine Separierung eliminiert. Diese Lotpasten dürfen nicht hygroskopisch sein und bleiben über einen extrem langen Zeitraum stabil und effektiv. Auf eine präzise Definition bei Sieb- und Schablonendruck oder für genaue wiederholbare Dosierung ist unbedingt zu achten. Durch die Stabilität und die konstante Viskosität ergibt sich bei der Verarbeitung ein berechenbarer Sieb- und Schablonendruck. Die Lotpasten sind so gemischt, dass

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6  Verarbeitungen von SMD-Bauelementen

ein Separieren von Metall und Flux-Bildersystem verhindert wird, ebenso Austrocknen in der Dosierungspumpe durch eine Klebrigkeit (Tackytime) von über 48 h. Lotpasten mit entsprechenden rheologischen Eigenschaften verhindern Weglaufen (Slumping) und bieten eine Verarbeitungszeit von über acht Stunden in der Dosierungspumpe. Ebenso ist ein Verklumpen nicht möglich. Tab. 6.3 zeigt einige Legierungen mit ihren Schmelzpunkten. Der verwendete Metallpuder ist kugelförmig mit einem minimalen Oxidgehalt und einer Korngröße von 45 µm bis 75 µm. Für den Siebdruck werden diese Lotpasten mit einem Metallgehalt von 88 % und einer Viskosität von 5 kPs bis 6 kPs geliefert. Für Schablonendruck beträgt der Metallgehalt ebenfalls 88 %, die Viskosität liegt jedoch bei 7 kPs bis 8 kPs. Für die Dosierung mit rechnergesteuerten X-Y-Tischen, Lotpastendosierventilen oder elektropneumatischen Dosiersystemen sind Lotpasten in Kartuschen mit einem Metallgehalt von 85 % und einer Viskosität zwischen 3,5 kPs und 4,5 kPs lieferbar. Diese Lotpasten sind so formuliert, dass keine Separierung auftritt und dass Nadeldurchmesser zwischen 0,5 mm und 1,0 mm für konstante Dosierungen möglich sind. Die Fine-Pitch-Lotpasten wurden speziell für eine dichte Bestückung mit Abständen zwischen den Lötstellen von bis zu 0,4 mm entwickelt. Die Lotpasten lassen sich für Sieb- bzw. Schablonendruck und für die Dosiertechnik verwenden. Das spezielle Flussmittelsystem mit selektiver Ausbreitung bietet alle wünschenswerten Eigenschaften einer Lotpaste für die Fine-Pitch-Technik, d. h. kein Slumping, eine Druckverarbeitbarkeit von bis zu acht Stunden und eine Klebrigkeit von über 48 h. Damit kann ähnlich wie bei den Klebewerkstoffen gearbeitet werden. Durch geringe Ausbreitung verhindert man Brücken, Kurzschlüsse oder Lotkugelbildung. Diese Lotpasten sind halogen- und halogenidfrei. Der verwendete Metallpuder ist kugelförmig mit geringstem Oxidgehalt und einer Korngröße zwischen 45 µm und 75 µm. Diese Lotpasten weisen einen Metallgehalt von 88 % auf. Die Viskosität für Siebdruck beträgt 5 kPs bis 6 kPs und für Schablonendruck 7 kPs bis 8 kPs. Die Extra-Fine-Pitch-Lotpasten sind für Lötstellenabstände bis zu 0,2 mm entwickelt worden. Sie lassen sich aber nur mit Schablonendruck und Dosiertechnik verarbeiten. Das spezielle Flussmittelsystem bietet sämtliche Eigenschaften für extrem enge Lötstellen und Bestückung, d. h. kein Slumping. Diese Lotpasten sind halogen-und

Tab. 6.3  Legierungen von Lotpasten mit ihren definierten Schmelzpunkten. Diese Legierungen sind lieferbar in den Flussmittelsystemen R, RMA und RA nach DIN 8511

Legierung

Schmelzpunkt (°C)

Sn62Pb36Ag2

179

Sn63Pb37

183

Sn96Ag4

221

Sn10Pb88Ag2

290

Bi14Sn43Pb43

163

Bi58Sn42

138

6.1  SMD-Techniken in der Praxis

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halogenidfrei. Der verwendete Metallpuder ist kugelförmig mit geringstem Oxidgehalt. Es stehen drei Korngrößen zur Auswahl: 25 µm bis 45 µm, 25 µm bis 38 µm und 38 µm bis 53 µm. Mit dieser feinen Metallkörnung ist es möglich, Dosiernadeln mit einem Innendurchmesser von 0,25 mm zu verwenden. Diese Lotpaste mit selektivem Flussmittelsystem ist als Legierung Sn62Pb36Ag2 mit einem Schmelzpunkt von 179 °C lieferbar. No-Clean-Lotpasten sind auf Kolophonium basierende Lotpasten. Sie werden nur dann eingesetzt, wenn Reinigen nach der Fertigung vermieden werden soll. Die Konditionen nach dem Löten in Bezug auf Oberflächenwiderstand, Korrosionsverhalten usw. sind denen gut gereinigter Baugruppen gleich oder besser. Die Flussmittelrückstände der No-Clean-Flussmittel sind nach dem Löten sehr gering, verhalten sich nicht spröde und sind neutral. No-Clean-Lotpasten weisen eine restruktive Flussmitteleigenschaft wie die ­ FinePitch-Flussmittel auf und lassen sich genauso verarbeiten. Sie werden vorzugsweise in der Legierung Sn62Pb36Ag2 mit einem Schmelzpunkt von 179 °C geliefert. Der verwendete Metallpuder ist kugelförmig mit geringstem Oxidgehalt und steht in drei Korngrößen zur Auswahl: 25 µm bis 38 µm, 38 µm bis 53 µm und 45 µm bis 75 µm. Für Siebdruck werden diese Lotpasten mit einem Metallgehalt von 88 % und einer Viskosität von 6 kPs hergestellt und für den Schablonendruck mit einem Metallgehalt von 90 % und einer Viskosität von 10 kPs. Diese Serie ist aber auch für die Dosiertechnik mit einem Metallgehalt von 85 % und einer Viskosität zwischen 3,5 kPs und 4,5 kPs erhältlich, wobei die Viskosität von der verwendeten Korngröße abhängt. Wasserwaschbare Lotpasten schließen die Verwendung von FCKW oder anderen Lösungsmitteln zur Reinigung von Flussmittelrückständen aus, sofern eine Reinigung erforderlich ist. Diese Lotpasten sind halogenfrei. Die wasserlöslichen Rückstände lassen sich mit warmem Wasser entfernen, sodass die Spezifikationen in Bezug auf Oberflächenwiderstand usw. erfüllt sind. Reinigen sollte man durch Spülen mit warmem Wasser, durch anschließenden Sprayauftrag bei etwa 60 °C und abschließendes Nachspülen mit Di-Wasser. Diverse Benetzungszusätze oder andere Zugaben sind in diesem Fall nicht erforderlich. Die wasserwaschbaren Lotpasten sind im Druck- und Aufschmelzverhalten ähnlich wie die Fine-Pitch-Lotpasten aufzutragen. Die thixotropen Eigenschaften dieser Flussmittel lassen Drucke „auf einer Stelle“ ohne Slumping zu. Die selektive Ausbreitung des Flussmittelsystems erlaubt den Einsatz der Lotpaste auch für Fine-Pitch-Anwendung. Man erhält die Paste für Sieb- und Schablonendruck sowie zur Dosieranwendung. Sie ist nicht hygroskopisch und formuliert für eine Verarbeitungsdauer bis zu acht Stunden und mehr als 48 h für die Klebrigkeit. Der verwendete Metallpuder ist kugelförmig mit minimalem Oxidgehalt und einer Korngröße zwischen 45 µm und 75 µm. Flussmittelpasten lassen sich über die Dosiertechnik mit Sieb- oder Schablonendruck in präzisen Mengen auftragen. Ihre thixotropen Eigenschaften stellen sicher, dass sie auch am aufgetragenen Punkt verbleiben. Sie trocknen während der Verarbeitung nicht aus und verkohlen nicht bei Einhaltung der empfohlenen Löttemperatur. Man erhält sie

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6  Verarbeitungen von SMD-Bauelementen

auf Kolophonium- oder auf wasserlöslicher Basis. Die auf Kolophonium basierenden Pasten können mit den üblichen Lösungsmitteln oder mit Wasserwaschsystemen unter Hinzufügen von Verseifungsmitteln entfernt werden, die wasserlöslichen mit Warmwasser. Die No-Clean-Paste eignet sich aufgrund ihrer harten Rückstände nicht zum Reinigen und ist auch nicht dafür vorgesehen. Die Anwendung von Flussmittelpasten liegt hauptsächlich in der Reparaturtechnik. Ein dünner Strich an Flussmittelpaste über die Lötstelle des Bauelements bewirkt, dass beim Ablöten des Bauteils das meiste Lot auf der Platine verbleibt und ein gleichmäßiger Überzug auf den Bauteileanschlüssen. Verschiedene Platinen und flexible Schaltungen lassen sich so herstellen, dass zuerst Lotpaste aufgedruckt und umgeschmolzen wird. Die Schaltung wird gereinigt, danach wird Flussmittelpaste aufgedruckt und erst dann bestückt und gelötet. Die Klebrigkeit des Flussmittels hält die Bauelemente in Position. Für eine sichere Lötverbindung sollten Lotpasten bei Temperaturen von 27 °C bis 44 °C über dem Schmelzpunkt des Lots umgeschmolzen werden. Alle herkömmlichen Methoden des Reflowlötens – Heißluft, Infrarot, Dampfphase, Laser, Heizplatten, Durchlauföfen, Widerstandslöten, Lötkolben – lassen sich einsetzen. Die meisten Lotpasten enthalten Blei, Lösungsmittel und Flussmittelaktivatoren. Beim Umgang mit ihnen ist Vorsicht angebracht, um Verschlucken von Bleipartikeln zu vermeiden. Ebenso sollte man Haut- und Augenkontakt mit Flussmitteln und deren Resten verhindern. Daher sind Handschuhe und Brillen zu tragen. Bei Lotpasten können Dämpfe freigesetzt werden, die die Gesundheit beeinträchtigen. Deshalb ist eine entsprechende Ventilation zu empfehlen. Nach Hautkontakt die betroffenen Stellen gut mit Wasser und Seife abwaschen. Lotpastenbehälter nicht wiederverwenden und vorschriftsmäßig als Sondermüll entsorgen. Bei der Oberflächenmontage von Bauelementen ist es nun notwendig, das Lot auf die Oberfläche aufzubringen und zwar nur an den Stellen, an denen sich auch Bauelemente befinden. Je nach Bauelement muss ein Lotpastenauftrag von 0,1 mm bis 0,3 mm realisiert werden. • Lotpastenauftrag per Siebdruck: Der Siebrahmen wird mit dem entsprechenden Gewebe bespannt und mit einer fotoempfindlichen Schicht getränkt. Der Padfilm aus der CAD-Anlage wird auf das Sieb gelegt und unter Vakuum belichtet. Nach dem Belichten wäscht man das Sieb aus, und die Stellen für den Lotpastenauftrag sind entfernt. Das Sieb wird nun in eine Maschine eingespannt. In das Sieb wird Lotpaste eingebracht, und mit einer Rakel drückt man Lotpaste auf die darunter befindliche Platine. Nach dem Abheben des Siebs ist das Lot aufgetragen. • Schablonendruck: Für übliche Anforderungen benötigt man einen Lotpastenauftrag von 0,2 mm. Man erreicht ihn am besten mit einer Schablone aus Messing oder Kupferbronze. Zum schnellen Anfertigen einer Schablone wird eine Platine „geopfert“. Man legt sie auf eine Messingfolie von 0,2 mm Dicke. Die Padflächen werden mit einem Bohrer von etwa 0,2 mm Durchmesser abgebohrt.

6.2  Gehäuseformen von SMD-Bauteilen

461

Eine bessere Schablone erreicht man auf fotografischem Weg, indem man die Kupferbronze beidseitig mit Fotolack beschichtet (positiv). Der Padfilm aus der CAD-Anlage wird nun zweimal negativ umkopiert. Mit den beiden Filmen erstellt man eine deckungsgleiche Filmtasche. In diesem Zustand ist die Padfläche offen. Nach dem Entwickeln der Folie kommt sie in eine Vertikalsprühätzanlage, um offene Stellen von beiden Seiten auszuätzen. Nach dem Entfernen des restlichen Fotolacks ist die Schablone gebrauchsfertig. Sie wird dann in eine Spannvorrichtung eingespannt. Mit Rakel oder Japanspachtel wird die Lotpaste gleichmäßig verteilt. Nach dem Abheben ist die Platine für die Bestückung bereit. Mit diesem Verfahren kann man auch kostengünstig den Kleber aufbringen. • Dispenser: Hier wird das Lot direkt in der Bestückungsmaschine oder in einer separaten Maschine aufgebracht. Das Programm führt den Dispenser an die Pads heran, und eine Kartusche mit Lotpaste wird über dem Pad positioniert. Mit Druckluft wird nun aus der Kartusche eine dem Bauteil entsprechende Menge an Lotpaste ausgedrückt. Somit lässt sich je nach Bauteil die Lotpaste individuell einstellen. Nachteil der Methode ist der Zeitaufwand in der Maschine. Statt Lotpaste kann man mit dem Verfahren auch einen Kleber für Bauelemente aufbringen.

6.2 Gehäuseformen von SMD-Bauteilen Nahezu alle aktiven Komponenten, wie digitale und lineare Schaltkreise, Mikroprozessoren, Speicherbausteine und integrierte Spezialschaltungen, sind heute in oberflächenmontierbaren Gehäusen verfügbar. Je nach Pinanzahl und Komplexität hat man verschiedene Gehäuseformen. Moderne Technologien, wie Oxid-Isolation oder Impact-Prozess bzw. Impact-X-Prozess, werden in SMD-Technik gefertigt. Diese Technologien bieten neben hohen Schaltgeschwindigkeiten auch geringe Leistungsaufnahme, sodass sich wegen der kleinen Gehäuseabmessungen nicht nur kürzere Signalwege ergeben, sondern auch die Wärmebelastung der Systeme sinkt. Am Beispiel eines Advanced-Low-Power-Schottky- (74ALS-Reihe) bzw. Advanced-Schottky-Bausteins (74AS-Reihe) soll das näher erläutert werden. Während die 74LS-Serie (Low Power Schottky) eine Verzögerungszeit von 9 ns bei einer Verlustleistung von 2 mW/Gatter hat, ergibt sich mit der ALS-Familie eine Verzögerungszeit von 4 ns bei 1 mW/Gatter. ­AS-Bausteine weisen gegenüber der Schottky-Technik (74 S-Familie) nur noch 1,7 ns Verzögerungszeit auf, benötigen aber 8 mW/Gatter. Die durch die neuen Gehäuse kürzeren Wege und höheren Packungsdichten erlauben, von einer Steigerung der Systemleistungsfähigkeit oder einer Integrationserhöhung auf Platinenebene zu sprechen. Weitere gemeinsame Kriterien aller SMD-Gehäuse sind neben den bereits erwähnten Möglichkeiten, wie geringerer Platzbedarf und verbesserte Schaltparameter, die automatische Bestückbarkeit, die Lage der Anschlüsse auf der Platinenoberseite, Kostenreduzierung in der Fertigung und optimale Anpassung an verschiedenste

462

6  Verarbeitungen von SMD-Bauelementen

Technologien bzw. Produkte. In der Praxis sind die drei gängigsten SMD-Gebäuse der ­„Chip-Carrier-Device“ das SO-Gehäuse und das „Quad-Flat-Package“. Abb. 6.19 zeigt charakteristische Merkmale für ein „­Small-Outline-Package“, kurz SOP, und wie man ICs in SMD-Technik verarbeitet. Die Besonderheiten der SOPTechnik sind zunächst die sogenannten ­Gullwing-Anschlusspins. Das Gehäuse ist sehr kostengünstig zu produzieren und hat die gleiche Pinbelegung wie die Schaltkreise in DIP-Technik. Beim SOP-Gehäuse ist die Lötstelle sichtbar und somit leichter optisch zu prüfen. Es wird daher von vielen Anwendern als besser testbar angesehen. Aufgrund seiner axialen Symmetrie der Anschlusspins ist es auch für das Wellenlöten geeignet. Ein Nachteil des SOP-Gehäuses besteht darin, dass sich bei ICs mit mehr als 24 Pins der Flächenbedarf gegenüber den anderen Gehäuseformen vergrößert. Um die Verlustleistung abzuführen, setzt man Materialien mit guten thermischen Eigenschaften ein, d. h., die Anschlusspins sind stark kupferhaltig und demzufolge auch relativ weich und leicht deformierbar – ein Problem im Vor-Ort-Service. Das SOP-Gehäuse ist von JEDEC (Joint Electronic Devices Engineering Council) standardisiert, d. h., alle amerikanischen und europäischen Hersteller liefern die Gehäuse nach den Standards MS-0I2AA-AC oder ­ MS-013AA-AE. Beide Standards unterscheiden sich durch die Gehäusebreite. MS012 gilt für das sogenannte 150-mil-Gehäuse (1 mil = 25,4 µm) und MS013 für das ­300-mil-Gehäuse. Abb.  6.20 zeigt die Ansicht eines SOP-Gehäuses. 150 mil und 300 mil sind heute das gängige Format für die Gehäusebreite. Leider besteht zurzeit keine Einigung zwischen Japan einerseits und den USA und Europa andererseits über SO-Standards. „Small ­ Outline“-Gehäuse aus japanischer Fertigung sind nicht mit Schaltkreisgehäusen gemäß ­JEDEC-Standard kompatibel.

Abb. 6.19   Charakteristische Merkmale für ein „SmallOutline-Package“ (SOP) und wie man integrierte Schaltkreise in SMD-Technik verarbeiten kann

6.2  Gehäuseformen von SMD-Bauteilen

463

Abb. 6.20   Ansicht eines SOP-Gehäuses

Das „Plastic-Leaded-Chip-Carrier“ oder PLCC von Abb. 6.21 ist eine Entwicklung von Texas Instruments (TI). Man kennt diese Gehäuseform seit 1982. Das PLCCGehäuse wurde speziell für höher integrierte Schaltkreise als kostengünstige Alternative zum bereits länger bekannten „­Leadless-Ceramic-Chip-Carrier“ oder LCCC-Gehäuse angesehen, d. h. in erster Linie, dass die heutigen Schaltkreise mit mehr als 24 Pins in diesem Gehäuse angeboten werden. Das PLCC-Gehäuse ist auch von JEDEC standardisiert, und es werden quadratische und rechteckige Gehäuse, rechteckige mit einer ungleichen Anschlusszahl an den vier Seiten und quadratische mit gleicher Anschlusszahl an jeder der vier Seiten angeboten. Die rechteckige Version gibt es mit 18, 22, 32, 40 oder mehr Anschlüssen. Die quadratischen Versionen weisen 20, 28, 44, 52, 68 oder 84 Anschlüsse auf. In diesen Gehäusen findet man bipolare Speicher der neusten Generation, programmierbare Logik-Arrays (PAL), Mikroprozessoren und Mikrocontroller, anwenderspezifische Abb. 6.21   Charakteristische Merkmale des PLCC-Gehäuses von Texas Instruments (TI)

464

6  Verarbeitungen von SMD-Bauelementen

Schaltkreise (ASICs), Anzeigentreiber und andere Sonderbausteine, die man als LSI (Large Scale Integration oder Großintegration mit weniger als 100.000 Transistoren oder bis zu 50.000 Gatterfunktionen) oder VLSI (Very Large Scale Integration oder Großintegration mit über 100.000 Transistoren oder über 50.000 Gatterfunktionen) bezeichnen kann. Auch Standard-ICs können in PLCC geliefert werden, jedoch stehen einer weiten Verbreitung dieser Schaltkreise einige dem PLCC anhaftende typische Merkmale entgegen. Abb. 6.22 zeigt die Ansicht eines PLCC-Gehäuses für programmierbare Logik-Arrays (PAL), Mikroprozessoren und Mikrocontroller, anwenderspezifische Schaltkreise (ASICs). Das PLCC-Gehäuse kostet im Vergleich zum SOP-Gehäuse in der Herstellung mehr. Das Kosten-Nutzen-Verhältnis ist somit für Massenprodukte, deren durchschnittliche Preise unter 50 € liegen, problematisch. Dazu kommt, dass bei PLCC und LCCC die Pinbelegung völlig vom Dual-In-Line-Gehäuse abweicht. Dieser Umstand im Besonderen lässt viele Anwender zögern, PLCC für Standardserien einzusetzen. Da es aber bei größeren ICs gegenüber dem SOP-Gehäuse Platz spart, ist der Einsatz bei höherer Pinzahl praktisch unumgänglich. Ein weiterer Vorzug des PLCC-Gehäuses besteht darin, dass die Anschlusspins gut gegen Verformung geschützt sind. Sie sind unter das Gehäuse eingerollt und verfügen dort über eine kleine Nut, die einen zusätzlichen Raum zum Ausgleich bietet, wenn z. B. mechanische Spannungen zwischen Platine und Bauelement aufgrund verschiedener Temperaturkoeffizienten auftreten. Das PLCC-Gehäuse hat gegenüber DIP- oder auch SOP-Gehäusen hervorragende ­HF-Eigenschaften – ein Grund mehr – es bei schnellen ICs hoher Integration einzusetzen. Als Nachteil muss man PLCC anlasten, dass es keinen ungehinderten Blick auf Lötstellen zulässt und damit nur erschwert prüf- und testbar ist. Von vornherein sind andere

Abb. 6.22   Ansicht eines PLCC-Gehäuse für programmierbare Logik-Arrays (PAL), Mikroprozessoren und Mikrocontroller, anwenderspezifische Schaltkreise (ASICs)

6.2  Gehäuseformen von SMD-Bauteilen

465

Abb. 6.23   Charakteristische Merkmale des SOJ-Gehäuses

Lötverfahren, wie das Reflowlöten, erforderlich, da das Wellenlöten speziell bei größeren Chipträgern (Carriers) nicht mehr empfehlenswert oder auch praktisch nicht möglich ist. Die Gefahr von Lötschatten oder Lotbrücken ist doch erheblich größer als beim SOPoder DIP-Gehäuse. Das SOJ-Gehäuse wurde speziell für DRAM-Bausteine von einer Speicherkapazität ab 4 Mbit entwickelt. Dieses Gehäuse stellt eine Sonderform dar, da es seitlich angeordnete Anschlüsse hat wie ein SO-Gehäuse, aber die platzsparende Form der Pins wie das PLCC-Gehäuse aufweist. Abb. 6.23 zeigt das ­SOJ-Gehäuse, das sich damit hervorragend für die bei Speichersystemen notwendigen Matrixverdrahtungen eignet. Das SOJ-Gehäuse wird zur Standardisierung durch JEDEC unterstützt, sodass auch hier eine gemeinsame Weiterentwicklung zu erwarten ist. Das Quad-Flat-Pack-Gehäuse (QFP) ist ein quadratisches Carrier-Gehäuse mit dem SO-Gehäuse bekannten „Gullwing“-Anschlüssen an allen vier Seiten zeigt Abb. 6.24. Es kommt bei höher integrierten Schaltkreisen zum Einsatz und stellt eine praktische und kostengünstige Alternative zu teuren und aufwendigen Gehäusen dar, wie beispielsweise den Pin-Grid-Arrays. QFP-Gehäuse werden mit 44, 64, 80 und 100 Anschlüssen gemäß einem in Japan entwickelten Standard der EIJA (Electronic Industry of Japan Association) produziert. Sie stellen allerdings besondere Anforderungen an Bestücken und Löten in der ­Leiterplatten-Fertigung, da eine Anlieferung in kostengünstigen Stangenmagazinen oder in gegurteter Form wegen der Empfindlichkeit der Anschlusspins nicht oder nur bedingt möglich ist. Erforderlich sind Handbestückung und Stempellötung.

6.2.1 Beurteilen von Lötverbindungen Die alten Regeln und Verfahren, mit denen man bedrahtete Bauelemente für die Einsteckmontage beurteilte, sind nicht ohne weiteres auf oberflächenmontierbare Bauelemente anwendbar. Die Schwierigkeiten hängen z. B. damit zusammen, dass die Lötanschlüsse von SMD oft sehr klein sind, dass die Lötverbindungen unter bestimmten

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6  Verarbeitungen von SMD-Bauelementen

Abb. 6.24   Charakteristische Merkmale des QFP-Gehäuses

Umständen mechanisch stärker belastet werden und dass das Spektrum der Lötprozesse sowie der zugehörigen Parameter breiter geworden ist. Die besonderen Probleme bei SMD-Flachbaugruppen hängen mit den kleineren Bauelementen und ihren Lötanschlüssen, mit der häufig vorhandenen hohen Packungsdichte und mit der unmittelbaren („starren“) Montage der Bauelemente auf der Leiterplatte zusammen. Bei herkömmlichen Bauelementen können Drahtanschlüsse mechanische Spannungen aufnehmen. Bei SMD bilden Bauelemente- und Lötanschlüsse meist eine physische Einheit. Besonders in diesen Fällen haben Lötanschlüsse neben ihrer elektrischen eine ganz besondere mechanische Bedeutung. Umso wichtiger ist es, die Lötstellenqualität richtig beurteilen zu können. In der Praxis hat man bereits eine Vielzahl von Kontrollgeräten entwickelt, die im Wesentlichen nach dem optischen Verfahren der Mustererkennung ­(Ist-Soll-Vergleich) arbeiten und die menschliche Arbeit immer weiter reduzieren. Für eine Sichtprüfung sind mehrere Verfahren üblich: mit dem bloßen Auge, mit Vergrößerungsglas (2- bis 3-fache Vergrößerung) oder mit dem Mikroskop bzw. Stereomikroskop.

6.2  Gehäuseformen von SMD-Bauteilen

467

Als erster Schritt empfiehlt sich grundsätzlich Prüfen der gelöteten Unterseite der SMD-Baugruppe. Alle Lötstellen sollten ein ähnliches Erscheinungsbild zeigen, und die Drahtenden hindurchgesteckter herkömmlicher Bauelemente sollten die geforderte Länge aufweisen. Danach wird die Oberseite auf die Lotkonfiguration in durchkontaktierten Bohrungen und auf fehlende bzw. fehlerhaft angeordnete bedrahtete Bauelemente hin überprüft. Zuletzt wird erneut die Unterseite geprüft, und zwar darauf, ob SMD fehlen und ob Lotbrücken oder Lotrückstände vorhanden sind. Besonders dieser Teil der Prüfung trägt maßgeblich zur Sicherung hoher Qualität und Zuverlässigkeit bei, denn jede einzelne Lötverbindung sollte dabei betrachtet werden. Die Lötfehler lassen sich in drei Gruppen einteilen: • Hauptfehler (major defects): Die Kategorie umfasst jene Lötfehler, bei denen mit einer Gefährdung der Schaltungsfunktion zu rechnen ist. Sämtliche Fehler dieser Klasse müssen behoben werden. Eine wesentliche Aufgabe besteht dann darin, sie statistisch zu erfassen und zu analysieren. Bei erfolgreicher Ursachenermittlung lassen sich dann die entsprechenden Korrekturmaßnahmen einleiten. • Nebenfehler (minor defects): Die Wahrscheinlichkeit, dass Fehler dieser Kategorie einen Funktionsfehler verursachen, ist sehr gering. Es hängt vom Einzelfall ab, ob sie korrigiert werden oder nicht. Bei Schaltungen für die Raumfahrt beispielsweise wird man besonders strenge Maßstäbe anlegen und Fehler dieser Art nicht akzeptieren, während man sie in einfachen Geräten der Konsumelektronik in vielen Fällen vielleicht hinnehmen kann. • Schönheitsfehler (cosmetic defects): Nach allen Erfahrungen haben solche Fehler keinen Einfluss auf Funktion und Zuverlässigkeit einer elektronischen Schaltung. Eine Korrektur ist daher nicht zwingend notwendig. Dem Fertigungsbereich steht es frei, auch diese Fehler zu analysieren und zu korrigieren. Die in der Praxis auf SMD-Flachbaugruppen in Erscheinung tretenden Lötfehler lassen sich folgendermaßen aufgliedern: • Lotbrücken • Lotspitzen • Lotrückstände • Grabsteineffekt • Verschmutzung durch Kleber • Blasenbildung Unter Lotbrücken versteht man unerwünschte Lötverbindungen zwischen benachbarten Anschlüssen und Leiterbahnen. Damit ist ein Totalfehler immer dann verbunden, wenn durch die Lotbrücke eine Verbindung zwischen Punkten unterschiedlichen Potenzials (Kurzschluss) oder eine Schleife zum Nullpotenzial erzeugt wird. Treten Lotbrücken zwischen Bauelementeanschlüssen auf, die dicht in einer Reihe angeordnet

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6  Verarbeitungen von SMD-Bauelementen

und durch Leiterbahnen miteinander verbunden sind, könnte man das als Schönheitsfehler betrachten. Dabei liegt zwar kein elektrischer Fehler vor (Bauelementeanschlüsse auf gleichem Potenzial), wohl aber unter Umständen eine gewisse mechanische Beanspruchung: Durch starke Lotansammlung verliert die Flachbaugruppe an Flexibilität, und mechanische Kräfte können sich stärker auf Bauelemente auswirken. Es hängt vom Anwendungsbereich und von Erprobungen ab, ob man derartige Brücken in der Qualitätssicherung hinnehmen kann oder nicht. Lotbrückenbildung tritt beim Wellenlöten aufgrund des generellen Lotüberschusses, mit dem dieses Lötverfahren arbeitet, weitaus häufiger auf als beim Reflowlöten. Ursache für eine Brückenbildung beim Reflowlöten ist oft ein ungünstiges Platzieren der Bauelemente auf der Platine, oder es wird mit zu großem Druck montiert. Durch überschüssiges Lot können an der Unterseite einer Leiterplatte auch Lotzapfen oder -spitzen entstehen. Gewöhnlich stuft man diese Erscheinung als Schönheitsfehler ein. Nur im Fall höherer Spannungen und einzuhaltender Luftisolationsstrecken können Lotzapfen zu Hauptfehlern werden. Mögliche Gründe für Lotzapfen sind: • • • • •

verschmutztes Lötbad falsches Ölgemisch in der Lötanlage ungleichmäßiger Flussmittelauftrag falscher Kontaktwinkel zwischen Lötwelle und Bauelementeanschluss falsche Transportgeschwindigkeit

Lotrückstände treten in der Praxis in Form von Lotfäden, -häuten, -spritzern oder -kugeln in Erscheinung. Da Lotfäden häufig sehr dünn sind, werden sie bei einfacher Sichtkontrolle meist nicht entdeckt. Sie sind stets als Hauptfehler einzustufen, da sie Kurzschlüsse oder höherohmige Verbindungen verursachen. Als Lothaut bezeichnet man eine dünne und „ausgelaufende“ Weichlotschicht auf der Leiterplatte. Auch Lothäute sind aufgrund der potenziellen Kurzschlussgefahr als Hauptfehler einzuordnen, die man unbedingt beseitigen muss. Lotspritzer sind entweder kleinere und dünne Weichlotflächen oder kugelförmige Lotansammlungen, die vorwiegend in der näheren Umgebung einer Lötstelle auf der Leiterplatte anzutreffen sind. Sie können unmittelbar nach dem Löten Kurzschlüsse verursachen, eventuell aber auch erst im späteren Betrieb der Baugruppe, indem sie sich von ihrer ursprünglichen Haftposition lösen und an anderer Stelle unterschiedliche Potenziale miteinander verbinden. Die Einstufung derartiger Rückstände als Haupt- oder Nebenfehler hängt im Wesentlichen von ihrer Größe und der Lage auf der Platine ab. Lotfäden, -häute und -spritzer können beim Wellenlöten entstehen, während Lotkugelbildung als typische Begleiterscheinung beim Reflowlöten vorkommt. Mögliche Ursachen für Lotrückstände sind beim Wellenlöten: • falsche Auswahl oder Anwendung des Flussmittels • durch Flussmittel beeinträchtigte Wirkung des Lötstopplacks

6.2  Gehäuseformen von SMD-Bauteilen

• • • •

469

verunreinigtes Lötbad schlechte Lötbarkeit von Leiterplatte oder Bauelement falsch eingestellte Vorwärmzeit oder -temperatur ungeeignete Lotpaste

Als Grabsteineffekt (tombstoning oder drawbridging) bezeichnet man das Aufrichten kleiner SMD (meist sind es Chip-Widerstände oder -Kondensatoren) beim Löten, wobei das Bauteil nur mit einer Lötstelle verbunden wird. Abb. 6.25 zeigt den Grabsteineffekt bei kleinen SMD-Bausteinen. Dieser Effekt tritt vorzugsweise beim Dampfphasenlöten in Erscheinung. Er wird dadurch ausgelöst, dass die Lotpaste auf der einen Seite bereits aufschmilzt, während sie sich auf der anderen Lötfläche noch im festen Zustand befindet. Die Oberflächenspannung des aufgeschmolzenen Lots übt eine derartige Kraft aus, dass sich das Bauelement aufrichtet. Selbstverständlich ist der Grabsteineffekt als Hauptfehler einzustufen, da eine von zwei Lötverbindungen offen bleibt. Mögliche Ursachen dafür sind: • Länge der Anschlussmetallisierung an der Auflageseite des Bauelements zu knapp ausgelegt • falsche Lötflächendimensionierung • falsche Lotpastendosierung • ungeeignete Lotpaste • Turbulenzen in der Dampfzone und dadurch Lageverschiebung des Bauelements Für das Wellenlöten von SMD-Flachbaugruppen ist eine sorgfältige Auswahl und Anwendung des Klebers von entscheidender Bedeutung. Aufgrund der sehr geringen Abmessungen besteht eine große Gefahr, dass die Anschlüsse der Bauelemente und/oder Lötflächen vom Kleber verschmutzt sind. Eine einwandfreie Lötverbindung kann sich während des Lötens nicht ausbilden. Derartige Defekte sollte man stets als Hauptfehler einstufen. Mögliche Ursachen für eine Verschmutzung durch den Kleber sind:

Abb. 6.25   Grabsteineffekt bei kleinen SMD-Bausteinen

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• • • •

6  Verarbeitungen von SMD-Bauelementen

ungenaue Platzierung des Klebertropfens zu hohe Kleberdosierung ungeeigneter Kleber (Rheologie des Klebers für Prozess ungeeignet) Horizontalbewegung des SMD-Bauteils im Kleber nach dem Platzieren

Gasblasen aus Luft bzw. Gas oder Flussmittel im Lot werden während eines Lötvorgangs in die Lötstelle eingeschlossen, sodass sich ein Hohlraum ausbildet. Derartige Hohlräume kommen häufig in Lötstellen vor, die in Größe und Form variieren, Da sie sich im Innern der Lötstelle befinden, bleiben sie bei der Sichtkontrolle unentdeckt. Zu ihrer Freilegung ist Anschleifen der Lötverbindung erforderlich. Platzt eine Gasblase während des Erstarrungsprozesses auf, bildet sich auf der Lotoberfläche ein kleineres, unregelmäßig geformtes Loch. Die Beurteilung eines derartigen Lochs unter Qualitätsaspekten hängt von seiner Größe und der individuellen Position innerhalb der Lötverbindung ab. Im Allgemeinen werden nur sehr große Löcher, die sich nahezu über die gesamte Lötstelle sowie die Dicke der Lotschicht erstrecken, als Hauptfehler eingestuft.

6.2.2 Kriterien für eine einwandfreie Lötverbindung Die einwandfreie Herstellungsqualität ist für eine Lötverbindung die wichtigste Voraussetzung für die spätere mechanische und elektrische Zuverlässigkeit im praktischen Einsatz. Zur Beurteilung der Qualität einer Lötverbindung an bedrahteten oder oberflächenmontierbaren Bauelementen ist in erster Linie auf die Erfüllung folgender Kriterien zu achten: • • • •

gute Benetzung der Lötfläche glatte und saubere Oberfläche der Lötverbindung richtige Lotmenge korrekte Lage des SMD-Bauelements mit seinem Anschluss auf der Lötfläche

Eine gute Benetzung liegt dann vor, wenn Lötfläche und Lötanschluss des Bauelements gleichmäßig mit Lot bedeckt sind und eine Hohlkehle ausgebildet ist, die sich zu den Rändern hin stetig verjüngt. Unter schlechter Benetzbarkeit metallischer Oberflächen versteht man ihre mangelhafte Fähigkeit, Lot anzunehmen. Erkennbar ist dieser Mangel daran, dass die metallischen Flächen ihr ursprüngliches Erscheinungsbild beim Löten teilweise oder gar ganz beibehalten, also nicht von frischem, glänzendem Lot bedeckt werden. Schlechte Benetzbarkeit ist auf Verschmutzung der Metalloberfläche, nicht ausreichende Vorwärmung oder zu wenig Flussmittel zurückzuführen. Nicht immer ist mangelhafte Benetzbarkeit von Lötflächen für eine schlechte oder gar fehlende Lötverbindung verantwortlich, denn auch Entwurfsfehler können die Ursache sein: Falsch angeordnete SMD-Bauteile, zu hohe Packungsdichte, falsch dimensionierte Lötflächen oder ungeeignete Wellenlötsysteme führen häufig zum „Schatteneffekt“.

6.2  Gehäuseformen von SMD-Bauteilen

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Als „Entnetzen“ bezeichnet man die manchmal zu beobachtende Erscheinung, dass sich das flüssige Lot vor dem Erstarren auf eine kleinere Fläche zurückzieht, obwohl es vorher die gesamte Lötfläche bedeckt hatte. Nach dem Löten ist der erfolgte Ablauf dieses Phänomens noch an kleinen, unregelmäßig verteilten Lotanhäufungen erkennbar. Zwischen diesen Zonen befinden sich häufig dünnste Schichten (Filme) aus Weichlot. Eine generelle, bereits vorhandene Neigung zum Entnetzen wird durch höhere Löttemperatur und größere Wärmeeinwirkzeiten noch verstärkt. Entnetzung ist meist auf eine Verschmutzung der Lötstellen oder auf Ablösen, d. h. Ablegieren der SMD-Metallisierung zurückzuführen. Die Oberfläche der Lötverbindung sollte glatt, glänzend und stetig geformt sein. Normalerweise ist ein eutektisches Blei-Zinn-Lot auf der gesamten Oberfläche glänzend, in einigen Fällen mit Ausnahme des Zentrums einer Lötstelle, wo sich beim Erstarren durch Schrumpfung kleine Unebenheiten und somit matte Stellen herausbilden können. Bei Zinn-Blei-Lot der Zusammensetzung 60:40 kann auch bei zu langsamer Abkühlung eine matte Oberfläche entstehen. Das ist lediglich als Schönheitsfehler zu betrachten. Nicht zu viel, aber auch nicht zu wenig Lot – damit ergibt sich eine gut ausgeformte Lötverbindung. Beispielsweise sollte bei einer gemischt bestückten Leiterplatte die Drahtform noch innerhalb der Kontur erkennbar sein. Das gleiche gilt in besonderem Maß für abgebogene Drähte auf der Lötseite von Leiterplatten ohne Durchkontaktierungslöcher. Bei Leiterplatten, die auf beiden Seiten mit Bauelementen bestückt sind, sollte erkennbar sein, dass das Lot vollständig durch die Durchkontaktierungslöcher hindurch aufgestiegen ist, bei einseitig bestückten Leiterplatten ohne Durchkontaktierungslöcher sollte das Lot die Lötflächen vollständig bedecken und stetig am Lötanschluss des Bauelements aufsteigen, sodass sich eine gut geformte Kehle ausbildet. Bei SMD-Lötverbindungen sind einige Grundsätze genauso gültig wie beim Löten herkömmlicher Bauelemente. Hierzu zählen gute Benetzung, richtige Lotmenge sowie eine glatte, glänzende Oberfläche. Darüber hinaus spielt in der SMD-Technik ein weiterer Gesichtspunkt eine wichtige Rolle, nämlich die möglichst genaue Lage des Bauelements auf den Lötflächen. Bei bedrahteten Bauelementen liegt dieses Problem nicht vor, da Anschlussdraht und Einsteckloch für eine eindeutige Position sorgen. Im Gegensatz dazu liegen SMDs direkt auf den Lötflächen auf. Geringfügige Fehlplatzierungen sind daher infolge der Maßtoleranzen von Bauelementen und Lötflächen sowie aufgrund von Positioniertoleranzen bei den Bestückungsautomaten fast unvermeidlich. Ungenaue SMD-Positionen auf der Platine sind in gewissen Grenzen tragbar. Ob eine ungenaue, jedoch im eigentlichen und optimierten Lötprozess entstandene SMD-Position hingenommen wird oder einer nachträglichen Korrektur – mit manuellem Aus- und Einlöten – zu unterziehen ist, muss vor allem unter Qualitätsaspekten abgewogen werden. Ein Korrektureingriff in eine Baugruppe behebt oft nur vordergründig einen Fehler, die Qualität wird dadurch meist nicht erhöht. Gewöhnlich sinkt sie dabei sogar, insbesondere bei ­ SMD-Flachbaugruppen. Weist ein SMD-Bauteil einen geringen Positionsfehler auf (SMD-Anschlüsse müssen mindestens zur Hälfte auf den zugehörigen Lötflächen

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6  Verarbeitungen von SMD-Bauelementen

aufliegen), kann man das allgemein akzeptieren und allenfalls als Schönheitsfehler betrachten. Ist die Breite der Lötfläche größer als die des Bauelementeanschlusses, gilt es als Nebenfehler, wenn der über den Rand der Lötfläche hinausragende Teil des Anschlusses kleiner als die Hälfte seiner Gesamtbreite ist. Falls aber die Lötfläche eine kleinere Breite als der Anschluss hat, lässt sich ein Überstand nicht vermeiden. Abb. 6.26 zeigt die wichtigsten Größen für die Beurteilung der ungenauen Platzierung eines passiven ­Chip-Bauelements (z. B. Widerstand oder Kondensator). Auf jeden Fall akzeptabel sind Konfigurationen, bei denen das Bauelement einseitig versetzt ist, aber doch noch die volle Breite der Lötfläche bedeckt. Ein Nebenfehler liegt vor, wenn der Überstand kleiner als die halbe Breite des Lötanschlusses ist. Geht der Grad der Fehlpositionierung über die beschriebenen Grenzen hinaus, tritt ein Hauptfehler auf. In solchen Fällen würden durch den nunmehr deutlich verkleinerten Lötanschluss die mechanische Belastbarkeit und damit auch die Zuverlässigkeit abnehmen. Außerdem ist es möglich, dass ein ausgeprägter Positionsfehler auf benachbarte Bauelemente Einfluss nimmt. Alles in allem darf aber die ideale Lage von SMD nicht der alleinige Maßstab für eine Akzeptanz sein. Abweichende Positionen sind einer Korrektur durch Nachlöten vorzuziehen, sofern sie in den beschriebenen Grenzen bleiben. Für die Beurteilung von Platzierungsfehlern in longitudinaler Richtung gilt die Regel, dass der Überstand der Lötfläche mindestens so lang sein soll wie die erforderliche Höhe des Lötmeniskus. Chip-Bauelemente (Widerstände und Kondensatoren) sind SMDs, die die Lötanschlüsse unmittelbar an ihren Stirnflächen tragen. Diese SMDs sollten – bei korrekter Platzierung auf den Lötflächen – über den gesamten Umfang der Anschlussmetallisierung einen Lötmeniskus aufweisen. Ein Hauptfehler liegt immer dann vor,

Abb. 6.26   Wichtige Größen für die Beurteilung der ungenauen Platzierung eines passiven ChipBauelements

6.2  Gehäuseformen von SMD-Bauteilen

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wenn nur an einem Teilstück eine Lötverbindung besteht. Die Anschlussmetallisierung soll auch keine Anzeichen von Ablegierungen zeigen. Im Zentrum der Lötverbindung sollte die Höhe der Hohlkehle wenigstens ein Drittel der Höhe der Metallisierung erreichen, wenn es sich um Bauelemente mit einer Dicke bis 1 mm handelt. Bei „dicken“ SMDs sollte die Höhe des Meniskus wenigstens 0,4 mm betragen. Die Krümmung der Lötverbindungsoberflächen darf sowohl konkav als auch konvex sein. Auf Miniatur-Halbleiterbauteile für die Oberflächenmontage, z. B. die Gehäuse SOT23 und SOT-143, sind spezielle Beurteilungskriterien anwendbar. „Fuß und Hacke“ des Anschlusses sollten innerhalb der Konturen der Lötfläche aufliegen. Ragt der Anschluss mit weniger als seiner halben Breite über die Lötfläche hinaus, handelt es sich lediglich um einen Nebenfehler. Größere Überstände bewertet man als Hauptfehler. Die Oberfläche der Lötverbindung soll glatt und glänzend sein. Es kommt vor allem darauf an, dass die Seitenflächen vollständig benetzt sind. Beim Wellenlöten sammelt sich gewöhnlich eine ziemlich große Lotmenge an den Anschlüssen an. Solange keine Lotbrücken gebildet werden, braucht man keine bestimmten Obergrenzen festzulegen. Auch für SMD-Gehäuse mit höherer Anschlusszahl gelten die Beurteilungskriterien, dass ein Überstand von weniger als der halben Anschlussbreite einen Nebenfehler und ein größerer Überstand einen Hauptfehler darstellt. Eine Verschiebung in Richtung der Pins ist unproblematisch, solange der Fuß des Anschlusses vollständig auf der Lötfläche liegt. Die Sichtprüfung kann auf jene Partien des Pins konzentriert werden, an denen sich im Praxisfall die Lötverbindung formt, nämlich auf die Seiten und die Hacke des Fußes sowie auf den Zwischenraum zwischen Hacke und Lötfläche. Eine vollständige Benetzung der Oberseite des Fußes ist immer ein gutes Kriterium für ein einwandfreies Lötergebnis. Es ist nicht unbedingt notwendig, dass die Stirnseite des Fußes komplett benetzt ist, dennoch formt sich an dieser Stelle fast immer eine kleine Hohlkehle aus. Eine optimale Lötung liegt dann vor, wenn der Bereich zwischen Hacke und Lötfläche mit Lot gefüllt ist und der Meniskus bis zu einer Höhe aufsteigt, die den Anschlussdicken entspricht. An den Seiten der Anschlüsse sollte das Lot bis zum oberen Rand ansteigen. Eine Meniskushöhe von wenigem als der halben Anschlussdicke ist stets als Hauptfehler einzuordnen. Die Kriterien für die Meniskushöhe und den Benetzungsgrad bei VSO-Gehäusen entsprechen denen für SO-Gehäuse. Es ist jedoch darauf zu achten, dass die relativ langen Anschlüsse in einem Bereich von mindestens dreiviertel der Gesamtlänge einen Meniskus aufweisen, und zwar von einer Höhe gleich der halben Anschlussdicke. PLCC-Gehäuse (Plastic Leaded Chip Carrier) für integrierte Schaltungen sind durch Anschlüsse gekennzeichnet, die J-förmig unter den Körper gebogen sind. Die Lötverbindung lässt sich daher nicht ohne weiteres von einem Mitarbeiter durch Sichtung überprüfen. Bei der Qualitätsprüfung muss man sich im Allgemeinen darauf beschränken, die Lotansammlung an der äußeren Krümmung zu beurteilen. Eine optimale Lötstelle ist dadurch gekennzeichnet, dass die Seitenflächen benetzt sind und der Bereich zwischen Anschlusskrümmung und Lötfläche mit Lot ausgefüllt ist. Die Höhe dieser Hohlkehle soll der Dicke des Anschlusses entsprechen, wie Abb. 6.27 zeigt. Als Nebenfehler

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6  Verarbeitungen von SMD-Bauelementen

Abb. 6.27   Form einer einwandfreien Lötverbindung am J-Anschluss eines PLCCGehäuses

gilt, wenn der Meniskus nur bis zur halben Anschlussdicke aufsteigt. Wichtig ist die Bedeckung der gesamten Lötfläche mit Lot.

6.2.3 Richtlinien zur SMD-Bestückung Ein SMD-Bauelement befindet sich – auch mit seinen Anschlüssen – auf der Oberfläche einer Leiterplatte. Bei herkömmlichen Bauelementen wird durch die vorhandenen Anschlussdrähte und Bohrungen in den Leiterplatten für eine feste Position und eindeutige Zuordnung zu den Lötstellen gesorgt. Fehlt diese „Zwangspositionierung“, sind neue und strengere Entwurfsrichtlinien unter Beachtung der Einflüsse von Bestückungstechnik und Lötverfahren gültig. Bevor man mit dem Entwurf einer SMD-Platine beginnen kann, sind zunächst einmal die Lötstellen für verschiedene SMD-Bauteile festzulegen. Eine SMD-Lötstelle besteht im Allgemeinen aus den metallischen Lötflächen, einem angepassten Lötstopplackmuster und – für den Fall des Reflowlötens – aus einer bestimmten Menge an Lotpaste. Die Dimensionierung wird durch fünf miteinander verkoppelte Faktoren beeinflusst. Das sind: • Maße der SMD-Bauelemente und ihre Toleranzen: Diese Bauteile sind größtenteils standardisiert. Engere Toleranzen als vom Standard her zulässig können die einzelnen Bauteilehersteller auf Kundenwunsch entsprechend spezifizieren. • Die Platzierungsgenauigkeit der Bestückungseinrichtungen (Automaten) muss bekannt sein. • Maßhaltigkeit der Metallisierung (Lötflächen) auf der Leiterplatte: Dazu wird in der Praxis meist eine Aufnahmebohrung als Referenzpunkt benutzt. • Maßhaltigkeit des Lötstopplackmusters (Referenz wie bei der Metallisierung): Beim Reflowlöten ist die Anwendung von Lötstopplack nur fallweise nötig. • Genauigkeit des Auftrags der Lotpaste auf die Lötflächen: Das ist nur beim Reflowlöten wichtig.

6.2  Gehäuseformen von SMD-Bauteilen

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Zwar lassen sich einzelne Daten jeweils durch ihre Sollmaße (Koordinaten) definieren, doch sind in der Praxis die tatsächlichen Werte nur durch die letzten drei beschriebenen Toleranzpunkte statistisch um die Sollmaße verteilt. Die Angaben sind meist in Form einer Normalverteilung mit einem Mittelwert und einer Standardabweichung zu finden. Gleiches gilt für Abmessungen der SMD-Bauelemente und für das Platzieren, wie die ersten beiden Punkte beschreiben. Die Lage der Lötflächen, des Lötstopplackmusters, der Lotpaste und der S ­MDBauteile relativ zueinander wird durch weitere Bedingungen beeinflusst. Es sind nämlich Mindestabstände einzuhalten und Überlappungen zu berücksichtigen. Die wichtigsten Randbedingungen sind dabei: • die technischen Möglichkeiten bei der Herstellung der Metallisierung auf den Leiterplatten (wo liegen in diesem Fall die Genauigkeitsgrenzen? Was sind die kleinstmöglichen Abstände von Leiterbahnen und Lötfläche?) • die Sicherheit, Lötflächen frei von Lötstopplack zu halten, da sonst ein verschlechtertes Lötergebnis auftritt • die Forderung nach hinreichend großen Lötflächen für eine gute Lötverbindung (vergrößerte Lötflächen wählt man z. B. als Mittel gegen den „Schatteneffekt“) Mit einem strengen mathematischen Ansatz für diesen Problemkreis kommt man letztlich auf eine Anzahl von Ungleichungen, die alle erfüllt sein müssen, damit man daraus die Maße der Lötflächen ableiten kann. Nicht sinnvoll ist eine Lösung dann, wenn jeweils nur die ungünstigsten Grenzwerte zugrunde gelegt werden, also nach einer Worst-case-Betrachtung. Wirklichkeitsnäher ist eine Analyse auf der Grundlage der bereits erwähnten statistischen Verteilung. Wählt man diesen Weg, sind mehrere Lösungen möglich. Das Optimum ist gefunden, wenn • die Lösung zu einer kleinstmöglichen Fläche führt, die von den Lötflächen bedeckt wird, und dadurch ist maximale Packungsdichte der Bauelemente erreichbar • die Lösung zugleich erlaubt, eine oder gar mehrere Leiterbahnen zwischen den Lötflächen eines SMD-Bausteins hindurchzuführen Man kann nun ein CAD-Platinenprogramm unter Beachtung dieser Kriterien festlegen. Es sollte zunächst die Möglichkeit bieten, jene Bedingungen auszuweisen, die bei der Erarbeitung einer unbrauchbaren Lösung verletzt wurden. Muss beispielsweise aufgrund der begrenzten Platziergenauigkeit des Bestückungsautomaten der Abstand zwischen Lötfläche und hindurchgeführter Leiterbahn größer sein als der Wert, der diesem Parameter durch die Rechnung zugewiesen wird, muss das im Programm erkennbar sein. Durch sinnvolle Änderung der Eingabegrößen lässt sich dann iterativ eine praktische Lösung erarbeiten.

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6  Verarbeitungen von SMD-Bauelementen

Die bisher angesprochenen Gesichtspunkte sind für alle SMD-Bauelemente von Bedeutung. Daneben gibt es aber spezielle Anforderungen, die mit dem anzuwendenden Lötverfahren zusammenhängen und die die Dimensionierung der Lötflächen beeinflussen. Es ist ein Unterschied, ob eine Leiterplatte dem Wellen- oder dem Reflowlötverfahren ausgesetzt wird. Um beim Wellenlöten ein gutes Ergebnis zu erreichen, sind neben den aufgeführten allgemeinen Anforderungen noch folgende Punkte zu beachten: • Maßnahmen gegen den „Schatteneffekt“ vorsehen • richtige Dosierung des Klebers vornehmen Beim Wellenlöten herkömmlich bestückter Leiterplatten wird das Benetzen der gesamten Lötfläche, d. h. die Ausbildung einer guten Lötverbindung durch die Drahtanschlüsse (Drahtenden), im Allgemeinen nicht beeinträchtigt. Anders ist das bei SMD-Bauteilen. Sie liegen mit ihrem Körper auf der Lötseite, das flüssige Lot ist also gezwungen, über das SMD-Bauteil und um dieses herum zu fließen. Es kann dann aufgrund der Oberflächenspannung (des kleinstmöglichen Krümmungsradius) der Fall eintreten, dass das Lot mit dem hinteren – stromabwärts liegenden – Bauelementeanschluss und der entsprechenden Lötfläche nicht in Berührung kommt. Dieser Schatteneffekt führt zu einer unzureichenden Lötstelle. Je höher ein SMD-Bauelement aufgebaut und je „versteckter“ sein Lötanschluss angeordnet ist, desto mehr muss man auf den Schatteneffekt achten. Abhilfe bringt es, die Lötflächen in Bewegungsrichtung zu verlängern. Durch die vergrößerten Lötflächen wird Kontakt zum flüssigen Lot hergestellt (das Lot „springt an“). Damit fließt es über die gesamte Lötstelle und ergibt eine gut ausgeformte Lötverbindung. Eine weitere Maßnahme gegen den Schatteneffekt besteht in einer Lötmaschine mit „Doppelwelle“. Die erste Welle wird dabei mit größerem Aufdruck und „turbulent“ eingestellt. Man erreicht dadurch auch Problemzonen auf der gesamten Platinenoberfläche, bringt dabei allerdings auch überschüssiges Lot auf. Durch die zweite Welle – langsamer und gleichmäßiger strömend – lässt sich der Überschuss ohne Probleme entfernen, und es ergibt sich eine gute Lötverbindung. Lotbrücken, d. h. unerwünschte Lötverbindungen zwischen benachbarten Bauelementen oder Anschlüssen von integrierten Schaltungen, sind wegen der kleinen SMD-Abmessungen, der kurzen Abstände der Anschlusspins und der angestrebten hohen Packungsdichte bei SMD-Schaltungen ein potenzielles Problem. Bei ICs in SO-Gehäusen (besonders in VSO-Gehäusen mit Anschlüssen im 0,76-mm-Raster) ist zu beachten, dass sich bei den Anschlüssen, die zuletzt aus der Welle auftauchen, Lotbrücken bilden können (Körperlängsachse parallel zur Bewegungsrichtung durch die Welle vorausgesetzt). Werden „Lotfänger“ vorgesehen – das sind kleine Metallisierungen neben den letzten Lötflächen für die IC-Pins – kann sich an ihnen die mitgezogene Lotmenge ansammeln und Lotbrückenbildung zwischen den letzten „echten“ Lötflächen verhindern. Abb. 6.28 zeigt einen derartigen Lotfänger in Verbindung mit den Lötflächen für ein VSO-Gehäuse.

6.2  Gehäuseformen von SMD-Bauteilen

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Abb. 6.28   Lotfänger in Verbindung mit den Lötflächen für ein VSO-Gehäuse

Lotbrücken können sich im IC-Anschlussbereich auch bei Lötflächen bilden, deren Länge so groß ist, dass sie deutlich über das äußere Ende der IC-Pins hinausragen. In diesem Fall sammelt sich dort überschüssiges Lot an und bringt zwischen benachbarten Anschlüssen erhöhte Kurzschlussgefahr. Man sollte die Lötflächen daher gerade nur so lang wählen, dass sich ein Lötmeniskus ausbilden kann und dass nur der notwendige Spielraum für Platzierungsgenauigkeiten vorhanden ist. Lotbrückenbildung kann auch dadurch verursacht werden, dass die Lage des Bauelements und seine Anschlüsse vom Sollwert abweichen. Eine leichte Verschiebung, wie in Abb. 6.29 gezeigt, oder Verdrehung kann bei einem Bauelement mit kleinem Rastermaß den freien Abstand zwischen zwei lötbaren Metalloberflächen stark reduzieren. Mehrere Faktoren können eine derartige Fehlpositionierung zwischen Bauelement und Lötfläche auf der Leiterplatte hervorrufen: ein schlecht eingerichteter Bestückungsautomat, ein Programmierfehler im Bestückungsautomaten, eine zu große oder ungenau gesetzte Lotpastenmenge, schlechte Maßhaltung von Bauelementen usw. In ungünstigen Fällen können sich kleine Abweichungen, die, für sich allein betrachtet, innerhalb des Toleranzbereichs liegen, mit der Folge einer Lotbrückenbildung addieren, z. B. Verschiebung plus Verdrehung. SMD-Bauelemente müssen mit einem Kleber auf der Leiterplatte fixiert werden, damit sie beim Wellenlöten in Überkopfposition ihre Lage beibehalten. Die Klebermenge ist insofern kritisch, als einerseits für eine definitive Verbindung eine genügende Menge aufgetragen werden muss, andererseits darf man nicht zuviel auftragen, denn dadurch könnten die Lötflächen verschmutzt und einwandfreie Lötverbindungen verhindert werden. Abb. 6.30 zeigt eine Klebestelle auf einer Platine zusammen mit den wichtigsten Parametern des unmittelbaren Umfelds. Zwei Parameter bestimmen die Höhe des Klebepunktes (Maß C): die Dicke der Lötflächenmetallisierung (Maß A) und die Dicke der SMD-Anschlüsse (Maß B). Bei einem Transistor im S ­ OT-23-Gehäuse würde sich Maß

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6  Verarbeitungen von SMD-Bauelementen

Abb. 6.29   Durch ungenaue Platzierung eines SMD-JC reduziert sich der freie Abstand zwischen benachbarten lötbaren Oberflächen und dies kann zu Lotbrückenbildung führen

Abb. 6.30   Parameter mit Einfluss auf die Höhe des Klebepunktes A Dicke der Leiterplattenmetallisierung B Dicke der SMD-Anschlüsse C Höhe des Klebepunktes

B durch den Abstand zwischen der Unterkante des Gehäusekörpers und der durch die Anschlusspins gebildeten Auflageebene ergeben. Die Dicke der Lötflächenmetallisierung variiert zwischen etwa 35 µm für einseitig geätzte, d. h. nicht durchkontaktierte Leiterbahnen und etwa 135 µm für durchkontaktierte Leiterbahnen. Für die „lichte Höhe“ (Maß B) gilt bei Bauelementen ein Bereich von 30 µm bis über 100 µm. Daher ist es nicht möglich, durchweg mit der gleichen Kleberdosierung zu arbeiten. Durch Anordnung einer Leiterbahn unter dem Bauelement, wie Abb. 6.31 zeigt, ist es möglich, die Dicke der Leiterplattenmetallisierung (also das Maß A) als Einflussgröße zu eliminieren. Da bei SMD-Baugruppen eine hohe Packungsdichte die Regel ist, wird man in vielen Fällen ohnehin durchgeführte Leiterbahnen vorsehen müssen. Ist das aber nicht erforderlich, kann man unter dem Bauelement eine „Blindleiterbahn“ (dummy track) anordnen. Lötflächen für das Wellenlöten sollten in CAD-Bibliotheken immer die Kombination mit einer oder mehreren Blindleiterbahnen ermöglichen, wie Abb. 6.32 zeigt. In einzelnen Fällen können spezielle Lötflächenvarianten erforderlich sein, die dann ebenfalls in die CAD-Bibliothek aufzunehmen sind.

6.2  Gehäuseformen von SMD-Bauteilen

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Abb. 6.31   Günstigere Klebebedingungen durch hindurchgeführte Leiterbahn und Blindleiterbahn. Der Einfluss der Dicke der Leiterplattenmetallisierung auf die Höhe des Klebepunktes wird eliminiert

Abb. 6.32   Typische Lötflächenkonfiguration oder hindurchgeführte Leiterbahnen. Durch mehrere Bahnen ergibt sich eine breitere Basis für den Klebertropfen

Beim Reflowlöten sind zusätzlich die folgenden speziellen Bedingungen zu beachten: • Anpassung der Lötflächen an die erforderliche Lotpastenmenge • Maßnahmen gegen das „Aufschwimmen“ und den „Grabsteineffekt“ Die Lotpaste kann mit einer Dosierpipette (Kartusche) oder einem Siebdruckverfahren aufgetragen werden. In der Serienproduktion wird der Siebdruck wegen seiner höheren Leistungsfähigkeit bevorzugt. Meist wird dazu ein feinmaschiges Drahtnetz aus rostfreiem Stahl verwendet. Es ist mit einer geeigneten Emulsion überzogen, ausgenommen an jenen Stellen, an denen sich auf der Leiterplatte die Lötflächen befinden. Indem man dieses „Sieb“ lagerichtig über der Leiterplatte aufspannt und dann mit einer Rakel die Lotpaste durch die offenen Zonen druckt, lässt sich die Lotpaste in geeigneter Menge auf die Lötflächen übertragen. Die Menge der Lotpaste wird dabei durch ihren Feststoffanteil, die Dicke der Emulsionsschicht und das verwendete Drahtnetz (Drahtdurchmesser und Drahtabstand) bestimmt. Für jede Lötverbindung sollte man bei der Verarbeitung die optimale Lotpastenmenge anstreben. So werden z. B. für einen Chip-Widerstand oder -Kondensator der Baugröße 1206 etwa 1,5 mg pro Lötfläche und für eine integrierte Schaltung im SOGehäuse etwa 0,5 mg bis 0,75 mg pro Anschluss bzw. Lötfläche empfohlen. Um also die

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erforderliche Lotpastenmenge aufnehmen zu können, müssen die Lötflächen groß genug dimensioniert werden. Es wird dabei unterstellt, dass die im Sieb für den Pastenauftrag freigelassene Fläche identisch mit der Lötfläche ist. Unter diesen Voraussetzungen wird die Lötfläche durch die Flächenbelegung und die erforderliche Menge der Paste bestimmt:

M Amin = B  inimale Fläche für den Lötpunkt in mm2 Amin m M erforderliche Lotpastenmenge in mg B minimale Fläche für den Lötpunkt in mm2 Ein beim Reflowlöten gelegentlich zu beobachtendes Phänomen ist das „Aufschwimmen“. Beim Schmelzen der Lotpaste werden kleinere SMD-Bausteine unter dem Einfluss der Oberflächenspannung des flüssigen Lots in eine „schwimmende“ Lage gebracht. Das führt fast immer dazu, dass sich die Teile auf den Lötflächen zentrieren. Zwar werden dadurch kleinere Platzierungsfehler ausgeglichen, doch ist das Aufschwimmen kein Phänomen, das stets mit Sicherheit eintritt. Man sollte sich nicht darauf verlassen, sondern immer für eine bestmögliche Platzierung sorgen. Da der Aufschmelzprozess jedoch aufgrund vorhandener Unsymmetrie häufig an einem Ende eines SMD-Bausteins früher einsetzt, ist es möglich, dass das Bauelement beim Aufschwimmen durch Oberflächenspannung des flüssigen Lots von der anderen, nicht ganz aufgeschmolzenen Seite weggezogen wird. Im Extremfall wird das Bauelement in eine aufrechte Lage gebracht. Dieses Phänomen wurde bereits als „Grabsteineffekt“ (tombstone effect) bezeichnet. Sowohl Aufschwimm- als auch Grabsteineffekt hängen stark von Länge und Form der SMD-Lötanschlüsse sowie von der Größe der Lötfläche ab. Man sollte dafür sorgen, dass die Lötflächen an beiden Seiten in gleichem Maß über das abgesetzte Bauelement hinausragen und dass dieser Überstand nicht größer ist als die Höhe der SMD-Lötanschlussmetallisierung. Auch sollten die Lötflächen nicht breiter sein als die Anschlussmetallisierung. Damit wird eine günstige Symmetrie und im aufgeschmolzenen Zustand des Lots gleichmäßige Oberflächenspannung erreicht. Der Grabsteineffekt lässt sich dadurch stark reduzieren.

6.2.4 Entwurf von SMD-Leiterplatten Der erste und zugleich wichtigste Schritt für den Einsatz der SMD-Technik ist eine spezifische Gesamtoptimierung, die bereits bei der Konstruktion einer Flachbaugruppe beginnen muss. Hier ist zu berücksichtigen, wie die Flachbaugruppe gefertigt, geprüft, repariert und gewartet werden soll. So benötigt der Entwickler für den Entwurf Daten über die zulässige Anordnung der Bauelemente auf der Leiterplatte, über die notwendigen Abstände der Bauelemente untereinander und über Größe und Form der

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Anschlussflächen auf der Leiterplatte. Diese als „Layout-Regeln“ bezeichneten Angaben spiegeln die enge Verkettung aller Verarbeitungsschritte in der SMD-Technik wider. Hinzu kommt, dass bei der Oberflächenmontage im Gegensatz zur Einsteckmontage beide Seiten der Leiterplatte bestückt sein können. Unter Anschlussflächen ist der zu verlötende Teil der Kupferkaschierung auf der Leiterplatte zu verstehen, auf den die SMD-Bauelemente gelötet werden. Die Anschlussfläche wird entweder durch die Kupferfläche oder durch die Lötstoppabdeckung begrenzt. Durch letztgenannte kann die unter der Lötstoppabdeckung liegende Kupferfläche beliebig groß sein. Bei der Festlegung der Anschlussflächen für ein ­SMD-Bauteil geht man von der lötbaren Metallisierung des Bauelements aus, d. h. vom ­SMD-Lötanschluss, wie Abb.  6.33 zeigt. Für eine gute Lötverbindung zwischen Bauelement und Leiterplatte sind im Idealfall die vorgegebenen Anschlussflächen ausreichend, die bei quaderförmigen SMD in den Flächenmaßen dem SMD-Anschluss entsprechen. Bei zylindrischen SMD-Bausteinen wäre es die Projektionsfläche des SMD-Anschlusses und bei SMD mit abgewinkelten Anschlüssen die Auflagefläche für die Leiterplatte. In der Praxis sind aber diese idealisierten Minimalflächen nicht anwendbar. Eine Reihe von Faktoren, zum Beispiel der Einfluss der Toleranzen, bedingen eine Vergrößerung der Anschlussflächen, wie Abb. 6.34 zeigt. Bei der Layout-Erstellung ist es zweckmäßig, vom Mittelpunkt des Bauelements auszugehen, da dann der Bezugspunkt mit dem des Bestückungsautomaten übereinstimmt.

Abb. 6.33   Minimale Anschlussflächen ohne Berücksichtigung verschiedener Einflussgrößen bei der Entwicklung von SMDLeiterplatten

Abb. 6.34   Toleranzbedingte Einflussgrößen auf die Anschlussfläche in der SMDTechnik

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6  Verarbeitungen von SMD-Bauelementen

Abb. 6.35   Einfluss der Toleranzen für SMDBauelemente auf der Anschlussfläche bei einer Leiterplatte

Die Toleranz der Bauelemente wird einfach dadurch berücksichtigt, dass man die Anschlussflächen vergrößert. In Abb. 6.34 wird gezeigt, dass sowohl der Bauelementekörper als auch die Lage des Lötanschlusses die Anschlussfläche bestimmen. So müssen zum Beispiel in Abb. 6.35, der obere Teil, die Anschlussflächen nach rechts und links vergrößert werden, da die Metallisierung auf der Unterseite des SMD-Bauteils nahezu Null ist. Die Lötverbindung kann man nur über die Stirnfläche herstellen. Dagegen muss die Anschlussfläche im unteren Teil nicht die gesamte Metallisierung des SMD-Bauelements überdecken, da auch eine kleinere Anschlussfläche bereits eine ausreichende Lötverbindung ergibt. Eine Vergrößerung der Anschlussflächen ist nur sinnvoll, solange keine anderen Einschränkungen, beispielsweise durch das Lötverfahren, gegeben sind. Trotz Normung und Standardisierung der Bauelemente ist es wegen der ­ Bauelemente-Toleranzen nicht immer möglich, für SMD-Bauteile verschiedener Hersteller gleiche Anschlussflächen für das Layout zu verwenden. Da sich die Anschlussflächen und Bauelementpositionen auf der Leiterplatte nach dem Lötverfahren richten können, muss beim Layout auch die anzuwendende Löttechnologie der Bauelemente berücksichtigt werden. Löttechnisch werden die SMD in zwei Gruppen eingeteilt: • schwall- oder reflowlötfähig • nur reflowlötfähig

6.2  Gehäuseformen von SMD-Bauteilen

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In der Praxis bedeutet das, dass sich SMD unterschiedlicher Lötverfahren nicht auf der gleichen Leiterplattenseite anordnen lassen. Die mangelnde Eignung für das Schwalllöten hat mehrere Ursachen: Die Temperaturbelastung ist hoch, und die Gehäuse sind nicht hinreichend dicht und lassen dadurch ein vollständiges Eintauchen in Flussmittel und Lot nicht zu. Sind die SMD-Anschlüsse zu eng oder ungünstig angeordnet, treten beim Schwalllöten ungewollte Lotbrücken auf, die zu Kurzschlüssen führen. Auf der Rückseite des SMD können auch Lotabschattungen entstehen, die eine einwandfreie Zufuhr von Lot und Flussmittel verhindern. Die Gehäuse lassen sich wegen zu großer Bodenabstände oder fehlerhafter Geometrie mit dem Kleber nicht einwandfrei auf der Leiterplatte fixieren. Abb. 6.36 zeigt hierzu drei ungeeignete SMD-Bauformen. Obwohl man normalerweise alle SMDs für das Reflowlöten als geeignet ansieht, kann es doch fallweise zu Problemen kommen, wie die folgenden praxisnahen Beispiele darstellen. Die Anschlüsse der Bauelemente liegen nicht plan auf der Leiterplatte. Da die Dicke der Lotpaste im Nasszustand maximal 150 µm beträgt, ist nur ein entsprechend geringer Abstand der Bauelementepins von der Anschlussfläche der Leiterplatte akzeptabel. Außerdem tritt eine ungenügende Benetzung des Lötanschlusses auf, wenn mit relativ niedriger Reflowtemperatur gearbeitet wird. Die Toleranzen bei der Leiterplattenherstellung und aus der Ätztechnik muss man im Leiterplatten-Layout berücksichtigen. Man kann davon ausgehen, dass die durch die Leiterplatte bedingten Einschränkungen auf das Layout abnehmen, wenn die Qualität der Leiterplatte steigt. Es werden feinere Strukturen und ein geringerer Versatz des Leiterbilds erreicht. Der Versatz des Leiterbilds gegenüber Bezugsmarken, z. B. Aufnahmebohrungen in der Leiterplatte, muss man im Layout berücksichtigen. Dazu gibt es zwei Möglichkeiten: Entweder eine pauschale Vergrößerung der Bauelemente-Anschlussflächen oder

Abb. 6.36   Bauformen, die sich nicht für eine SMD-Verarbeitung eignen. Die Bauformen a und b lassen sich wegen des zu großen Bodenabstands oder fehlerhafter Geometrie mit dem Kleber nicht einwandfrei auf der Leiterplatte fixieren. Bei Bauform c liegen die Anschlüsse des Bauteils nicht plan auf der Leiterplatte

a

b

c

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6  Verarbeitungen von SMD-Bauelementen

individuelles Erkennen der Anschlussflächen durch den Bestückungsautomat mit möglicher Korrektur der Bestückungsposition. Wichtig für die Layout-Erstellung ist die Entscheidung, welche Leiterbahnbreiten und Leiterbahnabstände zulässig oder notwendig sind. Charakteristisch für die SMD-Technik ist unter anderem eine hohe Packungsdichte der Bauelemente auf der Leiterplatte. Dieses Ziel kann eine Verfeinerung der Strukturen auf der Leiterplatte erfordern, insbesondere bei Bauelementen mit sehr kleinem Anschlussraster. Die genannten Gegebenheiten werden nach der Leiterbildstruktur eingeteilt: • Normalätztechnik (A) mit 0,6 mm Leiterbahnbreite und 0,6 mm Leiterabstand • Feinätztechnik (B) mit 0,3 mm Leiterbahnbreite und 0,3 mm Leiterabstand • Feinstätztechnik (C) mit 0,2 mm Leiterbahnbreite und 0,15 mm Leiterabstand Beschichtungen, die auf der Leiterplatte verbleiben, sind Schutzschichten und Lötstoppabdeckungen. Die Schutzbeschichtung ist ein Oberflächenschutz der Leiterplatte gegen Korrosion und mechanische Beschädigungen. Lötstoppabdeckungen haben in der SMD-Technik mehrere Aufgaben: Die Lötflächen werden auf das löttechnisch notwendige Maß reduziert, Lotanhäufungen beim Schwalllöten und Lotabfluss werden beim Reflowlöten verhindert. Dadurch verringert sich die Kurzschlussgefahr durch lose Lotteilchen, beispielsweise durch Zinnspritzer oder Lotkügelchen. Gleichzeitig wird der Isolationswiderstand zwischen Leiterbahnen oder zwischen Leiterbahn und ­SMD-Bauteil erhöht. Beim Aufbringen der Lötstoppabdeckung sind Fertigungstoleranzen zu berücksichtigen, und die Anschlussflächen der Bauelemente dürfen nicht eingeengt werden, wie Abb. 6.37 zeigt. Wird eine Aussparung im Layout vorgesehen, darf sie die Anschlussfläche nicht unzulässig vergrößern. Das kann der Fall sein, wenn man zur besseren Wärmeableitung die Kupferkaschierung unter dem Lötstopplack weiterführt. Außerdem ist zu beachten, dass eine an der Anschlussfläche vorbeiführende Leiterbahn einen Mindestabstand aufweisen muss, wenn sie ebenfalls mit Lack abgedeckt sein soll.

Abb. 6.37   Größe der Aussparung in der Lötstoppabdeckung

6.2  Gehäuseformen von SMD-Bauteilen

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Durch Untersuchungen muss man immer sicherstellen, dass das vorgesehene Leiterplattenmaterial für den vorliegenden Anwendungsfall geeignet ist. Ein weitverbreitetes Material ist Epoxid-Glashartgewebe FR4, auf das man heute weitgehend die Layout-Empfehlungen ausrichtet. Andere Materialien für die Leiterplattenfertigung weichen zum Beispiel in der Haftfestigkeit der Kupferkaschierung und im Ausdehnungskoeffizienten von FR4 ab. Eine verminderte Haftfestigkeit der Anschlussflächen lässt sich zum Teil durch Vergrößern der Anschlussflächen ausgleichen. Ein größerer Ausdehnungskoeffizient gegenüber FR4 schränkt jedoch das verwendbare SMD-Spektrum ein.

6.2.5 SMD-Bestückung Für den Musterbau oder für Kleinststückzahlen werden SMD auf der Platine per Hand bestückt. Vor der Bestückerin liegen die Bauteile lose in kleinen Behältern für direkten Zugriff bereit. Mit einer Vakuumdüse, die sich in einem Handgriff befindet, wird das Bauteil aus der Schachtel angesaugt und per Sicht auf der vorbereiteten Platine platziert. Mit der linken Hand wird während dieses Vorgangs ein Ventil der Vakuumleitung zugehalten. Ist das Bauteil platziert, nimmt man die Hand vom Ventil, und das Vakuum bricht zusammen. Das positionierte Bauteil bleibt auf der Platine liegen, vorausgesetzt, die Lötstellen sind vor dem Setzen der Bauteile mit Lotpaste beschichtet worden. Die fertig bestückte Platine kommt zum Löten in eine Laborreflowanlage (Schubladenlötanlage). Das automatische Bestücken spielt in der SMD-Technik eine Schlüsselrolle. Art und Funktion des Bestückungsautomaten beeinflussen die Layout-Auslegung. Daher müssen diese Einflüsse berücksichtigt werden. Die Layout-Freiheit unterliegt je nach Bestückungstechnik verschiedenen Einschränkungen. Dazu gehören ein festes Raster für die Bestückungsbestückautomaten oder eine bestimmte Verteilung der Bauelemente auf der Leiterplatte, um bei Mehrfachbestückungsköpfen die gewünschte Bestückungsleistung zu erreichen. Durch vorgegebene Orientierung der Bauelemente kann man eine maximale Bestückungsleistung erreichen. Sind nur bestimmte Winkellagen für das Bauelement möglich, schränkt das die Orientierungsfreiheit ein. Auch die Verarbeitung bestimmter Bauelemente, das Einhalten von Mindestabständen zu benachbarten Teilen bei Bestückungsköpfen, die das Bauelement mit Zangen absetzt, oder Bestückungstoleranzen in X-, Y- oder Z-Richtung, die zum Teil sehr groß sein können, beeinflussen die einzelnen Bestückungstechniken. Die Bauteile für einen SMD-Bestückungsautomaten (Pick-and-Place-Systeme), wie Widerstände und Kondensatoren, müssen in gegurteter Form vorliegen. Jeder Automat hat sogenannte Feeder, in die die Gurte mit den Bauteilen eingelegt und in den sogenannten Abholstationen eingerastet werden. Andere Bauelemente erhält man in Stangen von den Herstellern. Für diese Art der Verpackung gibt es „Linearförderer“, die die Bauteile aus den Stangen zur Abholposition fördern. Bauteile wie ICs mit mehr

486

6  Verarbeitungen von SMD-Bauelementen

als 48 Anschlüssen werden dagegen meist auf Tableaus geliefert, die man offen in die Maschine einlegt. Abgeholt wird nach vorher fest programmierten Abholpositionen. Die Platine muss für das Bestücken per Automat einige Voraussetzungen erfüllen. Positioniert wird meist über zwei 3-mm-Bohrungen an der Längsseite. Mit ihnen hängt man sie in die Positionsdorne ein. Für Automatenbestückung ist ein Programm erforderlich. Je nach Fabrikat kann man es entweder am Automat oder an einer dafür eingerichteten Programmierstation auf einem PC schreiben. Das Programm gibt die einzelnen Schritte von der Abholung des Bauteils bis zum Absetzen vor. Die Abholstationen sind dem Automaten bekannt und lassen sich per Nummer ins Programm eingeben. Einige Bauteile müssen vor dem Setzen in eine Prüfstation zum Ermitteln der Werte eingelegt werden. Andere Bauteile kann man innerhalb der Abholzange zentrieren oder in einer externen Zentrierstation nacharbeiten, um die aufgetretenen Toleranzen bei den Abholstationen zu eliminieren. Gepolte Bauteile wie Dioden und Elektrolytkondensatoren, Tantalkondensatoren in Perlenform usw. werden von der Abholstation in die entsprechende Bestückungsrichtung gedreht. Der Bestückungskopf muss also außer dem Verfahren in X-, Y- und Z-Richtung auch die Funktion des Drehens um ±180° beherrschen. Alle diese Funktionen müssen in ein Bestückungsprogramm eingebunden sein. Die Bestückungspositionen lassen sich teilweise bereits dem CAD-Programm für die Leiterplatten entnehmen. Ähnlich wie bei der Handbestückung funktioniert auch der Bestückungskopf eines Automaten. Die Bauteile werden durch Vakuum aus der Abholstation angesaugt und zur Platine transportiert. Beim Absetzen wird das Vakuum ausgeschaltet, und mit reduzierter Druckluft wird das Bauteil von der Pipette getrennt. Für optimales Eindrücken in die Lotpaste lässt sich der Andruck der Pipette einstellen. Die Löttechnik geht ebenfalls sehr stark in das Layout ein. Daher werden für verschiedene Lötverfahren auch unterschiedliche Layout-Regeln aufgestellt. So wird beim Schwalllöten aus einem großen Lotvorrat über einen Schwall das Lot an die zu verbindenden Kontaktflächen befördert. Die Lotmenge, die auf einer Kontaktfläche nach Passieren des Schwalls verbleibt, hängt von deren Geometrie bzw. von verschiedenen Parametern ab und lässt sich nur gering variieren. Hauptursachen für fehlerhafte Lötstellen beim Schwallverfahren sind Lotbrücken bei zu geringem Abstand der Leiterbahnen und Anschlüsse. Bei fehlender Benetzung durch das Lot sind die zu verlötenden Teile nur teilweise in direktem Kontakt mit der Lotwelle gekommen. Damit kann sich das Lot nicht ganz über den S ­ MD-Lötanschluss und über die Anschlussfläche der Leiterplatte ausbreiten. Gleichzeitig kann das Lot aber in die Zwischenräume eindringen und Kurzschlüsse verursachen. Bei ungenügendem Lotabfluss kommt es zu Lotanhäufungen, die bei SMD mit elastischen Anschlüssen zu quasi-starren Anschlüssen führen, die dann, ebenso wie SMD mit echten starren Anschlüssen, bei Temperaturwechseln unzulässig große Zug- oder Druckkräfte erfahren (Schraubstockeffekt). Sie werden dadurch beschädigt oder zerstört. Um die ersten beiden Fehlerursachen möglichst auszuschalten, muss man im Layout empirisch ermittelte Mindestabstände und Mindestgrößen für Leiterbahnen und

6.2  Gehäuseformen von SMD-Bauteilen

487

Anschlussflächen einhalten. Lotanhäufungen vermeidet man durch ein Übermaß der Flächen in Vorschubrichtung der Leiterplatte. Beim Schwalllöten werden die SMDs mit einem Kleber auf der Leiterplatte fixiert und damit wird beim Löten ein Dejustieren verhindert. Die Anschlussflächen können daher relativ groß sein. Das lässt sich aber nur für zweipolige SMD-Bausteine verallgemeinern. Für mehrpolige SMDs lassen sich wegen der oft sehr kleinen Anschlüsse die Anschlussflächen löttechnisch nicht optimieren. Im Gegensatz zum Schwalllöten wird beim Reflowlöten ein definiertes Lotdepot in Form von Lotpaste auf die Anschlussfläche aufgetragen und durch Erwärmung zum Schmelzen gebracht. Dadurch verringert sich die Gefahr einer Brückenbildung beträchtlich, und es ist praktisch ausgeschlossen, dass eine Lötstelle offen bleibt. Da es auch in den Reflowlötverfahren Unterschiede gibt, muss man die Layout-Regeln differenziert betrachten. In der Praxis verwendet man daher das Kondensationslöten (Vapor-Phase), sodass bei den folgenden Ausführungen immer darauf bezogen wird. Für andere Reflowlötmethoden müssen nicht alle dieser Layout-Empfehlungen zutreffen.

6.2.6 Testverfahren für SMD-Platinen Nach einer Grundregel steigen die Kosten für die Fehlerbehebung mit jedem Fertigungsschritt um den Faktor 100. Liegt beispielsweise die Fehlerbeseitigung im Wareneingang bei 0,25 € pro SMD-Bauelement, so betragen die Kosten für die Beseitigung des gleichen Fehlers beim automatischen Baugruppentest bereits 2,5 € und bei der Prüfung des kompletten Geräts über 25 €. Das zeigt, wie wichtig es ist, die Teststrategie bereits in der Entwicklung einer SMD-Leiterplatte mit einzuplanen. Dabei kann man nach zwei Methoden vorgehen: nach dem Funktionstest oder nach dem In-Circuit-Test. Beim Funktionstest wird das Betriebsverhalten der gesamten Baugruppe funktionell im Zusammenspiel mit ihrer Peripherie-Nachbildung geprüft. Zugriffsstellen sind die Platinenanschlüsse. Folgende Empfehlungen sollen die Prüfbarkeit sicherstellen: Für möglichst alle elektrischen Knoten sind separate Prüfpunkte vorzusehen, wobei ein Mindestdurchmesser von 0,9 mm einzuhalten ist, der mit Lot bedeckt sein muss. Als Prüfpunkte können auch vergrößerte Anschlussflächen der Bauelemente, verbreiterte Leiterbahnen und Durchkontaktierungen angesehen werden. Abb. 6.38 zeigt verschiedene Beispiele für das Anordnen von Prüfpunkten. Bei beidseitig bestückten Leiterplatten sollten alle Prüfpunkte über Durchkontaktierungen auf einer Leiterplattenseite, möglichst auf der Lötseite, festgelegt sein. Miniatur-Prüfnadeln für das Rastermaß 1/20 Zoll statt der Standardnadel für 1/10-ZollRaster sind möglichst zu vermeiden. Das kann man z. B. durch Versetzen oder flächenförmig angeordnete Prüfpunkte erreichen, wie Abb. 6.39 zeigt. Die Prüfpunkte müssen von den Anschlussflächen und Bauelementen einen Mindestabstand aufweisen, wie Abb. 6.40 zeigt, damit Aussparungen für hohe Bauelemente im Nadelbettadapter weit genug von den Aufnahmebohrungen der Prüfnadeln entfernt sind. Lässt sich eine gleichzeitige Prüfung (Kontaktierung) beider Leiterplattenseiten nicht

488

6  Verarbeitungen von SMD-Bauelementen

Abb. 6.38   Anordnung der Prüfpunkte zum Testen von Flachbaugruppen, die mit SMD-Bausteinen gefertigt worden sind

vermeiden, sind genaue Aufnahmebohrungen (Durchmesser > 3 mm) für Führungsstifte vorzusehen, die beide Prüfadapterplatten justieren. Die Prüfnadel direkt auf das SMD aufzusetzen, ist aus folgenden Gründen nicht zu empfehlen: SMDs, deren Kontaktflächen nicht im Zollraster liegen, erfordern rasterfreie Prüfadapter. Einige SMDs lassen sich nicht direkt kontaktieren, wie Gehäuse im PLCCFormat oder MKT-Kondensatoren. Die zum Teil nur 0,2 mm breiten Kontaktflächen gewährleisten keine ausreichende Treffsicherheit der Prüfnadeln. SMD-Bauelemente, besonders aus Keramik, können beschädigt werden, und fehlerhafte Lötverbindungen

6.2  Gehäuseformen von SMD-Bauteilen

489

Abb. 6.39   Anordnung von Prüfpunkt en im 1/10-ZollRaster

Abb. 6.40   Mindestabstand von Prüfpunkten bei SMD-Bauteilen

erscheinen häufig durch die Andruckkraft der Prüfnadel als ordnungsgemäße Lötverbindungen. Berücksichtigt man die Prüfbarkeit einer mit SMD aufgebauten Baugruppe bereits im Stadium des Entwurfs, wie etwa bei VLSI-Schaltkreisen, sind durch die SMD-Technik keine größeren Schwierigkeiten zu erwarten.

6.2.7 Einflussgrößen auf die SMD-Technik Die hohe Packungsdichte, die große Zahl der Anschlüsse sowie die beidseitige Platzierung der Bauelemente stellen an das Layout sehr hohe Anforderungen. Außerdem können sich Layout-Einschränkungen ergeben, d. h., man muss beim Anlegen für

490

6  Verarbeitungen von SMD-Bauelementen

eine automatische Schaltungsentflechtung oft noch mit dem relativ groben Raster von 1/40 Zoll arbeiten. Bei feinen Strukturen kann das zu erheblichen Einschränkungen führen. Auch die Form der Anschlussflächen, eckig oder abgerundet, hängt vom jeweiligen Layout-System ab. Die modernen CAD-Systeme arbeiten rasterfrei oder im ­1/1000-Zoll-Raster. Für manuelle oder CAD-gestützte Herstellermethoden ergeben sich durch die SMD-Technik keine anlagenbedingten Einschränkungen für das LeiterplattenLayout. Durch die hohe Packungsdichte von SMD-Baugruppen entsteht im Allgemeinen eine höhere Verlustleistung pro Fläche bzw. Volumen. Um starke Erwärmungen zuverlässig zu verhindern, muss man das Layout entsprechend auslegen. Die Möglichkeit, Bauelemente mit einem Abstand zur Leiterplatte zu montieren, ist in der SMD-Technik nicht gegeben. Arbeitet man mit Widerständen, lassen sich mehrere davon parallel schalten. Damit kann man die Leistung fast gleichmäßig verteilen. Bei integrierten ­SMD-Schaltkreisen ist diese Möglichkeit aber nicht gegeben. Wie bei der Einsteckmontage lässt sich die Wärmeableitung durch größere und dickere Kupferflächen erhöhen. Hier muss man mehr als bei der Einsteckmontage darauf achten, dass die Wärmequellen räumlich voneinander getrennt sind. Besonders naheliegend sind auch Halbleiterschaltungen mit kleinem Leistungsumsatz, z. B. CMOSSchaltkreise. Für Spezialanwendungen gibt es Substrate mit erhöhter Wärmeleitung, beispielsweise Metallsubstrate oder Metall-Kunststofflaminate. Da sie aber erheblich teurer sind als die üblichen ­Leiterplatten-Materialien, z. B. FR4, ist der Einsatz dieser Technik sehr eingeschränkt. Bei hohen Spannungen muss ein entsprechender Abstand zu den spannungsführenden Teilen eingehalten werden. Dazu sind die einschlägigen Vorschriften zu beachten. Bei Baugruppen-Einschubsystemen ist die Bauelementehöhe vorgegeben. Normalerweise wird die Höhe der SMD-Bauelemente auf der Lötseite durch die Länge der Drähte (etwa 2 mm) der bedrahteten Bauelemente eingeschränkt, die von der Bauteileseite durch die Leiterplatte gesteckt sind. Daraus kann sich eine bestimmte Aufteilung der SMDBauelemente auf die beiden Plattenseiten ergeben. Eine mit SMD bestückte Leiterplatte darf nur eine bestimmte Durchbiegung erfahren. Die zulässige Durchbiegung ist in DIN 45921 Teil 1015 angegeben. Danach ist eine maximale Durchbiegung von 1 mm zulässig, wenn die Leiterplatte an zwei Stellen aufliegt, die einen Abstand von 90 mm zueinander aufweisen. Bei größeren Durchbiegungen dürfen in diesen Bereichen keine SMD-Bauelemente mit starren Anschlüssen, beispielsweise aus keramischem Material, montiert werden. Ausnahmen kann man allenfalls bei schmalen S ­ MD-Bauelementen zulassen, die dann aber längs der Biegelinie montiert sein müssen. Für die Anordnung der SMD auf der Leiterplatte kann es Vorzugsrichtungen geben, die vor allem durch die Bauelemente selbst und durch das Lötverfahren bestimmt werden. Während das Kondensationslöten keine Einschränkungen erfordert, wird die optimale Lötbarkeit beim Schwalllöten von SO-Gehäusen erzielt, wenn die Gehäuse längs der Schwallrichtung liegen. In Abb. 6.41 ist für einige SMD die günstigste

6.2  Gehäuseformen von SMD-Bauteilen

491

Abb. 6.41   Vorzugslage für SMD-Bauteile für das Schwalllötverfahren

Richtung beim Schwalllöten angegeben, um Lotschatten und Lotanhäufung zu vermeiden. Abb. 6.42 zeigt die für das Schwalllöten von SMD unzulässige Einbaurichtung. Lassen sich die Bauelemente nicht in der empfohlenen Orientierung platzieren, kann z. B. bei hohen zweipoligen SMDs die Verlagerung der Anschlussflächen in und gegen die Transportrichtung der Leiterplatte eine Alternative darstellen. Beim Reflowlöten mit Infrarot kann es ebenfalls zum Abschatten der Infrarotstrahlung durch die Bauelemente kommen. Die Lot- oder IR-Schattenbildung tritt umso stärker auf, je höher die Bauelemente auf der Leiterplatte sind. Nicht mit Lötstopplack abgedeckte Leiterbahnen sollten beim Schwalllöten unter dem S ­ MD-Bauelement in Transportrichtung der Leiterplatte angeordnet sein, um die Kurzschlussgefahr zu verringern oder sie ganz zu verhindern.

Abb. 6.42   Unzulässige Einbaulage von SMDBausteinen für das Schwalllötverfahren

492

6  Verarbeitungen von SMD-Bauelementen

Für die Anordnung der SMD auf der Leiterplatte kann es Vorzugsrichtungen geben, die vor allem durch die Bauelemente selbst und durch das Lötverfahren bestimmt werden. Während das Kondensationslöten keine Einschränkungen erfordert, wird die optimale Lötbarkeit beim Schwalllöten von SO-Gehäusen erzielt, wenn die Gehäuse längs der Schwallrichtung liegen.

6.2.8 Verarbeiten von SMD-Bauelementen Je nach Aufbau der strukturierten Leiterplatte können sehr unterschiedliche Bedingungen für den SMD-Abstand von der Unterlage gelten. Abb. 6.43 zeigt den Zusammenhang zwischen Kupferdicke, Lotstärke, Lötstoppdicke und Bodenabstand. Der Bodenabstand der SMD bei Baugruppen, die schwallgelötet werden, sollte wegen des Fixierens mit Kleber nicht größer als 0,1 mm sein. Um ihn einzuhalten, kann bei niederviskosen Klebern, beispielsweise für Siebdruck- und Stempelübertragungsverfahren, zwischen den Anschlussflächen eine Blindfläche notwendig sein. Man kann jedoch durch geeignetes Auftragen des Kleberpunktes Toleranzen im Bodenabstand ausgleichen. Die günstigste Methode des Kleberauftragens ist das Dosieren, da sich dabei hochviskose Kleber einsetzen lassen. Deshalb entstehen relativ hohe Klebepunkte, wie Abb. 6.44 zeigt. In der SMD-Technik verwendet man Durchkontaktierungen mit sehr kleinem Durchmesser (0,3 mm bis 0,5 mm), aber jede Platine enthält viele Bohrungen. Im Bereich der Anschlussfläche sollten keine Durchkontaktierungen liegen, da dann die Lotmengen an den Lötstellen sehr unterschiedlich ausfallen können. Dagegen sind Durchkontaktierungen

Abb. 6.43   Zusammenhang zwischen Kupferdicke, Lotstärke, Lötstoppdicke und Bodenabstand bei SMD-Bauteilen

6.2  Gehäuseformen von SMD-Bauteilen

493

Abb. 6.44   Klebepunkt bei Verwendung eines Klebers mit hoher Viskosität

unter einem SMD-Bauelement zulässig, wenn man sie durch Lötstopplack abdeckt. Die Durchkontaktierung sollte neben der Anschlussfläche platziert und mit einer dünnen Leiterbahn verbunden sein, damit eine Wärmesperre entsteht. Die Durchkontaktierung mit Lot zu füllen ist in der SMD-Technik nicht immer möglich, beispielsweise beim Reflowlöten und einem Lotdurchmesser von 0,6 mm bis 0,8 mm. Auf Qualität und Zuverlässigkeit der Durchkontaktierungen hat es keinen Einfluss, ob die Bohrungen mit Lot gefüllt sind oder nicht. Bei der Layout-Erstellung sollte man zwischen Schwall- und Reflowlöten unterscheiden. Beim Reflowlöten sind im Allgemeinen kleinere Anschlussflächen möglich und notwendig. Die Anschlussfläche wird nur so groß gewählt dass alle Bauelemente- und Bestückungstoleranzen erfasst werden. Weitere Einflüsse sind gesondert zu berücksichtigen. Der Rasterabstand der Anschlüsse von SO-Gehäusen beträgt 1,27 mm. Die Gehäusebreite kann entweder 4 mm (SO4 bis SO16) oder 7,6 mm (SO28L) sein. Anschlussflächen und unterführbare Leiterbahnen sind in Abb. 6.45 und in Tab. 6.4 gezeigt. Auch hier muss man beim Schwalllöten mit einigen Abstrichen vom gewohnten Lötstellenbild rechnen. Da das PLCC-Gehäuse auf allen vier Seiten Anschlüsse trägt, kann man für diese SMD-Bausteine nur das Reflowlöten empfehlen. Beim Schwalllöten befinden sich die Anschlüsse von zwei Seiten in unzulässiger Einbaulage. Die entsprechenden Anschlussflächen und Leiterbahnen sind in Abb. 6.45 und in Tab. 6.4 gezeigt. Mikropack-Gehäuse sind nicht zum Schwalllöten geeignet. Für sie kommen nur Reflowverfahren infrage. Die Lötanschlüsse für das Mikropack werden für das jeweilige Lötverfahren während des Bestückungsvorgangs unterschiedlich gebogen.

494

6  Verarbeitungen von SMD-Bauelementen

Abb. 6.45   Anschlussfläche und unterführbare Leiterbahnen für das SO-Gehäuse

Die flache Auflage der Lötfläche beim Bügellöten ist ohne weiteres verständlich. Dagegen bedarf die Pinform beim Kondensationslöten einer Erklärung. Mikropacks sind sehr leicht, und die Kupferbeinchen weisen nur eine geringe Steifigkeit auf. Es ist daher nicht möglich, die Lötanschlüsse wie bei anderen SMDs plan und unverformt in die Lotpaste zu drücken. Die Kupferpins werden deshalb schräg gebogen und im spitzen Winkel in die Lotpaste hineingesteckt. Ein Anschlag im Bestückungswerkzeug setzt das Mikropack immer auf einer bestimmten Höhe über der Leiterplatte ab. Das Kupfer ist duktil genug und gewährleistet, dass jedes Bändchen direkt und individuell auf die Anschlussfläche der Leiterplatte gesetzt wird. Unterschiedliche Schichtdicken der Anschlussflächen gleichen sich durch Verbiegen der Kupferbändchen aus. Da Mikropack-Bauelemente in Raster, Größe und Anschlusszahl anwenderspezifisch sind, d. h. variabel sein können, lassen sich die entsprechenden Anschlussflächen nicht definitiv angeben, wie Tab. 6.5 zeigt. Abb. 6.47 zeigt die Anschlussflächen für das Mikropack-Gehäuse, wenn man das Bügellöten einsetzt und Abb. 6.48, wenn man mit dem Kompensationslöten arbeitet. Wichtig sind die Lotfänger zwischen den Anschlusspins, denn damit werden Kurzschlüsse vermieden. Durch Benetzungstendenzen und Oberflächenspannung des Lots bleibt beim Schwalllöten eine bestimmte Lotmenge an der Lötstelle zurück. Die Lotmenge hängt beispielsweise davon ab, ob nach der Lötstelle in Richtung des Leiterplattentransports noch weitere Lötflächen folgen. Bei der letzten die Lotwelle passierenden Lötfläche wird mehr Lot angehäuft als bei den vorausgegangenen, da das

6.2  Gehäuseformen von SMD-Bauteilen

495

Abb. 6.46   Anschlussfläche und unterführbare Leiterbahnen für das PLCC-Gehäuse

Tab. 6.4  Werte für A und T von Abb. 6.45, gültig für Anschlussflächen und unterführbare Leiterbahnen für SO-Gehäuse Gehäuse

A

Lötmethode

T

SO6 bis SO16

4,2

Reflow

1,6

SO20L

8,2

Schwall

2,0

Benetzungsbestreben der nachfolgenden, aber nicht vorhandenen Lötfläche fehlt. Das kann bei benachbarten, parallelen Anschlussflächen, die senkrecht zur Schwallrichtung stehen, zu Kurzschlüssen führen. Diese Lotanhäufungen lassen sich vermeiden, indem man zum Beispiel zusätzliche Lötflächen, die sogenannten Lotfänger, nach der letzten Anschlussfläche schafft, entweder als Verlängerung der Anschlussfläche oder als Lötfläche.

496 Tab. 6.5  Werte für A = B und E = F, gültig für Anschlussflächen und unterführbare Leiterbahnen für das PLCC-Gehäuse in Abb. 6.46, wobei die Werte mit *) noch nicht festgelegt wurden

6  Verarbeitungen von SMD-Bauelementen Gehäuse

A = B

E = F

PLCC16

*)

3,8

PLCC20

*)

5,1

PLCC24

*)

6,4

PLCC28

*)

7,6

PLCC32

*)

8,9

PLCC40

*)

11,4

PLCC44

15,5 + 0,5

12,7

PLCC52

*)

15,2

PLCC68

23,2 + 0,5

20,3

PLCC84

*)

25,4

Abb. 6.47   Anschlussflächen für das Mikropack-Gehäuse, wenn man das Bügellöten einsetzt

Abb. 6.48   Anschlussflächen für das Mikropack-Gehäuse, wenn man mit dem Kompensationslöten arbeitet

6.2  Gehäuseformen von SMD-Bauteilen

497

6.2.9 Lötverfahren bei SMD-Bauteilen und ihre Risiken Qualität und Zuverlässigkeit einer elektronischen Baugruppe werden nicht zuletzt vom Verfahren beeinflusst, mit dem oberflächenmontierbare Komponenten auf der Leiterplatte kontaktiert sind. In der Praxis gibt es zahlreiche solcher Verfahren deren charakteristischen Merkmale und Probleme in diesem Abschnitt erläutert und miteinander verglichen werden sollen. Beim Verarbeiten oberflächenmontierbarer Bauelemente kennt man zwei grundsätzlich verschiedene Verfahren: das Löten im Schwallbad oder das Wellenlöten (Flow Process) und das sogenannte Reflowlöten (Infrarot, Dampfphase). Während beim Wellenlöten das flüssige Lötzinn im Schwallbad auf die Leiterbahn gebracht wird, befindet es sich beim Reflowlöten bereits vor dem Löten auf der Leiterplatte. Für welche Anwendungsbereiche die verschiedenen Lötverfahren geeignet sind, kommt auf Temperatur und Lötdauer an. Löten im Schwallbad bzw. Wellenlöten bedeutet, dass die zu bestückenden SMDs zunächst durch Kleben auf der Leiterplatte zu befestigen sind. Auf die Lötflächen wird dann eine unkontrollierte Menge Lötzinn aufgebracht, wobei sich gefährliche Lotbrücken oder -spitzen bilden können. Unerlässlich bei diesem Verfahren ist ein ausreichendes und korrektes Vorwärmen bis zu 100 °C der Bausteine für eine maximale Löttemperatur von 235 °C. Die Wärme wird beim Wellenlöten durch Wärmeleitung übertragen. Das Verfahren ist vergleichbar mit einer Wärmequelle mit sehr niedriger Ausgangsimpedanz (Wärmeleitfähigkeit λ = 48 W/(m  · K)). Bei einem Sn/Pb-Bad 60/40 (250 kg, spezifische Wärmekapazität cp, = 170  J/(kg  · K)) ist eine Energie von 10 MJ notwendig, um das Bad von Raumtemperatur auf die übliche Wellentemperatur von 260 °C aufzuheizen. Die erforderliche Energie zum Löten einer durchschnittlichen Leiterplatte im DoppelEuropaformat beträgt aber z. B. bei einer Legierung von 7 g nur 0,3 kJ. Das entspricht einem Energieverhältnis von 33.000. Zu den Problemen des Verfahrens zählen: • Bei Keramik-Werkstoffen treten aufgrund der hohen Wärmeleitung flüssiger Legierungen (dQ/dt) und/oder ungenügender Vorerwärmung unter 100 °C bzw. bei einer hohen Eintauchgeschwindigkeit über 2 m/min Wärmeschocks auf. • Dieses Verfahren erfordert aktivierte Flussmittel und anschließende Reinigung. Eine andere Möglichkeit, SMDs auf Leiterplatten zu Löten, bietet der sogenannte „Vapour Phase Process“, das Löten in der Dampfphase. Dieses Verfahren, das im Übrigen das Löten beidseitig bestückter Platinen in einem Durchlauf gestattet, nutzt ^ Lötdie latente Kondensationswärme von Fluor-Carbonaten an deren Siedepunkt (= temperatur). Die Wärme wird also durch Konvektion und Kondensation übertragen. Notwendig ist dazu ein neutrales (ohne Sauerstoff, also keine Oxidation) sowie chemisch und thermisch stabiles Medium mit festem Siedepunkt, das sich durch Mischen zweier

498

6  Verarbeitungen von SMD-Bauelementen

azeotroper Primär-Flüssigkeiten beliebig einstellen lässt (Raoultsches Gesetz). Das Medium ist meist auch ein Lösungsmittel, das das Reinigen der Leiterplatten daher vereinfacht oder gar unnötig macht. Die verfügbare Energie wird durch den definierten Siedepunkt festgelegt. Gut geeignet ist der Prozess für Leiterplatten mit hoher Bestückungsdichte. Das Verhältnis beim Löten in der Dampfphase zwischen verfügbarer und benötigter Wärmeenergie ist hier besser zu steuern. Es liegt eine Wärmequelle mit durchschnittlicher Ausgangsimpedanz vor (Wärmeleitfähigkeit λ = 0,1 W/(m  · K). Bei einer Dampf^ 400 g FC5312, dichte pv = 15  mg/cm2 und einem Dampfvolumen von 26.600 cm3 (= spezifische Wärmekapazität cp = 1  J/(g  · K)) erhält man eine verfügbare Energie von 78 kJ. Für die bereits erwähnte Platine (7 g Sn/Pb 60/40 = 170  J/(kg  · K), Löttemperatur hier 215 °C) beträgt die benötigte Energie 0,25 kJ. Daraus errechnet sich ein geringes Verhältnis für Probleme dieses Verfahrens: • Die Kosten der Primär-Flüssigkeiten sind hoch (verlustabhängig). • Beim Verdampfen der Sekundär-Flüssigkeiten (F113) werden Chlor-Ionen freigesetzt, die mit den Ozon-Molekülen in der oberen Atmosphäre reagieren. • Es besteht die Tendenz, Mikrokugeln zu bilden (die richtige Lotpaste und deren Trocknung sind sehr wesentliche Faktoren). • Für ausreichende Vorerwärmung ist ein zusätzlicher Arbeitsgang erforderlich. Zu beachten ist auch, dass die Primär-Flüssigkeiten Fluorreste erzeugen und die Sekundär-Flüssigkeiten bilden dagegen Salzsäure. Das Infrarot-Löten ist in Anbetracht seiner physikalischen Wirkung eines der schwierigsten Verfahren und daher schwer beherrschbar. Es basiert auf der Wärmeübertragung durch Strahlung. Dabei zeigt jedes Material – abhängig von der eingesetzten Wellenlänge – eine andere Reaktion, von durchlässig bis absorbierend. Die tatsächliche Wärmeübertragung ist also sehr stark beeinflusst von der spezifischen Wechselwirkung zwischen Strahlung und Material. Da die Temperaturen der Infrarot-Quellen weit über der Löttemperatur liegen (Quarzröhren 1200 °C, IR-Lampen 2000 °C), besteht die Gefahr des Überhitzens, hauptsächlich bei den elektromechanischen Bauteilen. Wärmewiderstand und Wärmekapazität der Bauteile sind beim IR-Löten die wesentlichen Faktoren für die Verarbeitung, ebenso deren Struktur und Geometrie (Kanten, Oberflächenbeschaffenheit, Abschattung). Ein Teil der Wärme wird über das Substrat übertragen. Vorteilhaft ist bei diesem Verfahren, dass es die Möglichkeit der Energieübertragung auf das Volumen und nicht nur auf die Oberfläche bietet, sodass kein Wärmeschock entsteht. Die erzeugte Energie hängt ab von der Quellentemperatur und von der Wellenlänge der Strahlung (Plancksches Strahlungsgesetz): je höher die Temperatur, desto kürzer die mittlere Wellenlänge; je kürzer die Wellenlänge, desto höher die Energie der Photonen. Zu den Problemen des InfrarotLötens zählen:

6.2  Gehäuseformen von SMD-Bauteilen

499

• Überhitzungsgefahr, Materialveränderungen: Zu beachten ist vor allem die Umwandlungstemperatur der organischen Materialen FR4 bei λ  d (Leiterdicke) lassen sich berechnen mit

L ≈ 9 · l L Induktivität in mm l Länge der Bandleiter in cm für Leiterbahnbreiten von 1…5 mm. Ein Kreis mit einer runden Form und flachen Leiterbahn berechnet sich aus

 L(µH) = 4 · π · R · ln

8·R b

 − 0,5 · 10−9  A  lle Maße in mm   R äußerer Radius

Abb. 6.94 zeigt einen Querschnitt durch einen parallelen Bandleiter und die Berechnung lautet

L=

l·s 83 · (b + d)

Abb. 6.95 zeigt gedruckte bzw. geätzte Spulen mit Diagramm.

558

6  Verarbeitungen von SMD-Bauelementen

Abb. 6.91   Kapazität gedruckter bzw. geätzter Leiterbahnen

Folgende Werte lassen sich berechnen:

bs = R − r

bs Breite in mm



rm mittlerer Radius

rm =

R−r 2

R Außenradius N Windungszahl

Für die Anwendung des Diagramms sollte für die Bestimmung der Windungen N verwendet werden. a) Wahl von Breite bs und mittlerem Radius rm b) rm/bs berechnen

6.3  Entwicklungen digitaler Platinen

559

Abb. 6.92   Kammartiger Kondensator für Leiterplatten mit Diagramm Abb. 6.93   Minderung der kapazitiven Kopplung durch Mittelleiter bK

Abb. 6.94   Querschnitt durch einen parallelen Bandleiter

c) Linie von rm/bs über Linie L zur Hilfslinie ziehen d) Linie von rm zum Schnittpunkt an der Hilfslinie ziehen e) Windungszahl bei Linie N ablesen Für den Fall, dass die Leiterbahnbreite b genau so groß sein soll wie der Leiterabstand a, gilt:

b=a=



bs 2 · N−1

b Leiterbahnbreite in mm a Leiterbahnabstand in mm N Windungszahl

560

6  Verarbeitungen von SMD-Bauelementen

Abb. 6.95   Gedruckte bzw. geätzte Spulen mit Diagramm zur grafischen Bestimmung der Induktivität

6.3.9 Anwendungen von Streifenleitungen (Stripline) Die homogenen Leitungseigenschaften von Leiterpaaren (impedanzkontrollierte Leitungen) kann man durch verschiedene Leiterbahn-Geometrien erreichen, bei denen Hin- und Rückleitung geometrisch in einem festen Verhältnis zueinander stehen, also parallele Strukturen/Paare bilden. Für schnelle Digitalschaltungen kommen zwei Impedanzarten zur Anwendung: „Single-Ended“ Impedanz: Eine einzelne Leiterbahn verläuft über einer oder zwischen zwei Potenziallagen. Die Impedanz der Leiterbahn entsteht durch ihren Bezug auf eine oder beide Potenziallagen. Das Signal wird in die einzelne Leitung gegen die Potenziallage(n) eingespeist. „Differentielle“ Impedanz: Zwei zusammengehörige parallel verlaufende Leiterbahnen, die über einer oder zwischen zwei Potenziallagen verlaufen. Die Impedanz entsteht zwischen den beiden Leitungen, in die das Signal invers (differenziell) eingespeist wird, wobei die Potenziallagen (über ihren Abstand) die Impedanz mit beeinflussen.

6.3  Entwicklungen digitaler Platinen

561

Abb. 6.96   Querschnitt durch eine Streifenleitung (Stripline)

Abb. 6.96 zeigt einen Querschnitt durch eine Streifenleitung (Stripline). Die Impedanz Z0 errechnet sich aus

Z0 = 60 · ln

Z0 =



b s

Alle Maße in mm

ε′ =

b 8·s + b 4·s



für: Luft εr = 1 gilt: bei b/s < 1,0

377   + 1,4 + 0,66 · ln · bs + 1,45 εr + 1 K(εr − 1) + 2 2

bei b/s > 1,0

K=

1 1+

12 · s b

Der Leitungswellenwiderstand ZL von Streifenleitungen (Stripline) ist

Z0 ZL = √ ε′ Man unterscheidet je nach Lage der Signalleiterbahnen im Bezug auf die Potenziallagen (als Rückleiter) zwischen sog. Microstrip- und Stripline (= Triplate) Anordnungen. Außenliegende Signalleitungen mit nur einer Potenziallage darunter bezeichnet man als „heiße“ Microstrip-Leitungen und interne Signalleitungen zwischen zwei Potentialflächen als „heiße“ Stripline-Leitungen. Für beide Impedanztypen und Microstrip bzw. Stripline, ergeben sich in der Praxis mehrere Varianten im Aufbau, wie Abb. 6.97 zeigt. Bei der „Surface Microstrip“ liegt die Signaleiterbahn offen an der Oberfläche auf dem Basismaterial, bei der „Coated Microstrip“ ist der Leiterzug durch einen Lötstopplack abgedeckt und bei der „Embedded Microstrip“ liegt die Signalleiterbahn im Basismaterial eingebettet, um weitere O ­ berflächen-Leiterbahnen zu ermöglichen. Bei der symmetrischen „Single Stripline“ liegt die Signalleiterbahn mittig zwischen zwei Potenzialflächen (z. B. GND + VCC) im Gegensatz zur asymmetrischen „Single Stripline“. Die „Dual Stripline“ besteht aus zwei asymmetrisch angeordneten „Single

562

6  Verarbeitungen von SMD-Bauelementen

Abb. 6.97   Impedanztypen von Microstrip und Stripline

Striplines“ die sich gegenseitig kaum beeinflussen, da sie in x- bzw. y-Richtung verlaufen. Microstrip-Leitungen sind die preiswerteste Möglichkeit, impedanzkontrollierte Leiterbahnen mit oft ausreichender Entflechtungskapazität zu realisieren, indem man einen 4-Lagen-Multilayer mit zwei Potenzial-Innenlagen und zwei S ­ ignal-Außenlagen konstruiert. Durch Aufbringen einer Lötstoppmaske (z. B. 25 µm Stärke) verändert sich der elektrische Feldverlauf und damit εr und die Impedanz für die Realisierung von „Coated Microstrip“. Dieser Aufbau ist der Standardfall für Microstrip-Anwendungen. Bei „Single Stripline“ mit mehr als zwei Signallagen, kommt der Lagenaufbau in Stripline (= Triplate)-Ausführung zum Einsatz. Hier liegt der Leiter zwischen zwei Potenziallagen. Diese Anordnung der Signalleiterbahn zwischen den Potenzialflächen hat elektrisch wesentliche Vorteile gegenüber der Microstrip bei nur wenigen Nachteilen.

6.3  Entwicklungen digitaler Platinen

563

Wenn der Bedarf an Signallagen steigt, ist es unökonomisch und wegen der Dicke der Leiterplatte oft auch unpraktikabel, für jede innere Signallage zwei Potenziallagen vorzusehen. In diesem Falle kann man anstelle von einer auch zwei Striplinelagen – den Dualstriplines-Potenzialfläche zwischen zwei Potenziallagen platzieren. Sofern man nicht differenzielle Signale damit übertragen will, müssen die Entflechtungsrichtungen der beiden Lagen im rechten Winkel (x – y) zueinander verlaufen. Damit wird verhindert, dass Signale von der einen Stripline in störendem Maße auf die andere Lage überkoppeln (Übersprechen). Bei ­x-y-Entflechtung tritt dieser Effekt nur an Kreuzungspunkten auf und ist wegen der fehlenden Parallelwegstrecke vernachlässigbar. Die Impedanz jeder der beiden Striplinelagen weicht wegen deren nicht mittigen Lage zwischen den beiden Potenziallagen etwas von den Werten der Standardformel ab, und zwar umso stärker, je weiter die beiden Signallagen außermittig angeordnet sind. Für störungsarme Signalübertragung und sehr schnelle Digitalsignale wird die differenzielle Signalübertragung eingesetzt. Dabei wird das Signal über zwei Signalleitungen geführt. Die Signalleitungen sind parallel als Doppelleitungen ausgeführt. Im Gegensatz zur Dual Stripline wird hier das Signal jetzt invers (+1−) in die Doppelleitung eingespeist. Wie bei den „Single-Ended“ Impedanzleitungen unterscheidet man auch hier zwischen Microstrip- und Stripline-Anordnungen. Bei der Stripline-Anordnung zwischen zwei Potenziallagen sind darüber hinaus zwei Parallelführungen konstruierbar, nämlich nebeneinander (edged-coupled) oder übereinander (broadside-coupled). Die Broadside-coupled-Anordnung (übereinander auf zwei verschiedenen Lagen) ist wesentlich schwieriger zu entflechten als die edged-coupled-Anordnung (nebeneinander auf einer Lage).

6.3.10 Drahtgebundene Wellenausbreitung Um den Zusammenhang zwischen Spannung und Strom darzustellen, muss mit der Größe des Wellenwiderstands gerechnet werden. Der Wellenwiderstand wird mit ZL in Ω definiert. Das Spannungs-Stromverhältnis u1/i1 an jedem beliebigen Punkt einer sehr langen Leitung ist immer konstant, d. h., dass der Wellenwiderstand entlang einer homogenen Leitung als konstant anzunehmen ist. Die Ableitung aus der Leitungstheorie liefert uns folgendes Ergebnis für die Beschreibung des Wellenwiderstands in Abhängigkeit von den Leitungskonstanten:

ZL =



R′ + jωL′ G′ + jωC′

Der Wellenwiderstand wird als komplexe Größe angegeben. In der Praxis sind die durch den Widerstand R und der Kapazität C hervorgerufenen Verluste sehr gering und können zur Vereinfachung des Rechenvorgangs vernachlässigt werden. Somit gilt für die verlustarme Leitung oder bei sehr hohen Frequenzen, wenn ω · L’ » R’ und ω · C’ » G’:

564

6  Verarbeitungen von SMD-Bauelementen

Z=



L′ C′

Der Wellenwiderstand einer verlustarmen Leitung ist ein reeller Wert und damit frequenzunabhängig. Für diese Untersuchung lässt sich das Simulationsmodell für eine verlustlose Übertragungsleitung einsetzen. Der Wellenwiderstand ist ein Wert, der die Übertragungseigenschaften der Leitung bestimmt. Bei einer realen homogenen Leitung ist der Wellenwiderstand von den Leitungskonstanten und der Frequenz abhängig. In der NF-Technik wird der Wellenwiderstand der Leitung meistens auf 800 Hz bezogen. Werden höherfrequente Signale übertragen, so bezieht sich der Wellenwiderstand auf andere Frequenzen, die innerhalb des Übertragungsbereichs liegen. Der Wellenwiderstand wird innerhalb der Übertragungsbandbreite näherungsweise als konstant angenommen. An dieser Stelle muss noch darauf hingewiesen werden, dass der Wellenwiderstand nicht mit dem Scheinwiderstand der Leitung verwechselt werden darf. Der Wellenwiderstand stellt das Verhältnis von Spannung und Strom einer fortschreitenden Welle in einer Richtung dar. Es hat an jeder Stelle der Leitung den gleichen Wert. Der Scheinwiderstand wird aus dem Verhältnis von Gleichspannung und -strom am Anfang der Leitung gebildet. Wie noch gezeigt wird, können sich am Leitungsanfang mehrere Spannungs- und Stromwellen addieren. Wie die Messschaltung in Abb. 6.82 zeigt, legt man an den Eingang einer Leitung einen HF-Generator an und damit breiten sich elektromagnetische Wellen auf der Leitung aus. Diese Wellenausbreitung ist drahtgebunden und man spricht von der „geführten Ausbreitung Wellenleitung“. Im Gegensatz hierzu stehen die drahtlosen Vorgänge über Antennen. Sofern die Leitung sehr lang gegenüber der Wellenlänge λ ist (1 > 10 λ), ergibt sich die Feldverteilung nach Abb. 6.82. Die Leitung wird hier symbolisch durch zwei parallel geführte Drähte dargestellt, die Größe der „magnetischen Feldringe“ bzw. die Anzahl der „gedrängten Striche beim elektrischen Feld“ sind als Amplituden der jeweiligen Feldstärken zu interpretieren. Da jedes elektrische Feld an einem bestimmten Ort auf der Leitung seine Energie aus dem Abbau des vorhergehenden Felds bezieht und umgekehrt, sind die in den Feldern gespeicherten Energiemengen einander identisch, sofern man von den Verlusten absieht. In diesem Fall betrachtet man sich eine ideale Übertragungsleitung. Die elektromagnetische Energie befindet sich deshalb im zeitlichen Mittel je zur Hälfte im induktiven und kapazitiven „Ersatzbauelement“ der Kapazität C und der Induktivität L. Durch eine Gegenüberstellung des Wellenwiderstandes und des Scheinwiderstandes der Leitung wird deutlich, dass der Wellenwiderstand nur von den Leitungskonstanten und der Frequenz abhängig ist. Der Scheinwiderstand weist zusätzlich eine Abhängigkeit zur Leitungslänge und zum Abschlusswiderstand auf.

ZL =



R′ + jωL′ G′ + jωC′

Z = ZL ·

Za + ZL · tanh γ · l Za − ZL · tanh γ · l

6.3  Entwicklungen digitaler Platinen

565

Durch die Formel wird deutlich, dass mit zunehmender Leitungslänge der Abschlusswiderstand am Ende eines Leitungssystems an Bedeutung verliert. Bei 1 → ∞ wird der Scheinwiderstand gleich dem Wellenwiderstand der Leitung. Bei Anpassung entspricht der Scheinwiderstand ebenfalls dem Wellenwiderstand. Beispiel: Durch eine Messung eines Kabels erhält man eine Induktivität von L’ = 1,12 µH und eine Kapazität von C’ = 200 pF Wie groß ist der Wellenwiderstand?

Z=



L′ = C′



1,12µH = 75 Ω 200 pF

Abb. 6.83 zeigt eine Frequenzanalyse der Übertragungsleitung von Abb. 6.81. Bei der AC-Frequenzanalyse wird zunächst der DG-Arbeitspunkt berechnet, um lineare Kleinsignalmodelle für alle nicht linearen Bauteile zu erhalten. Danach wird eine komplexe Matrix (mit Real- und Imaginärteil) erstellt. Um eine Matrix zu bilden, werden den DC-Quellen immer Nullwerte zugewiesen. AC-Quellen, Kondensatoren und Induktivitäten lassen sich durch die jeweiligen AC-Modelle darstellen. Nicht lineare Bauteile werden durch lineare AC-Kleinsignalmodelle nachgebildet, die sich aus der ­DC-Arbeitspunktberechnung ableiten lassen. Für alle Eingangsquellen werden sinusförmige Signale eingesetzt, und die Frequenz der Quellen wird ignoriert. Wenn der Funktionsgenerator auf Rechteck- oder Dreiecksignalkurve eingestellt ist, wird dieser bei der Analyse intern auf Sinus umgeschaltet. Danach berechnet die AC-Frequenzanalyse das Schaltungsverhalten als Funktion der Frequenz. Die AC-Frequenzanalyse führt man folgendermaßen aus: 1. Man überprüft die Schaltung und bestimmt den Analyseknoten. Man kann den Betrag und die Phase einer Quelle zur AC-Frequenzanalyse angeben, indem man auf die Quelle doppelklicken und dann auf das Register „Analyse einstellen“ klicken. 2. Man klickt auf das Feld „Analyse/AC-Frequenz“ und es erscheint das Einstellfenster. 3. Man nimmt im Dialogfeld die Eingaben oder Änderungen vor. 4. Man klickt auf das Feld „Simulieren“ oben rechts. Das Ergebnis der AC-Frequenzanalyse wird in zwei Diagrammen dargestellt: Verstärkung bzw. Dämpfung über Frequenz und Phase über Frequenz. Diese Diagramme werden nach Abschluss der Analyse angezeigt, wobei aus dem Kurvenverlauf zu erkennen ist, dass keine Verstärkung, sondern eine Dämpfung vorliegt. Die AC-Frequenzanalyse wird in Abb. 6.83 bei 1 MHz gestartet und bei 10 GHz gestoppt. Als Intervalltyp wurde die Dekade gewählt, die Punktzahl beträgt 100 und die vertikale Skala ist auf logarithmisch eingestellt. Durch die beiden Messcursor lassen sich Dämpfung bzw. Verstärkung und Phasenverschiebung für den jeweiligen Frequenzbereich messen. Aus dem Messfenster kann man folgende Werte ablesen:

566

x1 y1 x2 y2 dx dy 1/dx 1/dy min x max x min y max y

6  Verarbeitungen von SMD-Bauelementen

 esswerte für die x-Koordinate für den linken Cursor M Messwerte für die y-Koordinate für den linken Cursor Messwerte für die x-Koordinate für den rechten Cursor Messwerte für die y-Koordinate für den rechten Cursor Messwerte für die x-Achsendifferenz zwischen den beiden Cursorn Messwerte für die y-Achsendifferenz zwischen den beiden Cursorn Reziprokwert der x-Achsendifferenz Reziprokwert der y-Achsendifferenz Minimalwerte innerhalb des Diagrammbereichs x-Maximalwerte innerhalb des Diagrammbereichs y-Minimalwerte innerhalb des Diagrammbereichs y-Maximalwerte innerhalb des Diagrammbereichs

6.3.11 Störungen in der Übertragungsleitung Wenn in einem System Ströme und Spannungen einer Verbindungsleitung eingeprägt werden, werden grundsätzlich in der Nähe liegende Leitungen beeinflusst. Elektrostatische und elektromagnetische Felder wirken auf die Umgebung ebenso wie Felder, die durch die Rückströme auf den Masseleitungen erzeugt werden. Alle diese Erscheinungen werden unter dem Begriff „Übersprechen“ zusammengefasst. Übertragungsleitungen lassen sich in vier Gruppen aufteilen: a) Koaxiale Kabel b) Verdrillte Leitungen (Twisted Pair) c) Einfache 1-Draht-Leitungen d) Leiterbahnen auf gedruckten Schaltungen Aufgrund der niedrigen Impedanz und der guten Abschirmung ist das Übersprechen bei Verwendung von Koaxialkabeln äußerst gering und stellt daher in TTL- und ­CMOS-Systemen kein Problem dar. Abb. 6.83 zeigt das typische Ersatzschaltbild einer Übertragungsstrecke. Die Koppel-Reaktanzen LK (LK1 und LK2 bzw. CK1) bilden den Übersprechpfad, während die Leitungsparameter Ls (Ls1 und Ls2 bzw. Cg1 und Cg2) die Leitungsimpedanz Z0 bestimmen. Alle diese Werte sind abhängig von dem verwendeten Leitungstyp. Da das Übersprechen von dem Verhältnis der Koppel-Impedanz zu den Leitungsimpedanzen abhängt, ist bei der Wahl der Übertragungsleitung in erster Linie mit das Übersprechverhalten zu beachten. Ein einfacher Draht ist die einfachste und preiswerteste Verbindung und sie zeigt aber in Bezug auf Störunterdrückung ein ungünstiges Verhalten. Verbindungen bis zu 25 cm lassen sich in dieser Art ausführen. Ebenso ist es möglich, Entfernungen bis zu 50 cm

6.3  Entwicklungen digitaler Platinen

567

auf diese Weise zu überbrücken, wenn der Draht nahe an der Systemerde und nicht zu nahe an ähnlichen Leitungen entlang geführt wird. Da ca. 90 % aller Verbindungen in einem digitalen System auf diese Weise ausgeführt werden, sollen an dieser Stelle auch die hierfür auftretenden Störungen erläutert werden. Dabei sind folgende Fälle zu unterscheiden: a) Signalübertragung in parallel laufenden Drähten in der gleichen Richtung, wie Abb. 6.84) zeigt: Schaltet das Gatter U1 von H-Pegel nach L-Pegel oder umgekehrt, werden die auf die Leitung U3 – U4 eingekoppelten Störungen sofort vom Gatter U3 kurzgeschlossen, da dieses bei beiden logischen Zuständen einen sehr niedrigen Ausgangswiderstand besitzt. Die am Gatter U4 eintreffenden Störungen sind in diesem Fall so gering, dass dieses nicht beeinflusst wird. b) Kritischer ist der in Abb. 6.85 gezeigte Fall, bei dem die Signalrichtung in beiden Leitungen entgegengesetzt ist: Hier werden Störungen, die vom Gatter U1 auf das Gatter U3 eingekoppelt werden, erst kurzgeschlossen, wenn sie über die Leitung U3 – U4 an das Gatter U4 gelangt sind. Bei einer 50 cm langen Leitung würde die Störung an U3 erst nach 5 ns (doppelte Signallaufzeit!) abgebaut werden. Impulse dieser Breite sind aber schon in der Lage, das Gatter 3 zu triggern. Abb. 6.84 Schaltung bei entgegengesetzter Übertragungsrichtung Zu Störungen kann es in diesem Zusammenhang besonders in zwei Situationen kommen: 1. Leitung U3 – U4 liegt auf L-Pegel, Gatter U1 schaltet von L nach H. Am Eingang des Gatters U3 entsteht eine positive Spannungsspitze mit einer Amplitude von ca. 3 V, die das Gatter zu triggern vermag. 2. Leitung U3 – U4 liegt auf H-Pegel, Gatter U1 schaltet von L nach H: am Eingang des Gatters U3 entsteht eine negative Spannungsspitze mit einer Amplitude von ca. 3 V, die ebenfalls das Gatter 3 zu triggern vermag. Die beiden anderen möglichen Fälle bei dieser Schaltungsanordnung sind ungefährlich: Liegt die Leitung U3 – U4 auf H-Pegel, ist es ohne Belang, wenn durch einen positiven Impuls das Potenzial noch weiter angehoben wird. Eine Gefährdung des Eingangsemitters des betreffenden Gatters ist nicht zu befürchten, da die eingekoppelten Störenergien zu gering sind. Negative Störimpulse werden, wenn die Leitung U3 – U4 auf L-Pegel liegt, über die Substrat-Diode des Eingangstransistors kurzgeschlossen. Bei größeren Längen der Übertragungsleitung sehen sowohl das sendende als auch das empfangende Gatter an ihrem Anschluß die Leitungsimpedanz. Wird in Abb. 6.86 über die Leitung U3 – U4 ein Impuls gesendet, so wird gleichzeitig der Leitung G 1 – G 2, die auf H oder L liegen kann, eine Störung eingeprägt. Die Spannung auf der Leitung U3 – U4 errechnet sich nach der Formel

UL =

UU3 · Z0 R0 + Z0

568

6  Verarbeitungen von SMD-Bauelementen

wobei UU3 der Spannungshub, R0 der Innenwiderstand des Gatters, Z0 die Leitungsimpedanz und UL die Spannung auf der Übertragungsleitung ist. Die Verkopplung zwischen den beiden Leitungen U3 – U4 und U1 – U2 kann berechnet werden, wenn man die Koppelimpedanz Zk mit in die Rechnung einbezieht. Da der Ausgang in diesem Fall zwei parallele Leitungen sieht, halbiert sich. Die Spannung Ug1 auf der gestörten Leitung U1 – U2 errechnet sich dann zu

Ug1 =

Us1 · Z0 /2 R1 + Zk + Z0 /2

Da der Eingangswiderstand des Gatters G2 im Vergleich zur Leitungsimpedanz immer groß ist, erscheint die volle Spannung Ug1 am Gatter 2. Weiterhin beträgt die Ausgangsspannung Ug einer offenen Leitung das Doppelte der Eingangsspannung. Nimmt man ferner an, dass Ri ≈ Z0, so erhält man aus der obigen Gleichung:

1 Ug1 = Us1 1,5 + Zk /Z0 Die ungünstigste Situation ergibt sich demnach, wenn die sendende und gestörte Leitung nahe beieinander, jedoch in großem Abstand von der Masseleitung verlegt werden. Die Leitungen haben dann einen großen Wellenwiderstand Z0, aber eine kleine Koppelimpedanz Zk. Besteht die Übertragungsstrecke zum Beispiel aus zwei Drähten mit 1 mm Ø, die in einem Abstand von 0,75 mm geführt werden, und beträgt der Abstand zur Masseleitung 20 mm, so ergibt sich der Wellenwiderstand des Kabels zu 200 Ω und die Koppelimpedanz zu 80 Ω. Der Störabstand ist dann:

1 Ug1 = 0,53 = Us1 1,5 + 80 Ω/200 Ω Da nun aber kein Logiksystem einen Störabstand hat, der größer als 50 % des Signalhubes ist, kann diese Anordnung nicht verwendet werden. Liegen die Leitungen 1 mm entfernt von einer Massefläche (Ground Plane), erhält man die Impedanzen Z0 = 50  Ω und Zk = 125  Ω. Verwendet man verdrillte Leitungen (Twisted Pair), liegen die Impedanzen Z0 = 80  Ω und Zk = 400  Ω vor; der Störabstand wird dann:

1 Ug1 = 0,15 = Us1 1,5 + 400 Ω/80 Ω Für TTL-Schaltungen beträgt der typische Störabstand

1,2 V Uschalt − U0(L) = 0,4 = U0(H) − U0(H) 3,1 V

6.3  Entwicklungen digitaler Platinen

569

Aus diesem Grund kann im letzten Beispiel die Übertragung nicht durch Übersprechen gestört werden. Tab. 6.10 enthält die elektrischen Werte der gebräuchlichen verdrillten Leiterpaare aus isolierter Kupferlitze. Dabei handelt es sich um Richtwerte, da die genauen Werte von den verwendeten Werkstoffen und der geometrischen Anordnung abhängen. Für die Impedanzen gedruckter Leiterbahnen lassen sich wegen der inhomogenen Felder keine einfachen Formeln angeben, außerdem geht die Dielektrizitätskonstante der Trägerplatte (εr = 3,9 bis 8) wesentlich ein. Für den häufig vorkommenden Fall, dass sich zwei parallele Leiterbahnen auf derselben Seite einer Leiterplatte befinden, sind in Abb. 6.87 einige Messergebnisse dargestellt. Wichtiger als die Angabe der Absolutwerte erscheint die Auswertung der erkennbaren Tendenzen bei Parametervariationen. Man erkennt z. B., dass bei einer Verdoppelung der Leiterbahnbreite b auch der Leiterbahnabstand a mindestens doppelt so groß gewählt werden muss, um die Koppelkapazität ungefähr konstant zu halten. Durch Einfügen einer Masseleitung zwischen zwei Leiterbahnen lässt sich die Kapazität im günstigsten Fall etwa um den Faktor 5 verringern. Dazu muss die Erdleitung etwa die dreifache Breite der Signalleitungen erhalten, und die Abstände sollen jeweils gleich der einfachen Leiterbahnbreite sein, wie Abb. 6.88 zeigt. Der Flächenwiderstand RA einer quadratischen Leiterbahn ist nur von der spezifischen Leitfähigkeit und der Dicke d der Leiterschicht abhängig. Abb. 6.89 zeigt den Flächenwiderstand RA. Die Berechnung erfolgt mit

RA =

1 ρ = κ ·d d

R = RA ·

l b

R=

ρ ·l l = κ ·d ·b d ·b

Zur Ermittlung des Leiterbahnwiderstands wird der Flächenwiderstand RA mit dem Verhältnis von Länge l zu Breite b multipliziert, wie Tab. 6.11 zeigt. Abb. 6.90 zeigt den Verlauf von Leiterbahnecken und das Verhalten von Leiterbahnen aus Sicht des Stromes. Die Winkel im Leiterbahnen stellen eine Impedanzveränderung das und erzeugen Reflektionen. Abb. 6.91 (oben) zeigt die Entstehung einer Kapazität zwischen der oberen bzw. unteren Leiterbahn. Die Berechnung ist

C = ε0 · εr ·

A s

Werden zwei Leiterbahnen parallel geführt, entsteht eine Kapazität und die Berechnung ist C = ε0 · εr · 0,75 · ds· l C Kapazität in pF

s Isolierstoff in cm



ε0 0,0854 pF/cm



εr relative Dielektrizitätskonstante

570

6  Verarbeitungen von SMD-Bauelementen



A Leiterfläche in cm2



d Leiterdicke in cm



l Leiterlänge in cm



a gleichmäßiger Leiterabstand in cm

Kleinere Kapazitäten auf der Leiterplatte kann man durch kammartige geätzte Kondensatoren erzeugen, wie Abb. 6.92 zeigt. Für das Diagramm gilt a = b. Die Kapazität in pF je cm2 der Kapazitätsanordnung gilt für eine Leiterbahndicke von d = 35 µm. Die Kapazität des kammartigen Kondensators ist vom Werkstoff geringfügig abhängig. Abb. 6.93 zeigt eine Minderung der kapazitiven Kopplung durch Mittelleiter bK. Die prozentuale Restkopplung Cr ist umso kleiner, je breiter der mit Masse verbundene Einkopplungsleiter und je schmaler die wirksamen Außenleiter sind. Für Leiterabstände a > d (Leiterdicke) lassen sich berechnen mit

L = ϑ · l  L  Induktivität in mm   l Länge der Bandleiter in cm für Leiterbahnbreiten von 1…5 mm. Ein Kreis aus flacher Leiterbahn ist

 L(µH) = 4 · π · R ln

8·R b

 − 0,5 · 10−9  Alle Maße in mm  

R äußerer Radius

Abb. 6.94 zeigt einen Querschnitt durch einen parallel Bandleiter und die Berechnung lautet

L=

l·s 83(b + d)

Abb. 6.95 zeigt gedruckte bzw. geätzte Spulen mit Diagramm. Folgende Werte lassen sich ausrechnen:

bs = R − r rm = R−r 2

bs Breite in mm rm mittlerer Radius R Außenradius N Windungszahl

6.4  Anwendungen von Streifenleitungen (Strip-line)

571

Anwendung des Diagramm. Gesucht: N = Windungen a) Wahl von Breite bs und mittlerem Radius rm b) rm/bs berechnen c) Linie von rm/bs über Linie L zur Hilfslinie d) Linie von rm zum Schnittpunkt an der Hilfslinie e) Windungszahl bei Linie N ablesen Für den Fall, dass die Leiterbahnbreite b genau so groß sein soll wie der Leiterabstand a, gilt:

b=a=

bs   2 · N−1

   

b Leiterbahnbreite in mm a Leiterbahnabstand in mm N Windungszahl

6.4 Anwendungen von Streifenleitungen (Strip-line) Die homogenen Leitungseigenschaften von Leiterpaaren (impedanzkontrollierte Leitungen) kann man durch verschiedene Leiterbahn-Geometrien erreichen, bei denen Hin- und Rückleitung geometrisch in einem festen Verhältnis zueinander stehen, also parallele Strukturen/Paare bilden. Für schnelle Digitalschaltungen kommen zwei Impedanzarten zur Anwendung: Single Ended Impedanz: Eine einzelne Leiterbahn verläuft über einer oder zwischen zwei Potenziallagen. Die Impedanz der Leiterbahn entsteht durch ihren Bezug auf eine oder beide Potenziallagen. Das Signal wird in die einzelne Leitung gegen die Potenziallage(n) eingespeist. Differenzielle Impedanz: Zwei zusammengehörige parallel verlaufende Leiterbahnen, die über einer oder zwischen zwei Potenziallagen verlaufen. Die Impedanz entsteht zwischen den beiden Leitungen, in die das Signal invers (differenziell) eingespeist wird, wobei die Potenziallagen (über ihren Abstand) die Impedanz mit beeinflussen. Abb. 6.96 zeigt einen Querschnitt durch eine Streifenleitung (Strip-line). Die Impedanz Z0 errechnet sich aus   b 8·s .. + fur Luft εr = 1 gilt: bei b/s < 1,0 Z0 = 60 · ln b 4·s

Z0 =

b s

377   + 1,44 + 0,66 · ln · bs + 1,45

bei b/s > 1,0

572

6  Verarbeitungen von SMD-Bauelementen

ε′ =

εr + 1 K(εr − 1) + 2 2

1 K= 1+

12 · s b

Alle Maße in mm Der Leitungswellenwiderstand ZL von Streifenleitungen (Strip-line) ist

Z0 ZL = √ ε′ Man unterscheidet je nach Lage der Signalleiterbahnen im Bezug auf die Potenziallagen (als Rückleiter) zwischen sog. Microstrip- und Stripline (= Triplate) Anordnungen. Außenliegende Signalleitungen mit nur einer Potenziallage darunter heißen ­Microstrip-Leitungen, interne Signalleitungen zwischen zwei Potenzialflächen heißen ­Stripline-Leitungen. Für beide Impedanztypen und Microstrip und Stripline – gibt es in der Praxis Varianten im Aufbau, wie Abb. 6.97 zeigt. Bei der „Surface Microstrip“ liegt die Signaleiterbahn offen an der Oberfläche auf dem Basismaterial, bei der „Coated Microstrip“ ist der Leiterzug durch einen Lötstoplack abgedeckt und bei der „Embedded Microstrip“ liegt die Signalleiterbahn im Basismaterial eingebettet, um weitere O ­ berflächen-Leiterbahnen zu ermöglichen. Bei der symmetrischen „Single Stripline“ liegt die Signaleiterbahn mittig zwischen zwei Potenzialflächen (z. B. GND + VCC) im Gegensatz zur asymmetrischen „Single Stripline“. Die „Dual Stripline“ besteht aus zwei asymmetrisch angeordneten „Single Striplines“ die sich gegenseitig kaum beeinflussen, da sie in x- bzw. y-Richtung verlaufen. Microstrip-Leitungen sind die preiswerteste Möglichkeit, impedanzkontrollierte Leiterbahnen mit oft ausreichender Entflechtungskapazität zu realisieren, indem man einen 4-Lagen-Multilayer mit zwei Potenzial-Innenlagen und zwei S ­ ignal-Außenlagen konstruiert. Durch Aufbringen einer Lötstopmaske (z. B. 25 µm Stärke) verändert sich der elektrische Feldverlauf und damit εr und die Impedanz für die Realisierung von Coated Microstrip. Dieser Aufbau ist der Standardfall für Microstrip-Anwendungen. Bei „Single Stripline mit mehr als zwei Signallagen, kommt der Lagenaufbau in Stripline (= Triplate)-Ausführung zum Einsatz. Hier liegt der Leiter zwischen zwei Potenziallagen. Diese Anordnung der Signalleiterbahn zwischen den Potenzialflächen hat elektrisch wesentliche Vorteile gegenüber der Microstrip bei nur wenigen Nachteilen. Wenn der Bedarf an Signallagen steigt, ist es unökonomisch und wegen der Dicke der Leiterplatte oft auch unpraktikabel, für jede innere Signallage zwei Potenziallagen vorzusehen. In diesem Falle kann man anstelle von einer auch zwei Striplinelagen – den Dualstriplines – Potenzialfläche zwischen zwei Potenziallagen platzieren. Sofern man

6.4  Anwendungen von Streifenleitungen (Strip-line)

573

nicht differenzielle Signale damit übertragen will, müssen die Entflechtungsrichtungen der beiden Lagen im rechten Winkel (x − y) zueinander verlaufen. Damit wird verhindert, dass Signale von der einen Stripline in störendem Maße auf die andere Lage überkoppeln (Übersprechen). Bei x-y-Entflechtung tritt dieser Effekt nur an Kreuzungspunkten auf und ist wegen der fehlenden Parallelwegstrecke vernachlässigbar. Die Impedanz jeder der beiden Striplinelagen weicht wegen deren nicht mittigen Lage zwischen den beiden Potenziallagen etwas von den Werten der Standardformel ab, und zwar um so stärker, je weiter die beiden Signallagen außermittig angeordnet sind. Für störungsarme Signalübertragung und sehr schnelle Digitalsignale wird die differentielle Signalübertragung eingesetzt. Dabei wird das Signal über zwei Signalleitungen geführt. Die Signalleitungen sind parallel als Doppelleitungen ausgeführt. Im Gegensatz zur Dual Stripline wird hier das Signal jetzt invers (+1−) in die Doppelleitung eingespeist. Wie bei den Single Ended Impedanzleitungen unterscheidet man auch hier zwischen Microstrip und Stripline Anordnungen. Bei der S ­tripline-Anordnung zwischen zwei Potentiallagen sind darüber hinaus zwei Parallelführungen konstruierbar: Nebeneinander (edged-coupled) oder übereinander (­ broadside-coupled). Die Broadside-coupled Anordnung (übereinander auf zwei verschiedenen Lagen) ist wesentlich schwieriger zu entflechten als die edged-coupled Anordnung (nebeneinander auf einer Lage).

7

Mechanik und mechanische Baugruppen in der Elektronik

Die Mechanik spielt in den elektronischen Aufbauten eine wichtige Rolle. Viele mechanische Bauteile müssen nicht angefertigt werden, da der Fachhandel Standardbauteile im Sortiment hat. Für die Elektronik steht somit ein breites Spektrum an mechanischen Bauteilen zur Verfügung. Diese sind im Wesentlichen als EN-DIN-Teile geformt und somit universell einsetz- und austauschbar. Für die mechanische Planung von Konstruktionen sollte man sich auf derartige Teile beschränken. Abb. 7.1 zeigt ein regelbaren Netzgerät mit einer einstellbaren Spannungsquelle von 0 V bis 30 V und einer einstellbaren Stromquelle von 0 A bis 3 A. Die momentanen Werte von Spannung und Strom werden über ein separates digitales Voltmeter und Amperemeter angezeigt. Das Gehäuse des regelbaren Netzgeräts besteht aus zwei Alu-Seitenteilen, zwei Abschlussplatten, Boden- und Abschlussblech. Die Alu-Seitenteilen werden mit acht Blechschrauben befestigt. Am Bodenblech befinden sich vier selbstklebende Kunststofffüße. Normalerweise verwendet man Universalgehäuse aus Aluminium-Spritzguss für alle Arten von Kapselungen. Die Gehäuse lassen sich mit einer Dichtung versehen und sind aber nicht gegen Feuchtigkeit geschützt. Die Gehäuse sind unlackiert. Die Abmessungen der Gehäuseform geht von 70 mm bis 200 mm (Breite), 35 mm bis 120 mm (Tiefe) und 28 mm bis 84 mm (Höhe) aus. Andere Universalgehäuse aus Aluminium-Spritzguss sind innen mit vertikalen Führungen für Leiterplatten ausgestattet. Die Abmessungen gehen von 89 mm bis 250 mm (Breite), 35 mm bis 250 mm (Tiefe) und 30 mm bis 100 mm (Höhe). Im Handel sind auch Universalgehäuse aus Aluminium-Spritzguss mit Nylonbeschichtung erhältlich. Die nylonbeschichtete Oberfläche erleichtert die Bearbeitung und die Gehäuse sind mit vertikalen Führungen für Aufnahme von Leiterplatten ausgestattet. Die Abmessungen reichen von 114 mm bis 275 mm (Breite), 89 mm bis 175 mm (Tiefe) und 55 mm bis 106 mm (Höhe). © Springer Fachmedien Wiesbaden GmbH, ein Teil von Springer Nature 2020 H. Bernstein, Elektronik und Mechanik, https://doi.org/10.1007/978-3-658-30758-5_7

575

576

7  Mechanik und mechanische Baugruppen in der Elektronik

Abb. 7.1   Regelbares Netzgerät

Tab. 7.1  Papierformate in mm

Kurzzeichen

Abmessungen

A0

841 × 1189

A1

594 × 841

A2

420 × 594

A3

297 × 420

A4

210 × 297

A5

148 × 210

Für spezielle Anwendungen ist ein Universalgehäuse aus Aluminium-Spritzguss mit und ohne Bodenfach erhältlich. Der Deckel ist mit abgeschrägten Kanten und Silikondichtungen ausgestattet. Integrierte Erdungsschrauben und separate Schraubkanäle unter dem Deckel dienen der Wandmontage. Die Schrauben für den Deckel sind mit 0-Ringen versehen. Das Bodenfach ist für den Einbau von Leiterplatten geeignet.

7.1 Technische Zeichnungen Wenn man mit der Konstruktion bei der Mechanik und den mechanischen Baugruppen beginnt, wird eine technische Zeichnung angefertigt. Tab. 7.1 zeigt die Papierformate. Hat man das richtige Papierformat ausgewählt, muss man sich mit den Linien beschäftigen, wie Tab. 7.2 zeigt. Tab. 7.3 zeigt die Maßstäbe für die technischen Zeichnungen.

7.1  Technische Zeichnungen

577

Tab. 7.2  Linien Linienarten (DIN 15)

Linienbreiten, Liniengruppen

Anwendung

0,25

0,35

0,5

0,7

1,0

Breite Volllinie (Abb. 7.1a)

0,25

0,35

0,5

0,7

1,0 Sichtbare Körperkanten; Umrisse; Gewindebegrenzung

Breite Strichpunktlinie (Abb. 7.1b)

0,25

0,25

0,5

0,5

0,7 Kennzeichnung begrenzter Oberflächenbehandlung

Strichlinie (Abb. 7.1c)

0,18

0,18

0,25

0,35 0,5 Nicht sichtbare Kanten; Fußkreis bei Zahnrädern

Schmale Volllinie (Abb. 7.1d)

0,13

0,18

0,25

0,35 0,5 Maß- und Maßhilfslinien; Kerndurchmesser bei Bolzengewinde; Außendurchmesser bei Muttergewinde, Schraffur von Schnittflächen; Oberflächenzeichen

Schmale Strichpunktlinie (Abb. 7.1e)

0,13

0,18

0,25

0,35 0,5 Mittellinien; Teilkreise bei Zahnrädern; Lochkreise

Freihandlinie (Abb. 7.1f)

0,13

0,18

0,25

0,35 0,5 Bruchlinien bei Metallen, Isolierstoffen

Tab. 7.3  Maßstäbe für die technischen Zeichnungen Natürliche Größe

Vergrößerungen

Verkleinerungen

M 1:1

M 2:1 M 6:1 M 10:1

M 1:2,5 M 1:5 M 1:10 M 1:20 M 1:60 M 1:100 M 1:200 M 1:500

7.1.1 Bleistiftminen mit unterschiedlichen Härtegraden Zum Zeichen setzt man handelsübliche Bleistiftminen ein. Die Bleistiftminen mit ihren unterschiedlichen Härtegraden und Stärken sind vielseitig einsetzbar. In der Technik, im Handwerk, in der Schule sind Bleistifte gegenüber der Digitalisierung unverzichtbar. Nichts eignet sich besser für Skizzen, Notizen oder Markierungen. Die Bleistiftmine ist sofort einsatzbereit, trocknet nicht aus und die Striche sind beliebig oft radierbar. Unter Technikern erfreuen sich die mechanischen Bleistifte einer großen Beliebtheit und sie sind als Fallminen- oder Feinminenstifte erhältlich. In den Fallminen passt jeweils eine Mine, die in ihrer Zusammensetzung der klassischen Bleistiftmine sehr ähnlich ist. Sie ist in Stärken von 2 bis 6 mm erhältlich. In der Regel hat man die Wahl zwischen mehreren Härtegraden, z. B. H, HB, 2B, 3B. Das technische Prinzip des Fallminenstifts ist recht einfach. Die Bleistiftmine wird hineingeschoben und

578

7  Mechanik und mechanische Baugruppen in der Elektronik

eine Klemme an der Spitze gehalten. Drückt man auf den Knopf am Ende des Stiftes, öffnet sich die Klemme und die Bleistiftmine kommt heraus. Für den Fallminenstift gibt es spezielle Anspitzer oder die Mine lässt sich aber durch Reiben an Sandpapier anspitzen. Der Feinminenstift ist in seiner Technik ein wenig aufwendiger als der Fallminenstift. Neben einer Klemme gibt es hier auch eine Feder und einen Druckmechanismus, der die Bleistiftmine nach vorne transportiert. Die verwendeten, extrem dünnen Minen heißen Polymerminen und sind besonders bruchfest. Sie sind beispielsweise in den Härtegraden H, 2H, HB, B, 2B oder F erhältlich. Der Feinminenstift wird meistens am oberen Ende befüllt und kann mehrere Bleistiftminen gleichzeitig aufnehmen. Allerdings ist es ratsam, den Minenkanal nicht großzügig zu bestücken, da die Minen sich sonst gleichzeitig behindern können. Man kann die „puren“ Minen entweder mit einem Minenhalter verwenden oder ganz ohne Hilfsmittel mit ihnen zeichnen. Wenn man die Mine quer auf die Zeichnung legt, kann man in kürzester Zeit auch große Flächen gleichmäßig schraffieren. Diese Technik bietet sich besonders bei großformatigen Zeichnungen an. Da sich die Finger dabei durch die Graphitpartikeln verfärben können, ist es ratsam, dünne Baumwollhandschuhe zu tragen. Bei der Verwendung eines Minenhalters bleiben die Finger verschont. Durch den Einsatz dieses Minenhalters kann man um einiges präziser Arbeiten und die Mine wird durch die Halterung vor dem Zerbrechen bewahren. Viele Bleistiftmodelle sind in mehreren Härtegraden verfügbar. Es werden 16 verschiedene Abstufungen angeboten. Die weichste Variante bezeichnet man als 8B und die härteste (speziell zum Vorskizzieren) mit 6H. Die unterschiedlichen Härtegrade werden durch unterschiedliche Mischungsverhältnisse von Ton und Graphit im Herstellungsprozess erreicht. Je höher der Tonanteil ist, desto härter wird die Mine. Ein hoher Graphitanteil sorgt für eine sehr weiche und dunkle Schraffur. Da eine Bleistiftmine keinerlei Blei enthält, ist sie auch nicht giftig. Für die meisten Anwendungsfälle ist eine sehr spitze Mine erforderlich. Diese wird am besten mit einem Bleistiftanspitzer erzielt. Damit die Spitze nicht abbricht, ist es ratsam, regelmäßig den Anspitzer zu erneuern bzw. einen neuen zu kaufen. Gute Bleistifte bestehen aus hartem Holz – beim Anspitzen wird über einen längeren Zeitraum das Spitzmesser stumpf. Die wohl bekanntesten Härtegrade für Bleistifte sind die Bezeichnungen von 9H (extrem hart) bis 9B (besonders weich). Tab. 7.4 zeigt die Härtegrade und den Verwendungszweck. Tab. 7.4  Härtegrade und Verwendungszweck für Bleistifte Härtegrade für Bleistifte

Verwendungszweck

9h bis 6h   extrem hart

Lithographie, Kartographie, Xylographie

5H bis 3H   sehr hart

Technisch detaillierte Zeichnungen und Pläne

2H bis H   hart

Technische und mathematische Zeichnungen

HB   mittel

Schreiben, Zeichnen

B bis 3B   weich

Freihandskizzen, Scribbles

4B bis 9B   sehr weich

Künstlerische Skizzen, Entwürfe, Zeichnungen

7.1  Technische Zeichnungen

579

Abb. 7.2   Beanspruchungsarten.

Da Härtegrad der Bleistifte niemals standardisiert wurden, gibt es gewissermaßen drei große Standard-HB Werte. In Japan entspricht der Härtegrad HB beispielsweise einem „weichen“, in Europa einem „mittel“ und in den USA einem „harten“ Standard. Abb. 7.2, Abb. 7.3 zeigt die Härtegrade für Bleistifte. Abb. 7.4 zeigt die senkrechte ISO-Normschrift (Strichform B). Bei gleichzeitiger Verwendung von Groß- und Kleinbuchstaben muss die Mindestschrifthöhe nach DIN 6776 „h“ = 3,5 mm betragen. Die Schriftgrößen sind 2,5 mm, 3,5 mm, 5 mm, 7 mm, 10 mm, 14 mm, 20 mm.

7.1.2 Geometrische Konstruktionen Tab. 7.5 zeigt zwölf geometrische Konstruktionen.

7.1.3 Darstellung von Körpern Von den möglichen Ansichten eines Körpers werden in der Regel nur so viele gezeichnet, wie zur Herstellung des Körpers erforderlich sind. Körper können in rechtwinkliger Parallelprojektion anschaulich dargestellt werden. Davon macht man z. B. bei Beschreibungen für Nichttechniker Gebrauch. Nachteilig ist dabei die schwierige Herstellung der Zeichnung. Außerdem kann nur eine beschränkte Zahl von Maßen eingetragen werden. Meist werden die Körper in Ansichten dargestellt. Normalerweise genügen zwei der drei Ansichten. Man unterscheidet die Vorderansicht V (auch als Hauptansicht

580 Abb. 7.3   Härtegrade für Bleistifte

Abb. 7.3   (Fortsetzung)

Abb. 7.3   (Fortsetzung)

Abb. 7.3   (Fortsetzung)

Abb. 7.3   (Fortsetzung)

Abb. 7.3   (Fortsetzung)

7  Mechanik und mechanische Baugruppen in der Elektronik

7.1  Technische Zeichnungen Abb. 7.3   (Fortsetzung)

Abb. 7.3   (Fortsetzung)

Abb. 7.3   (Fortsetzung)

Abb. 7.3   (Fortsetzung)

Abb. 7.3   (Fortsetzung)

Abb. 7.3   (Fortsetzung)

581

582

7  Mechanik und mechanische Baugruppen in der Elektronik

Abb. 7.4   Senkrechte ISONormschrift (Strichform B)

Tab. 7.5  Geometrische Konstruktionen (Abb. 7.3a)

Ziehen einer Parallelen 1. Zeichendreieck mit der längsten Kante an die Gerade 4 anlegen. 2. Lineal an das Zeichendreieck anlegen und Lineal festhalten. 3. Zeichendreieck am Lineal entlang gleiten lassen bis zum gewünschten Abstand der Parallelen zur Geraden 4. 4. Parallele ziehen.

(Abb. 7.3b)

Errichten eines Lotes (Senkrechten) am Punkt P 1. Zeichendreieck mit einer kurzen Kante an die Gerade L anlegen. 2. Lineal an das Zeichendreieck anlegen und Lineal festhalten. 3. Zeichendreieck am Lineal entlang gleiten lassen bis die senkrechte Seite des Zeichendreiecks am Punkt P liegt. 4. An der senkrechten Seite des Zeichendreiecks das Lot fällen.

(Abb. 7.3c)

Teilen einer Strecke in gleiche Teile 1. Vom Punkt A ausgehend einen Strahl unter beliebigem Winkel ziehen. 2. Strahl in die gewünschte Anzahl gleicher Teile teilen. 3. Letzten Teilpunkt auf dem Strahl (z. B. ‚7‘) mit dem Endpunkt B der Strecke AB verbinden. 4. Parallelen zu dieser Verbindungslinie ziehen.

(Abb. 7.3d)

Errichten einer Mittelsenkrechten 1. Von den Punkten A und B mit dem gleichen Radius Kreisbögen zeichnen, sodass zwei Schnittpunkte entstehen. 2. Schnittpunkte miteinander verbinden, Die Verbindungslinie ist die gesuchte Mittelsenkrechte der Strecke. Anmerkung: Die Mittelsenkrechte halbiert die Strecke AB

(Abb. 7.3e)

Halbieren eines Winkels 1. Um den Schnittpunkt S des Winkels Kreisbogen mit beliebigem Radius r zeichnen, ergibt die Punkte P1, P2 2. Um die Punkte P1 und P2 Kreisbögen zeichnen (beliebiger, aber gleicher Radius), ergibt den Teilpunkt 1. 3. Gerade von S nach T ziehen. Sie teilt den Winkel in zwei gleich große Hälften. (Fortsetzung)

7.1  Technische Zeichnungen

583

Tab. 7.5   (Fortsetzung) (Abb. 7.3f)

Ermitteln des Kreismittelpunktes M 1. Zwei beliebige Sehnen am Kreis ziehen, ergibt die Schnittpunkte A, B, C, D. 2. A mit B und 0 mit D durch Gerade verbinden. 3. Um A und B bzw. C und D Kreisbögen zeichnen, um Mittelsenkrechte auf den Geraden zu errichten. 4. Mittelsenkrechte führen zum Kreismittelpunkt M. Anmerkung: Sehnen unter einem Winkel von etwa 90° ziehen.

(Abb. 7.3g)

Konstruktion eines Winkels von 60° 1. Um den Punkt A einen Kreisbogen mit r als Radius zeichnen, ergibt P. 2. Um Punkt P mit gleichem Radius r Kreisbogen zeichnen; ergibt Schnittpunkt S. 3. Zwischen A und S eine Gerade legen, ergibt (70 % spricht man von einem elastischen Verhalten; bleiben die Verformungen bestehen, so spricht man von plastischem Verhalten.

618

7  Mechanik und mechanische Baugruppen in der Elektronik

• SACO: Oberflächenvorbehandlungsverfahren, bestehend aus einem SAndstrahl- und einem Beschichtungsvorgang, dem COating, mit dem Ziel, die Langzeitstabilität von Verklebungen bei verschiedensten Werkstoffen zu verbessern. • Salzsprühtest (DIN 50021): Sprühnebelprüfung mit einer kontinuierlich versprühten, wässrigen 5 %igen Natriumchloridlösung als angreifendes Mittel. Das Verfahren dient beispielsweise zur Korrosionsprüfung von verklebten Bauteilen. • Schälversuch (EN 1464): Dient zur Bestimmung des Widerstandes von Verklebungen gegen abschälende Kräfte. • Schälwiderstand: Kraft pro Breiteneinheit, die benötigt wird, um eine Klebung durch Schälwirkung zum Bruch zu bringen und/oder um eine festgelegte Bruchgeschwindigkeit mit einer Schälspannung aufrechtzuerhalten. Einheit: [N/mm] • Schattenzone: Hinterschnitt an einem Bauteil, der vom Licht nicht erreicht werden kann. Beispiel: Lichtaktivierbare Klebstoffe müssen vor dem Wegfließen in Schattenzonen ausreichend belichtet sein, da sonst keine Aushärtung erfolgt. Das Fließverhalten lichthärtender und UV-härtender Klebstoffe muss so eingestellt sein, dass sie vor der Belichtung nicht in Schattenzonen wegfließen können. • Scherfestigkeit: Kennwert für die maximale Schubspannung (d. h. Schubkraft pro Fläche), der ein Werkstoff bzw. eine Klebverbindung standhält. Bei der kritischen Schubspannung kommt es zum Gleit- oder Trennbruch. Einheit: [MPa]. → Schubfestigkeit → Druckscherfestigkeit • Scherung: Beanspruchung auf Schub mit einhergehender Verformung, wenn die verformenden Kräfte F tangential zu ihrer (parallel zur Grundfläche verlaufenden) Angriffsfläche gerichtet sind. • Schrumpf (hier: Reaktionsschrumpf): Lineare bzw. räumliche Maßänderung eines Polymerwerkstoffes, die durch die Polymerbildungsreaktion bzw. durch Nachvernetzung hervorgerufen wird. Ursache ist die Verkleinerung der Molekülabstände im Werkstoff. • Schrumpfkleben: Technologie beim Herstellen von Welle/Nabe-Verbindungen unter Verwendung von Klebstoff, bei der der Wellendurchmesser größer ist als der Innendurchmesser der Nabe. Dabei wird wie beim herkömmlichen Schrumpfen die Nabe erwärmt, der Klebstoff auf die kalte Welle appliziert und die Welle in die durch Erwärmung aufgeweitete Nabe gefügt und positioniert. • Schubfestigkeit → Scherfestigkeit • Schwingungsbeanspruchung (dynamische Beanspruchung): Beanspruchung einer Klebverbindung mit wechselnder oder schwellender Krafteinwirkung. • schwingungsdämpfend: Ein Werkstoff bzw. Klebstoff wirkt schwingungsdämpfend, wenn er die Schwingungsamplitude einer Welle verringert. • Sekundenklebstoff → Cyanacrylatklebstoff • selbstnivellierend: Fließeigenschaft von Produkten, die nach der Auftragung selbsttätig zu einer ebenen Oberfläche verlaufen. • Shore-Härte: Werkstoffkennwert für Elastomere aber auch andere Kunststoffe. Der Shore-Härte-Prüfer für Gummi u. a. besteht aus einem federbelasteten Stift, dessen

7.3  Verarbeitungen von Werkstoffen

619

(elastische) Eindringtiefe ein Maß für entsprechende Härte (0–100 Sh) ist, wobei ein großer Zahlenwert hohe Härte bedeutet. • Shore-A: wird angegeben bei Weichelastomeren, gemessen mit Nadel mit kleinem Radius. • Shore-D: wird angegeben bei Zähelastomeren, gemessen mit Nadel mit größerem Radius. • Silikon: Kunststoff, meist Elastomer, der sich aus Silicium-Sauerstoffketten aufbaut. Er wird meist als Dichtstoff eingesetzt. Übliche 1-K-Silikone vernetzen durch Polykondensationsreaktion wie z. B. unter Beispielhaltung von Essigsäure, Amien, Oximen, Alkoholen. 2-K-Silikone vernetzen sowohl durch Polykondensation als auch durch Polyaddition. → Abformmasse • Spaltkorrosion: Korrosion in Spalten, die entweder Werkstoffrisse sind oder zwischen zwei Bauteilen bestehen. • Spannung, elastische: Die bei Beanspruchung eines elastischen Körpers auftretende innere Kraft je Flächeneinheit, die die ursprüngliche Form des unbelasteten Körpers wiederherzustellen sucht. Elastische Spannungen lassen sich in senkrecht zur Oberfläche wirkende Druck- bzw. Zugspannungen sowie tangential wirkende Schub- bzw. Tangentialspannungen zerlegen. • Spannungsrisskorrosion: Rissbildung in Werkstoffen durch gleichzeitiges Einwirken von Chemikalien und mechanischer Beanspruchung (auch Eigenspannung). • Stabilisator: Stoff, der dazu beiträgt, die Eigenschaften eines Klebstoffes während seiner Lagerung und Verarbeitung und/oder die Eigenschaften der Klebung unter Praxisbedingungen zu erhalten. • standfest: Es ist ein Klebstoff oder Gießharz, der unter Einfluss der Gravitation im unausgehärteten Zustand kein Fließverhalten hat. • Statische Belastung: Z. B. Zug-, Druck- oder Scherbelastung mit zeitlich konstanter Kraft. • Stoffschluss: Bei Stoffschlussverbindungen wird der Zusammenhalt der Fügeteile durch Adhäsions- und Kohäsionskräfte erreicht. Zu dieser Verbindungsart zählen Kleb-, Löt- und Schweißverbindungen. → Formschluss → Kraftschluss • Strahlungsintensität: Physikalische Leistung einer Strahlung pro Flächeneinheit. Einheit: [mW/cm2]. Im Allgemeinen sinkt die Intensität mit steigendem Abstand der Strahlungsquelle von der bestrahlten Fläche. Die Abnahme der Intensität ist proportional zum Abstand der Strahlungsquelle. • strukturfest: Charakterisierung einer Fügeverbindung, die einen Wesentlichen, also tragenden Anteil bei der Sicherstellung der Funktion des Bauteils erlangt. • Strukturklebstoff: Klebstoff, der in einer Fügeverbindung eingesetzt wird, die einen wesentlichen und damit tragenden Anteil bei der Sicherstellung der Funktion des Bauteils erlangt. • strukturviskos: Substanzen, welche als Folge eines zunehmenden Geschwindigkeitsgefälles (Schubspannungssteigerung) ihre Viskosität verringern oder vergrößern, werden als strukturviskos bezeichnet. → Rheopexie → Thixotropie

620

7  Mechanik und mechanische Baugruppen in der Elektronik

• Substrat → Fügeteil • Temperaturbeständigkeit: Beständigkeit eines Klebstoffes gegen eine bestimmte Dauertemperatur, bei deren Überschreitung die chemische Zersetzung eines Klebstoffes beginnt. Der Klebstoff wird irreversibel geschädigt und besitzt keine Festigkeit mehr. • Temperatureinsatzbereich: Beschreibt den Temperaturbereich, in dem ein Klebstoff eingesetzt werden kann, d. h. seine geforderte Funktion erfüllt. Zeitliche Einschränkungen wie z. B. Kurzzeit oder Dauer müssen angegeben werden. Die mit variierender Temperatur gegebenen Festigkeitsänderungen sind meist reversibel. → Temperaturfestigkeit • Temperaturfestigkeit: Klebfestigkeit, die ein Klebstoff unter festgelegten Parametern bei einer bestimmten Temperatur erreicht. Oft auch im Temperatur/Festigkeits-Diagramm dargestellt. • Tempern: Warmlagern von Kunststoff-Formteilen bzw. Klebverbindungen zum Erzielen bestimmter Eigenschaften, wie höhere Temperaturfestigkeit, Abbau innerer Spannungen etc. • Thermoplast: Besteht aus Molekülketten, die durch schwache Van-der-Waals-Kräfte (Dipolkräfte) aneinander gebunden sind. • Thermoplaste erweichen oberhalb einer bestimmten Temperatur → Glasübergangstemperatur und erhärten beim Abkühlen wieder. Dadurch wird eine plastische Verformung durch Spritzgießen, Extrudieren etc. möglich. (Teile sind schweißbar und in speziellen Lösungsmitteln lösbar). • Thixotropie: Eigenschaft bestimmter Mehrstoffsysteme, durch mechanische Beanspruchung (Schütteln, Auspressen) fließfähiger zu werden. In Ruhe verfestigt sich die Substanz wieder. Beispiel: thixotrope → anaerobe Klebstoffe werden optimal zum Schrauben sichern verwendet, da sich der Klebstoff selbsttätig im Gewinde verteilt, jedoch nicht abtropft. • Topfzeit: Ist z. Z. noch nicht durch EN-Norm einheitlich geregelt. Stand der Technik sind sechs unterschiedliche Testmethoden. Definition der in der Praxis verwendeten Definition: Zeitspanne, in der ein Ansatz eines Reaktionsklebstoffes oder -gießharzes nach der Herstellung der Gebrauchsfertigkeit 40 °C exotherme Reaktionswärme erreicht hat und damit auch noch für eine bestimmungsgemäße Verwendung ohne qualitative Einschränkungen eingesetzt werden kann. Die Topfzeit ist abhängig von der Größe des Ansatzes und den äußeren Bedingungen, vor allem der Umgebungstemperatur. Bei Produkten mit geringer Entwicklung exothermer Reaktionswärme, ist die Topfzeit