Основы языка проектирования цифровой аппаратуры Verilog 9785991203531

Рассмотрен популярный язык проектирования цифровой аппаратуры Verilog. В книге достаточно полно описаны основные синтакс

297 18 4MB

Russian Pages 206 [210] Year 2014

Report DMCA / Copyright

DOWNLOAD DJVU FILE

Table of contents :
Оглавление
Введение
Глава 1. Предварительное знакомство с языком Verilog
1.1. История языка Verilog
1.2. Первый проект на языке Verilog
1.2.1. Описание проекта
1.2.2. Моделирование проекта
1.3. Базовые элементы языка Verilog
1.3.1. Ключевые слова
1.3.2. Идентификаторы
1.3.3. Белые знаки
1.3.4. Комментарии
1.4. Сигналы, сети, драйверы
1.4.1. Логические значения
1.4.2. Логическая мощность (сила) сигналов
1.5. Числа
1.5.1. Представление целых чисел
1.5.2. Представление действительных чисел
1.6. Параллелизм языка Verilog
Глава 2. Модули
2.1. Определение модулей
2.2. Элементы модулей
2.3. Объявления портов
2.4. Экземпляры модулей
2.5. Параметры
2.6. Неявная передача значений параметров
2.7. Массивы экземпляров модулей
2.8. Иерархия модулей и иерархия имен
2.9. Области иерархии и области действия имен
Глава 3. Примитивы и библиотечные модули
3.1. Где можно найти готовое решение
3.2. Примитивы языка Verilog
3.3. Примитивы, определяемые пользователем
Глава 4. Типы данных
4.1. Два класса типов данных
4.2. Сетевые типы данных
4.3. Значение сигнала сети
4.4. Типы данных переменные
4.5. Другие типы данных
4.5.1. Параметры
4.5.2. Локальные параметры
4.5.3. Параметры блока спецификации
4.5.4. Переменные генерации
4.5.5. Тип данных событие
4.5.6. Строки
4.6. Выбор битов и битовых полей
4.7. Выбор элементов массива и битовых полей элементов массива
4.8. Объявление памяти
Глава 5. Операции
5.1. Операции языка Verilog
5.2. Побитовые операции
5.3. Операции редукции
5.4. Логические операции
5.5. Операции отношения
5.6. Операции идентичности
5.7. Арифметические операции
5.8. Разносторонние операции
5.9. Выполнение операций
5.10. Приоритет операций
5.11. Размеры битовых выражений
Глава 6. Оператор непрерывного назначения assign
6.1. Присваивание значений в языке Verilog
6.2. Форматы оператора непрерывного назначения
6.3. Использование оператора непрерывного назначения
Глава 7. Процедурные операторы и блоки
7.1. Процедурные операторы initial и always, процедурные блок
7.2. Операторные скобки begin-and и fork-join
7.3. Именованные процедурные блоки
7.4. Формат процедурных блоков
Глава 8. Управление процедурным временем
8.1. Оператор задержки #
8.2. Оператор чувствительности @
8.3. Оператор ожидания wait
8.4. Список чувствительности
8.5. Список чувствительности в комбинационных схемах
8.6. Список чувствительности в последовательностных схемах
Глава 9. Операторы процедурного назначения
9.1. Общие положения
9.2. Оператор блокирующего назначения «=»
9.2.1. Формат
9.2.2. Управление временем
9.2.3. Внутренние задержки
9.2.4. Особенности синтеза
9.3. Оператор неблокирующего назначения «

Основы языка проектирования цифровой аппаратуры Verilog
 9785991203531

  • 0 0 0
  • Like this paper and download? You can publish your own PDF file online for free in a few minutes! Sign Up
Recommend Papers