Systemintegration: Vom Transistor zur großintegrierten Schaltung 9783486720006, 9783486706819

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Systemintegration

Vom Transistor zur großintegrierten Schaltung von

Prof. Dr.-Ing. Kurt Hoffmann 3., korrigierte und erweiterte Auflage

Oldenbourg Verlag München

Kurt Hoffmann, Studium der Elektrotechnik an der University of Santa Clara, Kalifornien (M.Sc. 1972). Promotion an der Technischen Universität München (1975). Von 1967 bis 1974 Mitarbeiter der Firmen American Microsystems und Fairchild Semiconductors, Kalifornien. Von 1974 bis 1983 Mitarbeiter der Firma Siemens AG München, zunächst im Forschungslabor und dann im Werk für integrierte Schaltungen. Von 1983 bis 2005 Universitätsprofessor für technische Elektronik an der Universität der Bundeswehr München. Forschungsgebiete: Modellierung von Halbleiterbauelementen für Leistungs- und Hochfrequenzanwendungen, Evaluierung neuartiger Speicherprinzipien sowie Systemintegration bei begrenztem Leistungsverbrauch.

Bibliografische Information der Deutschen Nationalbibliothek Die Deutsche Nationalbibliothek verzeichnet diese Publikation in der Deutschen Nationalbibliografie; detaillierte bibliografische Daten sind im Internet über http://dnb.d-nb.de abrufbar. © 2011 Oldenbourg Wissenschaftsverlag GmbH Rosenheimer Straße 145, D-81671 München Telefon: (089) 45051-0 www.oldenbourg-verlag.de Das Werk einschließlich aller Abbildungen ist urheberrechtlich geschützt. Jede Verwertung außerhalb der Grenzen des Urheberrechtsgesetzes ist ohne Zustimmung des Verlages unzulässig und strafbar. Das gilt insbesondere für Vervielfältigungen, Übersetzungen, Mikroverfilmungen und die Einspeicherung und Bearbeitung in elektronischen Systemen. Lektorat: Martin Preuß Herstellung: Constanze Müller Einbandgestaltung: hauser lacour Gesamtherstellung: Druckhaus „Thomas Müntzer“ GmbH, Bad Langensalza Dieses Papier ist alterungsbeständig nach DIN/ISO 9706. ISBN 978-3-486-70681-9

Inhaltsverzeichnis Inhaltsverzeichnis Vorwort Zum Inhalt des Buches Formelzeichen und Symbole Umrechnungsfaktoren und Konstanten Wichtige Beziehungen

V XI XIV XVIII XXI XXII

1

Grundlagen der Halbleiterphysik

1

1.1

Theorie des Bändermodells

1

1.2

Dotierte Halbleiter

6

1.3 1.3.1 1.3.2 1.3.3 1.3.4

Gleichungen für den Halbleiter im Gleichgewichtszustand Fermi-Verteilungsfunktion Ladungsträgerkonzentration im Gleichgewichtszustand Das Dichteprodukt im Gleichgewichtszustand Elektronenenergie, Spannung und elektrische Feldstärke

8 8 11 13 16

1.4 1.4.1 1.4.2 1.4.3 1.4.4

Ladungsträgertransport Driftgeschwindigkeit Driftstrom Diffusionsstrom Kontinuitätsgleichung

18 18 20 23 25

1.5

Störungen des thermodynamischen Gleichgewichts

26

1.6

Übungen

35

1.7

Literatur

38

2

Metallurgischer pn-Übergang

39

2.1

Inhomogener n-Typ-Halbleiter

39

2.2

Der pn-Übergang im Gleichgewichtszustand

42

2.3 2.3.1 2.3.2 2.3.3 2.3.4

Der pn-Übergang bei Anlegen einer Spannung Das Dichteprodukt bei Abweichungen vom Gleichgewichtszustand Stromspannungsbeziehung Abweichungen von der Stromspannungsbeziehung Spannungsbezugspunkt

43 46 48 51 53

VI

Inhaltsverzeichnis

2.4 Kapazitätsverhalten des pn-Übergangs 2.4.1 Sperrschichtkapazität 2.4.2 Diffusionskapazität

54 55 60

2.5

Schaltverhalten des pn-Übergangs

64

2.6

Durchbruchverhalten

66

2.7 2.7.1 2.7.2 2.7.3

Modellierung des pn-Übergangs Diodenmodell für CAD-Anwendungen Diodenmodell für überschlägige statische Berechnungen Diodenmodell für überschlägige Kleinsignalberechnungen

73 73 76 77

2.8

Übungen

79

2.9

Literatur

81

3

Bipolarer Transistor

83

3.1

Herstellung einer Bipolarschaltung

83

3.2 3.2.1 3.2.2 3.2.3 3.2.4 3.2.5

Wirkungsweise des bipolaren Transistors Stromspannungsbeziehung Transistor im inversen Betrieb Spannungssättigung Temperaturverhalten Durchbruchverhalten

93 95 102 104 106 108

3.3 3.3.1 3.3.2 3.3.3

Effekte zweiter Ordnung Abhängigkeit der Stromverstärkung vom Kollektorstrom Basisweitenmodulation Emitterrandverdrängung

111 111 115 122

3.4

Abweichende Transistorstrukturen

125

3.5 3.5.1 3.5.2 3.5.3 3.5.4

Modellierung des bipolaren Transistors Transistormodell für CAD-Anwendungen Transistormodell für überschlägige statische Berechnungen Transistormodell für überschlägige Kleinsignalberechnungen Bestimmung der Transitzeit

128 128 134 135 138

3.6

Übungen

143

3.7

Literatur

147

4

Feldeffekttransistor

149

4.1

Herstellung einer CMOS-Schaltung

149

4.2 4.2.1 4.2.2 4.2.3

MOS-Struktur Charakteristik der MOS-Struktur Kapazitätsverhalten der MOS-Struktur Flachbandspannung

156 156 160 162

4.3 4.3.1 4.3.2 4.3.3

Gleichungen der MOS-Struktur Ladungen in der MOS-Struktur Oberflächenspannung bei starker Inversion Einsatzspannung und Substratsteuereffekt

165 165 169 171

Inhaltsverzeichnis

VII

4.4 4.4.1 4.4.2 4.4.3 4.4.4

Wirkungsweise des MOS-Transistors Transistorgleichungen bei starker Inversion Genauere Transistorgleichungen bei starker Inversion Transistorgleichungen bei schwacher Inversion Temperaturverhalten des MOS-Transistors

175 176 183 185 187

4.5 4.5.1 4.5.2 4.5.3 4.5.4 4.5.5 4.5.6 4.5.7

Effekte zweiter Ordnung Beweglichkeitsdegradation Kanallängenmodulation Kurzkanaleffekte Heiße Ladungsträger Gateinduzierter Drainleckstrom Durchbruchverhalten des MOS-Transistors Latch-Up Effekt

190 190 192 194 199 200 202 203

4.6

MOS-Transistoren mit hoher Spannungsfestigkeit

206

4.7 4.7.1 4.7.2 4.7.3

Modellierung des MOS-Transistors CAD-Anwendungen Überschlägige statische und transiente Berechnungen Überschlägige Kleinsignalberechnungen

219 219 227 230

4.8

Übungen

233

4.9

Anhang A: Schwache Inversion

239

4.10

Literatur

244

5

Grundlagen digitaler CMOS-Schaltungen

247

5.1

Geometrische Entwurfsunterlagen

247

5.2

Elektrische Entwurfsregeln

254

5.3 5.3.1 5.3.2 5.3.3 5.3.4 5.3.5

MOS-Inverter Verarmungsinverter Anreicherungsinverter P-Last-Inverter Komplementärinverter Serien- und Parallelschaltung von Transistoren

260 261 264 266 268 275

5.4

Schaltverhalten der MOS-Inverter

276

5.5 Treiberschaltungen 5.5.1 Super-Treiber 5.5.2 Bootstrap-Treiber

286 286 288

5.6 5.6.1 5.6.2 5.6.3 5.6.4

Eingangs- / Ausgangsschaltungen Eingangsschaltungen Ausgangstreiber Hochgeschwindigkeits-Schnittstelle ESD-Schutz

291 292 295 303 318

5.7

Übungen

322

5.8

Literatur

325

VIII

Inhaltsverzeichnis

6

Schaltnetze und Schaltwerke

327

6.1 6.1.1 6.1.2 6.1.3

Statische Schaltnetze Statische Gatterschaltungen Layout statischer Gatterschaltungen Transfer-Gatterschaltungen

327 327 330 333

6.2 6.2.1 6.2.2 6.2.3 6.2.4 6.2.5

Getaktete Schaltnetze Getaktete Gatterschaltungen (C2MOS) Dominoschaltungen Modifizierte Dominoschaltung (NORA-Domino) Differenziell kaskadierte Schaltung (DCVS) Schaltverhalten von Gattern

336 336 339 341 342 344

6.3

Gatterschaltungen für hohe Taktraten

346

6.4 6.4.1 6.4.2 6.4.3

Logische Felder Dekoder Komplementärdekoder Programmierbare Logikanordnung (PLA)

353 353 354 358

6.5 6.5.1 6.5.2 6.5.3 6.5.4

Schaltwerke Flip-Flops Zwei-Takt-Register Ein-Takt-Register Takterzeugung

361 361 369 372 375

6.6

Übungen

378

6.7

Literatur

380

7

MOS-Speicher

383

7.1

Nur-Lese-Speicher (ROM)

384

7.2 Elektrisch programmierbare und optisch löschbare Speicher 7.2.1 EPROM Speicherarchitektur 7.2.2 Stromspannungswandler

386 388 390

7.3 7.3.1 7.3.2 7.3.3 7.3.4

Elektrisch umprogrammierbare Speicher Elektrisch umprogrammierbare Speicherzellen Flash-Speicher-Architekturen NROM Chip-interne Spannungserzeugung

392 392 399 405 410

7.4 7.4.1 7.4.2 7.4.3

Statische Speicher Statische Speicherzellen SRAM Speicherarchitektur Address Transition Detection (ATD)

414 414 418 419

7.5 7.5.1 7.5.2 7.5.3 7.5.4

Dynamische Halbleiterspeicher Ein-Transistor-Speicherzellen DRAM-Speicher-Grundschaltungen DRAM Speicherarchitektur Alpha-Strahlempfindlichkeit

421 422 426 434 438

7.6

Übungen

440

7.7

Literatur

444

Inhaltsverzeichnis 8

Grundlagen analoger CMOS-Schaltungen

IX 447

8.1 Stromspiegelschaltungen 8.1.1 Verbesserte Stromsenken

448 451

8.2

Source-Folger

454

8.3 8.3.1 8.3.2 8.3.3

Einfache Verstärkerstufen Miller-Effekt Differenzielle Eingangsstufe mit symmetrischem Ausgang Differenzielle Eingangsstufe mit unsymmetrischem Ausgang

457 461 464 468

8.4

Übungen

474

8.5

Anhang B: Übertragungsfunktion

476

8.6

Weiterführende Literatur

484

9

CMOS-Verstärkerschaltungen

485

9.1

Miller-Verstärker

485

9.2

Gefalteter Kaskode-Verstärker

496

9.3

Gefalteter Kaskode-Verstärker mit AB-Ausgangsstufe

499

9.4

Übungen

504

9.5

Literatur

505

10

BICMOS-Schaltungen

507

10.1 Stromschaltungstechniken 10.1.1 CML-Schaltungen 10.1.2 ECL-Schaltungen

508 508 515

10.2

BICMOS-Treiber und -Gatter

518

10.3

Bandabstand-Spannungsquellen

524

10.4 Analoge Anwendungen 10.4.1 Offset-Verhalten von Bipolar- und MOS-Transistor 10.4.2 Kleinsignalverhalten von Bipolar- und MOS-Transistor

534 535 536

10.5 10.5.1 10.5.2 10.5.3 10.5.4

BCD-Technik Schaltverhalten des DMOS-Transistors Stromquellen DMOS-Treiber Schutzschaltungen

544 549 551 552 555

10.6

Übungen

561

10.7

Literatur

563

11

Systemintegration bei begrenztem Leistungsverbrauch

565

11.1

Transistor Skalierung

565

11.2

Reduzierung des dynamischen Leistungsverbrauchs

567

11.3

Reduzierung der Standby-Leistung

571

11.4

Dynamisches Energiemanagement

577

12

Sachregister

589

Vorwort Der Text basiert auf der Idee des vom Autor 1990 erstmalig veröffentlichten Buches „VLSI-Entwurf“, das in vier Auflagen im Oldenbourg Verlag erschienen ist. Es enthält Inhalte einer zwei trimestrigen Vorlesung, die vom Verfasser an der Universität der Bundeswehr für Studierende der Elektrotechnik nach dem Vordiplom gelesen wird sowie Teile, die der betrieblichen Weiterbildung von ausgebildeten Ingenieuren und Physikern dienen. Um das Thema dieses Buches näher vorzustellen ist es zweckmäßig, die historische Entwicklung integrierter Silizium-Schaltungen bis zur Großintegration näher zu betrachten. Die Entwicklung begann mit der Integration mehrerer bipolarer Transistoren auf einem Stück Silizium (Chip). Eine entsprechende Entwicklung mit Feldeffekttransistoren fand wegen technischer Schwierigkeiten dagegen industriell erst später statt. Im Laufe der Jahre nahm der Anteil dieser integrierten Schaltungen jedoch gegenüber denen der bipolaren Schaltungen kontinuierlich zu. Die bessere Chip-Flächennutzung bei vereinfachter Technologie sowie der geringe Leistungsverbrauch derartiger Schaltungen, sind einige Gründe für diese Entwicklung. Infolge der weiteren Strukturverkleinerungen und durch die Einführung von gleichzeitig n- und p-Kanal Feldeffekttransistoren zu sog. CMOSTechnologien (Complementary Metal Oxid Semiconductor) wurde der Trend zur Großintegration mit Milliarden von Transistoren zu einem System auf einem Chip (Systemon-Chip SoC) gesetzt (siehe Bild). Dieser Trend wird sich auch in Zukunft durch kontinuierliche Fortschritte in der Technologie fortsetzen. Eine physikalische Größe wird dabei wohl kaum die Grenze der Großintegration bestimmen. Wahrscheinlicher ist, dass die zunehmende Komplexität und die damit verbundenen Herstellkosten eine Grenze darstellen werden. Die CMOS-Technologie ist heute führend und wird auch in Zukunft die dominierende Rolle bei der Entwicklung von komplexen Systemen spielen. Für spezielle Anwendungen, wie z.B. bei industriellen Anwendungen mit hohen Leistungsanforderungen oder im analogen Bereich, bieten jedoch moderne bipolare Technologien dem Entwickler attraktive schaltungstechnische Realisierungsmöglichkeiten. Diese kommen besonders zum Tragen, wenn eine BICMOS- (Bipolar Complementary MOS) Technologie verwendet wird, bei der die Vorteile von Feldeffekt- und bipolaren Transistoren in einer integrierten Schaltung gleichzeitig ausgenutzt werden können.

XII

Vorwort 10 Anzahl der CPU - Transistoren [um]

10 9

1 10 7

0,1

65 nm 45 nm 32 nm

10 5

Strukturauflösung 0,01 1970

1980

1990

2000

2010

10 3 2020 Jahre

Anzahl der CPU-Transistoren und Strukturauflösungen /M.Bohr, Intel, ISSCC 2009/ Mit der rasanten Entwicklung zu groß integrierten Systemen haben sich auch das Umfeld und die Arbeitsweise des Schaltungsentwicklers verändert. Zur Erleichterung des Entwurfs waren zwar bereits ab ca. 1968 Schaltungssimulationsprogramme in Gebrauch, doch deren Handhabung äußerst umständlich, sodass meist aufwändige und z.T. iterative Rechnungen „von Hand“ durchgeführt werden mussten. Dies änderte sich 1974 maßgeblich mit dem Schaltungssimulationsprogramm SPICE (Simulation Program with Integrated Circuit Emphasis) von Berkeley. In diesem Programm waren bereits die meisten mathematischen Beschreibungen – auch Modelle genannt – der einzelnen Bauelemente enthalten. Mit der beginnenden Verbreitung kostengünstiger PCs und Workstations wurde dann die Schaltungssimulation zu einem der wichtigsten Hilfsmittel beim Entwurf integrierter Schaltungen. Jetzt stellte sich aber eine andere Schwierigkeit heraus. Die Technologien wurden im Laufe der Zeit wesentlich komplexer und durch die Verkleinerung der Strukturen traten immer mehr neue Effekte bei den Bauelementen in Erscheinung. Die Folge davon war, dass die Genauigkeit der bis dahin verwendeten Transistormodelle nicht mehr ausreichend für die Schaltungssimulation war. Als Konsequenz wurde und wird eine Vielzahl von verbesserten Transistormodellen entwickelt, die sich von Hersteller zu Hersteller deutlich unterscheiden und außerdem an jede neu entwickelte Technologie angepasst werden müssen. Dies führt dazu, dass man sich damit auseinander setzen muss, ob auch wirklich alle Effekte im Transistormodell richtig erfasst sind und ob die zugehörigen Parameter die in der Fertigung vorhandenen Toleranzen richtig wiedergeben. Ebenso wichtig ist die Fragestellung, ob der zu erwartende Leistungs- bzw. Energieverbrauch des Systems die Spezifikation erfüllt, und welche Techniken einzusetzen sind, um das Ziel zu erreichen. Um diese oder ähnliche Aufgabenstellungen in der Praxis erfolgreich zu bearbeiten, wird in den ersten vier Kapiteln des Buches versucht, dem Leser ein fundiertes Wissen über das grundsätzliche Verhalten der verschiedensten Bauelemente integrierter Schaltungen zu vermitteln.

Vorwort

XIII

Aufbauend auf den Kenntnissen der Bauelemente werden in sieben weiteren Kapiteln des Buches die wesentlichen Schaltungstechniken für den Entwurf von digitalen und analogen CMOS- und BICMOS-Schaltungen vorgestellt. Hierbei werden jeweils einfache Beziehungen zur überschlägigen Transistor- und Schaltungsdimensionierung erarbeitet. Beginnt man nämlich den Entwurf eines groß integrierten Systems ohne fundierte Kenntnisse und Dimensionierungsleitlinien, so ist die Gefahr gegeben, dass im Vorfeld nicht die richtige Schaltungsstruktur gewählt wird, Innovationen ausbleiben oder, dass eine unnötig große Zahl von Schaltungssimulationen – oft ohne gewünschtes Resultat – durchgeführt werden. Dank Bedanken möchte sich der Autor bei den Herren Dr. O. Kowarik, Dr. R. Kraus und Dr. R. Pfeiffer für unermüdliche Diskussionen. Ebenso möchte sich der Autor bei Doktoranden, Diplomanden, Studenten und ehemaligen Kollegen der Firma Siemens bzw. Infineon, sowie Seminarteilnehmern für wertvolle fachliche Hinweise und Anregungen bedanken. Ein besonderer Dank gilt Herrn W. Barth für die hervorragend angefertigten Zeichnungen. Als unverzichtbar hat sich die EDV-Unterstützung durch Herrn F. Goldstraß, sowie die sehr sorgfältig durchgeführte Korrekturlesung durch meine Frau Gisela herausgestellt. Herzlichen Dank. Kurt Hoffmann

Zum Inhalt des Buches Aus den im Vorwort angeführten Gründen ergibt sich die im Bild skizzierte Gliederung des Buches. Sie gibt Aufschluss über die Abhängigkeit der Kapitel zueinander und mögliche Kapitelfolgen bei dem Studium. Halbleiterphysik pn - Übergang Kap. 3 Bipolarer Transistor

Kap. 1 Kap. 2 Feldeffekttransistor

Kap. 4

Grundlagen digitaler Kap. 5 CMOS - Schaltungen Schaltnetze u. -werke Kap. 6 MOS - Speicher

Kap. 7

Grundlagen analoger Kap. 8 CMOS - Schaltungen CMOS - Verstärkerschaltungen BICMOS Schaltungen

Kap. 9

Kap. 10 Systemintegration bei begrenztem Leistungsverbrauch

Kap. 11

In manchen Kapiteln sind vertiefende Betrachtungen angestellt, die übersprungen werden können, ohne dass der Zusammenhang des Buches darunter leidet. Kapitel 1: Grundlagen der Halbleiterphysik Um bei dem im Vorwort genannten Interessentenkreis eine gemeinsame Basis zu schaffen, wird mit einer kurzen Einführung in die Halbleiterphysik begonnen. Ausgehend von dem Bänderdiagramm wird die Dichte der Elektronen und Löcher bestimmt und der Ladungsträgertransport, der durch Drift und Diffusion entsteht, analysiert. Mit Hilfe eines theoretischen Experiments kann man das räumliche Verhalten der Ladungsträger bei kurzen Abmessungen bestimmen. Die dabei erzielten Resultate sind direkt auf einen

Zum Inhalt des Buches

XV

pn-Übergang und damit bipolaren Transistor übertragbar, wodurch die Herleitungen der Stromspannungsbeziehungen wesentlich vereinfacht werden können. Kapitel 2: Metallurgischer pn-Übergang Die Kenntnis des pn-Übergangs ist die Voraussetzung für das Verständnis der in den folgenden Kapiteln behandelten Transistoren. Ausgangspunkt dazu sind die Stromspannungsbeziehung und das Kapazitätsverhalten, das durch zwei nichtlineare Kleinsignalkapazitäten beschreibbar ist. Eine kurze Einführung in das Modellieren von Halbleiterbauelementen für CAD (Computer Aided Design)-Anwendungen wird gegeben. Hierbei kann man – genau wie in den folgenden beiden Kapiteln – auf vereinfachte Ersatzschaltbilder zurückgreifen. Diese benötigt man, um überschlägige Gleich- und Wechselstromanalysen durchzuführen sowie um das zeitliche Verhalten von Schaltungen zu bestimmen. Kapitel 3: Bipolarer Transistor Aufbauend auf einer kurzen Beschreibung von zwei Herstellabläufen bipolarer Prozesse wird das physikalische Verhalten des bipolaren Transistors beschrieben. Ein einfaches Ersatzschaltbild, das sog. Transportmodell dient als Grundlage weiterer Betrachtungen. Wichtige Parameter sind hierbei Stromverstärkung, Transportstrom, Transitzeit und Early-Spannung. Das Transportmodell wird anschließend zum Gummel-Poon-Modell erweitert, um Effekte zweiter Ordnung zu berücksichtigen. Genau wie beim pnÜbergang werden am Ende des Kapitels für überschlägige Schaltungsberechnungen vereinfachte Ersatzschaltbilder vorgestellt. Kapitel 4: Feldeffekttransistor In diesem Kapitel wird zuerst kurz ein typischer Herstellablauf eines MOS-Prozesses beschrieben. Das grundsätzliche Verhalten des MOS-Transistors wird analysiert. Ausgangspunkt dazu ist eine MOS-Struktur mit den charakteristischen Zuständen Akkumulation, Verarmung und Inversion. Für den Fall der starken Inversion kann man die Spannung im Substrat vereinfacht beschreiben. Dies führt zu den wichtigen Parametern Einsatzspannung und Substratsteuerfaktor. Mit den gewonnenen Gleichungen wird anschließend das Verhalten des Transistors beschrieben. Hierbei kann man zwischen einfachen und genaueren Transistorgleichungen unterscheiden. Die genaueren Beziehungen führen zu Modellgleichungen, die Verwendung bei den Rechnermodellen finden. Effekte zweiter Ordnung, wie z.B. Kurzkanaleffekte, Kanallängenmodulation und Bipolareffekte werden beschrieben. Transistoren mit hoher Spannungsfestigkeit werden vorgestellt. Das Kapitel schließt ebenfalls mit einer Betrachtung von Ersatzschaltbildern zur überschlägigen Schaltungsberechnung. Kapitel 5: Grundlagen digitaler CMOS-Schaltungen Elektrische und geometrische Entwurfsunterlagen eines CMOS-Prozesses sind wesentliche Bestandteile für den Entwurf einer integrierten Schaltung. Mit Hilfe dieser Unterlagen kann man die Dimensionierung der verschiedensten Inverter durchführen. Von Bedeutung sind hierbei der Einfluss der Einsatzspannung, die Wirkung des Substratsteuerfaktors und das Schaltverhalten. Ein- und Ausgangsschaltungen werden vorgestellt und in diesem Zusammenhang Hochgeschwindigkeits-Schnittstellen diskutiert. Mit der Betrachtung von ESD-Schutz wird das Kapitel abgeschlossen.

XVI

Zum Inhalt des Buches

Kapitel 6: Schaltnetze und Schaltwerke Statische und getaktete CMOS-Schaltungstechniken werden betrachtet. Die statischen komplementären Gatterschaltungen stellen sich als die robustesten in Bezug auf Störeinflüsse heraus. Das Layout kann dabei mit Hilfe der Graphentheorie optimiert werden. Getaktete C2MOS-Techniken sind dagegen zu bevorzugen, wenn hohe Taktraten und geringer Leistungs- und Chipflächenverbrauch im Vordergrund stehen. Sollen die Taktraten im GHz-Bereich liegen, ist es vorteilhaft, die MCML-Technik anzuwenden. Ab einer bestimmten Zahl von Gattern werden zur Reduzierung der Chipfläche logische Felder eingesetzt. Das Grundelement dieser Felder bilden statische bzw. dynamische Dekoder. D-Flip-Flops werden dazu verwendet um mit Hilfe des Master-SlaveKonzepts Register zu realisieren. Hierbei stellt sich heraus, dass dynamische Ein-TaktRegister wegen der einfachen Taktansteuerung bei groß integrierten Systemen zu bevorzugen sind. Kapitel 7: MOS-Speicher MOS-Speicher kann man entsprechend ihrer Informationsspeicherung in nichtflüchtige, statische und dynamische Speicher einteilen. Ausgehend von Nur-Lese-Speichern (ROM) werden die Speicherzellen und Speicherarchitekturen von elektrisch programmierbaren und optisch sowie elektrisch löschbaren Speichern betrachtet. Hierbei erfolgt die Programmierung entweder mit heißen Elektronen oder durch Tunneln von Elektronen auf ein sog. Floating-Gate. Beim Löschen wird dagegen nur der Tunneleffekt verwendet. Allen Zellen gemeinsam ist, dass wegen Degradationsmechanismen die Zahl der Umprogrammierungen auf ca. 106 begrenzt ist. Statische Speicher können mit Sechs- und Vier-Transistorzellen realisiert werden. Letztere benötigen hochohmige Widerstände im G:-Bereich. Bei dynamischen Speichern wird die Information in EinTransistor-Zellen als unterschiedliche Ladungsmenge in Kondensatoren gespeichert. Um Siliziumfläche zu sparen, verwendet man heute meist Trench- oder StackedStrukturen. Als Folge erreicht man mit diesen Speichern extrem hohe Bitdichten. Hierzu beigetragen haben auch die innovativen Ausleseverfahren und Bit-Line Konzepte. Um hohe Datenraten bei diesen Speichern zu erreichen, werden synchrone Architekturen verwendet. Dies sind DRAMs, bei denen alle Kommandos und Daten mit der jeweiligen steigenden Taktflanke synchronisiert werden. Kapitel 8: Grundlagen analoger CMOS-Schaltungen Ausgehend von Stromquellen und -senken werden Source-Folger und einfache Verstärkerstufen in CMOS-Technologie analysiert. Als wichtigstes Resultat gilt der Zusammenhang zwischen Verstärkung, 3dB-Frequenz und Transitfrequenz als Funktion des Drain-Source-Stroms. Hierbei ergibt sich ein Schwachpunkt des MOS-Transistors beim Einsatz in analogen Schaltungen. Nimmt nämlich der Strom zu, steigen die charakteristischen Frequenzen an. Im Gegensatz dazu nimmt die Spannungsverstärkung ab. Der Miller-Effekt wird erklärt und zur Reduzierung des Effekts eine Kaskode-Stufe eingesetzt. Differenzielle Eingangsstufen als Grundelement eines jeden Verstärkers werden am Ende des Kapitels behandelt. Kapitel 9: CMOS-Verstärkerschaltungen Zwei typische Verstärkerschaltungen und zwar ein Miller-Verstärker und ein gefalteter Kaskode-Verstärker werden vorgestellt. Hierbei wird deutlich, wie man einen stabilen

Zum Inhalt des Buches

XVII

Betrieb durch Veränderung der Lage von Pol- und Nullstellen erreichen kann. Am Beispiel eines modifizierten und gefalteten Kaskode-Verstärkers kann man zeigen, wie eine Ausgangsstufe mit verbesserten Treibereigenschaften bei reduziertem Leistungsverbrauch realisierbar ist. Kapitel 10: BICMOS-Schaltungen Mit dieser Technik ist man in der Lage, die Vorteile der Bipolartechnik zusätzlich zu denen der CMOS-Technik zu nutzen. Die schnellsten digitalen bipolaren Schaltungen, die CML- bzw. ECL-Anwendungen werden analysiert und typische Anwendungsbeispiele betrachtet. Kombiniert man Bipolar- und MOS-Transistoren, entstehen BICMOSTreiber und Gatter mit neuartigen Eigenschaften. Bandabstands-Spannungsquellen sind klassische Lösungen, um mit bipolaren Transistoren sehr genaue Referenzspannungen zu realisieren. Diverse Schaltungen werden vorgestellt. Um die Vor- und Nachteile von Bipolar- und MOS-Transistoren bei Anwendung im Analogbereich einzuschätzen, ist es zweckmäßig, deren Übertragungsfunktionen zu vergleichen. Anwendungen im Leistungsbereich können durch den Einsatz von DMOS-Zellenfeldern realisiert werden. Durch diese ist es möglich, hohe Spannungen und Ströme im Ampére-Bereich zu schalten.

Kapitel 11: Systemintegration bei begrenztem Leistungsverbrauch Eine der ersten Fragen beim Systementwurf mit bis zu Milliarden von Transistoren, System-on-Chip genannt (SoC), ist, wird der zu erwartende Leistungs- bzw. Energieverbrauch des Systems die Spezifikation erfüllen? Als nächstes stellt sich die Frage, welche Techniken einzusetzen sind, um das Ziel zu erreichen? Antworten zu diesen Fragen liefert die Analyse des dynamischen- und standbyLeistungsverbrauchs. Ersteren kann man reduzieren, wenn die Schaltaktivitäten vermindert werden und die Versorgungsspannung bis zu dem Punkt abgesenkt wird, bei dem das System die Geschwindigkeitsanforderungen gerade noch erfüllt. Die Reduzierung der Versorgungsspannung steht hierbei im Vordergrund, da sie den Leistungsverbrauch quadratisch beeinflusst. Dies führt zu variablen Versorgungsspannungen, die automatisch an die zulässige Verzögerungszeit des Systems und der geforderten Taktrate angepasst werden. Der Standby-Leistungsverbrauch entsteht überwiegend dadurch, dass die Einsatzspannungen der Transistoren nicht beliebig reduziert werden können, ohne dass die Unterschwellströme dominierend werden. Durch den Einsatz einer MTCMOS (Multiple Threshold CMOS) Technik im Zusammenspiel mit Power-Gating, kann diese Situation entschärft werden. Hierbei werden die Transistoren mit niedriger Einsatzspannung überall dort eingesetzt, wo es auf hohe Datenrate ankommt, und diejenigen mit höherer Einsatzspannung dort, wo Bereiche hochohmig geschaltet werden sollen.

Formelzeichen und Symbole Symbol Allgemein C C' C* Q

U V I U Detailliert A a, ao BN, BI BU bE Cd Cj Cjo Cbe, Cbc Cje, Cjc Cjeo, Cjco C'ox D Dn, Dp dox E Eox, ESi F f G go gm gmb gS I IC, IE, IB ICo IKN, IKI

Bedeutung

Einheit

Kapazität Kapazität pro Fläche Kapazität pro Länge Ladung Ladung pro Volumen Ladung pro Fläche Spannung im Halbleiter Zugeführte Spannung

F Fm-2 Fm-1 C Cm-3 Cm-2 V V

Fläche Kleinsignalverstärkung uo / ui, bei Z o 0 Stromverstärkung; Normal, Invertiert Durchbruchspannung Emitterbreite Diffusionskapazität (Kleinsignal) Sperrschichtkapazität (Kleinsignal) Sperrschichtkapazität bei UPN = 0V (Kleinsignal) BE- bzw. BC-Kapazität (Kleinsignal) BE- und BC-Sperrschichtkapazität (Kleinsignal) BE- und BC-Sperrschichtkapazität bei U = 0V Oxidkapazität pro Fläche Elektrische Flussdichte Diffusionskonstante: Elektronen, Löcher Dicke der Oxidschicht Elektrische Feldstärke Elektrische Feldstärke: Oxid, Silizium Besetzungswahrscheinlichkeit Frequenz Generationsrate Ausgangsleitwert Übertragungsleitwert Übertragungsleitwert (Substrat) Eingangsleitwert Strom Kollektor-, Emitter- und Basisstrom Kollektorstrom bei UBC = 0V Knickstrom: Normal- und Inversbetrieb

m2

V m F F F F F F Fm-2 Cm-2 m2s-1 m Vm-1 Vm-1 s-1 m-3s-1 :-1 :-1 :-1 :-1 A A A A

Formelzeichen und Symbole IS ISS, ISSo IDS Jn , Jp k kn , kp L lE l M N NA, ND NC, NV no , p o nn , p n nno, pno np, pp npo, ppo ni niB niE n'p p'n P q Qp, Qn QB, QBo R R RE RB RC RS T t td tr tf ts U U UAN, UAI UBC UBE UCC, UDD UCE UDS UFB UGB

Sperrstrom Transportstrom, Transportstrom bei UBC = 0V Drain-Sourcestrom Stromdichte: Elektronen, Löcher Boltzmann-Konstante Verstärkungsfaktor des Prozesses n- bzw. p-Kanal Länge, Kanallänge (Zeichenmaß) Emitterlänge Wirksame Kanallänge Kapazitätskoeffizient Emissionskoeffizient Akzeptor- bzw. Donatorkonzentration Äquivalente Zustandsdichten: Leitungs-, Valenzband Elektronen- bzw. Löcherdichte im Gleichgewicht Elektronen- bzw. Löcherdichte im n-Gebiet Ladungsträgerdichten, n-Gebiet im Gleichgewicht Elektronen- bzw. Löcherdichte im p-Gebiet Ladungsträgerdichten, p-Gebiet im Gleichgewicht Intrinsicdichte Intrinsicdichte: Basis, Emitter Überschussdichte der Elektronen im p-Gebiet Überschussdichte der Löcher im n-Gebiet Verlustleistung Elementarladung Ladung: Löcher, Elektronen Majoritätsträgerladung der Basis, bei UBC = 0V Widerstand Rekombinationsrate Emitterwiderstand Basiswiderstand Kollektorwiderstand Bahnwiderstand Temperatur Zeit Verzögerungszeit Anstiegszeit Abfallzeit Speicherzeit Spannung Netto Generationsrate Early-Spannung: Normalbetrieb, Inversbetrieb Basis-Kollektorspannung Basis-Emitterspannung Positive Versorgungsspannungen Kollektor-Emitterspannung Drain-Source-Spannung Flachbandspannung Gate-Rückseitenspannung (Bulk)

XIX A A A Am-2 1,38˜10-23JK-1 AV-2 m m m m-3 m-3 m-3 m-3 m-3 m-3 m-3 m-3 m-3 m-3 m-3 W 1,602˜10-19C C C : m-3s-1 : : : :/† K (°C) s s s s s V m-3s-1 V V V V V V V V

XX UGS UI UPN UQ USB USS UTon,UTop UTn,UTp vn , vp vsat W WF,WC,WV Wi Wg w wE xd xj xp , xn xB xBo Z E, EN En , Ep

J Ho Hox HSi O

μn, μp

Ud Vg

Vn Vd V WT Wn , Wp WN, WI I IF Ii IK Iox It IS Zp, Zz

Formelzeichen und Symbole Gate-Source-Spannung Eingangsspannung Klemmspannung zwischen p- und n-Gebiet Ausgangsspannung Source-Rückseitenspannung Negative Versorgungsspannung Einsatzspannung: n- bzw.p-Kanaltransistor (USB = 0V) Einsatzspannung: n- bzw. p-Kanaltransistor Geschwindigkeit der Elektronen bzw. Löcher Sättigungsgeschwindigkeit Energie, Kanalweite (Zeichenmaß) Energie: Ferminiveau, Leitungs-Valenzbandkante Energie: Intrinsicniveau Bandabstand Wirksame Weite MOS-Transistor u. RLZ (pn-Übergang) Wirksame Emitterweite Weite der Raumladungszone beim MOS-Transistor Tiefe der Source-Draindiffusion Weite der Raumladungszone: p- bzw. n-Gebiet Basisweite Basisweite bei UBC = 0V Verstärkungsverhältnis Kleinsignalverstärkung io / ig, bei Z o 0 Verstärkungsfaktor: n- bzw. p-Kanal-Transistor Substratsteuerfaktor Dielektrizitätskonstante des Vakuums Dielektrizitätskonstante des Si02, relativ Dielektrizitätskonstante des Siliziums, relativ Kanallängenmodulationsfaktor Beweglichkeit: Elektronen, Löcher Ladung der Raumladungszone pro Volumen

V V V V V V V V ms-1 ms-1 eV; m eV eV eV m m m m m m m

Ladung des Gates pro Fläche

Cm-2

Ladung der Inversionsschicht pro Fläche Ladung der Raumladungszone pro Fläche Leitfähigkeit Effektive Transitzeit Laufzeit bzw. Lebensdauer (Elek., Löcher) Effektive Transitzeit: Normal, Invertiert Spannung im Halbleiter Fermi-Spannung Diffusionsspannung Kanalspannung, Kontaktspannung Spannung am Oxid Temperaturspannung kT/q Oberflächenspannung Polstellen-Kreisfrequenz, Nullstellen-Kreisfrequenz

Cm-2 Cm-2 (:m)-1 s s s V V V V V V V s-1

AV-2 V1/2 8,854˜10-12Fm-1 3,9 11,9 V-1 m2V-1s-1 Cm-3

Umrechnungsfaktoren und Konstanten Umrechnungsfaktoren 1eV = 1,602˜10-19J [Ws] 1m

= 103 mm = 106 μm = 109 nm

1F

= 106 μF = 109 nF = 1012 pF = 1015 fF

Physikalische Konstanten Konstante Bedeutung

Zahlenwert

q

Elementarladung

1,602˜10-19 C [As]

k

Boltzmann-Konstante

1,38˜10-23 JK-1 [Ws K-1]

kT/q = It

Temperaturspannung

0,026V bei 300K

Ho

Dielektrizitätskonstante des Vakuums

8,854˜10-14 Fcm-1

Hox

Relative Dielektrizitätskonstante des

3,9

Siliziumdioxids (SiO2) Wichtige Daten der Halbleiter bei Raumtemperatur (300 K) Ge Si Bandabstand Wg: Rel. Dielektrizitätskonstante Hr: Intrinsicdichte ni: Äquivalente Zustandsdichten: Leitungsband NC Valenzband NV

GaAs

Einheit eV

0,661 16

1,1241 11,9

1,424 13,1

2,4˜1013

1,45˜1010

1,79˜106

cm-3

1,04˜1019 6,0˜1018

2,8˜1019 1,04˜1019

4,7˜1017 7,0˜1018

cm-3 cm-3

Wichtige Beziehungen Grundgleichungen der Halbleiterphysik no

W

NC e

 (WC W F ) / kT

WC WF Wi

Majoritätsträger:

Minoritätsträger:

Intrinsicdichte: Energie

po

NV e

ND  NA

n no p no

ni

n i2 ND  NA

T · C §¨ ¸ © [K ] ¹

 (W F WV ) / kT

p po n po

Feldstärke

ni e

(Wi W F ) / kT

NA  ND ½ °° ¾100% ige Ionisation n i2 ° N A  N D °¿

3 2 W ( T ) / 2 kT g

e

W E 0 W ref IC

WC Spannung

(W F Wi ) / kT

n i2

no po

WV

ni e

IC

WC ( x)  Wref q

Wi WV

E x

I

1 dW q dx

Wichtige Beziehungen

XXIII

Drift- und Diffusionsstromdichte

Kontinuitätsgleichung:

wn 1 wJ n = +G  R wt q wx wp 1 wJ p =+G  R q wx wt

dn dx dp J p = q P p pE - qD p dx J n = q P n nE + qD n

It P n ; D p

Einsteinbeziehung: D n

It P p

kT q

I t ( RT )

26 mV

Leitfähigkeit: V = q ( P p p + P n n )

Grundgleichungen des pn-Übergangs Durchlassrichtung

Sperrrichtung I

I n

p

n

p

w xp xn

i

n p

w

Qp

+ UPN >0V Qn n

xn

x

+ UPN 0V

n no

wn

x

b)

Bild 2.14:

+Q p pno

Qn

-dQ

Zunahme Qn -dQ n po

n +

Qp

wp

a)

RLZ p

Qn

wp

n no

-Q n

+Q p

-Q n n po

61

wp

wp

xp xn

-dQ wn

Qp pno x wn

c)

a) Majoritäts- und Minoritätsträgerverteilungen (nicht maßstabsgerecht); b) Ladungsänderungen bei +dUPN und c) bei -dUPN

Um die Diffusionskapazität zu berechnen, muss zuerst die gesamte positive Ladung in dem pn-Übergang bestimmt werden. Diese besteht im n-Gebiet aus injizierten Löchern, deren Wert (Dreiecksfläche) sich direkt aus Bild 2.14a zu Qp

qA

w nc 2

> p n ( x n )  p no @ (2.51)

qA

w nc 2

p no ( e

U PN / I t

 1)

ermitteln lässt, wobei die Beziehung (2.18), die die Minoritätsträgerdichten am Rand der Raumladungszone beschreibt, mit verwendet wurde. Durch Einsetzen des Löcheranteils vom Gesamtstrom Gl. (2.26) Ip ergibt sich der Zusammenhang

qAD p

p no w nc

(e

U PN / I t

 1)

(2.52)

62

2 Metallurgischer pn-Übergang ( w nc )

Qp

2

Ip

2D p

(2.53)

W pI p .

Qp Die Konstante

Wp=

w nc 2

(2.54)

2D p

hat die Dimension Zeit. Um den physikalischen Hintergrund zu klären, wird auf die Definition des Stromes Gl. (1.1)

AUv

I

AU

dx dt

dQ dt

hingewiesen, wobei dx der Weg ist, den die Ladung mit der Dichte U in der Zeit dt durchwandert. Handelt es sich um einen endlichen Weg, so wird dazu eine mittlere Zeit von

³ dQ

t

Q I

I

(2.55)

benötigt. Das Verhältnis von Ladung zu Strom gibt somit die mittlere Zeit wieder, welche die Ladung benötigt, eine endliche Wegstrecke zu durchwandern. Auf das n-Gebiet des pn-Übergangs angewendet bedeutet dies, dass die Löcher eine mittlere Zeit von Wp benötigen, die Strecke w'n zu durchwandern. Diese Zeit wird Laufzeit der Löcher genannt. Die Beziehung (2.53) besagt somit, dass die injizierte Ladung umso größer ist, je größer die Laufzeit und der Strom sind. Die positive Ladung im p-Gebiet wird durch die Majoritätsträger erzeugt, die wie bereits erwähnt aus Neutralitätsgründen innerhalb der dielektrischen Relaxationszeit den Minoritätsträgern in diesem Gebiet folgen. Da die Verteilung der Minoritätsträger bekannt ist und die Überschussdichten n'p(x) | p'p(x) annähernd gleich sind, ergibt sich nach einer ähnlichen Herleitung eine Majoritätsträgerladung von

Qn

Qp

WnIn

(2.56)

im p-Gebiet, wo

Wn

w cp 2 2 Dn

(2.57)

die Laufzeit der Elektronen beschreibt. Die gesamte positive Ladung des pn-Übergangs beträgt damit

Q

WnIn  W pI p .

(2.58)

2.4 Kapazitätsverhalten des pn-Übergangs

63

Diese kann als Funktion des Gesamtstroms Gl. (2.25) In  I p

I in der Form

WT I

Q

(2.59)

ausgedrückt werden. WT wird effektive Transitzeit genannt. Sie bestimmt – wie in Kapitel 3 gezeigt wird – maßgeblich das Frequenzverhalten des bipolaren Transistors. Ihre Abhängigkeit von Strömen und Laufzeiten ergibt sich direkt aus den obigen Beziehungen zu

WT

In

Wn

I

W p

Ip I

(2.60)

.

Ladungsträgeränderungen lassen sich wie bereits erwähnt durch eine Kleinsignalkapazität entsprechend der Definition (2.45)

dQ dU PN

Cd

(2.61)

beschreiben. Um diese zu bestimmen, geht man von der positiven Ladung des pn-Übergangs, die durch Beziehung (2.59) beschrieben ist, aus Q

WT I W T I S §¨ e ©

U PN / I t

(2.62)

 1 ·¸ . ¹

Es resultiert eine Diffusionskapazität von

Cd

Cd

dQ dU PN

WT /I U I e PN t . It S

(2.63)

Die gesamte Kleinsignalkapazität des pn-Übergangs setzt sich aus dem Diffusions- und Sperrschichtanteil

C

C

Cd  C j

U WT § /I U I S e PN t  C jo ¨¨ 1  PN It Ii ©

· ¸¸ ¹

M

(2.64)

zusammen. Da die Diffusionskapazität exponentiell von der Spannung UPN abhängt, ist sie im Sperrbereich (UPN < 0) vernachlässigbar klein gegenüber der Sperrschichtkapazität. Im Durchlassbereich (UPN > 0) ist sie dagegen dominierend.

64

2 Metallurgischer pn-Übergang

In der vorhergehenden Herleitung der Transitzeit wurde davon ausgegangen, dass wegen den kleinen geometrischen Abmessungen Generation und Rekombination im Halbleiter vernachlässigbar sind. Bei langen Geometrien ist dies nicht unbedingt der Fall. Hier hängt – wie in der vertiefenden Betrachtung zum Experiment in Kapitel 1.5 ausgeführt wurde – vielmehr das Verhalten der Ladungsträger von der Generation und Rekombination der Ladungsträger ab. Es kann gezeigt werden (Aufgabe 2.8), dass die gesamte injizierte bzw. extrahierte positive Ladung im pn-Übergang Q

W n I n ( x p )  W p I p ( xn )

(2.65)

sich wie im vorhergehenden Fall Gl. (2.58) berechnen lässt. Die Interpretation ist jedoch verschieden, da Wn und Wp Gl. (2.65) die Lebensdauern der Ladungsträger beschreiben. Dies ist von Bedeutung bei Leistungshalbleitern, da dort relativ große Geometrien zur Erreichung einer hohen Sperrspannung verwendet werden.

2.5

Schaltverhalten des pn-Übergangs

In Abschnitt 2.4.2 wurde die Diffusionskapazität beschrieben. Diese beruht auf der Eigenschaft der n- und p-Gebiete, Minoritäts- und Majoritätsträger zu speichern. Wie sich dieses Verhalten beim Schalten eines pn-Übergangs auswirkt, wird im Folgenden betrachtet. Der pn-Übergang befindet sich in Durchlassrichtung (Bild 2.15). An ihm liegt die Spannung UF und es fließt ein Strom IF. Die in den Übergang injizierte Ladung beträgt entsprechend Gl. (2.59)

Q= WT I F .

(2.66)

Dies bedeutet, dass die Diffusionskapazität auf einen Wert von UF aufgeladen ist. Die Aufladung der Sperrschichtkapazität kann dagegen, wie bereits erwähnt, vernachlässigt werden.

2.5 Schaltverhalten des pn-Übergangs

65 IR

IF S

R +

UF

p n

a)

Qn

Qp

UR UPN +

Qp Qn

UPN UF

t

n

p Qn

Qp xp xn

UR

I

0

Qn

n

Qn

Qp xp xn

Bild 2.15:

Qn

Qp

t

tS IS

n

p Qn

IR

Qp

Qn

Qp

IF

p

n

xp xn

Qn

Qp

p

Qp xp xn

b)

x

Schaltverhalten einer pn-Diode: a) Versuchsanordnung; b) Spannungsund Stromverlauf am pn-Übergang mit Ladungsträgerverteilungen

Zur Zeit t = 0 wird der Schalter in Sperrrichtung umgeschaltet. Der Sperrstrom erreicht einen Momentanwert von

IR | UR / R ,

(2.67)

wobei angenommen wurde, dass _UR_ » UF ist. Dieser unerwartet hohe Momentanstrom in Sperrrichtung kommt durch die aufgeladene Diffusionskapazität, d.h. durch die vorher injizierten Ladungsträger zustande. So lange diese vorhanden sind, ändert sich die Spannung an dem pn-Übergang nicht merklich. Zur Zeit tS ist diese Ladung infolge des Stromes IR abgebaut, wodurch die Spannung an dem Übergang auf 0V absinkt. Von diesem Punkt an beginnt das Aufladen der Sperrschichtkapazität, die in der jetzt vorherrschenden Sperrrichtung dominiert. Erreicht der Strom IR den Wert des Sperrstroms IS, ist der Umladevorgang beendet. Die Zeit tS wird Speicherzeit genannt und im Folgenden bestimmt. Die Änderung der injizierten Ladung wird durch den Strom IR versucht. Demnach ist

dQ dt

IR .

(2.68)

66

2 Metallurgischer pn-Übergang

Nach Trennen der Variablen ts

³

1 IR

dt

0

0

³ dQ

(2.69)

Q

und unter Verwendung von Gl. (2.66) resultiert daraus eine Speicherzeit von

tS



Q IR

W T

IF . IR

(2.70)

Dieses wichtige Resultat sagt aus, dass die Speicherzeit proportional zum Verhältnis der Ströme in Durchlass- zu Sperrrichtung ist. Dies ist ein wichtiger Aspekt, wenn das Schaltverhalten von bipolaren Transistoren in einer Schaltung optimiert werden soll. Will man die Speicherzeit durch technologische Maßnahmen reduzieren, muss die Transitzeit WT verringert werden. Dies kann durch Verkürzung der Abmessungen oder bei langen Abmessungen durch die Reduzierung der Minoritätsträger-Lebensdauer geschehen. Dazu werden Störstellen ins Silizium eingebracht. Diese Störstellen wirken dabei wie zusätzliche Rekombinationszentren. Eine ausführlichere Betrachtung, die dies berücksichtigt, ist in |KRAU| und |GOEB| enthalten.

2.6

Durchbruchverhalten

In Sperrrichtung zeigen pn-Übergänge ab einer Sperrspannung BU einen sehr stark ansteigenden Strom (Bild 2.16). Man spricht vom Durchbruch des pn-Übergangs. Verantwortlich für diesen Durchbruch können der Lawinen- oder der Tunneleffekt sein.

I BU 0

UPN

Durchbruch Bild 2.16:

Durchbruchverhalten eines pn-Übergangs

Lawinendurchbruch Ist der pn-Übergang in Sperrrichtung gepolt, fließt ein Sperrstrom. Ist die elektrische Feldstärke infolge der anliegenden Spannung in der Raumladungszone genügend groß,

2.6 Durchbruchverhalten

67

können die freien Ladungsträger eine so große kinetische Energie annehmen, dass sie beim Stoß mit Gitteratomen Elektron-Lochpaare erzeugen. Diese wiederum nehmen eine so große kinetische Energie auf, dass sie ebenfalls Elektron-Lochpaare generieren. Da die Ladungsträger beim Stoß lediglich Energie verlieren, aber nicht verschwinden, nimmt die Zahl der Ladungsträger lawinenartig zu (Bild 2.17a). W WC WFp WV

W WC

p-Gebiet

p-Gebiet

WFp WV

tunneln

WFn

WFn

n-Gebiet

n-Gebiet

a)

Bild 2.17:

b)

Bänderdiagramm bei beginnendem Durchbruch: a) Lawineneffekt; b) Tunneleffekt

Tunneldurchbruch Erhöht man die Dotierung weiter, wird schließlich die Weite der Raumladungszone so schmal, dass die kurze Wegstrecke nicht mehr ausreicht, einen Lawineneffekt auszulösen. Aber es besteht durch die geringe Weite w der Raumladungszone eine ausreichend hohe Wahrscheinlichkeit, dass Valenzband-Elektronen des p-Gebiets direkt ins n-Gebiet tunneln (Bild 2.17b). Dieser Effekt wird Tunneldurchbruch bzw. Zenerdurchbruch genannt. Wird der pn-Übergang im Durchbruchbereich betrieben, bedeutet dies keine Zerstörung, so lange gewährleistet wird, dass der Strom begrenzt und somit die zulässige Temperatur nicht überschritten wird. Der Betrieb im Durchbruchbereich wird dazu verwendet, Spannungsreferenzen zu erzeugen. Der dabei fließende Strom kann in der Form

I SM = M ˜ I S

(2.71)

wiedergegeben werden, wobei IS der Sperrstrom des pn-Übergangs ist und M ein Faktor, der die Multiplikation der Ladungsträger beschreibt. Empirisch kann er in Abhängigkeit der anliegenden Spannung

M=

1 §U 1  ¨¨ PN © BU

· ¸¸ ¹

n

(2.72)

approximiert werden. Werte für n liegen typisch zwischen zwei und sechs. Der Durchbruch des pn-Übergangs findet somit statt, wenn UPN = BU ist und M of geht. Um die Durchbruchspannung BU in erster Näherung zu bestimmen, kann man von Bild 2.18 ausgehen.

68

2 Metallurgischer pn-Übergang

Durch Integration über die Ladung erhält man mit Gl. (2.35) den Feldverlauf 1

E ( x)

H o H Si

³ U ( x ) dx .

Eine Integration über das elektrische Feld (Gl. (2.37), (2.38)) liefert den Zusammenhang zwischen der über der Raumladungszone anliegenden Spannung und der Feldstärke xn

Ii  U PN



³ E ( x ) dx



1 E w. 2 M

xp

Das heißt, die Dreiecksfläche bei der Feldstärke entspricht der an der Raumladungszone herrschenden Spannung. Wird die UPN-Spannung in negativer Richtung erhöht, dehnt sich die Weite der Raumladungszone aus, wodurch eine höhere maximale Feldstärke EM erreicht wird. Nimmt diese einen Wert von EM = EC an, kommt es zum Durchbruch bei der Spannung (Bild 2.18)

BU |

1 E w . 2 C

(2.73)

Die kritische Feldstärke EC ist leicht von den Dotierungsdichten abhängig. Für einen abrupten pn-Übergang beträgt diese in Abhängigkeit von der niedriger dotierten Seite eines pn-Übergangs ~BALI~ EC [V / cm ]

§ NA · ¸ 4010¨ ¨ 3 ¸ © [ cm ] ¹

1/ 8

.

(2.74)

Bei einer Dotierung von NA = 1014 cm-3 ergibt sich daraus eine kritische Feldstärke von EC | –2·105V/cm = –2·10V/μm, während diese bei NA = 1015cm-3 in etwa –3·105V/cm = –3·10V/μm beträgt. Die Weite der Raumladungszone hat entsprechend Beziehung (2.43) einen Wert von w|

2H o H Si § 1 1 ¨¨  q ND © NA

· ¸¸   BU , ¹

wobei die Diffusionsspannung als vernachlässigbar gegenüber der Durchbruchspannung betrachtet wird.

2.6 Durchbruchverhalten

69 RLZ p

n+

a)

w U

+ xp

x

xn

b) E

w

x U PN

EM c)

Bild 2.18:

BU

EC

a) Abrupter pn-Übergang bei verschiedenen Spannungen (–UPN und –BU » Ii); b) Raumladungsdichte; c) Feldstärke

Aus Gleichung (2.73) und vorhergehender Beziehung resultiert eine Durchbruchspannung von BU | 

1 H o H Si 2 q

§ 1 1 ¨  ¨N N D © A

· 2 ¸E , ¸ C ¹

(2.75)

die, wie erwartet, umgekehrt proportional zu den Dotierungsdichten ist. Dieser wichtige Zusammenhang hat z.B. bei MOS-Transistoren zur Folge, dass bei Strukturverkleinerungen auch die Weiten der Raumladungszonen reduziert werden müssen. Dies geschieht durch Erhöhen der Dotierungen, was zur Folge hat, dass die Durchbruchspannungen sinken und entsprechend die Versorgungsspannungen angepasst werden müssen. Eine gegenteilige Situation ergibt sich, wenn man die Durchbruchspannung erhöhen will. Durch Erniedrigung der Dotierung bzw. Dotierungen nehmen die Weite und damit die Durchbruchspannung zu. Hierbei kommt es zu sehr niedrigen Dotierungen in der Größenordnung von 1013 bis 1014 cm-3, wie man sie bei Leistungsbauelementen vorfindet. Betrifft dies ein n-Gebiet, spricht man von einer Q-Zone und bei einem p-Gebiet von einer S-Zone, wie es in Bild 2.19 dargestellt ist.

70

2 Metallurgischer pn-Übergang RLZ S

n+

a) U

RS

xp

x

xn

b) w

E

x BU

c)

Bild 2.19:

EC

a) Abrupter Sn-Übergang ( gestrichelt eingezeichnet pn-Übergang); b) Raumladungsdichte; c) Feldstärke

Beispiel: Ein pn-Übergang, wie in Bild 2.19 mit NA « ND dargestellt, soll für eine Durchbruchspannung von BU = –1200V ausgelegt werden. Welche Dotierung NA ist dazu erforderlich? Beziehung (2.73) beschreibt den Zusammenhang zwischen kritischer Feldstärke und Durchbruchspannung. Wird von einer kritischen Feldstärke EC von etwa -2·10V/μm ausgegangen, dann ergibt sich daraus der Zusammenhang BU | –10(V/μm)·w. Demnach ist bei der Durchbruchspannung von –1200V eine Weite der Raumladungszone von 120μm erforderlich. Die dazu benötigte NA-Dotierung der niedriger dotierten Zone, d.h. der S-Zone, muss dann entsprechend Beziehung (2.43) oder (2.75), einen Wert von NA = 1,1·1014cm-3 haben. Nachteilig bei der Verwendung von niedrigen Dotierungen ist, dass der Widerstand des entsprechenden Gebietes im leitenden Zustand mit dem Quadrat der Durchbruchspannung ansteigt. Dies hat einen entsprechenden Anstieg der Verlustleistung zur Folge. Mit NA« ND (Bild 2.19) ergibt sich ein Widerstandswert von

RS

1 w Vp A

4 BU 2 , P pH oH Si / EC3 / A

(2.76)

wobei die Gleichungen (2.73), (2.75) und die Beziehung für die Leitfähigkeit (Gl. 1.41) verwendet wurden. A beschreibt den Querschnitt des Übergangs.

2.6 Durchbruchverhalten

71

R aufgetragen als Funktion der Durchbruchspannung, wurde bis ca. 1980 als Grenzlinie des Siliziums betrachtet. In Abhängigkeit vom Dotierungsprofil und der damit verbundenen kritischen Feldstärke ergibt sich sogar ein Zusammenhang von R~BU2.6 | CHHU|. Ladungskompensierter pn-Übergang Der unerwünschte Zusammenhang zwischen Widerstand und Durchbruchspannung kann durch einen ladungskompensierten pn-Übergang, auch super junction genannt, entschärft werden (Bild 2.20) |FUJI|. Dieser spielt eine wesentliche Rolle bei der Verbesserung von MOS-Leistungstransistoren |BOBB|, die in Kapitel 4.6 beschrieben sind.

B

y

y

y

p n+ a

p+ n A

A' b

U

x

B'

+ Uy

Ey

x

Ex x a)

y

y

B

y

a/2 p n+ a

p+ n A

A' U

B'

x

E0

+

a/2

Uy

Ey

0

x Ladungskompensation Ex b

b)

Bild 2.20:

EC

x

-BU

Ladungskompensierter pn-Übergang mit Ladungs- und Feldverteilung: a) ohne wirksame Ladungskompensation; b) mit wirksamer Ladungskompensation

Im Fall von Bild 2.20a, bei kleinen Sperrspannungen, verhält sich die Struktur ähnlich wie der im Vorhergehenden beschriebene pn-Übergang. Dies geht aus den dargestellten

72

2 Metallurgischer pn-Übergang

Ladungs- und Feldverteilungen bei den Schnitten A - A` und B - B` hervor. Wird jedoch die Sperrspannung erhöht, wandern die Raumladungszonen in x- und y-Richtung, bis der Fall eintritt (Bild 2.20b), dass sich in y-Richtung die Ladungen über den gesamten a-Bereich kompensieren. Dies hat zur Folge, dass in x-Richtung erst eine Feldabnahme am nn+ Kontakt auftritt. Die Fläche bei der Feldstärke und damit die Durchbruchspannung nimmt somit mit dem Geometriemaß b zu. Spiegelbildlich dazu verhält sich die Situation am oberen Ende der Struktur. Damit kann die Durchbruchspannung in x-Richtung genähert werden durch BU | bEC .

(2.77)

Um zu vermeiden, dass in y-Richtung ein Durchbruch auftritt, muss (Gl. 2.36) (Bild 2.20b)

E (0)

qN D a

H oH Si 2

d EC .

(2.78)

sein. Dies bedeutet, wenn von gleichen Dotierungsdichten ausgegangen wird, dass NA

N D d EC

2H oH Si aq

(2.79)

sein muss. Beispiel: Ein ladungskompensierter pn-Übergang soll, wie im vorhergehenden Beispiel, für eine Durchbruchspannung von BU = -1200V ausgelegt werden. Entsprechend Beziehung (2.77) und einer kritischen Feldstärke von EC = -2·10V/μm wird dazu eine Geometrieabmessung von b = 60μm benötigt. Wird angenommen dass a = 4μm ist, dann resultiert aus Beziehung (2.79) eine Dotierungsdichte für das n- und p-Gebiet von NA = ND = 6,6·1015cm-3. Die Dichten sind somit wesentlich höher, als die im vorhergehenden Beispiel aufgeführte Dichte der -Zone von 1,1·1014cm-3. Dies bedeutet eine starke Reduzierung des Widerstandes R p // Rn

1

b

V p( n) A

1

b

V p ( n ) ca / 2

/ BU /

P p ( n )H oH Si EC2 c

,

(2.80)

wie sich aus Gleichungen (1.41), (2.77) und (2.79) ermitteln lässt. Hierbei beschreibt das Geometriemaß c die Tiefe der Struktur. Weiterhin ist vorteilhaft, dass sich der Widerstand nur linear mit der Durchbruchspannung erhöht, als im Vergleich zur Beziehung (2.76), wo dies quadratisch geschieht.

2.7 Modellierung des pn-Übergangs

2.7

73

Modellierung des pn-Übergangs

Am zweckmäßigsten ist es, die Modellierung eines Bauelements zuerst für CADAnwendungen zu betrachten. In stark vereinfachter Form können dann einige Gleichungen für überschlägige erste Berechnungen verwendet werden. Bisher war immer die Rede von pn-Übergängen. Werden diese als einzelne Bauelemente – diskret oder in einer integrierten Schaltung – betrachtet, so spricht man von pnDioden.

2.7.1

Diodenmodell für CAD-Anwendungen

Ein Diodenmodell für CAD-Anwendungen – auch Kompaktmodell genannt – beschreibt das statische und dynamische Verhalten eines Bauelements in allen Arbeitsbereichen. Deshalb kann es zur Gleichstrom-, Wechselstrom- und Transientenanalyse in einer Schaltung verwendet werden. Für die Diode ist dieses Modell in Bild 2.21 dargestellt. I UPN

I UPN

a)

Bild 2.21:

RS Q PN

UPN

I (U PN )

b)

a) Diode; b) Diodenmodell

Es besteht aus einem spannungsgesteuerten Stromgenerator, dessen Verhalten durch die Stromspannungsbeziehung (2.31) Uc /I N I c I S §¨ e PN t  1 ·¸ © ¹ beschrieben wird, und außerdem aus einem Widerstand RS, der die Spannungsabfälle an den n- und p-Bereichen berücksichtigt, sodass die wirksame Diodenspannung auf U'PN reduziert wird. Die gesamte Ladung in der Diode Gl. (2.64) wird durch das Ladungselement Q PN

³ CdU

mit der Ladung

Q PN

WT IS

c / It N §¨ e U PN

©

 1 ·¸  C jo ¹

c U PN

§ U · ¨¨ 1  ¸¸ I © ¹ i 0

³

M

dU

(2.81)

berücksichtigt, wobei zur erweiterten Beschreibung der Emissionsfaktor N verwendet wurde. Das Ladungselement kann man auch als spannungsabhängige Kleinsignalkapazität, wie sie durch Gl. (2.64) beschrieben ist, darstellen. Damit ergibt sich ein Gesamtstrom, der in der Diode fließt, von

74

2 Metallurgischer pn-Übergang c ) dQ PN (U PN dt c dU PN c )  C (U PN c ) I c (U PN . dt c ) I c (U PN

I

(2.82)

Der Term dQPN / dt erfasst dabei die Tatsache, dass die Ladung in der Diode während der Zeit zu- oder abnehmen kann. Um den Einsatz des Diodenmodells bei CAD-Anwendungen zu demonstrieren, wird folgendes einfache Beispiel vorgestellt. Beispiel: An eine Diode mit UPN(t = 0) = 0V wird über einen Widerstand abrupt eine Spannung U0 in Sperrrichtung angelegt. Gesucht wird das zeitliche Spannungsverhalten an der Diode.

R

R IQ Q PN

UPN (t) U0

U0

+ a)

Bild 2.22:

UPN (t)

+ b)

Beispiel zur Bestimmung des zeitlichen Spannungsverhaltens einer in Sperrrichtung geschalteten Diode: a) Schaltbild; b) Ersatzschaltbild

Da die Diode in Sperrrichtung angesteuert wird, ist nur die Sperrschichtkapazität wirksam, wodurch ein Strom M U dU PN § · C jo ¨¨ 1  PN ¸¸ Ii ¹ dt ©

IQ

(2.83)

während des Aufladens fließt. Um das zeitliche Verhalten dieser Stromgleichung herzuleiten, wird diese diskretisiert. n 1 IQ

n · § U C jo ¨ 1  PN ¸ ¨ Ii ¸ © ¹

M

n 1

n

U PN  U PN 't

.

(2.84)

Hierbei ergibt sich der Strom zur Zeit t = n+1 aus der Differenz der Spannungen zur Zeit t = n+1 und t = n. Die Spannung UPNn ist bekannt und damit auch der Kapazitätswert. Dieser wird als konstant während des Zeitintervalls 't angenommen, wodurch die Kapazität stückweise linear genähert wird. 't kann zur Erhöhung der Rechengenauigkeit beliebig klein gewählt werden. Da weiterhin gilt

2.7 Modellierung des pn-Übergangs

75

n 1

n 1

U 0  RI Q

U PN

(2.85)

,

ergibt sich die diskretisierte Beschreibung des Aufladevorgangs zu n · C jo § ¨ 1  U PN ¸ U0  R 't ¨ Ii ¸ © ¹

n 1 U PN

M

n · C jo § ¨ 1  U PN ¸ 1 R 't ¨ Ii ¸ ¹ ©

n U PN M

.

(2.86)

Mit den Werten: UPN(t=0) = 0V; Ii = 0,7V; 't = 1,0˜10-9s; M = 0,5; Cjo = 1pF; U0 = – 5V und R = 5k: ist dieser Aufladevorgang im folgenden Bild dargestellt.

UPN -3 -2

't

[V]

-1 -0,5 0 Bild 2.23:

0 1 2 3 4 5 6

1

3

5

7 8 9 10 n

[10 -9s]

10

t

Aufladen einer Sperrschichtkapazität

Das vorhergehende Beispiel war besonders einfach, da nur eine Diskretisierung aber keine Iteration benötigt wurde. Dies stellt jedoch bei dem Einsatz eines Schaltungssimulationsprogramms kein Problem dar. Eine ausführlichere Beschreibung ist in |CALA| enthalten. Die in Tabelle 2.1 aufgeführten Parameter werden benötigt, um die Diode zu beschreiben. Zur einfachen Handhabung sind die in Spice 2G ~NAGE~ verwendeten Bezeichnungen mit aufgelistet. Wird eine rechnerunterstützte Wechselspannungsanalyse durchgeführt, so werden die Kleinsignalwerte automatisch aus dem dynamischen Großsignal-Ersatzschaltbild an einem Arbeitspunkt abgeleitet.

76 Text

2 Metallurgischer pn-Übergang SPICE

Beschreibung

Beispiel -16

IS

IS

Sperrstrom

10

RS

RSH

Schichtwiderstand

80

N

N

Emissionskoeffizient

1

WT

TT

Transitzeit

18

C'jo

CJO

Sperrschichtkapazität pro Fläche bei 0,85 UPN = 0V

M

M

Kapazitätskoeffizient (Fläche)

C*jo

CJSW

Sperrschichtkapazität pro Rand bei 0,12 UPN = 0V

M

M

Kapazitätskoeffizient (Rand)

0,18

Ii

PB

Diffusionsspannung

0,75

Tabelle 2.1:

2.7.2

Dimension A/μm2 :/†

μs fF/μm2

0,32 fF/μm

V

Parameter für einen n+p-Si-Übergang bei Raumtemperatur

Diodenmodell für überschlägige statische Berechnungen

Dieses Modell ist geeignet, erste grobe Abschätzungen über das Gleichstrom- bzw. Gleichspannungsverhalten einer Schaltung zu erreichen. Die Stromspannungsbeziehung Gl. (2.31) Ic

Uc /I I S §¨ e PN t  1 ·¸ © ¹

auf Schaltungen angewendet, führt sehr häufig auf eine transzendente Funktion, die nur iterativ gelöst werden kann. Dies ist bei CAD-Systemen kein Problem, aber erschwert überschlägige Berechnungen, wie das folgende Beispiel zeigt. Beispiel: Eine Diode ist über einen Widerstand von R = 5k: mit einer Spannung von 5V in Durchlassrichtung verbunden. Wie groß ist der Strom I? In Durchlassrichtung ist UPN > 100mV, sodass /I U I | I S e PN t

ist.

2.7 Modellierung des pn-Übergangs

77 I

R

R

4

x10 -3

3

I

UPN

U0

Diodenkennlinie

U0

[A]

1

[V]

b)

a)

US

Knickkennlinie

0 0,1

Bild 2.24:

I

2

0,5 0,7 0,9 US

UPN c)

a) Versuchsanordnung; b) Näherung durch Knickkennlinie; c) Großsignal-Ersatzschaltung

Da außerdem gilt I

U 0  U PN R

(2.87)

,

ergibt sich aus diesen Beziehungen ein Strom von

I

I U 0  I t ln IS . R

(2.88)

Dies ist eine transzendente Funktion, die nur iterativ lösbar ist. Um dies möglichst bei Rechnungen von Hand zu vermeiden, kann die Diodenkennlinie in Durchlassrichtung durch eine Knickkennlinie mit einer konstanten Schleusenspannung US approximiert werden. Durch die Vereinfachung ergibt sich ein Strom von I

U0 US R

5V  0,8V 5 k:

0,84 mA .

In diesem Beispiel ist es relativ unbedeutend, ob für die Schleusenspannung 0,75V oder 0,85V verwendet wird, da U0 mit 5V sehr groß gegenüber dieser Spannung ist. Für überschlägige Berechnungen kann somit die Diode durch eine Spannungsquelle mit einem Wert von ca. US = 0,8V und einem Serienwiderstand genähert werden. Ansonsten müsste Beziehung (2.88) iterativ gelöst werden.

2.7.3

Diodenmodell für überschlägige Kleinsignalberechnungen

Um das Verhalten der Diode bei Kleinsignalansteuerung grob abschätzen zu können, wird sie durch ein Kleinsignal-Ersatzschaltbild ersetzt. Ausgangspunkt dazu ist die Kleinsignalansteuerung der Diode, wie in Bild 2.25 dargestellt.

78

2 Metallurgischer pn-Übergang

I+ ' I

'I

I

' UPN I UPN

A

A

'I ' UPN

UPN b)

a)

Bild 2.25:

rS

' UPN

'U PN

C

go

UPN A

c)

a) Kleinsignalansteuerung der Diode; b) Diodenkennlinie mit Arbeitspunkt A; c) Kleinsignal-Ersatzschaltbild

Für sehr kleine Ansteuerungen um einen festen Arbeitspunkt A herum (Bild 2.25b), kann die Diodenkennlinie als linear betrachtet werden. Der Kleinsignalleitwert ergibt sich dabei für diesen Arbeitspunkt durch Differenzieren der Diodengleichung (2.31) zu

go

'I wI | c c 'U PN wU PN IS Uc /I N e PN t It N

(2.89)

| I / It N . Der Kleinsignalleitwert ist somit proportional zum Strom I. Die Kleinsignalkapazität im Ersatzschaltbild kann direkt aus der Beziehung (2.64) für den festgelegten Arbeitspunkt berechnet werden. Der Widerstand rS berücksichtigt den Spannungsabfall an den n- und p-Gebieten infolge der Kleinsignalansteuerung. Das Kleinsignal-Ersatzschaltbild hat natürlich auch dann seine Gültigkeit, wenn statt der angeführten Strom- bzw. Spannungsänderungen zeitvariante Änderungen vorliegen.

Zusammenfassung der wichtigsten Ergebnisse des Kapitels Die Injektion und Extraktion eines in Durchlass- und Sperrrichtung gepolten pn-Übergangs mit kurzen Abmessungen wurden beschrieben und die Stromspannungsbeziehung hergeleitet. Dazu musste das Dichteprodukt bei Abweichungen vom thermodynamischen Gleichgewicht bestimmt werden. An den Rändern der Raumladungszone ist dieses Produkt exponentiell abhängig von der zugeführten Spannung. Ab einer Spannung von UPN < –100mV können die Minoritätsträgerdichten an den Rändern der Raumladungszone nicht weiter abgesenkt werden, wodurch es zu einer Stromsättigung bei sehr geringem Stromfluss (Leckstrom) kommt. Im Vergleich dazu können mit UPN > 0 die Minoritätsträgerdichten an den Rändern der Raumladungszone und damit der Strom so weit erhöht werden, bis thermische Zerstörung auftritt.

Die Sperrschicht- und Diffusionskapazitäten wurden vorgestellt. Hierbei ergab sich, dass die Sperrschichtkapazität vergleichbar ist mit derjenigen eines Plattenkondensators. Im Gegensatz dazu beruht das kapazitive Verhalten der Diffusionskapazität darauf, dass

2.8 Übungen

79

Ladung und Gegenladung in jedem Halbleiterbereich durch Minoritäts- und Majoritätsträger gebildet werden.

2.8

Übungen

Aufgabe 2.1 Ein abrupter pn-Si-Übergang hat die Dotierungen NA = 1015cm-3 und ND = 2˜1017cm-3. a) Berechnen Sie die Diffusionsspannung bei Raumtemperatur; b) bestimmen Sie die Weite der Raumladungszone und c) die entsprechende maximale Feldstärke für UPN = 0V und –10V. Aufgabe 2.2 Im thermodynamischen Gleichgewicht kompensieren sich die Drift- und Diffusionsströme beim pn-Übergang. Bestimmen Sie ungefähr eine dieser Stromdichtekomponenten, wenn NA = 1018cm-3, ND = 5˜1015cm-3 und die Weite der Raumladungszone 46˜10-6cm beträgt. Die Beweglichkeit der Löcher soll 500cm2/Vs betragen. Aufgabe 2.3 In Kapitel 2.1 ist ein inhomogener n-Typ-Halbleiter beschrieben. Geben Sie qualitativ das Stromspannungsverhalten wieder. Kommt es zu einer Gleichrichterwirkung? Aufgabe 2.4 Bestimmen Sie für den n+p-Übergang die Sperrschichtkapazitäten pro Fläche und Raumtemperatur am Rand und am Boden bei UPN = 0V. Nehmen Sie dabei als Näherung das gezeigte Stufenprofil an.

0,2um

A ND

~ ~ A

NA

~ ~

20 -3

17

ND =10 cm-3 ND =10 cm ND Stufenprofil 17

NA=10 cm-3

Bild Aufgabe: 2.4

Aufgabe 2.5 Am pn-Übergang der Diode ist eine Diffusionsspannung wirksam. Entsteht ein Stromfluss, wenn die Diode von außen kurzgeschlossen wird? Begründen Sie die Aussage.

80

2 Metallurgischer pn-Übergang

Aufgabe 2.6 Im Folgenden soll ein Basis-Emitterübergang bei Raumtemperatur analysiert werden. Die Daten sind: ND (Emitter) = 5˜1019cm-3 ; w'n = 0,2μm NA (Basis) = 5˜1017cm-3 ; 2

w'p = 0,2μm

2

Dp = 12cm /s ; Dn = 21cm /s; UPN = 0,80V A = 1μm2

Emitterfläche

Bestimmen Sie: Die Weite der Raumladungszone, den Sperrstrom IS; Durchlassstrom I sowie die Sperrschicht- und Diffusions-Kapazität bei UPN = 0,80V und UPN = 0V. Aufgabe 2.7 In einer integrierten Schaltung soll eine Versorgungsleitung durch einen möglichst großen Kondensator gegen Kopplungen unempfindlich gemacht werden. Hierzu wird ein nWannen/p-Substrat-Übergang (Bild Aufgabe: 2.7) verwendet.

n - Wanne

2 um

UPN

300 um

p - Substrat Bild Aufgabe: 2.7 Daten:

ND = 5˜1018cm-3 ; NA = 1017cm-3 ;

Dp = 12cm2/s ; Dn = 21cm2/s

UPN = 0,8V ; A = 0,1mm2. Bestimmen Sie bei Raumtemperatur: Den fließenden Gleichstrom I sowie die Diffusions- und Sperrschichtkapazität bei UPN = 0,8V. Aufgabe 2.8 Leiten Sie die Beziehung für die Diffusionskapazität bei langen Geometriemaßen, d.h. w'n » Lp und w'p » Ln her. Gehen Sie bei der Herleitung davon aus, dass die Generation und Rekombination in der Raumladungszone vernachlässigbar ist. Hinweis: Zur Lösung der Aufgabe ist das Studium „Vertiefende Betrachtung zum Experiment“ (Kap. 1.5) erforderlich. Lösungen zu den Übungen sind zu finden unter: www.unibw.de/eit4_1/lehre/systemintegration

2.9 Literatur

2.9

81

Literatur

~BALI~

B.J. Baliga, „Modern Power Devices”, Wiley Interscience Publication, (1987)

| BOBB|

J.Bobby et al., „ Modeling of the CoolMOS Transistor-Part I: Device Physics”;IEEE Transaction on Electron Devices,Vol. 49, No.5, pp. 916922, (2002)

~CALA~

D.A. Calahan, „Computer-Aided Network Design“, McGraw-Hill, Inc., New York, (1972)

|CHHU|

Chenming Hu, „ Optimum Doping Profile for Ohmic Resistances and High-Breakdown Voltage”, IEEE Transaction on Electron Devices,Vol. 26, No.3, pp. 243-244, (1979)

|FUJI|

Tatsuhiko Fujihira, „Theory of Semiconductor Superjunction Devices”, Japn.J.Appl. Phys. Vol.36, No 10, pp 6254-6262, (1997)

~GOEB~

H. Goebel, „An Unified Method for Modeling Semiconductor for Power Devices“, IEEE Transaction on Power Electronics, Vol. 9. No. 5, pp. 497–505, (1994)

~KRAU~

R. Kraus, „A precise model for the transient characteristic of power diodes”, Power Electronics Specialists Conference (PESC), pp. 863–869, (1992)

~NAGE~

L.W. Nagel, „SPICE 2: A computer program to simulate semiconductor circuits“, Memorandum No. ERL-M520, 9. Electronics Research Laboratory University of California, Berkley, (1975)

~SZE~

S.M. Sze, „Physics of Semiconductor Devices“, Wiley Interscience Publication, (1981)

3

Bipolarer Transistor

In diesem Kapitel wird nach einer kurzen Beschreibung eines bipolaren Herstellprozesses das physikalische Verhalten eines npn-Transistors analysiert. Diese Analyse bildet die Grundlage für die Herleitung des Transportmodells. Hierbei werden u.a. die wichtigen Begriffe wie Stromverstärkung und Transportstrom eingeführt. Es kann bewiesen werden, dass die Beschreibung für diesen Strom auch dann seine Gültigkeit behält, wenn eine inhomogene Basisdotierung vorliegt. Die wesentlichen Effekte zweiter Ordnung wie Abhängigkeit der Stromverstärkung vom Kollektorstrom und der Temperatur, die Basisweitenmodulation sowie die Emitterrandverdrängung werden betrachtet. Am Ende des Kapitels wird auf die Modellierung des Transistors eingegangen.

3.1

Herstellung einer Bipolarschaltung

Um ein besseres Verständnis für die im Folgenden beschriebenen Herstellungen einer integrierten Schaltung zu vermitteln, wird kurz auf die Grundzüge der Planartechnik eingegangen. Unter Planartechnik versteht man eine Serie aufeinander folgender Prozesse, die sich in die Schritte Schichttechnik, Fotolithographie sowie Ätz- und Dotiertechnik grob einteilen lassen. Am folgenden Beispiel werden die Grundelemente dargestellt. Auf die einkristalline p-dotierte Siliziumscheibe – Substrat genannt – wird eine isolierende Siliziumdioxidschicht (SiO2) aufgebracht (Bild 3.1). Es folgt die Fotolithographie zur Strukturierung. Dazu wird ein lichtempfindlicher Fotolack abgeschieden und durch eine Maske belichtet. Nach dem Entwickeln des Fotolacks werden die belichteten Bereiche chemisch entfernt. Es folgt eine Dotierung bzw. eine Implantation in den geöffneten Bereichen, z.B. durch Arsenatome, wodurch pn-Übergänge entstehen.

84

3 Bipolarer Transistor SiO2 Schichttechnik p-Substrat Licht

Fotolack Fotolithographie p-Substrat

Ätztechnik p-Substrat

Arsen

Dotiertechnik n p-Substrat

Bild 3.1:

Grundzüge der Planartechnik

Bild 3.2 zeigt eine komplexere Struktur, nämlich einen Querschnitt durch einen typischen npn-Transistor aus einer integrierten Schaltung, dessen Herstellung im Folgenden besprochen werden soll. E

B

Metall

n++ p+

+++

p

n

n++ n+

p-Substrat

Bild 3.2:

Passivierungsschicht

C

+++

SiO2 -Isolierung vergrabener Kollektoranschluss

Querschnitt eines npn-Bipolartransistors in einer integrierten Schaltung

Dieser besteht aus einem n++-Emitter (E), einer darunter liegenden p-Basisschicht (B) und einem n-Kollektor (C). Letzterer ist über einen n+-vergrabenen Kollektoranschluss an die Halbleiteroberfläche geführt, um die Verdrahtung des Transistors mit anderen Bauelementen zu ermöglichen. Die Isolierung benachbarter Transistoren geschieht durch ein gemeinsames p-Substrat, das mit der negativsten Spannung der Schaltung

3.1 Herstellung einer Bipolarschaltung

85

verbunden ist. Dadurch wirkt der Kollektor gegenüber dem Substrat wie ein gesperrter pn-Übergang. Am Beispiel eines typischen Herstellablaufs werden die wesentlichen Prozessschritte (Bild 3.3) näher besprochen.

Maske

Antimon SiO 2

n+ p

a)

vergrabener Kollektoranschluss

Si Epi-Si

n n+ p

b)

Epitaxie

Maske Si3 N4

Si3 N4

SiO 2 n n+

Dickoxiddefinition

p

c) Maske

Bor Si3 N4 SiO2

n

+++

d)

+++

n+

p+

p

p+

Channel Stopper

Si3 N4 n

n n+

+++ p+

+++

SiO2 lokale Oxidation p+

p

e) Maske Phosphor Si3 N4 n n+

+++ p

f)

+++

SiO2 Kollektorkontakt

86

3 Bipolarer Transistor

Maske Bor

p+ n+

n

+++

+++

Fotolack SiO2 Basiskontakt

p

g) Bor p+ p

+++

Basisdotierung

SiO2

n+

n

+++

p

h)

Si

Maske SiO2 p+ p

+++

SiO2

n+

n

+++

Emitterdefinition

p

i)

Si

Maske Arsen

Fotolack

n++ p+

SiO2

n++

n

p

+++

n+

Emitterdotierung

+++

p

j)

Si

Maske x Metall

E n++

B p+

+++

p

n

Passivierungsschicht

C

SiO2

n++ n+

Metallisierung

+++

bE k)

Bild 3.3:

p

Si

Herstellablauf einer integrierten Bipolarschaltung (Ausschnitt npn-Transistor)

3.1 Herstellung einer Bipolarschaltung

87

Vergrabener Kollektor und Epitaxie Das Anfangsmaterial ist eine leicht dotierte p-Siliziumscheibe (z.B. NA = 1015cm-3), auf die man ganzflächig eine SiO2-Schicht durch thermische Oxidation aufbringt. Danach wird die Scheibe mit einem Fotolack beschichtet und durch eine Maske, welche die Struktur des vergrabenen Kollektoranschlusses (Buried collector) enthält, belichtet. Nach dem Entwickeln des Fotolacks und einigen weiteren Prozessschritten wird dann das Oxid (SiO2) an den Stellen weggeätzt, an denen der vergrabene n+-KollektorAnschluss entstehen soll (Bild 3.3a). Dazu wird die Scheibe ganzflächig mit z.B. Antimon implantiert, das anschließend bei ca. 1050oC eindiffundiert, wobei das Oxid als Maskierung dient. Nachdem das Oxid weggeätzt ist, wächst man eine n-Epitaxieschicht (z.B. ND = 1016cm-3), wie in Bild 3.3b gezeigt, auf. Dickoxiddefinition Zur Erzeugung von Dickoxidbereichen ordnet man lokal eine Nitridschicht (Si3N4) über einer SiO2-Schicht mit Hilfe einer Fotolackmaske an (Bild 3.3c). Channel Stopper Nach einigen weiteren nicht gezeigten Prozessschritten wird eine Diffusion von Bor zur Erzeugung von p+-dotierten Gebieten durchgeführt (Bild 3.3d). Die Diffusion erfolgt nur in den SiO2-Fenstern, da die Diffusionskonstante von Bor in SiO2 viel kleiner ist als im Silizium. Lokale Oxidation Diese geschieht nur in den Bereichen, die nicht mit Nitrid bedeckt sind (Bild 3.3e). Das Dickoxid dient dabei der Isolierung des Transistors gegenüber Nachbarbereichen sowie der elektrischen Trennung von Emitter und Kollektor. Die p+-Gebiete unter den Dickoxidbereichen verhindern Oberflächenkanäle zwischen benachbarten Transistoren, weswegen sie „Channel Stopper“ genannt werden (Kapitel 4.3.3). Kollektorkontakt Damit man den vergrabenen Kollektor niederohmig an der Halbleiteroberfläche anschließen kann, wird durch eine weitere Fototechnik der Kollektorkontakt von Oxid freigeätzt. Dadurch entsteht nach einer Phosphorimplantation mit anschließender Eindiffusion (Bild 3.3f) ein niederohmiger n+-Bereich zum vergrabenen Kollektor. Wegen der benötigten relativ tiefen Eindiffusion wurde Phosphor bei der Implantation verwendet, da dieser sehr gute Diffusionseigenschaften besitzt. Basiskontakt/Basisdotierung Mit Hilfe einer Fototechnik ätzt man den Basiskontakt frei. Es folgt eine Borimplantation (Bild 3.3g), wodurch ein niederohmiger Basiskontakt entsteht. Anschließend wird der gesamte Basisbereich freigelegt und die Scheibe ganzflächig mit Bor geringer Dosis implantiert (Bild 3.3h). Dadurch entsteht die eigentliche p-Basis, die über den p+Bereich niederohmig angeschlossen ist. Eine Umdotierung im Kollektorbereich findet nicht statt, da die dortige n+-Dotierung wesentlich größer ist als die durchgeführte pBasisdotierung.

88

3 Bipolarer Transistor

Emitterdefinition / Dotierung Durch eine weitere Fototechnik werden das Emitterfenster und der Kollektorkontakt geöffnet (Bild 3.3i). In einem darauf folgenden Schritt führt man mit Hilfe einer Fotolackmaske eine Arsenimplantation lokal durch. Danach werden in den Fensterbereichen der n++-Emitter und der n++-Kollektorkontakt erzeugt (Bild 3.3j). Arsen hat den Vorteil, dass es relativ schlecht eindiffundiert. Dies ist wünschenswert, um eine geringe Eindringtiefe zu erreichen. Die Emitterdiffusion schnürt die Basis unterhalb des Emitters ein, wodurch sich dort ein relativ hoher Bahnwiderstand einstellt. N

10 20 10 19 10 18

Emitter (NDE ) Basis (NAB )

[cm-3] 16

Epitaxie (NDC ) Anfangsmaterial (NA )

10 10 15

a)

0

0,25 0,5

1,0

Basis N

1,5

1,8

[um]

2,5

3,0

Kollektor vergrabener Kontakt

x

Substrat

Emitter 10 20 10 19 10 18 [cm -3] 16

NDE

0

NDC

NAB

10 10 15 n++ p

b)

vergrabener Kollektor (ND )

n

0,25 0,5

n+ 1,0

1,5

1,8 [um] 2,5

NA p3,0

x

xB w EPI

Bild 3.4:

a) Konzentrationsverlauf der Dotieratome (siehe Schnitt x-x' Bild 3.2k); b) Nettodotierungskonzentration N'(x) = _ND – NA_

Kontaktierungen und Verbindungen Nach Entfernen von Restoxid in den entstehenden Kontaktbereichen wird eine ganzflächige Metallabscheidung durchgeführt. Dies geschieht durch Sputtern einer Titanschicht sowie einer anschließenden Aluminiumschicht. Die Titanschicht wirkt dabei wie eine Diffusionssperre zwischen Aluminium und Silizium und verhindert dadurch eine Reaktion zwischen den beiden Schichten. Nach Verwendung eines weiteren Fotolithographieschritts zur Definition der Metallanschlüsse und anschließender Metallätzung

3.1 Herstellung einer Bipolarschaltung

89

(Bild 3.3k) wird eine Schutzschicht z.B. aus Siliziumnitrid (Si3N4) auf die ganze Scheibe aufgebracht. In einem weiteren Fototechnikschritt (nicht gezeigt) werden dann die Anschlussflecken (Pads) freigeätzt, mit denen der Chip mit den Gehäusebeinchen verbunden wird. Vor dem Verbinden muss dazu der Wafer in einzelne Chips zerlegt werden. Zur Erhöhung der Packungsdichte einer Schaltung verwendet man bei den heutigen Herstellprozessen meist noch weitere, voneinander unabhängige Metallverdrahtungsebenen. Für das beschriebene Herstellverfahren ist in Bild 3.4 der Konzentrationsverlauf mit Nettodotierungskonzentration N'(x) = ~ND – NA~ dargestellt. Der beschriebene Herstellprozess ist durch seine geringe Anzahl von Fotolithographieschritten kostengünstig. Infolge der relativ großen Kapazitäten und Widerstände besonders im Basisbereich ist er jedoch nicht gut für Anwendungen im Höchstfrequenzbereich geeignet. Aus diesem Grund werden für derartige Anwendungen Prozesse verwendet, bei denen Emitter- und Basisanschlüsse durch n+- bzw. p+-dotierte Polysiliziumschichten realisiert sind. Diese werden selbstjustierend – mit Hilfe einer Spacer Technik – zueinander angeordnet. Durch die erreichbaren Flächenreduzierungen sind wesentlich kleinere Kapazitäten und niedrigere Basiswiderstände möglich, wie im Folgenden in vereinfachter Form gezeigt wird.

Maske

Arsen

SiO2 n+ p - Substrat

a) vergrabener Kollektoranschluss Maske Fotolack

Epi

Bor

p

n n+

p

b) Epitaxie und p+ - Isolierung

p

90

3 Bipolarer Transistor

Maske Poly - Si SiO2

Si3 N4 p

n

p

n+ p

c) Definition lokaler Oxidbereiche Maske Phosphor

Fotolack SiO2 p

Bird's beak

n+

n

p

n+ p

d) lokale Oxidation / Kollektorkontakt Bor

p+ - Poly - Si SiO2

n+ p

p n+ p

e) Polysiliziumbeschichtung Maske Fotolack SiO2

p+ - Poly - Si

SiO2

n+ p

p n+ p

f) Emitterdefinition

3.1 Herstellung einer Bipolarschaltung

91

Maske

Phosphor + Bor (BF2+)

Fotolack p+ - Poly - Si p

SiO2

n+

n

n

p

p

n+ p

g) Implantation n-Podest p-Basis Spacer

p+ - Poly - Si SiO2 p

p+

n

n+

p

n++ n+

p

p n-Podest

n+

h) Spacer aufbringen Arsen

n+ - Poly - Si p+ - Poly - Si p

n

p+ n-Podest

n++

n+

p

i) n+ - Poly-Si ganzflächig aufbringen Maske n+ - Poly - Si Fotolack BPSG p+ - Poly - Si p

n

p+

n++ p

j) Definition Kontaktlochzonen

n++ n+ p

n+

p

92

3 Bipolarer Transistor Maske

E

B

Fotolack C

W

AlSiCu (Metall 1) Ti / TiN BPSG

p

n

p+

n++ p

n++ n+

p

n+

p

k) Auffüllung der Kontaktlöcher und Ätzung von Metallebene 1

Bild 3.5:

Herstellablauf einer integrierten Bipolarschaltung mit selbstjustierenden Basis-Emitterbereichen (Ausschnitt npn-Transistor)

Vergrabener Kollektor und Epitaxie Das Anfangsmaterial besteht aus p-dotiertem Silizium mit einem spezifischen Widerstand von ca. 8:cm, auf das eine SiO2-Schicht aufgebracht ist. Mit dem ersten Fotolithographieschritt wird der Bereich des vergrabenen Kollektors definiert. Durch Implantation mit Arsen wird dieser Bereich n+-dotiert (Bild 3.5a). In einem anschließenden Epitaxieschritt wächst man eine ca. 1μm dicke n-dotierte Si-Schicht (Epi) auf (Bild 3.5b). Durch eine selektive Bor-Implantation wird der n+-Kollektoranschluss zum Substrat – infolge eines sperrbaren pn-Übergangs – isoliert. Lokale Oxidation Zur Erzeugung von Dickoxidbereichen ordnet man lokal eine Nitridschicht (Si3N4) und Polysiliziumschicht (Poly-Si) über einer ganzflächigen SiO2-Lage mit Hilfe einer weiteren Fototechnik an (Bild 3.5c). Die Oxidation geschieht anschließend nur in den Bereichen, die nicht mit Nitrid beschichtet sind (Bild 3.5d). Durch die Verwendung der zusätzlichen Poly-Siliziumschicht wird der sog. „bird's beak“ verringert. Kollektorkontakt Durch die selektive Phosphorimplantation wird – genau wie bei dem bereits beschriebenen Prozess – ein niederohmiger n+-Bereich zwischen dem vergrabenen Kollektor und dem Kollektorkontakt an der Halbleiteroberseite erzeugt (Bild 3.5d). Emitterdefinition / Basisdotierung Anschließend führt man eine ganzflächige Polysiliziumbeschichtung (Bild 3.5e), die aus aneinander liegenden Siliziumkörnern besteht, durch. Diese wird mit Bor implantiert und dient als Zuleitung zur p-Basis. Nach einer ganzflächigen SiO2-Abscheidung und einem weiteren Fotolithographieschritt wird der Emitterbereich geöffnet (Bild 3.5f). In einem folgenden Fotolithographieschritt deckt man den Kollektorbereich ab und implantiert mit Phosphor und Bor (BF+2) (Bild 3.5g). Durch den Phosphor wird ein nPodest (Selectively Implanted Collector SIC) erzeugt, um den eigentlichen Kollektorbereich niederohmig zu gestalten, wodurch sich die zulässige Stromdichte (Kapitel 3.3.1, Kirk-Effekt) erhöht. Mit dem BF+2 -Gas wird die p-Dotierung der Basiszone eingestellt. Das Wesentliche während eines weiteren Temperaturschritts ist, dass eine vertikale und

3.2 Wirkungsweise des bipolaren Transistors

93

laterale Diffusion von Bor aus dem p+-dotierten Polysilizium in das einkristalline Silizium stattfindet, wodurch ein p+-Basisanschluss selbstjustierend um den p-Basisbereich herum entsteht ~WIDM~ (Bild 3.5h). Emitterimplantation Vor der Emitterimplantation führt man mit diversen Technologieschritten eine Rundumisolierung im Emitterbereich (Spacer) mit z.B. SiO2 oder Polysilizium durch. Dadurch wird eine kleinere Öffnung geschaffen als es mit den minimalen Dimensionen der Fotolithographie möglich ist (Bild 3.5h). Anschließend wird eine Polysiliziumschicht aufgebracht, die durch eine Arsenimplantation stark n+-dotiert ist. In einem folgenden Temperaturschritt diffundiert das Arsen z.T. aus dem n+-Polysilizium in das einkristalline Silizium. Ein Emitterbereich selbstjustiert zur p-Basis mit einer Eindringtiefe von ca. 0,04μm entsteht und gleichzeitig ein niederohmiger Kollektoranschluss (Bild 3.5i). Kontaktierungen und Verbindungen Vor der Metallisierung zur Erzeugung von Leiterbahnen zur Verbindung der einzelnen Schaltungselemente wird das n+-Polysilizium in einem Fotolithographieschritt im Emitter- und Kollektorbereich strukturiert (nicht dargestellt). Anschließend scheidet man SiO2 ab. Dieses bildet eine Diffusionsbarriere zwischen dem Silizium und der folgenden BPSG- (Boron Phosphorous Silicate Glass) Schicht. Das Glas wirkt als Isolation und verrundet gleichzeitig die Strukturkanten. Mit einem weiteren Fotolithographieschritt werden Kontaktlöcher definiert (Bild 3.5j) und anschließend freigeätzt. Es folgt eine Ti/TiN-Abscheidung in den Kontaktlöchern. Die ca. 20nm dünne Ti-Schicht bildet mit dem Si einen niederohmigen TiSi2-Kontakt, während das ca. 100nm dünne TiN als metallurgische Barriereschicht zwischen Si und dem folgenden Wolfram fungiert. Die entstandenen Gräben füllt man mit Wolfram (W-Plugs) auf. Anschließend wird ganzflächige AlSiCu auf die Scheibe aufgebracht und mit einem Fotolithographieschritt mit anschließender Ätzung strukturiert (Bild 3.5k). Zur Erhöhung der Packungsdichte können weitere voneinander unabhängige Metallverdrahtungsebenen – wie in Kapitel 4.1 beschrieben – verwendet werden. Als letzten Schritt bei der Herstellung bringt man eine ganzflächige Schutzschicht auf die Scheibe auf.

3.2

Wirkungsweise des bipolaren Transistors

Die Funktion eines npn-Transistors kann veranschaulicht werden, wenn man von zwei pn-Übergängen ausgeht, die zuerst als voneinander unabhängig und später als verkoppelt betrachtet werden. Der EB-Übergang in Bild 3.6 ist in Durchlassrichtung (UBE > 0) und der BC-Übergang in Sperrrichtung (UBC < 0) gepolt. Die Ladungsträgerbewegungen sind eingezeichnet. Bei dem in Durchlassrichtung gepolten BE-Übergang werden Elektronen in den pBereich und Löcher in den n-Bereich injiziert. Es fließt ein relativ großer Strom. Im Vergleich dazu ist der sehr kleine Reststrom des gesperrten BC-Übergangs vernachlässigbar gering (< 10-18 A/μm2). Die zugehörigen Minoritätsträgerverteilungen sind in Bild 3.6b wiedergegeben. Die Indizes wurden entsprechend den Halbleiterbereichen gewählt.

94

3 Bipolarer Transistor

B

+ UBE >0 RLZ a)

UBC 0 und UBC < 0 wird im Folgenden die Stromspannungsbeziehung abgeleitet. Dabei werden – ähnlich wie beim pn-Übergang – die folgenden Voraussetzungen gemacht:

96

3 Bipolarer Transistor x

Schwache Injektion

x

Vernachlässigung von Generation und Rekombination wegen den kurzen Abmessungen bzw. geringen Generations- und Rekombinationsraten

x

Keine Berücksichtigung von Serienwiderständen und

x

Sperrstrom des BC-Übergangs ist vernachlässigbar gering.

Letzte Annahme bedeutet, dass sich die Betrachtung der Minoritätsträger im Kollektor erübrigt. Da die Elektronen die BC-Raumladungszone durchqueren, kann die Elektronendichte bei xB nur näherungsweise auf null absinken. Zur Vereinfachung wird angenommen, dass diese dort den Wert von nBo annimmt. Auf den Gradienten der Ladungsträger in der Basis und damit Strom In hat die Annahme, ob nB (xB) = nBo oder nahezu null ist, einen vernachlässigbaren Einfluss, so lange UBE > 4It ist. Die Herleitung der Stromspannungsbeziehung ist damit identisch zu derjenigen des pn-Übergangs (Bild 2.4), jedoch mit der Ausnahme, dass die n- und p-Gebiete vertauscht sind (Bild 3.8).

IB B

E

n, p

In

nB(x)

Ip IE

IC pE(x) p Eo

a)

n Bo

i

wE

xE 0

xB

x

I IE In

Ip b) Bild 3.8:

wE

wE

xE 0

xB

x

npn-Transistor im normalen Betrieb: a) Minoritätsträgerverteilung; b) Minoritätsträgerströme Ip, In und Gesamtstrom IE (gestrichelt Majoritätsträgerströme)

Demnach ergibt sich der Emitterstrom aus der Summe der Minoritätsträgerströme im Emitter Ip und in der Basis In Gl. (2.25)

3.2 Wirkungsweise des bipolaren Transistors

97

I p  In

IE

 qAD pE

dp E

dn B  qADnB , dx dx

(3.2)

wobei A die Fläche des Emitters ist. Mit dem Gradienten – direkt aus (Bild 3.8) – und den Dichtegleichungen Gl. (2.18) und (2.19) resultiert IE

IE

 qAD pE



p E ( x E )  p Eo n ( o )  n Bo  qADnB B w' E xB

qAD pE p Eo w' E

§ eU BE / I t  1 ·  qADnB n Bo § eU BE / I t  1 · . ¸ ¨ ¸ ¨ xB ¹ © ¹ ©

(3.3)

Entsprechend den in Bild 3.7 bzw. Bild 3.8 angegebenen Stromrichtungen haben Kollektor- und Basisstrom einen Wert von IC

IB

I n

I p

qAD nB n Bo § U / I ¨ e BE t  1 ·¸ © ¹ xB

qAD pE p Eo w' E

§¨ e U BE / It  1 ·¸ . © ¹

(3.4)

(3.5)

Hieraus ergibt sich eine Stromverstärkung entsprechend Beziehung (3.1) von BN

D nB n Bo w cE D pE p Eo x B

BN

2 c D nB N DE n iB w cE D pE N cAB n 2 x B iE

BN

c DnB N DE wcE D pE N cAB x B

,

(3.6)

2 2 c durch die entsprechenden Dotierungswobei n Bo n iB / N cAB und p Eo n iE / N DE dichten ersetzt und die Intrinsicdichten als gleich groß angenommen wurden. Auf unterschiedliche Intrinsicdichten in Basis und Emitter wird später im Zusammenhang mit dem Temperaturverhalten des Transistors näher eingegangen.

Bei Betrachtung von Beziehung (3.6) stellt sich die Frage, was getan werden muss, um eine große Verstärkung zu realisieren. Das Geometrieverhältnis w'E / xB kann durch Verkleinerung der Basisweite xB vergrößert werden oder die Emitterweite w'E wird so weit vergrößert, bis w'E » Lp ist (siehe vertiefende Betrachtung Experiment Kap. 1.5), denn dann kann das Geometriemaß durch die Diffusionslänge Lp der Löcher ersetzt werden. Dies ist nicht unbedingt eine gute Vorgehensweise, da dadurch die in den Emitter injizierte Ladung Gl. (2.53) und damit die Diffusionskapazität des Emitters zu-

98

3 Bipolarer Transistor

nimmt. Meist findet man bei modernen integrierten Transistoren deshalb ein Geometrieverhältnis um eins herum. Damit liegt die Optimierung bei der Wahl des geeigneten Dotierungsverhältnisses N'DE/N'AB. In Bild 3.4 ist als Beispiel das Dotierungsprofil eines Transistors dargestellt. Hierbei ist infolge der Umdotierungen N'DE » N'AB » N'DC, wodurch sich eine entsprechend große Stromverstärkung ergibt (Bild 3.9) . IC

200uA

20

IB

150uA

[mA] 100uA

10

50uA

1 0

Bild 3.9:

-1 -2 -3

0 1

2

3

[V]

-5

U CE

5

[V]

U BC

Ausgangskennlinienfeld IC = f(UBC ;UCE) mit IB als Parameter

Transportstrom Der Kollektor- und Basisstrom Gl. (3.4) und (3.5) kann in der sog. Moll-Ross-Form IC

U /I I SS §¨ e BE t  1 ·¸ © ¹

(3.7)

IB

I SS § U / I ¨ e BE t  1 ·¸ ¹ BN ©

(3.8)

beschrieben werden, wobei I SS

qAD nB n Bo xB

(3.9)

ist. Dieser Strom wird Transportstrom genannt. Er ist jedoch kein Sperrstrom, sondern ein Stromparameter, der nur von den Basiseigenschaften abhängt. Typische Werte liegen um 10-18 A/μm2. Der Transportstrom kann als Funktion der Majoritätsträgerladung in der Basis 2

I SS

qAD nB n iB xB pB 2

2

2

q A D nB n iB QB

(3.10)

3.2 Wirkungsweise des bipolaren Transistors

99

ausgedrückt werden, wobei diese einen Wert von

QB

qAx B p B

(3.11)

hat und N'AB = pB bei schwacher Injektion ist. Gleichung (3.10) behält auch ihre Gültigkeit, wie in der folgenden vertiefenden Betrachtung bewiesen wird, wenn eine inhomogene Dotierungsverteilung in der Basis (Bild 3.4) vorliegt und xB

QB

qA

³ N cAB ( x ) dx

(3.12)

o

ist. Die Zahl der Dotieratome pro Fläche in der Basis

xB

³ N cAB ( x ) dx

GB

(3.13)

o

wird Gummelzahl genannt. Sie ist eine wichtige Größe, da sie über ISS den Kollektorstrom stark beeinflusst. Um eine große Verstärkung BN (Gl. (3.6)) zu erzielen, soll diese Zahl möglichst klein sein. Typische Werte liegen bei ca. 1012 Dotieratome/cm2. Aus dem Vorhergehenden kann ein statisches Großsignal-Ersatzschaltbild (Bild 3.10) abgeleitet werden. UBC 0 a)

C

B

UCE

+

Bild 3.10:

IB

IC +

UBE

IC

E b)

a) Transistorschaltung im normalen Betrieb; b) statisches GroßsignalErsatzschaltbild

Es besteht aus einer Basis-Emitter-Diode und einer spannungsgesteuerten Stromsenke zwischen Kollektor und Emitter, die durch Gleichung (3.7) IC

U /I I SS §¨ e BE t  1 ·¸ © ¹

beschrieben ist. Durch die Diode fließt ein Basisstrom (3.8) von IB

I SS § U / I ¨ e BE t  1 ·¸ . ¹ BN ©

100

3 Bipolarer Transistor

Bestimmung von ISS und BN Zur Beschreibung des npn-Transistors werden die Parameter ISS und BN benötigt. Um diese zu bestimmen, wird die in Bild 3.11 gezeigte halblogarithmische Darstellung gewählt. Der Transportstrom ISS wird genau wie bei dem pn-Übergang (Bild 2.7) durch Extrapolation gewonnen. Es sei jedoch noch einmal darauf hingewiesen, dass es sich in diesem Fall um keinen Reststrom, sondern um einen Stromparameter handelt, der die Basiseigenschaften beschreibt. Der Wert von BN ergibt sich aus dem Quotienten der beiden Kurven IC / IB. Auf die unterschiedlichen Stromverstärkungen in den Bereichen I bis III wird im Abschnitt 3.3.1 näher eingegangen.

I IK 10 -3 10 -6

BN

IC

10 -9

IB

[A]

10 -15 10 -18 0 Bild 3.11:

II

ISS I 0,5

[V]

III 1,0

UBE

Halblogarithmische Darstellung des Kollektor- und Basisstroms im Normalbetrieb

Vertiefende Betrachtung: Transportstrom bei inhomogener Basisdotierung Im Vorhergehenden wurde behauptet, dass die Beziehung für den Transportstrom Gl. (3.10) bis (3.12) ihre Gültigkeit behält, wenn eine inhomogene Dotierung in der Basis vorliegt. Der Beweis ergibt sich aus der folgenden Betrachtung. Die allgemeinen Stromgleichungen Gl. (1.48), (1.49) beschreiben den Elektronen- und Löcherstrom in der Basis

Jn

qP nB n B ( x ) E ( x )  qD nB

Jp

qP pB p B ( x ) E ( x )  qD pB

dn B ( x ) dx dp B ( x ) dx

.

Zur Vereinfachung sei angenommen, dass die Beweglichkeit und die Diffusionskonstante ortsunabhängig sind. Unter der Voraussetzung, dass die bisher gemachten Annahmen ihre Gültigkeit haben und der Löcherstrom (Basisstrom) vernachlässigbar klein ist und zu null angenommen werden kann, ergibt sich

3.2 Wirkungsweise des bipolaren Transistors Jp

101

qP pB p B ( x ) E ( x )  qD pB

dp B ( x )

0.

dx

(3.14)

Dieser Ansatz führt zu einem elektrischen Feld in der Basis D pB

dp B ( x ) 1 P pB p B ( x ) dx

E ( x)

(3.15)

und einem Elektronenstrom von Jn

§ D pB dp B ( x ) · dn B ( x ) 1 ¸  qD qP nB n B ( x ) ¨ . nB ¨P p B ( x) dx ¸ dx © pB ¹

(3.16)

Werden beide Seiten der Gleichung mit pB(x) multipliziert und die Einstein-Beziehung Gl. (1.46) verwendet, dann resultiert p B ( x) J n

qD nB n B ( x )

dp B ( x ) dx

 qD nB p B ( x )

dn B ( x ) dx

(3.17)

.

Infolge dieser Multiplikation kann die Produktregel angewendet werden, wodurch sich die Darstellung p B ( x) J n

qD nB

d n ( x ) p B ( x ) dx B

(3.18)

ergibt. Da der Strom in der Basis konstant ist, hat dieser nach Integration über der Basis einen Wert von xB

qD nB

³ 0

Jn

d ( n ( x ) p B ( x )) dx dx B (3.19)

xB

³ p B ( x ) dx 0

Jn

>

@

qDnB n B ( x B ) p B ( x B )  n B ( 0 ) p B ( 0 ) . xB

(3.20)

³ p B ( x ) dx 0

Das Dichteprodukt bei xB wird, entsprechend der bereits gemachten Annahme, infolge des BC-Feldes auf den Wert des thermodynamischen Gleichgewichts abgesenkt nB ( xB ) pB ( xB )

n Bo p Bo

während dasjenige bei x = 0 durch Beziehung (2.17)

niB 2 ,

(3.21)

102

3 Bipolarer Transistor

n B ( 0) p B ( 0)

U /I n iB 2 e BE t

(3.22)

beschrieben ist. Dies führt bei schwacher Injektion mit N'AB (x) = pB (x) zu einem Kollektorstrom IC

/I 2 U qAD nB n i ( e BE t  1)

 AJ n

xB

³

(3.23) N ' AB ( x ) dx

o

und damit zu einem Transportstrom von qAD nB n i2

I SS

.

xB

³

(3.24)

N cAB ( x ) dx

o

Mit dieser Herleitung wurde somit überprüft, dass der Transportstrom Gl. (3.10) auch dann seine Gültigkeit behält, wenn eine inhomogene Dotierung bzw. Majoritätsträgerverteilung vorliegt.

3.2.2

Transistor im inversen Betrieb

Bild 3.10 zeigt den Transistor im normalen Betrieb. Im inversen Betrieb dagegen (Bild 3.12) ist UBC > 0 und UBE < 0, wodurch die Funktion von Kollektor und Emitter vertauscht sind. Die sich dabei ergebenden Stromgleichungen sind in Analogie zum normalen Betrieb (Index E und C vertauscht)

UBC >0 +

C

IB

UCE

IC / BN angelegt (Bild 3.16). C UBCsat IB UBEsat

Bild 3.16:

IC UCEsat

UBCsat

IC

D2

IB B UBEsat

IB2 D1

ICT UCEsat

IB1

E Sättigungsbetrieb: a) Transistor; b) Ersatzschaltbild

Die sich dabei am Transistor einstellenden Spannungen können aus dem Ersatzschaltbild und den Beziehungen (3.28) und (3.29) direkt ermittelt werden. Unter der Voraussetzung, dass die Spannungen UBCsat und UBEsat > 100 mV sind, kann man die –1-Terme

106

3 Bipolarer Transistor

vernachlässigen. Wird außerdem angenommen, dass BN » BI + 1 ist, was in der Praxis fast immer zutrifft, dann ergeben sich die folgenden Sättigungsspannungen: U BCsat

I t ln

BI ( BN I B  I C ) I SS B N

(3.32)

U BEsat

I t ln

I C  I B (1  B I ) I SS

(3.33)

U CEsat

U BEsat  U BCsat

U CEsat

I t ln

B N [ I C  I B (1  B I )] . BI ( BN I B  I C )

(3.34)

Die Spannung UCEsat ist die wichtigste von den Sättigungsspannungen. Sie muss bei Digitalschaltungen möglichst klein sein, um einen sicheren Schaltbetrieb zu garantieren. Beispiel: Die Daten eines npn-Transistors sind BN = 150 und BI = 10. Das Verhältnis von Kollektorstrom IC zu Basisstrom IB beträgt IC / IB = 20. Damit ergibt sich aus Gleichung (3.34) eine Sättigungsspannung von

U CEsat

3.2.4

B N [ I C / I B  ( 1  B I )] BI ( BN  I C / I B ) 150  20  11 26 mV ln 33 mV . 10 150  20

I t ln

Temperaturverhalten

Im Folgenden wird die Abhängigkeit der Stromverstärkung und des Kollektorstroms von der Temperatur näher betrachtet. Temperaturabhängigkeit der Stromverstärkung Diese ist in Bild 3.17 als Funktion des Kollektorstromes dargestellt. BN

T=125°C

200 T=25°C 150

T=-50°C

100 0,01

Bild 3.17:

0,1

1

[mA]

10

IC

Typische Abhängigkeit der Stromverstärkung BN vom Kollektorstrom und von der Temperatur

3.2 Wirkungsweise des bipolaren Transistors

107

Die Zunahme der Stromverstärkung mit steigender Temperatur ist auf die Veränderung der Intrinsicdichte im Emitter niE gegenüber derjenigen in der Basis niB zurückzuführen Gl. (3.6). Dies kann wie folgt erklärt werden: Ab einer Dotierungsdichte N > 1019 cm-3 treten zwischen den Dotieratomen untereinander und den Siliziumatomen quantenphysikalische Wechselwirkungen auf, wodurch es entsprechend dem Pauli-Prinzip (Kapitel 1.1) zu einer Aufspaltung von Energieniveaus kommt. Die Folge ist eine Abnahme des Bandabstandes um 'Wg. Da die Emitterdotierung entsprechend groß ist, ergibt sich die folgende Temperaturabhängigkeit der Intrinsicdichte im Emitter

T · C §¨ ¸ © [K ] ¹

n iE

3 / 2  (W (T )  'W ) / 2 kT g g

e

.

(3.35)

Diejenige in der Basis wird dagegen wegen der niedrigen Dotierung weiterhin durch Beziehung (1.20) n iB

T C §¨ [ K ] ©

· ¸ ¹

3 / 2 W ( T ) / 2 kT g

(3.36)

e

beschrieben, sodass sich eine Temperaturabhängigkeit der Stromverstärkung Gl. (3.6) von 

B N (T )

'W g k

B N (T R ) e

(

1 1  ) T TR

(3.37)

ergibt, wobei BN (TR) die Stromverstärkung bei einer Referenztemperatur TR, z.B. Raumtemperatur ist. Aus dieser Beziehung wird häufig die Bandverengung 'Wg ermittelt. Dies kann jedoch u.U. zu einem unzulässig großen Fehler führen, wenn die Diffusionskonstanten, die ebenfalls temperaturabhängig sind, nicht berücksichtigt werden ~REIN~. Temperaturabhängigkeit des Kollektorstroms Bei den meisten Schaltungen (Kapitel 10.3) ist eine genaue Beschreibung der Abhängigkeit des Kollektorstroms von der Temperatur wichtiger als diejenige von der Stromverstärkung, da diese meistens ausreichend groß ist. Um die Temperaturabhängigkeit des Kollektorstroms zu bestimmen, wird zusätzlich zu der sich ändernden Intrinsicdichte noch die Änderung der Diffusionskonstante sowie des Bandabstandes benötigt. Die Beweglichkeitsänderungen (Bild 1.17) können z.B. für Elektronen durch die empirische Beziehung

P n (T )

P n ( 300 K ) §¨

T © 300 K

· ¸ ¹

 an

(3.38)

erfasst werden, wobei T die absolute Temperatur in Kelvin und an eine Konstante ist, die Werte zwischen 1 und 1,5 annehmen kann. Hieraus ergibt sich eine Abhängigkeit der Diffusionskonstante von D nB

I t P n ( 300 K ) §¨

T © 300 K

· ¸ ¹

 an

.

(3.39)

108

3 Bipolarer Transistor

Mit den Gleichungen (3.4) und (3.38) sowie (1.16) und (1.20) resultiert daraus eine Temperaturabhängigkeit des Kollektorstroms von

AqD nB n Bo § U / I ¨ e BE t  1 ·¸ xB © ¹

IC

T E §¨ © 300 K

( 4  an )  ·

¸ ¹

W g (T )

e

kT

(3.40) §¨ e U BE / I t  1 ·¸ , ¹

©

wobei E eine temperaturunabhängige Konstante in Ampère und It = kT/q ist. Messungen, wie sich der Bandabstand infolge von Veränderung der Gitterkonstanten mit der Temperatur verändert, wurden von einigen Autoren durchgeführt. Die Resultate sind in ~TSIV~ zusammengefasst. Für überschlägige Berechnungen kann hierzu die lineare Beziehung ~BARB~ W g (T ) / q

U go  HT

U g (T )

(3.41)

verwendet werden. Hierbei ist Ugo die Spannung, die dem extrapolierten Wert des Bandabstandes Wgo/q für T o 0 entspricht. H hat dabei einen Wert von – 2,8˜10-4 V/K.

3.2.5

Durchbruchverhalten

Die maximalen Transistorspannungen werden durch das Durchbruchverhalten der pnÜbergänge bestimmt. Zwei typische Ausgangskennlinienfelder (Bild 3.18) in Basisschaltung (gemeinsamer Pol für Ausgangs- und Eingangskreis ist die Basis) und Emitterschaltung (gemeinsamer Pol Emitter) beschreiben diese Charakteristik. IC

IC

IB= 0,03mA

IB = 0,04mA

5 [mA]

4

IE= 1,5mA

1,5 1 0,5

3

[mA]

IE = 1,0mA

2

IE= 0,5mA

1

IE= 0mA

0

5

[V]

IB = 0,02mA

10

IB= 0,01mA IB= 0,0mA

U CB

0

BUCB0

[V]

IC IE a)

Bild 3.18:

2

4

6

8 BUCE0

U CE

IC +

UCE

UCB b)

IB

+

IE

Durchbruchverhalten: a) Basisschaltung; b) Emitterschaltung

3.2 Wirkungsweise des bipolaren Transistors

109

Durchbruch in Basisschaltung In der Basisschaltung tritt bei der Spannung BUCBO (Index =O für offenen Emitter) ein Kollektor-Basisdurchbruch auf. Dieser kommt durch den auftretenden Lawineneffekt, der bereits in Kapitel 2.6 beschrieben wurde, zustande. Eine Folge davon ist, dass bei den gezeigten Transistorkennlinien bereits ab ca. 15V die Stromverstärkung AN

I C /( I E )

(3.42)

größer eins ist. Damit ergibt sich ein Kollektorstrom von

IC

 AN I E M ,

(3.43)

wobei M

1 ª U CB 1 « ¬ BU CBO

º » ¼

n

(3.44)

ein Faktor ist, der die Ladungsträgermultiplikation wiedergibt, vgl. Gl. (2.72). Der Betrieb des Transistors in der Nähe des Durchbruchs führt nur dann zur Zerstörung, wenn die zulässige Temperatur überschritten wird. Basis-Emitterdurchbruch Beim Basis-Emitterübergang – Kollektor offen – tritt ebenfalls ein Lawinendurchbruch auf. Da die Basis der niedriger dotierte Bereich des Übergangs ist, wird die Durchbruchspannung BUBEO überwiegend durch die Dotierung N´AB dieses Bereichs bestimmt (Gl. 2.75). Beim Basis-Kollektorübergang dagegen ist dies die Dotierung des Kollektors N´DC. Da N´AB » N´DC ist (Bild 3.4), muss somit BUBEO « BUCBO sein. Durchbruch in Emitterschaltung Die Durchbruchspannung BUCEO in Emitterschaltung bei IB = 0 (Bild 3.18b) ist niedriger als BUCBO in Basisschaltung. Zu einer Zerstörung kommt es ebenfalls nur, wenn die zulässige Temperatur des Transistors überstiegen wird. Um die Durchbruchspannung zu ermitteln, ist es zweckmäßig, zuerst die Ladungsträgerbewegung zu Beginn des Durchbruchs (Bild 3.19a) zu betrachten.

110

3 Bipolarer Transistor

E

B

C

n

p

n

BN I B a)

Punch-through

Lawinendurchbruch

n

p

n

UPT +

+

BUCE0

W

'U

I Punch-through b)

Bild 3.19:

Durchbruch in Emitterschaltung: a) Lawineneffekt; b) Punch-throughEffekt

Im BC-Übergang entstehen infolge des beginnenden Lawinendurchbruchs ElektronLochpaare, wobei die erzeugten Elektronen einen Beitrag zum Kollektorstrom und die Löcher einen entsprechenden Beitrag zum Basisstrom liefern. Letzterer bewirkt dadurch eine zusätzliche Injektion von Elektronen aus dem Emitter durch die Basis zum Kollektor, wodurch der Kollektorstrom noch weiter ansteigt. Mit IE + IB + IC = 0 (Bild 3.18b) und Beziehungen (3.42), (3.43) ergibt sich ein Kollektorstrom von IC

IB  IE IC I B  AN M IB

AN M 1  AN M

(3.45) .

Daraus ist ersichtlich, dass IC bereits dann gegen unendlich geht, wenn AN M = 1 wird. Im vorhergehenden Fall musste dazu M o f gehen. Aus obiger Bedingung und Gleichung (3.44) kann der Zusammenhang 1

BU CEO | BU CBO  B N  n

(3.46)

ermittelt werden. Diese Gleichung zeigt, dass BUCEO beträchtlich kleiner als BUCBO ist und mit steigender Stromverstärkung abnimmt. Mit diesem Zusammenhang kann auch die besondere Charakteristik des Durchbruchverhaltens in Bild 3.18b bei IB = 0 erklärt werden. Wird UCE von einem niedrigen Wert ausgehend erhöht, fließt zuerst nur ein sehr kleiner Kollektorstrom. Da bei diesem geringen Strom BN klein ist (Bild 3.17),

3.3 Effekte zweiter Ordnung

111

muss somit BUCEO groß sein. Steigt der Kollektorstrom an, nimmt BN zu und damit BUCEO ab. Die negative Durchbruchkennlinie resultiert. Die BUCEO-Spannung wird entweder bestimmt durch den beschriebenen Lawineneffekt oder durch einen sog. Punch-through-Effekt, bei dem sich die Raumladungszonen von Kollektor und Emitter basisseitig berühren, bevor der Lawinendurchbruch auftritt (Bild 3.19b). Wenn dies passiert, existiert eine durchgehende Raumladungszone zwischen Emitter und Kollektor. Dies führt dazu, dass die Energiebarriere des BasisEmitterübergangs um 'U abgesenkt wird. Elektronen werden dadurch aus dem Emitter in die Basis injiziert und wandern zum Kollektor, wodurch ein Durchbruch verursacht wird. Die Spannung, die dazu in etwa nötig ist, kann entsprechend Gl. (2.41) für einen abrupten Übergang x B qN ' AB 1  N ' AB / N ' DC 2H o H r 2

U PT

(3.47)

bestimmt werden.

3.3

Effekte zweiter Ordnung

Im Vorhergehenden wurde die grundsätzliche Wirkungsweise des npn-Transistors analysiert. Genauere Betrachtungen zeigen, dass Effekte zweiter Ordnung die Wirkungsweise z.T. stark beeinflussen. Die wesentlichsten Effekte, die im Folgenden beschrieben werden, sind: Abhängigkeit der Stromverstärkung vom Arbeitspunkt, die Basisweitenmodulation sowie die Emitterrandverdrängung.

3.3.1

Abhängigkeit der Stromverstärkung vom Kollektorstrom

In der bisherigen Analyse wurde davon ausgegangen, dass die Stromverstärkung unabhängig von der Größe des Kollektorstromes und unabhängig von UBC ist. Wie das Bild 3.20 demonstriert, ist dies jedoch bei realen Transistoren nicht der Fall. BN

UBC -5V -2V 0V

200 150 I

100 0,01

Bild 3.20:

III

II 0,1

1

[mA]

10

IC

Typische Abhängigkeit der Stromverstärkung BN vom Kollektorstrom mit UBC als Parameter Die Stromverstärkung kann in die Bereiche geringer – (I), mittlerer – (II) und großer Kollektorströme (III) eingeteilt werden. Diese Bereiche waren bereits in der halb-

112

3 Bipolarer Transistor

logarithmischen Darstellung (Bild 3.11) ausgewiesen und sollen im Folgenden näher betrachtet werden. Im Anschluss daran wird die Basisweitenmodulation beschrieben, die eine Erklärung für die Abhängigkeit der Stromverstärkung von UBC liefert. Bereich I In dem Bereich geringer Kollektorströme kann die Rekombination von Ladungsträgern in der EB-Raumladungszone nicht unbedingt mehr vernachlässigt werden. Sie liefert einen Beitrag zum Basisstrom IB, wodurch das Verhältnis IC / IB, d.h. die Stromverstärkung abnimmt. Bereich II Der mittlere Strombereich wird durch die abgeleiteten Transistorgleichungen beschrieben. Bereich III Wird die Spannung UBE erhöht, nimmt die Stromverstärkung ab. Dieses Verhalten kann auf zwei Effekte zurückgeführt werden, nämlich starke Injektion am BE- und BC-Übergang. 1. Starke Injektion am BE-Übergang Am BE-Übergang ist bei starker Injektion die Minoritätsträgerdichte nB(0) t NAB. Dadurch ergibt sich, ähnlich wie in Gleichung (2.21) beschrieben, eine spannungsabhängige Injektion von U / 2I t n B ( 0 ) | n i e BE ,

(3.48)

die gegenüber Beziehung (3.4) um den Faktor zwei im Exponenten reduziert ist. Dies hat zur Folge, dass der Kollektorstrom IC |

qAD nB n i xB

/ 2I t U e BE

(3.49)

entsprechend abnimmt. 2. Starke Injektion am BC-Übergang Im normalen Betrieb ist der BC-Übergang gesperrt und die in die Basis injizierten Minoritätsträger werden an der Stelle xB zum Kollektor hin abgesaugt. Diese Betrachtung führte dazu, dass nach der bisherigen Theorie die Überschussdichte der Ladungsträger am Ort xB zu null angenommen wurde. Da jedoch Ladungsträger die BCRaumladungszone durchqueren, muss bei größeren Strömen diese Annahme verletzt werden. Haben die Elektronen innerhalb der BC-Raumladungszone ihre Sättigungsgeschwindigkeit vsat erreicht (siehe Bild 1.16), so kann der Kollektorstrom nur durch Vergrößerung der Zahl der Ladungsträger erhöht werden. Der Effekt, der dabei auftritt, wird Kirk-Effekt ~KIRK~ genannt. Aus Beziehung (1.38) lässt sich die Zahl der Ladungsträger

3.3 Effekte zweiter Ordnung

113 n



In

IC

qAv sat

qAv sat

(3.50)

berechnen. Mit zunehmendem Kollektorstrom wird dadurch die Ladung der BC-Raumladungszone

c ( x)  qN ' AB ( x )  qN DC

qN ( x )

(3.51)

verändert. Damit ergibt sich in Analogie zur Feldberechnung beim pn-Übergang Gl. (2.35) der Zusammenhang dE dx

1

H o H Si

>qN ( x )  qn @

I ª º qN ( x )  C » « H o H Si ¬ Av sat ¼ 1

(3.52)

und ein Feldverlauf von E ( x)

1

H oH Si

ª

³ «¬ qN ( x ) 

IC º dx . Av sat »¼

(3.53)

Da außerdem gilt Gl. (2.37) xC

I iC  U BC



³ E ( x ) dx ,

(3.54)

xB

wobei IiC die Diffusionsspannung des BC-Übergangs ist, muss bei konstanter Spannung UBC das Integral über dem Feld auch konstant sein. Es resultiert ein Feldverlauf, wie er in Bild 3.21 skizziert ist.

114

3 Bipolarer Transistor NDC wEPI

NAB p Basis

n

vsat

a)

xBxi

U

n+ Kollektor

xC

xB

NDC

x

xC

b)

NAB E 0

x

(4) IC (3) (2) (1)

c)

Bild 3.21:

IC

EM

a) Starke Injektion am BC-Übergang; b) Ladungsverteilung bei kleinem Kollektorstrom (1); c) Feldverlauf bei konstanter UBC-Spannung

Der Kollektor in Bild 3.21 ist, wie bei integrierten Transistoren gebräuchlich, aus einem hochdotierten n+-Gebiet und einer niedriger dotierten n--Schicht (Epitaxie) mit der Weite wEPI aufgebaut (Bild 3.4). xi gibt in Bild 3.21 den Ort der metallurgischen Verbindung zwischen Basis und Kollektor an. Bei einem relativ kleinen Kollektorstrom resultiert der Feldverlauf (1) in Bild 3.21c. Nimmt der Kollektorstrom zu, wandert das Feld in Richtung Epitaxiekante wEPI (2). Bei c v sat beträgt die Nettoladung in der Epitaxieschicht einem Strom von I C qAN DC null, wodurch ein gleichförmiger Feldverlauf (3) bis zum vergrabenen Kollektor resultiert. Durch eine weitere Erhöhung des Stromes wird bei xi letztlich die Feldstärke ungefähr null (4). Eine weitere Zunahme des Kollektorstroms bei konstanter UBC-Spannung ist damit nicht mehr möglich, da dann bereits die basisseitige Feldgrenze in Richtung Kollektor wandert, wodurch die Basisweite zunimmt ~POON~. Der Grenzstrom ICG, bei dem dies passiert, soll im Folgenden bestimmt werden. In diesem Fall liegt der in Bild 3.21 gestrichelt gezeigte Feldverlauf (4) vor, womit sich aus Gl. (3.53) und (3.54) der Zusammenhang

EM

1

H o H Si

xi  wEPI

³

xi

I § ¨¨ qN DC c  CG Av sat ©

I § ¨¨ qN DC c  CG Av sat H o H Si © 1

und

· ¸¸ w EPI ¹

· ¸¸ dx ¹ (3.55)

3.3 Effekte zweiter Ordnung

115 xi  wEPI

I iC  U BC

³ E( x )dx



xi



w EPI 2

(3.56) EM

ergibt, wobei EM die maximale Feldstärke angibt und die Diffusionsspannung IiC als unverändert betrachtet wurde. Daraus resultiert ein Grenzstrom von

ª 2H o H Si º ». c  (I iC  U BC ) Av sat « qN DC 2 » « ( ) w ¼ ¬ EPI

I CG

(3.57)

Dieser Grenzstrom ist damit umso größer, je höher die Epitaxiedotierung z.B. durch eine Podest-Implantation – wie in (Bild 3.5g) gezeigt – ist. Beispiel:

Bei einem Transistor mit den Daten: N'DC = 1015cm-3, wEPI = 0,6μm, UBC = –5V, AE = 24˜10-8cm2, IIC | 0,7V und vsat = 107cm/s ergibt sich ein Grenzstrom von ICG = 6,5mA. Wegen der starken Abnahme der Stromverstärkung bei großen Kollektorströmen ist es nicht zweckmäßig, einen integrierten Transistor in starker Injektion zu betreiben. Dieser Bereich ist in Bild 3.11 gekennzeichnet mit IC t IK, wobei IK Knickstrom genannt wird.

3.3.2

Basisweitenmodulation

Bisher wurde davon ausgegangen, dass sich der Transistor im normalen Betrieb wie eine ideale Stromsenke verhält (Bild 3.9), d.h. dass der Kollektorstrom unabhängig von der Kollektor-Basis- bzw. Kollektor-Emitter-Spannung ist. Bei Transistoren mit besonders kurzer Basisweite ergibt sich jedoch eine Abweichung von diesem idealen Verhalten, wie die Ausgangskennlinien in Bild 3.22 zeigen. Wird z.B. die Spannung UBC zu negativen Werten hin erhöht, nimmt der Kollektorstrom zu.

IC

5

[mA]

4

1

Bild 3.22:

ISS =10 -17A BN =100 UA N =35V

IB 40uA

3

30uA

2

20uA

1

10uA

0

-1 -2 -3 [V] -5

UBC

Ausgangskennlinien IC = f (UBC) mit IB als Parameter

116

3 Bipolarer Transistor

Diese Abhängigkeit des Kollektorstroms von der UBC-Spannung ist umso ausgeprägter, je größer der Kollektorstrom ist. Der Grund für dieses Verhalten ergibt sich aus der sich ändernden Minoritätsträgerverteilung in der Basis (Bild 3.23). BC-RLZ

nB p-Basis

n-Kollektor w (UBC =0)

d nB n B(0) IC ~ d x

w (UBC 100nm), sodass der Spannungsabfall an der Inversionsschicht gegenüber dem in der Verarmungszone vernachlässigt werden kann (Bild 4.13c). Mit dieser Näherung (di o 0) – d.h. n(x) verhält sich wie eine Deltafunktion – ergibt sich aus der eindimensionalen Poissongleichung ein Feldverlauf im Halbleiter von E Si ( x )

qN A

( xd  x)

H o H Si

(4.10)

und ein Spannungsverlauf von xd

I ( x)



³

qN A

E Si ( x ) dx

2H o H Si

x

x d

2

 x ,

(4.11)

wobei als Randbedingungen ESi (x = xd) = 0 und I (x = xd) = 0 vorausgesetzt wurden. Die sich aus dieser Beziehung ergebende Spannung an der Halbleiteroberfläche am Orte x = 0 beträgt

I(x

0)

IS

qN A

2H o H Si

2

xd .

Diese wichtige Spannung wird Oberflächenspannung genannt. Damit ist ein Zusammenhang zwischen der Weite der Raumladungszone und dieser Spannung xd

2H o H Si qN A

IS

(4.12)

gegeben. Vergleicht man diese Weite mit der eines metallurgischen n+p-Übergangs (Gl. (2.43) mit ND > NA), so erkennt man, dass IS durch die Spannung über der Raumladungszone Ii – UPN ersetzt wird und ansonsten kein Unterschied in den Beziehungen besteht. Die Ladung in der Raumladungszone pro Fläche beträgt somit

Vd

 qN A x d

 qN A 2H o H Si I S .

(4.13)

4.3 Gleichungen der MOS-Struktur

167 RLZ

SiO 2 G

V

Met.

B

NA

Vg

0 xd

di

a) d ox

x

Vd

0d i

Vn

x quantenmechanisch

Vn

E

charge-sheet

b)

x U, I UGB

I ox

c)

I(x)

UFB d ox 0

Bild 4.13:

xd

Is

x

MOS-Struktur: a) Ladungsverteilung; b) Feldverteilung bei charge-sheet Näherung); c) Spannungsverlauf (bei charge-sheet Näherung)

Das Verhalten des MOS-Transistors wird im Wesentlichen durch die Ladung Qn der Inversionsschicht geprägt. Um sie zu berechnen, geht man von der Integralform des Gaußschen Gesetzes & & (4.14)
³ D ˜ dA Q aus. Sie besagt, dass die durch eine geschlossene Oberfläche ein- bzw. austretende elektrische Flussdichte D gleich der im Volumen enthaltenen Ladung Q sein muss. Wird dieses Integral auf den in Bild 4.14 gezeigten Ausschnitt angewendet, resultiert

Qn  Qd

 D ox dA

Vn Vd

 D ox ,

(4.15)

wobei Vn die flächenbezogene Ladung der Inversionsschicht ist. Diese Gleichung sagt aus, dass die Diskontinuität des elektrischen Flusses Dox durch die eingeschlossenen Ladungen hervorgerufen wird.

168

4 Feldeffekttransistor

SiO 2

Si

Dox dA

G

D Si=0 B dA Qn

Qd

Bild 4.14:

x

xd

0

Darstellung der Diskontinuität der elektrischen Flussdichte

Die elektrische Flussdichte an der Isolatorseite der Grenzfläche D ox

H o H ox E ox H o H ox

H o H ox

dI dx

(4.16)

I ox d ox

C ' ox I ox

kann als Funktion der Spannung Iox, die am Isolator abfällt (Bild 4.13), beschrieben werden, wobei Ccox die flächenbezogene Oxidkapazität Gl. (4.1) ist. Die Spannung Iox am Isolator kann anhand der an der MOS-Struktur auftretenden Spannungsabfälle berechnet werden. Nimmt die Gate-Spannung den Wert der Flachbandbedingung an (Bild 4.13c), herrschen Flachbandbedingungen. Aus diesem Grund ist UGB – UFB die wirksame Spannung, die die MOS-Struktur beeinflusst. Sie teilt sich, wie in diesem Bild gezeigt ist, auf einen Spannungsabfall im Isolator Iox und einen im Halbleiter IS auf, sodass

U GB  U FB

I ox  I S

(4.17)

ist. Somit ist die elektrische Flussdichte Gl. (4.16)

C ' ox (U GB  U FB  I S ) .

D ox

(4.18)

Unter Anwendung dieser Beziehung sowie Gleichungen (4.15) und (4.13) resultiert eine flächenbezogene Ladung in der Inversionsschicht von

Vn

 C ' ox U GB  U FB  I S 

qN A 2H o H Si I S

 C ' ox U GB  U FB  I S  J I S .

(4.19)

Der Faktor

J

1 C ' ox

qN A 2H o H Si

(4.20)

4.3 Gleichungen der MOS-Struktur

169

wird Substratsteuerfaktor genannt. Auf seine Bedeutung wird später noch näher eingegangen. Das Ziel dieses Kapitels ist erreicht. Die Ladungen in der Raumladungszone Vd Gl. (4.13) sowie diejenige in der Inversionsschicht Vn Gl. (4.19) können bestimmt werden. Hierzu ist jedoch die Kenntnis der Oberflächenspannung IS nötig. Diese soll im folgenden Abschnitt vermittelt werden.

4.3.2

Oberflächenspannung bei starker Inversion

Hierzu ist es zweckmäßig, das Bänderdiagramm halbleiterseitig genauer zu betrachten (Bild 4.15). W WC 0

IS I Bild 4.15:

Wi WF WV

IF

IS I (0)

0

x

xd

Bänderdiagramm des Halbleiters zu Beginn der starken Inversion

Die Energiebänder sind gekrümmt. Infolge dieser Biegung beträgt die Oberflächenspannung

IS

I ( 0)  I F .

(4.21)

Entsprechend dem in Kapitel 1.3.4 beschriebenen Zusammenhang zwischen Spannung und Energie haben dabei die Spannungen die Werte

I 0

Wi ( 0 )  W F

(4.22)

q

und

IF

W F  Wi ( x d ) q

.

(4.23)

Hierbei wird I F Fermi-Spannung genannt. Mit Erhöhung der Gatt-Spannung nimmt die Spannung I  0 und die Energiedifferenz (WF – Wi) an der Halbleiteroberfläche (x = 0) zu. Demzufolge steigt die Elektronendichte Gl. (1.14) n ( 0)

ni

W F Wi ( 0 ) kT e

ni e

I ( 0 ) / It

(4.24)

170

4 Feldeffekttransistor

dort an, wodurch sich in Bezug zur Oberflächenspannung Gl. (4.21) eine Elektronendichte von

I I / I ni e S F t

n (0)

(4.25)

ergibt. Die Fermi-Spannung IF Gl. (4.23) kann dabei direkt aus der Substratdotierung Gl. (1.15) ermittelt werden. Mit p( xd )

NA

ni

Wi ( x d ) W F kT e

I /I ni e F t

(4.26)

resultiert

IF

NA

I t ln

ni

.

(4.27)

Die Beziehung (4.25) ist in Bild 4.16 skizziert. WC

IF

IS =2 IF n (0)

IF

n(0) = p(xd )

0

x

xd

starke Inversion n(0) = n i

WC

IF

IS = I F I F 2 I F IS

0

Bild 4.16:

Wi WF WV

xd

Wi WF WV

x

Elektronendichte an der Halbleiteroberfläche n(0) als Funktion der Oberflächenspannung

Hat IS einen Wert von IF, dann stellt sich an der Halbleiteroberfläche eine Dichte Gl. (4.25) von n(0) = ni ein. Beträgt der Wert dagegen IS = 2IF, dann ergibt sich eine Dichte von n (0)

I /I ni e F t .

(4.28)

Diese hat damit einen Wert, der der Löcherdichte Gl. (4.26) im Substrat entspricht.

4.3 Gleichungen der MOS-Struktur

171

Ist diese Dichte erreicht, spricht man von dem Beginn der „Starken Inversion“ (SI). Wird die Gatt-Spannung nämlich weiter erhöht, bleibt die Oberflächenspannung nahezu konstant (siehe Aufgabe 4.1). Sie kann damit bei starker Inversion genähert werden durch

I S ( SI ) | 2I F .

(4.29)

Die Spannung hat z.B. bei einer Dotierung von NA = 1017cm-3 einen Wert von 0,82V. Wird die Oberflächenspannung von IS (SI) | 2IF in Gleichung (4.19) eingesetzt, kann die Inversionsschichtladung bei starker Inversion bestimmt werden.

4.3.3

Einsatzspannung und Substratsteuereffekt

Bei der bisher betrachteten MOS-Struktur wird die Inversionsschicht durch die in der Raumladungszone thermisch generierten Ladungsträger erzeugt (Bild 4.17a). Gleichung (4.19) beschreibt dabei zu jedem Zeitpunkt den Zusammenhang zwischen der Inversionsschichtladung und der Oberflächenspannung, die bei starker Inversion 2IF beträgt.

G UGB USB

~ ~

G

S

UGB

+

U GB > U SB

UGS

RLZ

~ ~

+

+

0

n+

IS

xd

~ ~

RLZ

~ ~

x

p - Typ B a)

Bild 4.17:

B b)

MOS-Struktur: a) ohne und b) mit n+-Gebiet in der Nähe

Wird nun ein n+-Gebiet (Source S genannt) in die Nähe der MOS-Struktur gebracht, wie dies der Fall beim MOS-Transistor ist, so kann die Oberflächenspannung durch eine externe Spannung USB verändert werden (Bild 4.17b). Die Inversionsschicht entsteht dabei in den meisten Fällen in vernachlässigbar kurzer Zeit ~GOND~, indem Elektronen aus dem Reservoir des n+-Gebietes an die Halbleiteroberfläche gelangen. Wie aus dem Bild ersichtlich, handelt es sich bei der Struktur um einen in Sperrrichtung gepolten metallurgischen n+p-Übergang sowie einen ebenfalls in Sperrrichtung gepolten feldinduzierten n+p-Übergang. Entsprechend der Sperrrichtung fließt damit ein – wenn auch kleiner – Sperrstrom IS Gl. (2.28). Im Zusammenhang mit dieser Struktur stellt sich die Frage, welchen Wert die Ladung der Inversionsschicht hat. Dazu wird zuerst die Oberflächenspannung betrachtet. Der feldinduzierte Übergang ist, wie bereits erwähnt, durch die zugeführte USB-Spannung in Sperrrichtung gepolt. Dadurch werden die Weite xd und die Ladung Vd der Raumladungszone größer. Als Folge davon nimmt die Ladung der Inversionsschicht Vn ab. Das resultierende Bänderdiagramm ist in Bild 4.18 dargestellt.

172

4 Feldeffekttransistor

W

W WC

WC 0

IS

IS

I

I (0)

0

IS

Wi WFp WV

IF IS I (0)

I,U

x

xd

a)

Bild 4.18:

0

Wi WF WV

IF

qUSB

0

WFn

x

xd

b)

Bänderdiagramm der MOS-Struktur: a) ohne USB-Spannung; b) mit USB-Spannung

Charakterisiert ist das Diagramm durch zwei quasi Ferminiveaus WFp und WFn im Halbleiterinnern und an der Halbleiteroberfläche, die energiemäßig infolge der angelegten Spannung um qUSB getrennt sind. Dieses Konzept des quasi Ferminiveaus wurde bereits bei dem metallurgischen pn-Übergang (Bild 2.3) eingeführt, um Situationen zu beschreiben, bei denen der Halbleiter nicht im thermodynamischen Gleichgewicht ist (Kapitel 2.3.1). Unter diesen Voraussetzungen hat die Oberflächenspannung bei starker Inversion mit I  0 I F einen Wert von

I S ( SI )

2I F  U SB .

(4.30)

Sie ist damit um den Spannungswert USB größer als in Gleichung (4.29) abgeleitet. Dies hat zur Folge, dass die Ladung der Inversionsschicht Gl. (4.19) einen Wert von  C ' ox U GB  U FB  2I F  U SB  J 2I F  U SB

Vn



(4.31)

hat. Da entsprechend Bild 4.17 U GS

U GB  U SB

(4.32)

ist, ergibt sich aus Gleichung (4.31) eine Inversionsschichtladung von

Vn

 C ' ox U GS  U FB  2I F  J 2I F  U SB

.

(4.33)

Die Ladung der Inversionsschicht ist in Bild 4.19 als Funktion der Gate-SourceSpannung skizziert. Die Gültigkeit der Beziehung (4.33) ist dabei auf den Bereich der starken Inversion begrenzt. Wird die Ladung auf Vn = 0 extrapoliert, erhält man eine Gate-Source-Spannung, die Einsatzspannung genannt wird.

4.3 Gleichungen der MOS-Struktur

173

Schwache Starke Inversion Inversion

Vn

Cox 0

Bild 4.19:

UTn

UGS

Ladung der Inversionsschicht in Abhängigkeit der Gate-Sourcespannung Gl. (4.33)

Aus Gleichung (4.33) ergibt sich diese mit Vn = 0 zu U Tn

U FB  2I F  J 2I F  U SB .

(4.34)

Für den Fall, dass USB = 0V ist, vereinfacht sich die Beziehung U Ton

U FB  2I F  J 2I F .

(4.35)

Wird dieser Ausdruck in Gleichung (4.34) eingesetzt, resultiert: U Tn

U Ton  J  2I F  U SB  2I F

.

(4.36)

Ein typischer Wert für die Einsatzspannung UTon ist z.B. 0,5V. Wie aus Bild 4.19 hervorgeht, wird im Bereich der schwachen Inversion das Verhalten der Inversionsschichtladung von der UGS-Spannung linear beschrieben. In Wirklichkeit ist das Verhalten davon abweichend, worauf in Abschnitt 4.4.3 näher eingegangen wird. Substratsteuereffekt Der Faktor

J

1 c C ox

qN A 2H o H Si ,

der bereits eingeführt und Substratsteuerfaktor genannt wurde, Gl. (4.20), beschreibt den Einfluss der USB-Spannung auf die Einsatzspannung Gl. (4.36). Dies ist in Bild 4.20 verdeutlicht.

174

4 Feldeffekttransistor

U Tn 2

J = 0,4 V IF = 0,3V

[V]

1 UTon 0 Bild 4.20:

USB

0 1 2 [V] 4

Einfluss der USB-Spannung auf die Einsatzspannung

Ausgehend von Bild 4.21 kann man sich den Substratsteuereffekt leicht erklären.

V Vg n+ USB,1

Vg

Vn

S

0

Vd

+

V Vg

Vn

0

xd (USB,1 ) Vd

xd (USB,2 )

(USB,2 ) p - Typ B

Bild 4.21:

x

x

a)

b)

c)

a) MOS-Struktur mit n+-Gebiet bei USB,1; b) Ladungsverteilung bei USB,1 c) Ladungsverteilung bei USB,2 > USB,1

Aus didaktischen Gründen sei angenommen, dass durch eine UGB-Spannung (nicht gezeigt) eine positive Ladung VG auf das Gate aufgebracht wurde. Es herrscht Ladungsneutralität, wodurch

Vg

Vn  V d

(4.37)

ist. Wird nun die USB-Spannung von USB,1 auf USB,2 erhöht, nimmt die Weite xd der Raumladungszone und damit Vd zu. Da aber VG konstant ist, nimmt Vn ab. Dies hat zur Folge, dass die Einsatzspannung zu höheren Werten wandert. Wird die USB-Spannung so weit erhöht, dass Vg = ~Vd ¨ist, ist keine Inversionsschicht mehr vorhanden. Hiermit erklärt sich auch der Ausdruck Substratsteuereffekt (body effect), da mit Hilfe der USBSpannung die Inversionsschichtdichte Vn gesteuert werden kann. Dies ist ein meist unerwünschter Effekt. Dieser führt u.a. dazu, dass Störungen im Substrat direkt auf den Transistor übertragen werden. Aus diesem Grund soll der Substratsteuerfaktor möglichst klein sein. Dies kann durch eine niedrige Substratdotierung bzw. eine möglichst große Gate-Kapazität erreicht werden. Typische Werte liegen bei 0, 4 V . Feldoxidtransistor (FOX) Benachbarte Transistoren sind, wie bei dem Herstellverfahren (Kapitel 4.1) beschrieben wurde, durch dickeres Oxid – Feldoxid genannt (FOX) – getrennt (Bild 4.2). Kreuzt in

4.4 Wirkungsweise des MOS-Transistors

175

einer integrierten Schaltung eine Metallbahn z.B. zwei Diffusionsbahnen, entsteht ein sog. Feldoxidtransistor (Bild 4.22), wodurch unerwünschte Strompfade zwischen den Diffusionsgebieten auftreten können.

(S) n+

FOX

Metallbahn (G) BPSG

(D)

FOX

n+

Diffusionsbahn

Bild 4.22:

(S)

(D)

n+

n+

STI Diffusionsbahn

p

p

Kreuzende Leiterbahnen bei verschiedenen Isolationstechniken

Hierbei wirkt die Leiterbahn als Gate und die Diffusionsgebiete als Source und Drain. Um den Transistor unwirksam zu gestalten, muss seine Einsatzspannung UFT (Field Threshold genannt) wesentlich größer als die Versorgungsspannung sein, denn die Metallbahn kann ja mit dieser Spannung beaufschlagt sein. Wie aus den vorhergehenden Beziehungen ersichtlich, kann eine große Einsatzspannung UFT dadurch erreicht werden, dass zusätzlich zu einer großen Isolatordicke bestehend aus Feldoxid (FOX) und BPSG-Schicht eine Bor-Implantation unter dem Feldoxid vorgesehen wird.

4.4

Wirkungsweise des MOS-Transistors

Bild 4.23 zeigt den Querschnitt eines n-Kanal-MOS-Transistors. Die Spannungsbedingungen sind so, dass eine durchgehende Inversionsschicht, auch Kanal genannt, entsteht. Die pn-Übergänge sind in Sperrrichtung gepolt.

UDS UGS IDS

G

S

D

In

n+

USB

IK RLZ

n+

IS

p-Typ

B i 0 Bild 4.23:

x l

n-Kanal MOS Transistor im Widerstandsbereich (UDS < UGS – UTn)

176

4 Feldeffekttransistor

Die Ergebnisse, die bei der MOS-Struktur abgeleitet wurden, können bis auf eine wesentliche Ausnahme auf den Transistor übertragen werden. Während bei der MOS-Struktur eine Inversionsschicht durch thermische Generation nach einiger Zeit erzeugt wird, entsteht diese im Fall des Transistors durch die Zufuhr von Elektronen aus dem Source-Gebiet in nahezu vernachlässigbar kurzer Zeit. Auf diesen Zusammenhang war bereits bei der MOS-Struktur mit einem n+-Übergang in der Nähe (Bild 4.17b) hingewiesen worden. Die Gate-Spannung UGS, die zur Erzeugung einer Inversionsschicht benötigt wird, muss größer als die Einsatzspannung UTn sein. Da außerdem UDS > 0V ist, entsteht entlang des Kanals ein Feld, das einen Strom verursacht. Wird die Gate-Spannung UGS erhöht, nimmt die Ladung in der Inversionsschicht und damit der Strom zu. Somit kann der Transistor als eine spannungsgesteuerte Stromquelle betrachtet werden.

4.4.1

Transistorgleichungen bei starker Inversion

Die Stromspannungsgleichungen werden unter den folgenden Voraussetzungen abgeleitet: 1) Die Spannung UDS ist sehr klein. Dies bedeutet, dass das zwischen Gate und Kanal vorherrschende elektrische Feld wesentlich größer ist als das Feld zwischen Source und Drain. Durch diese Annahme kann die Weite der Raumladungszone von Source zu Drain als konstant betrachtet werden und es können die Resultate der vorangegangenen eindimensionalen Analyse übernommen werden. Im anderen Fall wäre das Gaußsche Gesetz Gl. (4.14) auf einen zweidimensionalen Fall anzuwenden. 2) Die Beweglichkeit der Ladungsträger in der Inversionsschicht hat einen konstanten mittleren Wert, der in etwa der Hälfte des Werts im Substrat (Bild 1.17) entspricht. 3) Wie die Überschrift andeutet, werden die Gleichungen für den Fall der starken Inversion hergeleitet. Widerstandsbereich Die Ladung der Inversionsschicht beträgt entsprechend Beziehung (4.19)

Vn

c U GB  U FB  I S  J I S .  C ox

Im Unterschied zur MOS-Struktur ist jedoch beim MOS-Transistor (Bild 4.23) die Oberflächenspannung Gl. (4.30) ortsabhängig

I S  SI , x

2I F  U SB  I K ( x ).

(4.38)

In dieser Beziehung ist IK(x) die Spannung (Kanalspannung), die sich entlang des Kanals verändert. Sie hat an der Source einen Wert von 0V und an der Drain einen Wert von UDS. Damit ergibt sich eine ortsabhängige Inversionsschichtladung im MOSTransistor von

V n x

c U GS  U FB  2I F  I K ( x )  J 2I F  U SB  I K  x ,  C ox

wobei UGS = UGB – USB ist. Die Ladung in der Raumladungszone Gl. (4.13)

(4.39)

4.4 Wirkungsweise des MOS-Transistors

177

 C ' ox J 2I F  U SB  I K  x

Vd

(4.40)

 qN A 2H o H Si 2I F  U SB  I K  x

ist damit ebenfalls ortsabhängig. Wird, wie bei den Näherungen aufgeführt, eine ortsunabhängige Raumladungszone entlang des Kanals vorausgesetzt und dabei angenommen, dass die Oberflächenspannung der Raumladungszone sich nach der SourceSpannung IK = 0 richtet, dann resultiert eine Inversionsschichtladung von

V n ( x)

 C ' ox U GS  U FB  2I F  I K ( x )  J 2I F  U SB

(4.41)

 C ' ox U GS  U Tn  I K ( x ) .

Hierbei ist UTn die Einsatzspannung Gl. (4.34) des Transistors, wodurch sich eine vereinfachte Beschreibung der Stromspannungsbeziehung des Transistors herleiten lässt. Um diese gewünschte Beziehung des Transistors zu erhalten, ist es zweckmäßig, einen Ausschnitt aus dem Kanal des Transistors zu betrachten (Bild 4.24). dx w

In

I K (x)

Source

di In

I DS

I K (x+dx) x

Bild 4.24:

Ausschnitt aus dem Kanal eines MOS-Transistors

Wird für diesen infinitesimalen Kanalausschnitt die Stromgleichung (1.48) angewendet, resultiert

I n ( x)

d i wJ n ( x ) dn ( x ) · d i w§¨ qP n nE ( x )  qD n ¸ dx ¹ © dV n ( x ) dI ( x ) P n wV n ( x ) K  P n wI t , dx dx

(4.42)

wobei die Einsteinbeziehung (1.47) und für die Ladung der Inversionsschicht

V n ( x)

 d i qn ( x )

(4.43)

verwendet wurde. Im statischen Fall hat der Strom In(x) aus Kontinuitätsgründen an allen Stellen x im Kanal denselben konstanten Wert. Mit IDS = – In(x) (siehe Bild 4.23 wegen Stromrichtungen) resultiert damit

178

4 Feldeffekttransistor I DS

P n w ˜ V n ( x)

dI K ( x ) dx

 P n wI t

dV n ( x ) dx

.

(4.44)

Der Drain-Strom IDS setzt sich somit aus einem Driftstrom (Feldterm dIK / dx vorhanden)  P n wV n ( x )

I Drift ( x )

dI K ( x )

(4.45)

dx

und einem Diffusionsstrom (Ladungsgradient dVn / dx vorhanden)

P n wI t

I Diff ( x )

dV n ( x )

(4.46)

dx

zusammen. Während wie bereits erwähnt der Gesamtstrom IDS unabhängig vom Ort und konstant ist, trifft dies nicht für die Stromanteile Drift und Diffusion zu. Da es sich weiterhin bei den Gleichungen (4.45) und (4.46) um gekoppelte Differenzialgleichungen handelt, können diese nicht eigenständig integriert werden, so lange gleichzeitig Driftund Diffusionsmechanismen auftreten. Um jedoch zu einer Lösung zu kommen, ist es zweckmäßig, zuerst anzunehmen, dass entweder nur Drift oder nur Diffusion auftritt. Anschließend werden dann die Größenordnungen der Ströme verglichen. A) Nur Driftmechanismus Damit ergibt sich aus Beziehung (4.45) I DS

 P n wV n ( x )

dI K ( x ) dx

(4.47)

.

Nach Trennen der Variablen und Integrieren vom Kanal Anfang Source (x = 0) bis Kanal Ende Drain (x = l) resultiert I K U DS

x l

³ I DS dx

Pn w

³ V n ( x ) dI K

IK 0

x 0

I K U DS

P n wC ' ox

(4.48)

³ (U GS  U Tn  I K ( x )) dI K ,

IK 0

wobei Gleichung (4.41) für die Kanalladung verwendet wurde. Nach der Integration ist I DS

c P n C ox

>

@

w 2 U GS  U Tn U DS  U DS /2 . l

(4.49)

4.4 Wirkungsweise des MOS-Transistors

179

B) Nur Diffusionsmechanismus Aus Beziehung (4.46) ergibt sich

P n wI t

I DS

dV n ( x ) dx

(4.50)

.

Nach Trennen der Variablen resultiert V n ( Drain )

x l

³

I DS dx

P n wI t

³ dV n

.

(4.51)

V n ( Source )

x 0

Wird die Gleichung (4.41) – wie vorher – für die Kanalladung bei starker Inversion verwendet, ergibt sich nach der Integration ein Strom von

I DS

P n C ' ox

w IU . l t DS

(4.52)

Vergleicht man die beiden Ströme Gl. (4.49) und Gl. (4.52) für den hier hergeleiteten Fall der starken Inversion und kleine UDS-Werte, dann ist ersichtlich, dass der Driftmechanismus dominiert, solang (UGS – UTn) ausreichend groß gegenüber It (26mV bei Raumtemperatur) ist~BAGH~, ~TURC~, ~TSIV~. Damit wird für weitere Betrachtungen der Transistor bei starker Inversion (UGS > UTn) durch die Beziehung Gl. (4.49) I DS

2 E n [(U GS  U Tn ) U DS  U DS / 2]

(4.53)

beschrieben. Hierbei ist

En

kn

w und k n l

P n C ' ox .

En wird Verstärkungsfaktor des Transistors und kn Verstärkungsfaktor des Prozesses

genannt. Typische Werte für kn liegen um 200μA/V2. Obige einfache StromSpannungsbeschreibung eignet sich hervorragend, um überschlägige Berechnungen von Hand durchzuführen. Sie wird deswegen ausgiebig bei der Schaltungsdimensionierung verwendet.

Um einen möglichst großen IDS -Strom zu erhalten, steht die Anforderung nach großer Oxidkapazität und kleiner Gatelänge im Vordergrund. Dies wird verständlich, wenn man bedenkt, dass die Oxidkapazität Gl. (4.1) als Parameter vor dem Klammerausdruck Gl. (4.53) steht. Hierbei kann dox bis auf einige nm reduziert werden. Eine weitere Erhöhung der Kapazität ergibt sich dann nur noch durch ein Austauschen des SiO2 gegen ein Material mit höherer Dielektrizitätskonstante. Der Einfluss der Kanallänge l wird klar bei Betrachtung der beiden Transistoren in Bild 4.25. In beiden Fällen fließt der gleiche Strom IDS, da beide Transistoren das gleiche Geometrieverhältnis w/l besitzen. Zum Unterschied hat jedoch Transistor T2 nur 1/4 der Gate-Kapazität Cg im Vergleich zu Transistor T1. Dies bedeutet, dass Schaltungen mit Transistoren T2 auch ein kürzeres Schaltverhalten aufweisen, da jeweils kleinere Gate-Kapazitäten umgeladen werden müssen. Die Anforderung an eine möglichst kurze Kanallänge ist somit offen-

180

4 Feldeffekttransistor

sichtlich. Dies ist jedoch nur bei Anwendung von digitalen Schaltungen der Fall. Bei analogen Schaltungen steht die Reduzierung der Kanallängenmodulation (Kapitel 4.5.2) im Vordergrund. Hierzu muss die Kanallänge vergrößert werden. IDS

Cg = C ox w l D

T1

T2

I DS

Cg = 1/4 C ox w l D

W

G

L

G

1/2 W

1/2 L

S S

Bild 4.25:

Vergleich zwischen zwei MOS-Transistoren (W, L ˆ Zeichenmaße)

Die vorgestellte Beziehung Gl. (4.53) beschreibt den Transistor im sog. Widerstandsbereich, auch manchmal Linearbereich genannt. Trägt man den Drain-Strom als Funktion der Drain-Spannung auf (Bild 4.26), so ist zu beobachten, dass der Drain-Strom ab einem IDS

E n=300 10 -6A/V 2 U Tn=0,5V

3

d I DS / d UDS =0 U GS =5V

[mA]

UGS =3V

1 0 0

Bild 4.26:

2

4

[V]

6

UDS

Kennlinienfeld des MOS-Transistors im Widerstandsbereich

bestimmten Drain-Spannungswert abnimmt. Dieses unerwartete und unphysikalische Verhalten der Beziehung ist darauf zurückzuführen, dass die Stromgleichung unter der Voraussetzung einer kleinen UDS-Spannung abgeleitet wurde. Unter dieser Bedingung war es möglich, einen eindimensionalen Ansatz zu verwenden. Diese Annahme ist natürlich bei großen Drain-Spannungen nicht mehr gerechtfertigt, wodurch es zu dem in Bild 4.26 gezeigten eigentümlichen Stromverhalten kommt. Der Drain-Spannungswert, bei dem die Steigung dIDS / dUDS der Funktion 0 ist und ab dem das Transistorverhalten unphysikalisch ist, wird Sättigungsspannung genannt. Sie ergibt sich aus Beziehung Gl. (4.53) nach Differenziation zu

4.4 Wirkungsweise des MOS-Transistors

U DS

181

U DSsat

U GS  U Tn .

(4.54)

Was physikalisch passiert, wenn die Drain-Spannung erhöht wird, soll im Folgenden näher analysiert werden. Stromsättigung Dazu ist es zweckmäßig, die Ortsabhängigkeit der Kanalspannung zu betrachten, wenn die Drain-Spannung erhöht wird. Die Kanalspannung kann ermittelt werden, indem in Gleichung (4.48) die Integrationsgrenzen l und UDS in die Variablen x und IK umgeändert werden. Das Resultat gibt dann die Abhängigkeit

ª



c w « U GS  U Tn P n C ox x «

I DS

¬

IK



I K2 º

», 2 » ¼

(4.55)

die nach der ortsabhängigen Kanalspannung IK ( x)

U GS

 U Tn 

U GS

 U Tn

2

>

@

 2 U GS  U Tn U DS  U DS / 2 x / l 2

(4.56) aufgelöst werden kann, wobei vorausgesetzt wird, dass der Drain-Strom durch Beziehung (4.49) beschrieben werden kann, so lange UDS < UDSsat ist. Für zwei verschiedene Drain-Spannungen ist dieser Zusammenhang in Bild 4.27 dargestellt.

IK 3 UGS =3V 2

UDS =UDS sat =2,5V

UTn =0,5V

[V]

d IK dx

1

UDS =0,5V

0 0

Bild 4.27:

0,25

0,5

0,75

1,0 x/l

Ortsabhängigkeit der Kanalspannung IK

Da der Strom Gl. (4.47), (1.36) I DS

 P n wV n ( x )

dI K ( x ) dx

(4.57)

 v n wV n ( x )

aus Kontinuitätsgründen überall im Kanal konstant sein muss und sich die Feldstärke (– dIK/dx) im Kanal (Bild 4.27) kontinuierlich ändert, passen sich entsprechend die Ladungsdichte Vn und die Elektronengeschwindigkeit vn an. Am Drainende des Kanals stellt sich dabei die größte Feldstärke und damit Elektronengeschwindigkeit bei geringster Ladungsdichte ein. Erreicht am Drainende die Kanalspannung einen Wert von IK(l) = UDSsat = UGS – UTn Gl. (4.54), dann geht entsprechend Beziehung (4.41) die La-

182

4 Feldeffekttransistor

dungsdichte dort gegen null. In Wirklichkeit ist dies selbstverständlich nicht der Fall. Es stellt sich vielmehr eine endliche Ladungsträgerdichte mit sehr hoher Driftgeschwindigkeit ein. Der Ort im Kanal, bei dem dies geschieht, wird Abschnürpunkt (pinch-off point) genannt. Dieser beschriebene Zusammenhang ist in Bild 4.28 für die Spannungskonstellationen von Bild 4.27 skizziert.

Vn

3V G

0,5V

S n+

D n+

UTn= 0,5V IK (l)=0,5V

a) x 0

l 3V 2,5V

G S n+

D n+

IK (l) =2,5V

b)

Abschnürpunkt

x 0

l

3V S

D

G

IK (l) =2,5V

n+

n+

n+

3,5V

Abschnürpunkt

c)

Bild 4.28:

x 0

l

Ortsabhängigkeit der Kanalladung bei verschiedenen Drain-Spannungen: a) durchgehender Kanal UDS = 0,5V; b) Beginn der Kanalabschnürung UDS = UDSsat = 2,5V; c) Kanalabschnürung UDS > UDSsat = 2,5V; (Wert der Einsatzspannung UTn = 0,5V)

Eine weitere Erhöhung der Drain-Spannung UDS t UDSsat (Bild 4.28c) ändert nichts an der Tatsache, dass der Kanal drainseitig weiterhin bei IK(l) = UDSsat = UGS – UTn abschnürt. Da in diesem Fall die Drain-Spannung größer ist als die Spannung am Abschnürpunkt, wandern die Elektronen vom Abschnürpunkt durch eine Raumladungszone (Vergrößerung in Bild 4.28c) zur Drain. Das Abschnüren hat zur Folge, dass sich die Kanalspannung nicht mehr ändert (auf die dabei entstehende Kanallängenmodulation wird in Abschnitt 4.5.2 eingegangen) und damit auch nicht mehr der Drain-Strom IDS. Dieser hat einen Wert Gl. (4.53) bei

U DS t U DSsat

U GS  U Tn

4.4 Wirkungsweise des MOS-Transistors

183

von I DS

En 2

U GS

 U Tn

2

(4.58)

,

der unabhängig von der UDS-Spannung ist. Der Transistor befindet sich in der so genannten Stromsättigung. Werden die beiden beschriebenen Bereiche Widerstandsbereich und Stromsättigung zusammengeführt, ergibt sich das in Bild 4.29 dargestellte Kennlinienfeld.

IDS

UDSsat = UGS UTn Stromsättigung

E IDS = n ( UGS UTn ) 2 2 UGS

Widerstandsbereich

UDS

2 IDS = E n [ (UGS UTn ) UDS UDS / 2 ]

Bild 4.29:

Aufteilung der Transistorkennlinie in zwei Arbeitsbereiche

Es ist offensichtlich, dass dieses Kennlinienfeld den Transistor nur näherungsweise beschreibt, denn die Herleitung erfolgte nur bei kleinen UDS-Werten. Diese Beschreibung war jedoch lange Zeit ausreichend genau, da der Transistor als Schalter in digitalen Schaltungen verwendet wurde. Er ist nämlich dann entweder aus- oder eingeschaltet, wobei UDS sehr klein ist. Leichte Ungenauigkeiten traten nur bei Transientenanalysen auf. Mit kleineren Geometrien und dem Wunsch, den Transistor für analoge Schaltungen einzusetzen, änderten sich jedoch die Anforderungen enorm. Die Ableitungen müssen nämlich korrekt wiedergegeben werden. Dies führte zu sehr komplexen Beschreibungen – Kompaktmodelle genannt – ,bei denen die Genauigkeit gegenüber der Anschaulichkeit im Vordergrund steht ~BISM~. Der Wert der einfachen Stromspannungsbeziehungen ist somit – wie bereits erwähnt – darin zu sehen, dass diese zwar ungenau, aber dafür sehr einfach für überschlägige Schaltungsberechnungen verwendet werden können.

4.4.2

Genauere Transistorgleichungen bei starker Inversion

Bei der vorhergehenden Ableitung der Transistorgleichungen wurde eine ortsunabhängige Raumladung Vd entlang des Kanals vorausgesetzt. In Wirklichkeit ändert diese sich jedoch in Abhängigkeit von der Kanalspannung. Im Folgenden wird dieser Effekt bei dem Stromspannungsverhalten des Transistors mit erfasst. Die daraus resultierenden

184

4 Feldeffekttransistor

verbesserten Beschreibungen werden bei vielen Kompaktmodellen und manchmal auch bei überschlägigen Schaltungsberechnungen verwendet. Die Inversionsschichtladung im MOS-Transistor Gl. (4.39) beträgt

V n ( x)

c U GS  U FB  2I F  I K ( x )  J 2I F  U SB  I K ( x ) ,  C ox

wobei hierbei berücksichtigt wurde, dass sich die Oberflächenspannung entsprechend der Beziehung (4.38)

I S ( SI , x )

2I F  U SB  I K ( x )

verändert. Diese Gleichung lässt sich durch Linearisierung vereinfachen. Dazu wird der Wurzelausdruck durch die beiden ersten Glieder der Taylor-Serie um die Kanalspannung an der Source IK = 0 herum genähert 2I F  U SB  2I K  x |

2I F  U SB 

IK x 2 2I F  U SB

.

(4.59)

Das Resultat ist dann eine Beschreibung der Inversionsschichtladung

V n ( x)

§ · I K ( x) c ¨ U GS  U FB  2I F  I K ( x )  J ( 2I F  U SB   C ox )¸ ¨ 2 2I F  U SB ¸¹ ©  C ' ox U GS  U Tn  (1  FB )I K ( x ) ,

(4.60) bei welcher der Faktor FB

J 2 2I F  U SB

(4.61)

die Ortsabhängigkeit der Raumladung erfasst. Mit dieser Beschreibung für die Inversionsschichtladung kann, ähnlich wie im Vorhergehenden bereits vorgeführt, der Drain-Strom im Widerstandsbereich I DS

ª

E n « U GS  U Tn U DS  ¬

(1  F B ) º U DS 2 » 2 ¼

(4.62)

und im Sättigungsbereich (UDS t UDSsat) I DS

E n U GS  U Tn 2 2

1  FB

(4.63)

ermittelt werden. Die Sättigungsspannung, die sich ähnlich wie in Gl. (4.54) bestimmen lässt, beträgt dabei

4.4 Wirkungsweise des MOS-Transistors

185 U GS  U Tn

U DSsat

1  FB

.

(4.64)

Die abgeleiteten genaueren Gleichungen sind bis auf den Faktor FB identisch mit den einfachen Beziehungen (4.53) und (4.58). Die genaueren Gleichungen sagen im Vergleich zu den vereinfachten Beziehungen einen etwas niedrigeren Drain-Strom voraus. Dieser ist umso geringer, je höher die Substratdotierung und damit der Substratsteuerfaktor ist Gl. (4.20).

4.4.3

Transistorgleichungen bei schwacher Inversion

Bei der Ableitung der Stromgleichungen wurde davon ausgegangen, dass ein DrainStrom dann einsetzt, wenn die Gate-Spannung einen Wert hat, der größer ist als derjenige der Einsatzspannung. Ist die Gate-Spannung dagegen gleich oder kleiner als die Einsatzspannung, so ist der Drain-Strom null, da entsprechend der Definition der Einsatzspannung (Abschnitt 4.3.3) die Inversionsschichtladung null ist. Dieses Ergebnis resultiert aus dem Ansatz, dass sich der Transistor immer in starker Inversion befindet (Bild 4.19) und eine konstante Oberflächenspannung von Gl. (4.30) IS(SI) = 2IF + USB besitzt. In Wirklichkeit geht der Transistor bei kleinen Gate-Spannungen in die schwache Inversion über und zeigt ein exponentielles Strompannungsverhalten. Für den interessierten Leser ist diese Herleitung am Ende des Kapitels, in Anhang A enthalten. Das Resultat für UGS d UTn lautet I DS

E n (n  1)It 2 e(U

GS

U Tn ) / I t n

(1  e U DS / It ) ,

(4.65)

wobei es sich bei diesem Strom um einen reinen Diffusionsstrom handelt. In vorhergehender Gleichung beschreibt n

c 1  C cj / C ox

(4.66)

das Kapazitätsverhältnis des Transistors, wobei sich die Sperrschichtkapazität des MOS-Transistors C cj

H o H Si xd

(4.67)

aus Beziehung (4.12) ermitteln lässt. Typische Werte von n liegen zwischen 1,5 und 2,5. Der Transistor zeigt somit keinen scharfen Einsatzpunkt bei UTn, sondern wie bereits erwähnt ein exponentielles Stromspannungsverhalten unterhalb der Einsatzspannung. Der Einfluss der Drain-Spannung ist vernachlässigbar, wenn diese größer als 100 mV bei Raumtemperatur ist. Das folgende Beispiel soll ein Gefühl für die Größenordnung der Ströme bei schwacher Inversion vermitteln.

186

4 Feldeffekttransistor

Beispiel: Gegeben ist ein Transistor mit den Werten En = 500˜10-6A/V2, UTn = 0,5V und n = 2. Gesucht werden die Drainströme bei Raumtemperatur, wenn UGS = 0,4V und 0V beträgt. UDS soll > 100mV sein. I DS (U GS I DS (U GS

0,4V ) 0V )

500PA / V 2 ˜ (26 ˜ 10 3V ) 2 e ( 0, 4V  0,5V ) / 2˜26˜10 500PA / V 2 ˜ (26 ˜ 10  3V ) 2 e ( 0V  0,5V ) / 2˜26˜10

3

3

V

V

49nA 22,5 pA

Unterschwellstrom Charakterisierung Anstatt den Strom anhand von Gleichung (4.65) auszurechnen, kann das Unterschwellstromverhalten sehr leicht durch eine Kennzahl S (subthreshold swing) bestimmt werden. Die Kennzahl

S

dU GS d log 10 I DS

ln 10

dU GS d ln I DS

(4.68)

gibt dabei die Änderung der Gate-Spannung an, die benötigt wird, um den Strom um eine Dekade zu verändern (Bild 4.30). log10 IDS

d log10 IDS dUGS 0

Bild 4.30:

UTn

UGS

Charakterisierung des Unterschwellstromverhaltens

Gleichung (4.65) liefert bei UDS > 100mV nach Logarithmierung ln I DS

ln E n ( n  1)I t 2  U GS  U Tn / I t n

(4.69)

und daraus nach Differenzieren

d ln I DS dU GS

1 / It n

1 c )I t (1  C cj / C ox

die Kennzahl Gl. (4.68) S

c ) ln 10 . I t (1  C cj / C ox

(4.70)

Nimmt man den besten Fall an, also dass Ccj ~ Ccox « 1 ist, dann resultiert bei Raumtemperatur ein Wert von

4.4 Wirkungsweise des MOS-Transistors

S

187

26 mV ˜ ln 10

60 mV / Dekade,

d.h. eine Reduzierung der Gate-Spannung um 60mV verursacht eine Stromreduzierung von einer Dekade. Typische Werte sind jedoch größer, sodass der Transistor schlechter abgeschaltet werden kann. Dies wird im folgenden Beispiel erläutert. Beispiel: Ein Transistor hat eine Einsatzspannung von UTn = 0,5V und eine Unterschwellstromkennzahl von S = 120mV/Dek. Bei einer UGS-Spannung von 0,35V wird ein Strom von 1,2μA gemessen. Wie verkleinert sich der Strom, wenn die UGS-Spannung auf 0V reduziert wird? Die Änderung der UGS-Spannung beträgt 350mV. Dies entspricht mit S = 120mV/Dek einer Stromreduzierung um ca. 3 Dekaden auf somit einen Strom von IDS (UGS = 0V) | 1,2nA bei Raumtemperatur. Man erkennt aus diesem Beispiel deutlich, dass die Einsatzspannung nicht beliebig reduziert werden kann. Es sei denn, dass ein großer Reststrom akzeptierbar ist.

4.4.4

Temperaturverhalten des MOS-Transistors

Das Temperaturverhalten des MOS-Transistors wird bestimmt durch die Änderung der Einsatzspannung und des Verstärkungsfaktors. Dieser hat einen Wert von (Gl. (4.53))

c , P n (T ) C ox

k n (T )

wobei die Elektronenbeweglichkeit durch die empirische Beziehung

P n (T )

T ·  an P n (300 K ) §¨ ¸ © 300 K ¹

(4.71)

beschrieben werden kann. Der Faktor an liegt zwischen 1,5 und 2. Dies bedeutet, dass bei einer Temperaturerhöhung von Raumtemperatur auf 100°C die Beweglichkeit und damit die Stromverstärkung bei an = 1,5 um ca. 35 % abnimmt. Die Änderung der Einsatzspannung Gl. (4.35) U Ton (T )

U FB  2I F (T )  J 2I F (T )

kommt überwiegend durch die Temperaturabhängigkeit der Fermi-Spannung Gl. (4.27)

IF

N kT ln A q ni

und der Intrinsicdichte Gl. (1.20) ni zustande.

T · C §¨ ¸ K [ © ]¹

3 2 W (T ) / 2 kT g

e

188

4 Feldeffekttransistor

Wird die Einsatzspannung Gl. (4.35) nach der Temperatur differenziert, resultiert dI F ª «2  dT « ¬

dU Ton dT

J º » 2I F ¼»

dI F ª 1 «2  c dT « C ox ¬

dU Ton dT

qN A H o H Si º », IF »¼

(4.72)

mit dI F

1 T

dT

W § ¨I  g ¨ F 2q ©

· 3 k ¸ . ¸ 2 q ¹

Hierbei wurde angenommen, dass der Bandabstand Wg unabhängig von der Temperatur ist. Mit Wg / 2q > IF hat dIF / dT und damit dUTon / dT einen negativen Temperaturkoeffizienten. Hierbei ist hervorzuheben, dass dUTon / dT reduziert werden kann, wenn C'ox vergrößert wird. Typische Werte für den Temperaturkoeffizienten dUTon / dT liegen im Bereich um –2mV/oC. Betrachtet man die Auswirkung der gezeigten temperaturabhängigen Parameter, z.B. auf einen Transistor in Sättigung Gl. (4.58), ergibt sich der dargestellte Zusammenhang I DS (T )

c w P n (T ) C ox l

2

U GS

2

 U Tn (T ) .

Mit zunehmender Temperatur nimmt der Drain-Strom durch die Verringerung der Beweglichkeit μn(T) ab und gleichzeitig durch die Zunahme von (UGS – UTn(T))2 zu. Dieser Zusammenhang ist in Bild 4.31 dargestellt.

ID

100°C 25°C -55°C

10

T

8 [ uA]

6 4

UDS = UGS USB = 0V

T

2 0 Bild 4.31:

1

1,4

1,8

2,2

2,6 UGS

Temperaturabhängiges Stromverhalten des Transistors in Sättigung bei starker Inversion

Bei großen Gate-Spannungen überwiegt der Beweglichkeitseinfluss und bei kleinen Gate-Spannungen die Einsatzspannungsabhängigkeit. In einem kleineren mittleren

4.4 Wirkungsweise des MOS-Transistors

189

Spannungsbereich kompensieren sich nahezu beide Temperatureinflüsse ~FILA~. Bei der bisherigen Betrachtung befand sich der Transistor in starker Inversion. Wie das Temperaturverhalten bei schwacher Inversion aussieht, wird im Folgenden betrachtet. In dem Arbeitsbereich UGS d UTn hat der Transistor Gl. (4.65) I DS

E n ( n  1)I t2 e

(U GS U Tn ) / I t n §

¨1  e ©

U DS / I t

·¸ ¹

infolge der exponentiellen Temperaturabhängigkeit (It = kT/q) ein ausgeprägtes positives Temperaturverhalten (Bild 4.32).

I DS I DS (norm) 10 4 100°C

10 3

27°C

10 2

-10°C -30°C 1/S

10 1 0

Bild 4.32:

0,2

0,6 UGS

0,4

Temperaturverhalten des MOS-Transistors bei schwacher Inversion (gestrichelter Bereich Restströme Kapitel 4.5.5)

Dies wird auch deutlich, wenn man bedenkt, dass mit steigender Temperatur die Unterschwellstrom-Kennzahl S Gl. (4.70) zunimmt und gleichzeitig die Einsatzspannung abnimmt (Bild 4.33). Dies bedeutet bei einem ausgeschalteten Transistor mit UGS = 0V, dass die Zahl der zum Abschalten benötigten Dekaden stark abnimmt und der Strom somit ansteigt. Dieses Verhalten ist von besonderer Bedeutung, wenn man verschiedene Ladungsmengen an einem Drain- bzw. Source-Gebiet speichern will.

UTon

S

T Bild 4.33:

Skizze zur Charakterisierung des Unterschwellstromverhaltens

Zusammenfassung Aus den vorhergehenden Abschnitten ergibt sich eine Beschreibung für den n-KanalMOS-Transistor aufgeteilt in drei Bereiche, wie es in Bild 4.34 im Kennlinienfeld dar-

190

4 Feldeffekttransistor

gestellt ist. Diese Beschreibung wird häufig für erste überschlägige Berechnungen verwendet. Außerdem dient sie als Ausgangsbasis zur Erstellung von Kompaktmodellen für CAD-Anwendungen. IDS

UDSsat = UGS UTn

Stromsättigung

E IDS = n ( UGS UTn ) 2 2 UGS

UGS

UTn

UDS

Unterschwellstrombereich ( U U ) / It n U /I (1- e DS t ) IDS = E n (n-1) I t2 e GS Tn Widerstandsbereich 2 IDS = E n [ (UGS UTn ) UDS UDS / 2 ]

Bild 4.34:

4.5

Aufteilung der Transistorkennlinie in drei Arbeitsbereiche

Effekte zweiter Ordnung

In diesem Kapitel werden Effekte zweiter Ordnung behandelt. Dazu gehören die Beweglichkeitsdegradation, die Kanallängenmodulation sowie Effekte, die besonders bei kleinen Geometrieabmessungen auftreten und stark das Stromspannungsverhalten des MOS-Transistors beeinflussen. Außerdem werden das Durchbruchverhalten und parasitäre Bipolareffekte analysiert.

4.5.1

Beweglichkeitsdegradation

Bei den abgeleiteten Transistorgleichungen wurde die Beweglichkeit der Ladungsträger in der Inversionsschicht durch einen mittleren konstanten Wert μn beschrieben. In Wirklichkeit jedoch ist dieser stark von dem vertikalen und horizontalen elektrischen Feld und damit von der Gate- und Drain-Spannung abhängig. Einfluss des vertikalen Feldes Der Grund für diesen Einfluss ist, dass das vertikale Gatefeld senkrecht auf die Elektronenbewegung zur Drain hin wirkt. Dadurch werden die Ladungsträger zur Oxid-Halbleitergrenzfläche hin beschleunigt, wodurch sie zusätzlich Stöße erleiden. Dieser Effekt wird durch die Beziehung ~SCHR~

4.5 Effekte zweiter Ordnung

191

Pn

Ps

1  T (U GS  U Tn )

(4.73)

beschrieben, wobei T eine Konstante und μn die Beweglichkeit der Ladungsträger in der Inversionsschicht ist, wenn die elektrischen Feldstärken sehr klein sind. Ein typischer Wert für T ist 0,1 1/V. Durch diese Beweglichkeitsreduktion kann der Drain-Strom um bis zu 30% abnehmen. Einfluss des horizontalen Feldes In Bild 4.27 ist gezeigt, wie sich die Kanalspannung und damit das Feld entlang der Inversionsschicht verändert. Am Drainende des Kanals stellt sich dabei die größte Feldstärke und damit Elektronengeschwindigkeit ein. Zwischen dieser und der Feldstärke existiert der in Bild 4.35 skizzierte nichtlineare Zusammenhang (vergleiche mit Bild 1.16), wobei ab einer Feldstärke EM die Elektronengeschwindigkeit (Sättigungsgeschwindigkeit) nahezu konstant bleibt. vn v sat us EM

Bild 4.35:

E

Elektronengeschwindigkeit in Abhängigkeit von der Feldstärke

Dies bedeutet, dass mit zunehmender Drain-Spannung, d.h. horizontaler Feldstärke, eine kontinuierliche Beweglichkeitsreduzierung entlang der Inversionsschicht stattfindet. Die sich einstellende Elektronengeschwindigkeit kann wie in ~CAUG~vorgeschlagen durch  PsE

vn

1

E EM

(4.74)

beschrieben werden, wobei EM den Feldübergang zur Sättigungsgeschwindigkeit der Elektronen angibt. Ist E « EM, stellt sich eine Geschwindigkeit von

vn

P s E

ein. Im anderen Fall mit E » EM nehmen die Elektronen die Sättigungsgeschwindigkeit

vn

v sat

P s EM

(4.75)

an. Aus Beziehung (4.74) ergibt sich somit eine Beschreibung der wirksamen Beweglichkeit von

192

4 Feldeffekttransistor

P eff

v  n E

Ps E (1  ) EM

,

(4.76)

die in vielen Kompaktmodellen verwendet wird. Nähert man das anliegende Feld durch –UDS / l, resultiert der einfache Zusammenhang

Ps

P eff 1

U DS / l

,

(4.77)

v sat / P s

wobei vsat häufig als Parameter verwendet wird. Zur überschlägigen Berechnung wird dringend empfohlen, bei Kanallängen l kleiner als 1,5μm diese Beziehung zu benutzen und zur Vereinfachung μs = μn zu verwenden.

4.5.2

Kanallängenmodulation

Bis jetzt wurde davon ausgegangen, dass der Strom auch dann konstant bleibt, wenn UDS > UDSsat ist. An realisierten Transistoren wird jedoch eine leichte Zunahme des Stroms mit steigender UDS-Spannung beobachtet (Bild 4.36). Diese Zunahme ist umso ausgeprägter, je kürzer die Kanallänge eines Transistors ist. IDS UGS

ideal

UDS

Bild 4.36:

Kennlinienfeld eines MOS-Transistors mit ausgeprägter Kanallängenmodulation

Um diesen Effekt zu analysieren, ist es zweckmäßig, noch einmal Bild 4.28 zu betrachten. Der Kanal schnürt ab einer Drain-Spannung von UDS = UDSsat = UGS – UTn ab. Es stellt sich drainseitig ein Abschnürpunkt mit der Spannung IK = UDSsat ein. Wird die Drain-Spannung weiter erhöht, wandert infolge des erhöhten Drainfeldes der Abschnürpunkt in Richtung Source nach lc (Bild 4.37).

4.5 Effekte zweiter Ordnung

193 UDS UDSsat

D

RLZ

}

S n+

n+

Ex 0

l

l

x

'l Ep

Bild 4.37:

Querschnitt durch einen MOS-Transistor mit UDS > UDSsat

Mit zunehmender Drain-Spannung nimmt somit die wirksame Kanallänge ab, wodurch in Stromsättigung ein leicht erhöhter Drain-Strom I DS

c P n C ox 2

2 w  U GS  U Tn l (U DS )

(4.78)

beobachtet werden kann. Es ist offensichtlich, dass, wie bereits erwähnt, dieser Effekt umso stärker ausgeprägt ist, je kürzer die Kanallänge ist. Um die beschriebene Stromerhöhung mathematisch in einem Kompaktmodell einzubauen, muss streng genommen ein zweidimensionales Feldproblem gelöst werden. Um dies zu vereinfachen, wird sehr häufig von einem eindimensionalen Ansatz ~BAUM~ ausgegangen. Die Ladung im Bereich l > x > l´ besteht aus ionisierten Akzeptoren. Damit ergibt sich durch Lösung der Poissongleichung in Analogie zur Beziehung (2.36) ein Feldverlauf von E x ( x)

Ep 

qN A

H o H Si

x,

(4.79)

wobei Ep die Feldstärke am Abschnürpunkt l' nähert. Aus der Integration l

U DS

U DSsat 

³ E x ( x ) dx

(4.80)

lc

ergibt sich eine effektive Kanallänge von

lc wobei D

l

E p / 2D 2  DK U DS  U DSsat  E p

qN A / 2H o H Si ist.

/ 2D ,

(4.81)

194

4 Feldeffekttransistor

Der eindimensionale Ansatz führt zur Ungenauigkeit zwischen Berechnung und Messung. Aus diesem Grund wird häufig ein Faktor K zur Anpassung eingeführt.

IDS 3 [mA]

UDS=UDSsat

2 1 -

Bild 4.38:

1

O

-3 -2

-1 0

2

[V]

3

5V 3V

go 1

UGS

2V 4

5

UDS

Kennlinienfeld eines MOS-Transistors mit ausgeprägter Kanallängenmodulation

Phänomenologisch ~SHIC~ lässt sich die Kanallängenmodulation zu ersten groben Abschätzungen durch Korrektur der Gleichung (4.58) mit einem Faktor (1 + OUDS) I DS

En 2

U GS

 U Tn

2

1  OU DS ,

(4.82)

wenn U GS  U Tn d U DS ist, beschreiben. O kann grafisch aus dem Kennlinienfeld (Bild 4.38) ermittelt werden. Und zwar ergibt sich 1/O für den Punkt, wo sich die extrapolierten Kennlinien bei IDS = 0 in etwa schneiden. Ein typischer Wert für O ist 0,05 • 1/V. Diese Gleichung ist wichtig, da sie zur überschlägigen Berechnung von Analogschaltungen benötigt wird.

4.5.3

Kurzkanaleffekte

Die bisher abgeleiteten Transistorgleichungen gelten für Transistoren mit relativ großen Kanalabmessungen. Bei Kanalgeometrien, die in die Größenordnung der Weite einer Raumladungszone kommen, treten jedoch Wechselwirkungen zwischen dem Kanal, dessen Raumladungszone und den angrenzenden Source- und Drainraumladungszonen auf, die nicht mehr vernachlässigt werden können und im Folgenden beschrieben werden. Transistoren mit kurzer Kanallänge Bei der Ableitung der Transistorgleichungen wurde die Ladung der Raumladungszonen von Drain- und Source-Gebieten nicht berücksichtigt. Bei Transistoren mit kurzer Kanallänge kann durch diese Vernachlässigung ein Fehler entstehen, da die Ladung dieser Zonen die Ladung der Raumladungszone, die vom Gate gesteuert wird, verändert. Dies hat zur Folge, dass Transistoren mit kurzer Kanallänge (Bild 4.39a) eine niedrigere Einsatzspannung haben. Dadurch verursacht bereits eine geringfügige Änderung der Kanallänge bei der Herstellung eine relativ große Einsatzspannungsänderung.

4.5 Effekte zweiter Ordnung

195

UTon

U Ton

0,5

0,5

[V]

[V]

0,2

Trench Isolation

0,2

~

~ 0,6

0,8

1,0

0,8

0,6

l/l N

a)

Bild 4.39:

LOCOS - Isolation

1

w/wN

b)

Abhängigkeit der Einsatzspannung von den Transistorgeometrien: a) Einsatzspannung als Funktion einer normierten Kanallänge l/lN; b) Einsatzspannung als Funktion einer normierten Kanalweite w/wN

Dieser als roll-down bezeichnete Effekt hängt stark von der Größe der Raumladungszonen und damit von der Substratdotierung ab, wie die folgende Betrachtung zeigt. Zur Analyse wird das in Bild 4.40 gezeigte einfache Trapezmodell verwendet ~YAU~.

xj

l

x

n+ xj xd

x

Q *d

xd

n+

Gate gesteuert Source gesteuert

Bild 4.40:

Drain gesteuert

Trapezmodell zur Beschreibung des Kanallängeneffekts bei UDS = 0V

Die Einsatzspannung Gl. (4.34) wurde bisher durch U Tn

U FB  2I F  J 2I F  U SB Q U FB  2I F  d C ox

(4.83)

beschrieben, Gl. (4.13), (4.20), wobei

Qd

Vd ˜w˜l

(4.84)

die vom Gate beeinflusste Raumladung war. Diese ist bei Transistoren mit kurzer Gatelänge geringer und kann in erster Näherung durch die Fläche des Trapezoids

196

4 Feldeffekttransistor *

V d ˜ w(l  x )

Qd

(4.85)

beschrieben werden. Mit 2

2

( x j  x)  xd

( x j  xd )

2

(4.86)

ergibt sich somit eine in Abhängigkeit von der Kanallänge l reduzierte Einsatzspannung von

U Tn

Q d* Q d U FB  2I F  Q d C ox U FB  2I F  FS J 2I F  U SB ,

(4.87)

wobei 1

FS

xj ª º xd  1» « 1 2 l « xj »¼ ¬

(4.88)

die Reduzierung beschreibt. Die Einsatzspannungsänderung zwischen zwei benachbarten Transistoren mit unterschiedlich kurzer Gatelänge, hervorgerufen z.B. durch Prozessstreuungen, beträgt demnach 'U Tn

U Tn ,1  U Tn , 2

'U Tn

º . x § 1 1 · ª ¨¨  ¸¸ x j « 1  2 d  1» J 2I F  U SB l1 ¹ « xj »¼ © l2 ¬

(4.89)

Dies führt bei entsprechenden Schaltungen, wie z.B. bei differenziellen Eingangsstufen, zu einem Beitrag zur Offset-Spannung ( siehe hierzu Kapitel 10.4.1). Wird eine Drain-Spannung angelegt, so nimmt die Weite der Raumladungszone drainseitig stark zu, wodurch die gategesteuerte Ladung weiter absinkt (Bild 4.41).

xj

n+ xj

Bild 4.41:

l

x

xd

xd

Qd*

n+

Trapezmodell zur Beschreibung des Kanallängeneffekts bei UDS > 0V

4.5 Effekte zweiter Ordnung

197

Die Folge ist eine weitere Reduzierung der Einsatzspannung, diesmal jedoch als Folge der Drain-Spannung. Dieser Effekt wird als Drain Induced Barrier Lowering (DIBL) bezeichnet und ist in Bild 4.42 für verschiedene normierte Gatelängen skizziert. UTn

USB =0V

[V]

0,4 0,3 0,2

1,0 0,8 0.7

Bild 4.42:

0,5

~

0

l/lN

1

2 3 [V] UDS

Einsatzspannung als Funktion von UDS und einer normierten Gatelänge l/lN

Wie bereits erwähnt, verursacht der beschriebene Kurzkanaleffekt durch geringfügige Änderungen der Kanallänge bei der Herstellung eine relativ große Einsatzspannungsänderung. Es wird zwar versucht, diesen „roll-down“ Bereich bei der Herstellung zu vermeiden, wegen der kurzen Kanallänge ist dies jedoch nicht ganz auszuschließen. Aus diesem Grund sollten an den Stellen in der Schaltung, wo es besonders auf ein gutes Sperrverhalten der Transistoren ankommt (siehe Unterschwellstromverhalten Kapitel 4.3.3), keine minimalen Transistorlängen verwendet werden. Transistoren mit kleiner Kanalweite Bisher wurde das Verhalten der Einsatzspannung bei Transistoren mit kurzer Kanallänge analysiert. Eine Beeinflussung der Einsatzspannung ergibt sich aber auch, wenn die Kanalweite verkürzt wird (Bild 4.39b). Dies kann man mit Hilfe von Bild 4.43 näher erklären.

l

l SiO2 CF

xd 2

Bild 4.43:

CF

' Qd

' Qd a)

CF

w

Qd xd

CF

SiO2

w

2

b)

Querschnitt durch einen MOS-Transistor: a) LOCOS-Isolation; b) Trench-Isolation (siehe Bild 4.3)

Bei Technologien mit Kanallängen über 0,25μm wird im Allgemeinen zur lateralen Isolation der Transistoren die selbstjustierende lokale Oxidation von Dickoxid benutzt, bei der es am Übergang vom Dünnoxid zum Dickoxid zur Ausbildung eines so genann-

198

4 Feldeffekttransistor

ten „bird's beak“ (Bild 4.43a) kommt. Dieser Übergang kann geometrisch nicht weiter skaliert d.h. verkleinert werden. Als Alternative wird daher die so genannte Trench Isolation (TI) verwendet (Bild 4.3). Bei dieser Technik wird um den Transistor ein Graben anisotrop geätzt und mit SiO2 aufgefüllt. Eine laterale Ausdehnung der Raumladungszone wird dadurch vermieden, wodurch die Ladung der Raumladungszone Qd nahezu weitenunabhängig ist (Bild 4.43b). Abhängig von der Isolationstechnik kann man einen Anstieg- bzw. Abfall der Einsatzspannung bei Verkleinerung der Gateweite beobachten (Bild 4.43b). Dies lässt sich wie folgt erklären: Die Einsatzspannung Gl. (4.83) kann in der Form U Tn

Qd

U FB  2I F 

C ox

ausgedrückt werden. Verändert man diese Beziehung U Tn

Q  'Q d , U FB  2I F  d C ox  2 C F

(4.90)

so kann man den Weiteneinfluss auf die Einsatzspannung erkennen. In dieser Gleichung ist 'Qd die zusätzliche Ladung der Raumladungszone in lateraler Richtung und CF eine Randkapazität. Im Fall der LOCOS-Isolation kann man CF wegen des dickeren Oxids gegenüber der Oxidkapazität Cox vernachlässigen. Die zusätzliche Ladung 'Qd ist jedoch bei Transistoren mit kleiner Weite und demnach kleiner Raumladung Qd merklich, sodass die Einsatzspannung, wie aus Gleichung (4.91) hervorgeht, ansteigt (Bemerkung: Vd ,Qd und 'Qd haben negative Werte). U Tn

U FB  2I F 

Vd

c C ox



'Q d

c wl C ox

.

(4.91)

Im Fall der Trench-Isolation ist die Situation genau umgekehrt. CF ist wegen der Überlappung des Dünnoxids in den Trench hinein bei kleinen Weiten nicht mehr gegenüber der Oxidkapazität vernachlässigbar. Da eine zusätzliche laterale Ladung 'Qd nicht entsteht, bedeutet dies in Bezug auf Beziehung (4.90), dass die Einsatzspannung bei Verkleinerung der Weite abnimmt U Tn

U FB  2I F 

Vd

c  2C F /( wl ) C ox

.

(4.92)

Bei einem professionellen Kompaktmodell, wie z.B. in ~BSIM, CHEN~, werden die Kurzkanaleffekte durch geometrische Betrachtungen erfasst. Dadurch nimmt zwar die Zahl der Parameter zu, jedoch ergibt sich ein ganz entscheidender Vorteil. Es muss nämlich nur ein Transistor charakterisiert d.h. parametrisiert werden. Alle anderen Transistorvarianten ergeben sich dann automatisch. Die Alternative dazu wäre, alle Transistorvarianten zu charakterisieren. Eine nicht verlockende Aufgabe.

4.5 Effekte zweiter Ordnung

4.5.4

199

Heiße Ladungsträger

In Kapitel 4.4.1 wurde u.a. die Ortsabhängigkeit der Kanalspannung IK (Bild 4.27) betrachtet. Hierbei stellte sich heraus, dass der Strom Gl. (4.57)

I DS

 v n wV n ( x )

aus Kontinuitätsgründen überall im Kanal konstant ist. Da sich jedoch die Feldstärke entlang des Kanals verändert, passen sich die Ladungsdichte Vn und die Elektronengeschwindigkeit Qn = – PnE an. Am Drainende des Kanals stellt sich bei größter Feldstärke somit die größte Elektronengeschwindigkeit ein. Abhängig von der Kanallänge und der Größe der Gate-Spannung kann die Geschwindigkeit Werte von bis zu 107cm/s (Bild 1.16) annehmen. In diesem Fall spricht man von heißen Elektronen (hot electrons). Diese sind so energiereich, dass sie in der Lage sind, drainseitig kovalente Verbindungen aufzubrechen, wodurch es zu Ladungsträgermultiplikationen kommt. Hierbei wandern die Elektronen zur Drain und die Löcher zum Substrat. Eine Erhöhung des Drain- und Substratstromes ist die Folge (Bild 4.44). Schädlich für den Transistor ist jedoch, was drainseitig im Gateoxid passiert. In diesem können nämlich Grenzflächen- sowie Oxidstörstellen durch eingefangene Elektronen (Bild 4.44b) oder Löcher aufgeladen werden. Es kommt zur sog. Alterung, was eine Degradation der Transistorparameter bedeutet ~LEBL~. ID

UGS n+

~ ~

n+

+

~ ~

Störstellen

a) Isub ID heiße Ladungsträger

UGS

Oxidstörstelle

b)

Bild 4.44:

Gate SiO2

Grenzflächenstörstellen

c)

UDS

a) MOS-Transistor bei Injektion von heißen Ladungsträgern; b) Bänderdiagramm; c) Auswirkung auf das Kennlinienfeld

Um diesen unerwünschten Effekt zu reduzieren, kann das elektrische Feld entlang der Inversionsschicht durch Reduzierung der Versorgungsspannung verkleinert werden oder eine niedrigere Dotierung im Drain- und damit gleichzeitig im Source-Gebiet vorgesehen werden. Durch diese sog. Lightly-Doped Drain-(LDD)-Struktur (Bild 4.2h) kann

200

4 Feldeffekttransistor

sich die Raumladungszone nicht nur wie bisher bei der sog. Highly-Doped Drain (HDD) nahezu ausschließlich in das Substrat sondern auch in das Drain-Gebiet selbst ausdehnen. Eine Reduzierung der Feldstärke ist die Folge. Zur Analyse der Maßnahme wurde mit einem Device-Simulator ~MEDI~das Laterale Feld für HDD- und LDDStrukturen analysiert. Die Feldreduzierung (Bild 4.45) ist offensichtlich.

a)

b) Bild 4.45:

4.5.5

Laterale Feldstärke im MOS-Transistor: a) HDD-Struktur; b) LDD-Struktur

Gateinduzierter Drainleckstrom

Wird ein Transistor als Schalter verwendet, interessieren im ausgeschalteten Zustand die verbleibenden Leckströme. Mit 0 d UGS d UTn befindet sich der Transistor im Unterschwellstrombereich und es fließt ein IDS-Strom entsprechend Gleichung (4.65) sowie

4.5 Effekte zweiter Ordnung

201

ID G D n+

S n+

IDS IB

p-Typ

+

UD

IS

B Bild 4.46:

Drainleckströme aufgeteilt in Unterschwellstrom IDS, Leckstrom IS und gateinduzierter Drainleckstrom IB

ein Strom IS des gesperrten n+p–-Übergangs Gl. (2.28). Eine zusätzliche Komponente IB, die bei kleineren Strukturabmessungen meist wesentlich größer ist als IS, wird gateinduzierter Drainleckstrom (Gate Induced Drain Leakage GIDL) genannt und im Folgenden näher betrachtet. Zu diesem Zweck ist in Bild 4.47 ein drainseitiger Transistorausschnitt gezeigt. ID

G A D A

n+

UDB p - Typ a)

B W 0 1

WFM

[V]

Tunneln 5 b)

Bild 4.47:

I ,U

Wg

WC WF WV

a) Drainseitiger Transistorausschnitt; b) Bänderdiagramm für den Schnitt A – A'

Es entsteht nämlich eine Verarmungszone in dem n+-Drain-Gebiet unterhalb des Gates. D.h. das n+-Gebiet befindet sich in Verarmung (ähnlich wie in Bild 4.7 gezeigt). Ist das Gateoxid ausreichend dünn und die Drain-Bulk-Spannung entsprechend groß, dann wird die Energiebarriere siliziumseitig in horizontaler Richtung viel kleiner als diejenige des Bandabstandes Wg. Dies hat zur Folge, dass Elektron-Lochpaare infolge eines so genannten Band-zu-Band-Tunnelvorgangs leichter entstehen ~TECH~, ~TANA~. Das Elektron wandert zur positiven Drain und das zurückgebliebene Loch zum p-Substrat.

202

4 Feldeffekttransistor

Der dadurch entstehende Strom kann in etwa durch die analytische Beziehung ~KOYA~ IB

AE S e

 B / Es

(4.93)

beschrieben werden, wobei das vertikale Feld durch

ES

U DG  qW g

(4.94)

3d ox

genähert wird. UDG ist dabei die Spannung zwischen Drain und Gate. Die Größen A und B sind Materialparameter.

4.5.6

Durchbruchverhalten des MOS-Transistors

In diesem Abschnitt werden die zwei wesentlichen Durchbruchmechanismen des MOSTransistors – Lawinendurchbruch und Punch-through – behandelt. Auf das Durchbruchverhalten des Gateoxids wird im Kapitel 5 im Zusammenhang mit Eingangsschutzstrukturen eingegangen. In Bild 4.48 ist das Durchbruchverhalten verschiedener Transistoren mit unterschiedlich normierten Gatelängen lN aufgetragen. Punchthrough

I D =1uA

Lawinendurchbruch

n+

n+

NA1 NA2

UDB (ID =1uA) n+

n+

UDB

l

UDB

0 0,2

1,0

l/l N

Bild 4.48: Maximale Drain-Spannung als Funktion einer normierten Kanallänge l/lN, bei der ein Drain-Strom von 1μA fließt; NA2 > NA1

Um den Transistor nicht zu zerstören, wird die Drain-Spannung nur so weit erhöht bis ein Strom von 1μA fließt. Dieser Strom entsteht durch den Durchbruch des n+p-Übergangs, der mit demjenigen von Kapitel 2.6 vergleichbar ist. Ab einer bestimmten Gatelänge nimmt diese Spannung jedoch ab. Dies ist darauf zurückzuführen, dass sich die Raumladungszonen von Drain und Source berühren, wodurch Ladungsträger durch das Volumen von der Source direkt zu Drain gelangen. Der dadurch beginnende Durchbruch wird Punch-through genannt. Durch Erhöhung der Substratdotierung NA2 > NA1

4.5 Effekte zweiter Ordnung

203

werden die Weiten der Raumladungszonen reduziert, wodurch der Beginn des Punchthrough sich hin zu kürzeren Kanallängen verschiebt. Gleichzeitig tritt eine Reduzierung des Durchbruchs des n+p-Übergangs auf. Wird der Strom bei der Messung von Transistoren mit relativ großer Gatelänge – damit kein Punch-through auftritt – nicht begrenzt, kommt es zu dem sog. Snap-Back-Effekt (Bild 4.49). ID ID

R

C

E

+ p-Typ

B a)

Bild 4.49:

Thermische Zerstörung

n+

n+

UDB

U

Snap - Back - Effekt ISP

Lawineneffekt USP

BU

UDB

b)

a) MOS-Transistor unter Snap-Back-Bedingung; b) IDS (UDS)-Verhalten

Mit UDB = BU beginnt der Lawineneffekt des gesperrten Drain-Substrat-Übergangs. Elektronen wandern zur UDB-Spannungsquelle und Löcher zum Bulkanschluss, wodurch die p-Region leicht positiv vorgespannt wird. Damit verhält sich die Struktur wie ein bipolarer Transistor. Aus der Basis (Substrat) werden Löcher in den Emitter (Source-Kontakt) injiziert und gleichzeitig Elektronen durch die Basis zum Kollektor (DrainGebiet). Die Basisweite entspricht hierbei in etwa der Kanallänge. Mit zunehmendem Strom nimmt die Verstärkung B zu (Bild 3.18b, Kapitel 3.2.5) und dadurch die Durchbruchspannung BU ab. Es kommt zum sog. Snap-Back, der durch ISP und USP definiert ist. Eine weitere Erhöhung des Stromes führt letztlich aus dem Snap-Back in den Bereich der thermischen Zerstörung ~AMER~.

4.5.7

Latch-Up-Effekt

Bei CMOS-Schaltungen sind parasitäre npn- und pnp-Transistoren vorhanden, die als pnpn-Vierschichtdiode wirken. Bei bestimmten Bedingungen können diese gezündet werden, wodurch ein quasi Kurzschlusspfad zwischen UCC und Masse entsteht. Die auftretenden großen Ströme sind in der Lage, die integrierte Schaltung zu zerstören. Am Beispiel eines CMOS-Inverters, von dem zur Vereinfachung nur die Source-Gebiete gezeigt sind (Bild 4.50), soll dies näher erläutert werden.

204

4 Feldeffekttransistor

+UCC

+UCC n+

p+

UCC

S

S

p+

n+

R1

n - Wanne

R1

T1 (pnp)

R2 T2 (npn)

T1 (pnp)

T2 (npn)

a)

Bild 4.50:

R2

p - Substrat

b)

Ausschnitt aus einem CMOS-Inverter: a) Schnittbild; b) Ersatzschaltbild

In dem p-Substrat wurde durch Umdotierung eine n-Wanne erzeugt, in der die p-KanalTransistoren enthalten sind (Bild 4.2). Die Wanne ist über eine n+-Diffusion mit der Versorgungsspannung UCC verbunden, während beim p-Substrat die Verbindung zur Masse über z.B. eine p+-Diffusion erfolgt. Das Source-Gebiet n+ bildet mit dem pSubstrat und der n-Wanne einen lateralen npn-Transistor(T2) und das Source-Gebiet p+ mit n-Wanne und p-Substrat einen vertikalen pnp-Transistor (T1). Den EmitterBasisübergängen sind die Widerstände R1 und R2, die sich aus dem Schichtwiderstand des Substrats bzw. der n-Wanne ergeben, parallel geschaltet. Die beiden miteinander verkoppelten Bipolartransistoren bilden eine pnpn-Vierschichtdiode, die, wenn einmal gezündet, unter bestimmten Bedingungen niederohmig bleibt, obwohl die Ursache für das Zünden nicht mehr vorhanden ist. Dieser Effekt wird als Latch-Up bezeichnet und mit Hilfe des Ersatzschaltbildes (Bild 4.50b) näher beschrieben. Durch irgendeine Ursache, auf die später noch näher eingegangen wird, ist z.B. die Basis-Emitter-Diode des npn-Transistors T2 kurzzeitig leitend, wodurch ein Kollektorstrom IC2 fließt. Ein Teil dieses Stroms bildet den Basisstrom für den pnp-Transistor T1, der wiederum einen Kollektorstrom IC1 hervorruft. Dieser ist in der Lage, den Basisstrom für T2 zu liefern. Die pnpn-Vierschichtdiode befindet sich dadurch in einem niederohmigen Zustand. Der Zündvorgang kann selbstverständlich auch eingeleitet werden, wenn zuerst die Basis-Emitter-Diode des pnp-Transistors leitend wird. Als Beispiel für Zündursachen werden aufgeführt: ƒ

Sehr steile Anstiegsflanke der Versorgungsspannung UCC, die über die parasitäre Kapazität Cj (Sperrschichtkapazität n-Wanne/Substrat) einen Strom von i = Cj dUCC / dt erzeugt. Anteile des Stroms fließen in die Basis von T2 und können die Thyristorstruktur zünden.

ƒ

Sehr große Störspannungsspitzen auf den Versorgungsspannungen (UCC, Masse), die die Sperrspannung der Vierschichtdiode überschreiten.

ƒ

Über- und Unterschwingen bei Eingangssignalen.

ƒ

Injektion von Ladungsträgern durch benachbarte kurzzeitige leitende pn-Übergänge, was z.B. durch kapazitive Kopplungen innerhalb einer Schaltung geschehen kann.

4.5 Effekte zweiter Ordnung

205

Zur Zerstörung der Schaltung kann es kommen, wenn nach Wegfall der Zündursache die Vierschichtdiode nicht selbstständig abschaltet. Dazu müssen die beiden Bipolartransistoren eine bestimmte Stromverstärkung besitzen. Wie groß diese mindestens sein muss, wird im Folgenden abgeleitet. Unter der Voraussetzung, dass die Vierschichtdiode gezündet wurde, gilt: IL IL IL

I C1  I C 2 A1 I E1  A2 I E 2

A1  I E 1  I R1  A1 I R1  A2  I E 2  I R 2  A2 I R 2 ,

(4.95)

wobei A1 = IC1/IE1 und A2 = IC2/IE2 die statischen Stromverstärkungen der Transistoren T1 und T2 in Basisschaltung sind. Nach Umformen von Gleichung (4.95) ergibt sich 1

I I A1  A2  A1 R1  A2 R 2 . IL IL

(4.96)

Diese Beziehung ist erfüllt, wenn A1  A2 B1 B 2

I I 1  A1 R1  A2 R 2 IL IL

oder

I I 1  B1 1  B 2 R1  B 2 1  B1 R 2 IL IL

(4.97) (4.98)

ist. Dabei wurde die statische Stromverstärkung B = A/(1–A) verwendet. Diese Gleichungen geben die allgemeinen Zündkriterien einer Vierschichtdiode wieder ~GEND~. Sind die Widerstände R1 und R2 unendlich und damit IR1 und IR2 null, so reicht schon eine Stromverstärkung von

A1  A2

1

oder

B1 B 2

1

(4.99)

aus, um die Latch-Up-Bedingung zu erfüllen, was durch die meisten CMOS-Prozesse mit typischen Stromverstärkungen B der lateralen zwischen 0,1 und 2 und vertikalen Transistoren bis zu 50 geschieht. Die wirksamste schaltungstechnische Maßnahme zur Reduzierung der Latch-Up-Empfindlichkeit besteht darin, die den Emitter-Basisübergängen parallel geschalteten Widerstände zu reduzieren. Dies geschieht durch sehr niederohmige Spannungszuführungen und bei besonders gefährdeten Schaltungsteilen durch Anbringen von Schutzringen (guard ring) (Bild 4.51).

206

4 Feldeffekttransistor Schutzring

Schutzring +UCC S

S p+

p+

n+

p+

p+

R 1"

R2 '

+UCC n+

R1 '

R1

+UCC n+

n - Wanne

R2"

R2 T2 (npn)

Bild 4.51:

n+

+UCC

T1 (pnp)

p - Substrat

Ausschnittbild aus einem CMOS-Inverter mit Schutzringen

In der n-Wanne besteht dieser aus einem n+-Ring, der mit UCC verbunden ist, und im Substrat aus einem p+-Ring, an den Masse zugeführt wird. Die dadurch entstandenen zusätzlichen Widerstände reduzieren den Gesamtwiderstand zwischen den jeweiligen Emitter-Basisübergängen, sodass es weit schwieriger ist, diese Übergänge in Durchlassrichtung zu schalten. Die Ein- und Ausgänge von integrierten Schaltungen sind im Allgemeinen die gefährdeten Schaltungsteile, da sie durch Über- und Unterschwingen der zugeführten Eingangsbzw. Ausgangssignale leicht gezündet werden können. Aus diesem Grund werden die Ausgangstreiber manchmal nur aus n-Kanal-Transistoren aufgebaut und die Eingänge der Schaltung, wie bereits erwähnt, mit besonderen Schutzringen versehen. Die wirksamste technologische Maßnahme, die Latch-Up-Empfindlichkeit zu reduzieren, besteht darin, ein sehr niederohmiges Substratmaterial mit z.B. 0,01:cm und aufgewachsener Epitaxieschicht von etwa 10μm zu verwenden. In diese Epitaxieschicht können dann die Transistoren, wie in Bild 4.2 dargestellt, eingebracht werden. Durch diesen Aufbau ist es möglich, eine Versorgungsleitung sehr niederohmig vom Substrat, d.h. von der Scheibenrückseite her, zuzuführen. Ab Strukturabmessungen kleiner 0,2μm kann auf die teuren Scheiben mit Epitaxieschicht verzichtet werden. Dies ist möglich, da zur Verkleinerung der Raumladungszonen sehr hohe Dotierungen im Substrat von z.B. NA = 1019cm-3 verwendet werden, wodurch das Substrat sehr niederohmig wird.

4.6

MOS-Transistoren mit hoher Spannungsfestigkeit

Um dieses Thema zu behandeln, ist es zweckmäßig, zuerst einige grundsätzliche Ideen, die zu einer höheren Spannungsfestigkeit führen, näher zu betrachten. Zu diesem Zweck ist in Bild 4.52 die Skizze eines MOS-Transistors dargestellt.

4.6 MOS-Transistoren mit hoher Spannungsfestigkeit 0V

0V n+

UDS , UDB n+ A

A

207

RLZ

RLZ A

A

A

A

l

p-Substrat n-

p

B U

Q

p

n+

+ + +

x

-

x

-

x

-

E x EC a)

x

x

BU

BU EC b)

EC

BU

c)

Bild 4.52: Skizze eines MOS-Transistors mit Ladungs- und Feldverteilung an der Drain (Schnitt A-A ): a) pn+- Übergang; b) pn--Übergang; c) pQn+-Übergang Setzt man voraus, dass die Kanallänge l so groß ist, dass kein Punch-through (Kapitel 4.5.6) auftritt, dann ist die maximal mögliche Drain-Spannung von der Durchbruchspannung des Drain-Substrat-Übergangs abhängig. Löst man die Poisson-Gleichung, erhält man in Abhängigkeit von der Ladungsverteilung einen entsprechenden Feldverlauf. Hierbei entspricht die Fläche unter dem elektrischen Feld der Spannung über der Raumladungszone, wie in Kapitel 2.6 ausgeführt ist. Wird die UDS- oder UDB-Spannung erhöht, verursacht dies eine Vergrößerung der Raumladungszone und gleichzeitig eine Vergrößerung der Feldstärke. Erreicht das elektrische Feld die kritische Stärke EC, setzt ein Lawinendurchbruch bei der Durchbruchspannung BUDS ein. Diese Spannung kann durch Erniedrigung der Dotierungen erhöht werden. Um zu vermeiden, dass dabei die Eigenschaften des Transistors verändert werden, wird die Substratdotierung unverändert gelassen und die Draindotierung erniedrigt (Bild 4.52b). Eine weitere Erhöhung der Durchbruchspannung ist möglich, wenn die n--Dotierung der Drain weiter abgesenkt wird und man eine n+-Drainverbindung vorsieht (Bild 4.52c). Entsprechend der vergrößerten Fläche unter dem elektrischen Feld nimmt die Durchbruchspannung zu (Kapitel 2.6). Der niedrig dotierte n--Bereich wird Q-Zone oder Driftzone genannt. Realisierte Transistoren können im Oberflächenbereich des Drain-Gebiets ein unerwartet hohes Feld besitzen, welches zu einer Reduzierung der Durchbruchspannung führt. Weiterhin kann ein so großes Feld zwischen Gate und Drain existieren, dass eine Beschädigung bzw. Zerstörung des Gateoxids nicht ausgeschlossen werden kann. Diese Situation ist in Bild 4.53 für den Überlappbereich zwischen Gate und Drain dargestellt.

208

4 Feldeffekttransistor B

0V

y

UDB >>0

B n

E Eox

Es

0V p-Substrat

a)

B

0V

y

UDB >>0 B n

E

E E ox s

0V p-Substrat

b)

Bild 4.53:

Überlappbereich Gate-Drain mit Feldverteilung (Schnitt B-B´ ): a) mit Gateoxid; b) mit vergrößerter Gateoxiddicke

Nahe der Siliziumoberfläche entsteht in dem n—Drain-Gebiet eine Raumladungszone, die durch die positive Spannung zwischen Drain und Gate hervorgerufen wird (Kapitel 4.5.5). Dies kann zu erhöhten elektrischen Feldern im Oxid Eox und im Halbleiter ES führen (Bild 4.53a). Diese Felder können reduziert werden, wenn der Gateeinfluss auf das Drain-Gebiet durch Vergrößerung der Oxiddicke im Überlappbereich, wie in Bild 4.53b gezeigt, reduziert wird. Ein sich aus dieser Anordnung ergebender Transistor mit skizziertem Dotierungsverlauf ist in Bild 4.54a dargestellt. G

n+

S

D

Q-Zone

n+ l N 10 20 10 17 15 10

Bild 4.54:

ND

Maximale Spannungswerte: UDB = 60V UGB = 5V (d ox = 15nm) UGB = 15V (d ox = 45nm)

ND NA

NQ

x p-Substrat

MOS-Transistor mit erhöhter Spannungsfestigkeit

Dies ist ein asymmetrischer Transistor, bei dem die zulässigen Spannungen zwischen Drain-Gate und Drain-Substrat die Verwendung hoher Spannungen zulassen. Die

4.6 MOS-Transistoren mit hoher Spannungsfestigkeit

209

verbleibenden maximal zulässigen Spannungen des Transistors sind durch die Modifikationen an der Drain nicht betroffen. Da nur wenige Änderungen gegenüber einem Standarttransistor nötig sind, um einen derartigen Transistor zu realisieren, ist dieser Typ sehr gut geeignet, um in existierende CMOS- oder BICMOS- Herstellverfahren übernommen zu werden. Infolge der zusätzlichen Q-Zone ist der Flächenverbrauch für den Transistor jedoch relativ groß und dies besonders, wenn hohe Durchbruchspannungen gefordert werden. Dies kann vermieden werden, wenn ein vertikaler DMOSTransistor (Double-diffused MOS-Transistor) verwendet wird.

G B/S

Q -Zone n+

n+ p-Body l

a)

Bild 4.55:

G

B/S

D

n+

p-Body

Q -Zone

p -- Substrat n+ b)

D

a) Lateraler DMOS-Transistor; b) vertikaler DMOS-Transistor

Als der DMOS-Transistor entwickelt wurde, standen feine Geometrien nicht zur Verfügung, um kurze Kanallängen mit Hilfe der Fotolithographie herzustellen. Deshalb wurde die höhere Diffusionsrate von Bor (p-Body) im Vergleich zu der von Phosphor (n+Source) genutzt (Double diffused), um eine kurze Kanallänge l zu erzeugen (Bild 4.55a) |TIHA|. Der Transistor kann so modifiziert werden, dass die Rückseite des Siliziums als Drain fungiert, wodurch ein vertikaler Transistor entsteht (Bild 4.55b). Der Vorteil ist, dass die lateralen Dimensionen unabhängig von der Größe der geforderten Q-Zone sind. Das folgende Beispiel soll ein Gefühl vermitteln, um welche Größen es sich hierbei handelt. Beispiel: Die Durchbruchspannung eines DMOS-Transistors BUDS soll 300V betragen. Beziehung (2.73) beschreibt den Zusammenhang zwischen kritischer Feldstärke und Durchbruchspannung. Wird von einer kritischen Feldstärke EC von etwa -2·10V/μm ausgegangen, dann ergibt sich daraus der Zusammenhang BUDS | 10(V/μm)·w. Demnach wird bei der geforderten Durchbruchspannung von 300V eine Weite der Raumladungszone von 30μm benötigt. Um dies zu erreichen, muss die Dotierung der Q-Zone (Gl. 2.75) einen Wert von 4,4· 1014cm-3 haben. Transistoren mit hoher Durchbruchspannung werden meist als Leistungsschalter verwendet. Diese benötigen einen sehr niedrigen Einschaltwiderstand, um den Leistungsverbrauch möglichst gering zu halten. Um dies zu erreichen, werden Hunderte und sogar Tausende derartige Transistoren, auch Zellen genannt, in einem Feld parallel geschaltet (Bild 4.56).

210

4 Feldeffekttransistor

Kanal

Kanal

Kanal

Kanal

Polysilizium p-Body n+ p+ S/B A'

Kanal

Kanal

Kanal

Kanal

A

Z Kanal

a)

Kanal

Polysilizium G

n+

S/B

n+

G

S/B

n+

n+

p+ p+ p-Body p-Body Q-Zone vergrabener n+ - Drainanschluss p-Substrat

b)

Bild 4.56:

Parallel geschaltete vertikale DMOS-Transistoren: a) Draufsicht; b) Querschnitt A-A

Die Gates derartiger Zellen sind von p-Gebieten (Body) umgeben, die wiederum über p+-Diffusionen metallisch mit den Source-Gebieten S/B verbunden sind. Die Zellen sind dazu ganzflächig mit einer Metallschicht überdeckt (nicht dargestellt). Die Gates wiederum sind gemeinsam durch ein Polysiliziumgitter verbunden. Um das Zellenfeld mit anderen Schaltungsteilen zu verbinden, können die Drain-Gebiete gemeinsam über einen vergrabenen n+-Drain-Anschluss zur Oberfläche geführt werden (siehe hierzu Kap.10 Bild 10.46). Spezifischer Einschaltwiderstand Die Kennzahl eines derartigen Zellenfeldes ist der spezifische Einschaltwiderstand RDSon= Ron·A, 2

(4.100)

der auf einer Chipfläche von 1mm realisiert werden kann. Hat z.B. der Einschaltwiderstand einer Zelle bei nominalen Spannungsbedingungen einen Wert von 1k: und die Zelle benötigt eine Chipfläche von 20·20μm2, ergibt sich hieraus ein Feld mit 2500 Zellen pro 1mm2, das einen spezifischen Einschaltwiderstand von 0,4:mm2 besitzt. Diese wichtige Kennzahl gibt dem Designer die Chipfläche an, die benötigt wird, um einen

4.6 MOS-Transistoren mit hoher Spannungsfestigkeit

211

oder mehrere Leistungsschalter mit einem vorgegebenen Einschaltwiderstand auf einem IC zu realisieren. Aus dieser Ausführung geht hervor, dass es sehr wünschenswert ist, einen möglichst kleinen spezifischen Einschaltwiderstand zu realisieren. Wie das technologisch erreicht werden kann, ist das folgende Thema. Selbstjustierende DMOS-Zelle Das Prinzip der Zelle basiert auf einem selbstjustierten Kontakt, der bereits im Zusammenhang mit Bild 3.5, Kapitel 3 diskutiert wurde. Nach der Gateoxidation wird eine Polysiliziumabscheidung mit anschließender Kontaktöffnung durchgeführt. Zwei zueinander selbstjustierte Implantationen, nämlich Bor (p-Body) und Arsen (n+), folgen diesen Technologieschritten. Die Kanallänge ist somit durch die Doppelimplantation festgelegt. Anschließend wird z.B. mit SiO2 eine Rundumisolierung (Spacer) durchgeführt (Bild 4.57a). Spacer

n+ Poly-Si Gate

n+

Rundumisolierung

p-Body

Q-Zone

a)

n+

n+ Grabenätzung

p-Body

Q-Zone

b)

Metall Source-Bulk Kontakt Gate n+

n+ p+

c)

Bild 4.57:

p-Body

p+ -Implantation und Metallisierung

Q-Zone

Selbstjustierende DMOS-Zelle: a) nach Rundumisolierung; b) nach Grabenätzung; c) nach p+-Implantation und Metallisierung

Die Rundumisolierung maskiert die folgende Grabenätzung und die anschließende selbstjustierte p+-Kontaktimplantation. Letztlich wird die Metallisierung aufgebracht. Die beschriebene Technologie hat den Vorteil, dass die Größe der Zelle im Wesentli-

212

4 Feldeffekttransistor

chen nur durch die Ausdehnung der p-Gebiete (p-Body) bestimmt wird und nicht durch einen Fotolithographieschritt. Dies führt zu einem reduzierten Flächenverbrauch und damit zu einem verbesserten spezifischen Einschaltwiderstand in der Größenordnung von 0,2:mm2 |PREU|. Ein anderer und genauso wichtiger Aspekt ist, dass der Widerstandswert des p-Gebiets (p-Body) reduziert werden kann, wodurch sich ein verbessertes Durchbruchverhalten ergibt (Bild 4.58).

UG=0V n+

Snap-Back RB2

p+

Lawinendurchbruch

RB1 p-Body

Q-Zone UDS

Bild 4.58:

Schematische Darstellung des Durchbruchverhaltens bei DMOS-Zellen

Ab einer bestimmten Feldstärke beginnt der Lawineneffekt aufzutreten. Dabei wandern Elektronen zur Drain und Löcher zum p-Body. Der Löcherstrom erzeugt an den Widerständen einen Spannungsabfall, wodurch der BE-Übergang des parasitären npnTransistors in Durchlassrichtung gelangt, was zu einem Snap-Back-Verhalten (Kapitel 4.5.6) führt. Die positive Spannung am p-Body hat weiterhin zur Folge, dass über die Substratsteuerung (Kapitel 4.3.3) die Einsatzspannung des DMOS-Transistors reduziert wird, wodurch ein Drain-Strom auftreten kann |CHU|. Ausgangscharakteristik des DMOS-Transistors Die Ausgangscharakteristik des DMOS-Transistors zeigt vom bisher betrachteten MOSTransistor ein abweichendes Verhalten (Bild 4.59). Im Sperrbereich (a) mit UGS = 0 hängt die Weite der Raumladungszone (RLZ) nur von der anliegenden UDS-Spannung ab. Im Sättigungsbereich (b) hat die Q-Zone so gut wie keinen Einfluss auf den Drain-Strom. Der Grund dafür ist, dass die Struktur sich ziemlich ähnlich wie ein Standard-MOS-Transistor verhält, der in Sättigung abschnürt (Kapitel 4.4.1). Hierbei fällt die überwiegende Spannung über der Q-Zone ab. Wird die UGSSpannung erhöht, gelangt der DMOS-Transistor in den quasi Sättigungsbereich (c). Der Strom steigt fast nicht mehr mit der Gate-Spannung an, da die Elektronen in der Q-Zone Sättigungsgeschwindigkeit erreichen. Die Q-Zone bestimmt damit die Stromgröße. |KREU|. Im Widerstandbereich (d) ist der Stromfluss nahezu gleichmäßig verteilt zwischen benachbarten DMOS-Zellen. In diesem Betriebsbereich ist das elektrische Feld klein und in Folge die Beweglichkeit der Elektronen nahezu konstant, wodurch die QZone sich annähernd wie ein konstanter Widerstand verhält. Dies ist auch der Fall für

4.6 MOS-Transistoren mit hoher Spannungsfestigkeit

213

den Kanal des DMOS-Transistors und erklärt somit das annähernd lineare Verhalten des Transistors in diesem Bereich. I DS

Widerst.- Quasi Sättigung c) bereich UGS d)

b)

Sättigung

a) UDS

Sperrbereich 0V

0V

n+

G

0V

n+

5V Abschnürpunkt Verarmung

B/S Cov p-Body

RLZ

Cov

RLZ

Q -Zone

a)

Q -Zone

Drain

0V

p-Body

n+

b)

UDS =30V 20V

Drain

0V

n+

UDS =30V 5V

Akkumulation

Cov

RLZ

Cov

RLZ

p-Body

Q -Zone

c)

Bild 4.59:

Drain

Stromlinie

Q -Zone

UDS =30V

d)

Drain

UDS =0,2V

Ausgangscharakteristik eines DMOS-Transistors mit Device-Simulationen bei verschiedenen Spannungsbedingungen

Zur Verringerung des Einschaltwiderstands wurde ein selbstjustierter Source-BulkKontakt bei der DMOS-Zelle verwendet. Zusätzlich kann noch der Abstand Z zwischen benachbarten Zellen (Bild 4.56a) verkleinert werden. Dies ist aber nur bis zu einem Abstand im Bereich von 12 bis 14μm möglich, da ansonsten infolge der Einschnürung der Strompfade zwischen den Zellen der Einschaltwiderstand wieder ansteigt (Bild 4.59d). Um das Verhalten der DMOS-Zelle zu beschreiben |KRAU|, kann von einer Ersatzschaltung, wie sie in Bild 4.60 dargestellt ist, ausgegangen werden.

214

4 Feldeffekttransistor S

G RS

n+

RG

n+

Cov

p p+

RB

R D1

Q-Zone vergrabener n+ - Drainanschluss p-Substrat

D RC

R D2

Substrat

Bild 4.60:

DMOS-Zelle mit Ersatzschaltung

Im Einzelnen sind dies die folgenden Komponenten: MOS-Transistor Die Kanallänge des Transistors wird durch die Differenz zwischen den verschiedenen Diffusionsraten von Bor und Arsen bestimmt. Dies führt zu Kanallängen im Bereich von 1μm. Mit dieser relativ großen Kanallänge können Kurzkanaleffekte bei der Beschreibung des Transistors vernachlässigt werden und ein einfaches CAD-Modell, wie es im nächsten Abschnitt beschrieben ist, verwendet werden. pnp-Transistor Zusätzlich zu dem bereits betrachteten npn-Transistor existiert ein pnp-Transistor. Dieser ist von Bedeutung, wenn induktive Lasten geschaltet werden und der DMOSTransistor als Freilaufdiode verwendet wird. Zur Beschreibung kann man ein CADModell, ähnlich wie in Kapitel 3.5 beschrieben, verwenden. Außerdem müssen die Widerstände RB und RC berücksichtigt werden. Widerstände Der Drain-Widerstand RD1 erfasst das nichtlineare Verhalten der Q-Zone |KREU|, und RD2 berücksichtigt den Widerstandsbeitrag des vergrabenen Drain-Anschlusses. In einem großen Zellenfeld müssen außerdem noch die Zuleitungswiderstände zu den Gates RG und den Source-Gebieten RS miterfasst werden, um das Schaltverhalten richtig zu beschreiben.

4.6 MOS-Transistoren mit hoher Spannungsfestigkeit

215

Überlappkapazität Ist der DMOS-Transistor, wie in Bild 4.59a gezeigt, ausgeschaltet, ist die Raumladungszone weit ausgedehnt und die Überlappkapazität Cov zwischen Gate und Drain relativ klein. Wird der Transistor dagegen eingeschaltet und arbeitet im Widerstandsbereich, wandert der Kanal des Transistors in den Überlappbereich hinein und es bildet sich eine Akkumulationsschicht aus (Bild. 4.59d). Dadurch vergrößert sich die Überlappkapazität letztlich auf den Wert der großen Oxidkapazität Cox |WUND|. Diese Kapazität spielt dadurch beim Schaltverhalten des DMOS-Transistors eine dominierende Rolle. Die Auswirkung der Kapazität wird noch verstärkt durch den auftretenden Miller-Effekt, der in den Kapiteln 5.4 und 8.3.1 behandelt ist.

Vertiefende Betrachtung: In diesem Abschnitt werden Weiter- und Neuentwicklungen des DMOS-Transistors betrachtet. Trench-Gate DMOS-Zelle Im Vorhergehenden wurde bereits erwähnt, dass der Abstand Z zwischen benachbarten Zellen (Bild 4.56a) nur bis zu einem gewissen Grad verkleinert werden kann, da ansonsten infolge der Einschnürung der Strompfade zwischen den Zellen der Einschaltwiderstand (Bild 4.59d) ansteigt. Dieses Problem kann entschärft werden, wenn man einen Uförmigen Transistor verwendet. In dem durch anisotrope Ätzung entstandenen Trench ist das Gate angeordnet |SHEN|, sodass die Strompfade vertikal um den Trench herum verlaufen.

S/B p+

S/B

G n+

n+

l

p+

l

p-Body

p-Body

Q-Zone n+ D

Bild 4.61:

DMOS-Zelle mit Trench-Gate

Die damit erreichten spezifischen Einschaltwiderstände sind wesentlich kleiner und liegen im Bereich um 20mmm2 |SAXE, SAKA|.

Ladungskompensierter DMOS-Transistor Dieser Transistor, der auch als Super-Junction oder CoolMOSTM Transistor bekannt ist, verwendet die in Kapitel 2.6 beschriebene Ladungskompensation. Hergestellt wird der

216

4 Feldeffekttransistor

Transistor durch Aufwachsen von diversen epitaxialen Schichten mit jeweils anschließender Bor- und Phoshorimplantation |DEBO| (Bild 4.62). G

S/B

G

S/B

G

G p

G

S/B

S/B

G

n+

Ex

p E(0)

Ex x p

U

x

n

p

x U

p

x

+

n+

n +

x

p ND

x

w w

w

n+ Ey

n+ Ey

(Schnitt A - A')

(Schnitt A - A')

y

y U

U

y

y

A G S/B B Ey

y A'

n

n+

p

B' (Schnitt B - B')

y A G S/B B Ey

y U

Ladungskompensation

B' (Schnitt B - B')

h

Bild 4.62:

y EC

y

y a)

n+

p

U

y

A'

n

y b)

Ladungskompensation

Ladungskompensierter DMOS-Transistor: a) ohne und b) mit wirksamer Ladungskompensation

Bei kleinen Drain-Spannungen liegt noch keine Ladungskompensation vor (Bild 4.62a). Wird dagegen die Drainspannung erhöht, kompensieren sich in x-Richtung die Ladungen. Dies hat zur Folge, dass in y-Richtung durch die Ladungskompensation die Durchbruchspannung zwischen Drain und Source (Gl. 2.77) BU DS | h / EC /

(4.101)

nur von der Höhe h der Diffusionsgebiete und nicht von deren Dotierung abhängig ist (Bild 4.62b). Dies führt dazu, dass der Widerstand der niedrig dotierten Gebiete, d.h. der Driftzonen mit der Durchbruchspannung ansteigt (Gl. 2.80) und nicht wie beim unkompensierten pn-Übergang (Gl. 2.76) quadratisch zunimmt. Die Folge ist eine wesentliche Reduzierung des spezifischen Einschaltwiderstandes RDSon |SAIT|. Voraussetzung dazu ist jedoch, dass in x-Richtung kein Durchbruch auftritt. Damit ergibt sich in Analogie zu Gl. (2.78) oder aus Bild 4.62b die Beziehung

E (0)

qN D w

H oH Si 2

d EC .

(4.102)

4.6 MOS-Transistoren mit hoher Spannungsfestigkeit

217

Dies bedeutet, dass ND

N A d EC

2H oH Si wq

(4.103)

sein muss. Hierbei wurde von gleichen Dotierungsdichten ausgegangen. Beispiel: Mit den Geometriemaßen: w = 5μm, h = 15μm und einer kritischen Feldstärke von EC = -2·10V/μm ergibt sich aus Gl. (4.101) eine Durchbruchspannung von BUDS = 300V und aus Gl. (4.103) resultieren die Dotierungen NA = ND = 5,3·1015cm3. Im Vergleich zum unkompensierten DMOS-Transistor sind diese Dotierungen wesentlich höher als diejenigen vom vorhergehenden Beispiel (Bild 4.55b) mit einer Q-Zonendotierung von 4.4·1014cm3. Die Folge ist ein erheblich niedrigerer Einschaltwiderstand. Im Vorhergehenden ist beschrieben, wie durch Aufwachsen von Epitaxyschichten alternierende pn-Übergänge hergestellt werden können. Dies ist ein teures Verfahren bei dem es unter Produktionsbedingung zum Teil schwierig ist, immer eine vollständige Ladungskompensation zu erreichen. Diese Schwierigkeiten können mit der folgenden Struktur, genannt Oxide-Bypassed Vertical DMOS |YUNG, YUCH, PAAU| umgangen werden (Bild 4.63). An Stelle der p-Diffusionen beim ladungskompensierten DMOS-Transistor sind vertikale Polysiliziumstreifen, die von relativ dickem Oxid umgeben sind, vorgesehen. Die Polysiliziumsteifen sind wie die S/B-Kontakte mit 0-Volt verbunden. Damit wirkt diese Anordnung wie eine MOS-Struktur (Kapitel 4.2), die in x-Richtung verarmt werden kann, wenn eine Drain-Spannung angelegt wird. Eine p-Inversionsschicht durch Ladungsträgergeneration entsteht nicht, da die Ladungsträger zum S/B-Anschluss wandern. Berühren sich die Raumladungszonen, tritt Ladungskompensation auf (Bild 4.63b). In diesem Fall entsteht eine Spannung über dem dicken Oxid von

U ox

Vd

Qd Cox

C

/ ox

qN D w / 2 . H oH ox / d ox

(4.104)

Um einem vorzeitigen Durchbruch vor der vollständigen Verarmung vorzubeugen, muss die Durchbruchspannung des p+n-Übergangs gleich oder größer sein als die Spannung Uox über dem dicken Oxid. Damit resultiert aus Gl. (2.75) mit NA » ND und obiger Beziehung eine Anforderung an die Dotierung von ND d

Ho q

EC

H SiH ox wd ox

.

(4.105)

218

4 Feldeffekttransistor

G

S/B n+ p+

S/B n+ p+

SiO2 Polysilizium

p-Body A

A' h w n n+

a) RLZ

RLZ n

Vd

Vx

Vd x

w/2

Vg

Vg

Ex x b)

Bild 4.63:

a) Oxide-Bypassed Vertical DMOS; b) Raumladungszonen sowie Ladungs- und Feldverteilung (SchnittA-A´)

Infolge der Ladungskompensation, ist die Durchbruchspannung BUDS wie im vorhergehenden Fall beschrieben, nur von dem Geometriemaß h (Gl. 4.101) abhängig und nicht von der Dotierung ND des Gebietes. Beispiel: Mit den Geometriemaßen: w = 5μm, dox = 1μm, h = 15μm und einer kritischen Feldstärke von EC= -2·10V/μm ergibt sich aus Gl. 4.101 eine Durchbruchspannung, wie im vorhergehenden Beispiel von BUDS = 300V, sowie eine Dotierung (Gl.4.105) von ND = 3,4·1015cm3, die ebenfalls wesentlich größer ist als die im Fall der Q-Zonendotierung des unkompensierten DMOS-Transistors.

4.7 Modellierung des MOS-Transistors

219

Transistoren in SiC-Technologie Die aufgezeigten Maßnahmen, die Spannungsfestigkeit der Transistoren zu erhöhen, kann durch die Verwendung von Silizium Karbid Wafer noch wesentlich verbessert werden |COOP|. SiC-Kristalle haben eine hexagonale Struktur. In Abhängigkeit von der Anordnung der Si- und C-Atomebenen unterscheidet man z.B. 2H-, 3C-, 4H- 6H-, usw. SiC-Polystrukturen. Der Bandabstand für die 4H-SiC-Struktur ist mit 3,26eV wesentlich größer als der des Siliziums mit 1,12eV. Dies hat zur Folge, dass die Intrinsicdichte bei 300K mit ca. 6,7·10-11cm-3 sehr gering ist, und darum die Sperrströme (Gl.2.28) bis zu

sehr hohen Temperaturen im Bereich von 500oC vernachlässigbar sind. Eine weitere Folge des großen Bandabstandes ist, dass das kritische Feld EC für den Lawinendurchbruch um eine Größenordnung höher ist als die des Siliziums. Dies wiederum führt dazu, dass der Widerstand der Q- bzw. S-Zone (Gl.2.76) RS (Q )

2 4 BU DS , PS (Q )H oH Si / EC3 / A

(4.106)

sehr stark reduziert werden kann. Als Beispiele werden angeführt, ein lateraler MOS-Transistor |NOBO| mit RDSon von 66mcm2 und BUDS von 1380V, sowie ein U-förmiger MOS-Transistor |LICO| mit den Werten RDSon= 199mcm2 und BUDS = 3360V. Die beschriebenen positiven Aspekte der SiC- Technologie sind im Zusammenhang mit den Herausforderungen an die Herstellung zu sehen |AGAR|. Die Wafer-Durchmesser müssen auf eventuell mögliche 200mm vergrößert werden, bei gleichzeitiger Reduzierung der Defektdichten, um in Zukunft kostenmäßig mit Si-Technologien konkurrieren zu können.

4.7 4.7.1

Modellierung des MOS-Transistors CAD-Anwendungen

In heutigen Schaltungssimulationsprogrammen sind verschiedenste Kompaktmodelle von unterschiedlicher Komplexität enthalten. Allen Modellen gemeinsam ist die Aufteilung des Transistors in ein äußeres Modell, auch Modellrahmen genannt, der sich aus den parasitären Elementen des Transistors zusammensetzt, und ein inneres Modell, das durch die Transistorgleichungen beschrieben wird. Diese Aufteilung hat den Vorteil, dass der Modellrahmen der jeweils entsprechenden Transistorgeometrie angepasst werden kann, ohne dass das innere Modell verändert werden muss. Modellrahmen Um den Modellrahmen näher zu analysieren, ist es zweckmäßig, das Schnittbild des Transistors (Bild 4.64) noch einmal zu betrachten.

Wie zu ersehen ist, besteht der Modellrahmen aus den folgenden Elementen:

220

4 Feldeffekttransistor

1, 2

Gate Source- bzw. Gate Drain-Überlappkapazität C*Ü pro Kanalweite

3, 4

Drain- bzw. Source-Sperrschichtkapazität C'j pro Fläche

5, 6

Drain- bzw. Source-Sperrschichtkapazität C*j pro Länge

7, 8

Source- bzw. Draindiode zur Berechnung der Ströme im Substrat

9, 10 Source- bzw. Drainwiderstände, die bisher vernachlässigt wurden. Bei den Diffusionsgebieten wird die Sperrschichtkapazität in einen Boden- und Wandanteil aufgeteilt (Bild 2.13). Dies wird gemacht, um die unterschiedlichen Kapazitätswerte, die durch eine nichthomogene Dotierung hervorgerufen werden, zu berücksichtigen. Hierbei ist es gebräuchlich, den kapazitiven Bodenanteil flächenspezifisch und den Wandanteil längenspezifisch anzugeben (C*j = C'j (Rand) xj). S

G

n+

D n+

2

1

xi

5

3

6

4

p-Substrat inneres Modell

a)

B L l

5

3

b)

1

G

2

4

6

LD G 1

9

S

7

5

inneres Modell

2

10 4

3

6

D

8

c) B

Bild 4.64:

MOS-Transistor: a) Schnittbild; b) Draufsicht; c) elektrisches Ersatzschaltbild des Modellrahmens

4.7 Modellierung des MOS-Transistors

221

Dies hat den Vorteil, dass die gesamte Sperrschichtkapazität des Diffusionsgebiets aus den topologischen Abmessungen (Draufsicht) leicht bestimmt werden kann. Dabei ist zu beachten, dass sich der gesamte kapazitive Wandanteil nur aus dem mit 5 bzw. 6 bezeichneten Umfang ergibt. Inneres Transistormodell Die Genauigkeit einer Schaltungssimulation kann nicht größer sein als diejenige, mit der die Transistoren beschrieben und deren Parameter bestimmt werden. Daraus folgt, dass möglichst alle Transistoreffekte beschrieben werden müssen. Dies führt zu einem relativ aufwändigen Gleichungssystem, das zudem nicht einheitlich von Anwender zu Anwender ist und außerdem einer kontinuierlichen Weiterentwicklung unterliegt. Um ein Gefühl für ein MOS-Transistormodell zu vermitteln, ist es zweckmäßig, die ursprüngliche Version basierend auf der Version von Andrej Vladimirescu und Sally Liu ~VLAD~ in Spice 2G level 3 näher zu betrachten. In den vorhergehenden Abschnitten wurde bereits näher auf diese Transistorgleichungen eingegangen, sodass hier eine Zusammenfassung der wesentlichen Gleichungen als Beispiel dienen soll. Einsatzspannung

U Ton  J ( 2IF  U SB  2IF );

U Tn

U Ton

U FB  2IF  J 2IF

Stromgleichung (starke Inversion) 1 FB E n ª U GS  U Tn  I DS U DSX º U DSX «¬ »¼ 2

U DSX

wenn U GS U Tn !U DS ­ U DS ° ® °¯ U DSsat wenn U GS U Tn dU DS

wenn UGS d UTn

Stromgleichung (schwache Inversion)

I DS

En

Peff Cox,

U DSsat

w F ; B l

E n (n  1)It2e(U J

2 U SB  2IF

;

· P U  U Tn vsat l §¨ 1  2 S GS  1 ¸¸ ¨ PS © vsat l 1  FB ¹

Peff

GS

U Tn ) / I t n

(1  e U DS / It )

PS U /l 1  DS vsat / P S

;

PS

Pn 1  T (U GS  U Tn )

;

222

4 Feldeffekttransistor

Kanallängenmodulation

'l D

l  l'

2 Ep § Ep · ¨ 2D ¸  DK U DS  U DSsat  2D , © ¹

qN A 2 H o H Si

Die wichtigsten typischen Parameter, die das Transistormodell beschreiben, sind in Tabelle 4.1 für einen 1,5μm-CMOS-Prozess zusammengefasst. Text

Spice

UTon kn , kp

p-Kanal Trans.

Dimension

-0,8 40˜10-6 0,4

V A/V2

J

VTO Einsatzspannung bei USB = 0V 0,8 KP Verstärkungsfaktor des Prozesses 120˜10-6 GAMMA Substratsteuerfaktor 0,3

2IF dox NA(D) xj μo

PHI TOX NSUB XJ U0

0,70

vm

K RD,RS

VMAX DELTA THETA ETA KAPPA RSH

V m cm-3 m cm2/Vs m/s

C*Ü

CGSO

C*Ü

CGDO

C'j

CJ

M C*j

MJ CJSW

M

MJSW

Ii

PB JS

G T

JS

Tabelle 4.1:

Beschreibung

Oberflächenpotenzial Gateoxiddicke Substratdotierung Eindringtiefe Diffusion Oberflächenbeweglichkeit Maximale Driftgeschwindigkeit Kanalweitenfaktor Beweglichkeitsänderung Draineinfluss auf UTn Kanallängenmodulation Bahnwiderstand der Drain- bzw. Sourcediffusion Gate-Source-Überlappkapazität pro Kanalweite Gate-Drain-Überlappkapazität pro Kanalweite pn-Kapazität pro Fläche bei USB = 0V Kapazitätskoeffizient der Fläche pn-Kapazität je Länge bei USB = 0V Kapazitätskoeffizient des Wandanteils Diffusionsspannung Sättigungsstromdichte der D/SDioden

n-Kanal Trans.

0,78 -9

-9

V

20˜10 5˜1016 0,3˜10-6 695

20˜10 1016 0,4˜10-6 232

1,5˜105 0,04 0,10 0,25 1 40

0,8˜105 0,09 0,19 0,30 5 60

0,34˜10-9

0,34˜10-9

F/m

0,34˜10-9

0,34˜10-9

F/m

0,3˜10-3

0,5˜10-4

F/m2

0,5 0,1˜10-9

0,5 0,1˜10-9

F/m

0,33

0,33

0,70 10-6

0,64 10-6

Modellparameter eines 1,5μm CMOS-Prozesses

1/V

:/†

V A/m2

4.7 Modellierung des MOS-Transistors

223

Ladungsmodell des inneren Transistors Das Ladungsverhalten des inneren Transistors kann man phänomenologisch durch die Abhängigkeiten der inneren Kapazitäten vom Arbeitspunkt (Bild 4.67) erfassen. Die Beschreibung dieses Verhaltens wurde bei den älteren MOS-Modellen verwendet ~MEYE~. Hierbei treten jedoch unter Umständen Probleme mit der Ladungserhaltung auf. Dies ist besonders störend bei dynamischen Schaltungen, bei denen die Speicherung von Ladung äußerst wichtig ist. Aus diesem Grund werden heute überwiegend ladungsorientierte Beschreibungen für das innere Verhalten des Transistors verwendet ~WARD~. Im Folgenden wird darauf näher eingegangen, wobei der Übersicht halber auf die Berücksichtigung von Effekten 2. Ordnung verzichtet wird. Zur Erstellung des Ladungsmodells werden die Knotenladungen an den Anschlüssen zum inneren Transistor (Bild 4.65) bestimmt. Aus der Änderung der Ladung nach der Zeit können die in die Klemme herein- bzw. herausfließenden Ströme dQG ; dt

iG

iB

dQ B ; dt

iS  iD

d QS  Q D dt

(4.107)

bestimmt werden. Hierbei wird davon ausgegangen, dass die Ladungen zu jeder Zeit aus den in diesem Moment anliegenden Klemmenspannungen bestimmt werden können. Dies ist eine quasi-statische Betrachtung, die bereits bei dem pn-Übergang und dem bipolaren Transistor verwendet wurde. G iS

iG

S

QG

n+

iD D n+

Qn

G QG

QB

S

QS

QD

D

QB

iB

B

B a)

Bild 4.65 :

Tr.

b)

a) Ladungen beim MOS-Transistor; b) innerer Transistor mit Knotenladungen

Die Gateladung QG stellt, wie in (Bild 4.65) gezeigt ist, die Spiegel- oder Gegenladung zu derjenigen im Halbleiter Qn plus QB dar. Um sie zu bestimmen, geht man deshalb von der im Halbleiter gespeicherten flächenbezogenen Ladung Gl. (4.60)

V g ( x)

 >V n ( x )  V d ( x ) @

C ' ox >U GS  U FB  2I F  I K ( x ) @

aus, wobei die Ladung in der Raumladungszone einen Wert von Gl. (4.60)

(4.108)

224

4 Feldeffekttransistor

V d (I K )

IK ( x) § ·  C ' ox J ¨ 2I F  U SB  ¸ 2 2I F U SB ¹ ©

(4.109)

hat. Die gesamte Gateladung ergibt sich durch Integration über der Gatelänge zu l

QG

³

w V g ( x ) dx.

(4.110)

o

Da die Abhängigkeit der Ladung vom Ort nicht bekannt ist, wird eine Variablentransformation Gl. (4.47) dx

 wV n P n I DS

dI K

(4.111)

durchgeführt. Danach resultiert unter Verwendung von Gleichungen (4.108), (4.60), (4.62) und Integration eine Gateladung von 2

w Pn  I DS

QG

U DS

³ V g (I K )V n I K dI K o

(4.112)

U 1  FB 2 · § wlC ' ox ¨¨ U GS  U FB  2I F  DS  U DS ¸¸ , 2 12 FI © ¹ wobei zur Vereinfachung

U GS  U Tn 

FI

1  FB U DS 2

(4.113)

eingeführt wurde. Die Ladung am Substratanschluss kann ähnlich wie die Gateladung bestimmt werden. Demnach ist l

QB

³

w V d ( x ) dx 0

2

w Pn  I DS

U DS

³ V d (I K )V n (I K ) dI K

(4.114)

o

F (1  FB ) 2 ª U DS  wlC ' ox «J 2I F  U SB  B U DS  2 12 FI ¬

wobei Beziehungen (4.60), (4.62), (4.108) und 4.109) verwendet wurden.

º », ¼

4.7 Modellierung des MOS-Transistors

225

Die bisherigen Ladungen waren eindeutig den Klemmen G und B zuzuordnen. Dies ist nicht so einfach für die Kanalladung (Bild 4.65)

 QG  Q B

Qn

(4.115)

möglich, die auf die beiden Anschlüsse Source und Drain aufgeteilt werden muss. In den meisten Transistormodellen wird die Kanalladung wie folgt auf Source und Drain aufgeteilt l

QD

w

x

³ l Qn dx o

(4.116)

l

QS

x w §¨ 1  ·¸ Q n dx . l ¹ ©

³ o

Komplexere innere Transistormodelle Durch die Strukturverkleinerungen traten im Laufe der Zeit immer mehr Effekte 2. Ordnung, wie sie in Kapitel 4.5 beschrieben sind, in Erscheinung. Als Konsequenz wurde und wird eine Vielzahl von verbesserten Transistormodellen entwickelt. Ein relativ weit verbreitetes Modell ist dabei das in Berkeley entwickelte Modell BSIM3 (Berkeley Short channel IGFET Model). Eine detaillierte Beschreibung des Modells ist in ~CHEN~ und ~FOTY~ enthalten, sodass sich eine weitere Beschreibung hier erübrigt. Wird dieses Modell bei Rechnersimulationen in Praktika verwendet, können typische Parameterdateien für 0,13μm Transistoren (Tabelle 4.2) oder unter www.unibw-muenchen.de/campus/ET4/index.html BSIM abgerufen werden. MODEL NMOS +A0 = +AF = +AT = +BETA0 = +CDSCB = +CGBO = +CGSL = +CJ = +CKAPPA = +DELTA = +DSUB = +DVT1 = +DVT2W = +DWG = +ETA0 = +JSW = +K3 = +KF = +KT2 = +LMIN = +MJSWG = +NCH =

LEVEL= 7 8.50000E-01 1.00000E+00 4.10000E+04 1.00000E+01 0.00000E+00 1.00000E-12 0.00000E+00 1.00000E-03 6.00000E-01 2.90000E-02 1.70000E+00 1.90000E+00 -3.2000E-02 0.00000E+00 1.00000E+00 1.00000E-14 1.00000E-03 0.00000E+00 0.00000E+00 1.30000E-07 6.00000E-01 5.80000E+17

A1 AGS B0 CAPMOD CDSCD CGDL CGSO CJSW CLC DLC DVT0 DVT1W DWB EF ETAB K1 K3B KT1 LINT MJ MOBMOD NFACTOR

= = = = = = = = = = = = = = = = = = = = = =

0.00000E+00 6.00000E-01 8.70000E-08 2.00000E+00 1.00000E-03 0.00000E+00 1.80000E-10 1.00000E-10 1.00000E-07 1.50000E-08 7.50000E+00 5.30000E+06 0.00000E+00 1.00000E+00 -5.0000E-04 3.90000E-01 0.00000E+00 -2.5000E-01 2.00000E-08 5.00000E-01 1.00000E+00 1.90000E+00

A2 ALPHA0 B1 CDSC CF CGDO CIT

= = = = = = =

1.00000E+00 1.30000E-08 5.80000E-09 4.30000E-04 1.00000E-10 1.80000E-10 0.00000E+00

CLE DROUT DVT0W DVT2 DWC EM JS K2 KETA KT1L LMAX MJSW N NLX

= = = = = = = = = = = = = =

6.00000E-01 9.00000E-01 0.00000E+00 0.00000E+00 0.00000E+00 4.10000E+07 1.00000E-07 -8.7000E-03 0.00000E+00 0.00000E+00 1.00000E-05 4.00000E-01 1.00000E+00 1.20000E-07

226 +NOIMOD = +PBSW = +PDIBLC1 = +PRT = +PSCBE1 = +RDSW = +U0 = +UB = +UC1 = +VOFF = +W0 = +WMIN = +XPART = MODEL PMOS +A0 = +AF = +AT = +BETA0 = +CDSCB = +CGBO = +CGSL = +CJ = +CLC = +DLC = +DVT0 = +DVT1W = +DWB = +EF = +JS = +K2 = +KETA = +KT1L = +LMAX = +MJSW = +N = +NLX = +PB = +PCLM = +PDIBLCB = +PRWG = +PVAG = +TNOM = +UA = +UB1 = +UTE = +VSAT = +WINT = +WR =

Tabelle 4.2:

4 Feldeffekttransistor 1.00000E+00 8.00000E-01 1.80000E-01 0.00000E+00 7.50000E+08 1.40000E+02 6.00000E+02 2.20000E-18 0.00000E+00 -9.3000E-02 6.00000E-07 1.50000E-07 0.00000E+00 LEVEL= 7 5.10000E-01 1.00000E+00 1.30000E+03 1.20000E+01 4.80000E-04 1.00000E-12 0.00000E+00 1.00000E-03 1.00000E-07 1.80000E-08 1.40000E+01 5.30000E+06 0.00000E+00 1.00000E+00 1.00000E-08 0.00000E+00 0.00000E+00 0.00000E+00 1.00000E-05 4.00000E-01 1.00000E+00 1.60000E-07 8.00000E-01 1.40000E+00 -1.0000E-03 0.00000E+00 0.00000E+00 2.50000E+01 4.90000E-10 -1.0000E-18 -1.2000E+00 8.00000E+04 0.00000E+00 1.00000E+00

NQSMOD PBSWG DIBLC2 PRWB PSCBE2 TNOM UA UB1 UTE VSAT WINT WR A1 AGS B0 CAPMOD CDSCD CGDL CGSO CJSW CLE DROUT DVT0W DVT2 DWC ETA0 JSW K3 KF KT2 LMIN MJSWG NCH NOIMOD PBSW PDIBLC1 PRT PSCBE1 RDSW TOX UA1 UC VERSION VTH0 WMAX XJ

= = = = = = = = = = = =

0.00000E+00 8.00000E-01 1.00000E-02 0.00000E+00 5.00000E-05 2.50000E+01 6.00000E-10 -2.5000E-18 -1.5000E+00 1.15000E+05 0.00000E+00 1.00000E+00

PB PCLM PDIBLCB PRWG PVAG TOX UA1 UC VERSION VTH0 WMAX XJ

= = = = = = = = = = = =

8.00000E-01 1.00000E-01 0.00000E+00 0.00000E+00 0.00000E+00 3.00000E-09 2.00000E-09 2.40000E-10 3.20000E+00 2.50000E-01 1.00000E-05 5.00000E-08

= = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = = =

0.00000E+00 3.40000E-01 0.00000E+00 2.00000E+00 5.20000E-04 0.00000E+00 1.90000E-10 1.00000E-10 6.00000E-01 8.00000E-07 0.00000E+00 0.00000E+00 0.00000E+00 4.00000E-01 1.00000E-14 1.00000E-03 0.00000E+00 0.00000E+00 1.30000E-07 4.00000E-01 9.00000E+17 1.00000E+00 8.00000E-01 1.30000E-03 0.00000E+00 7.20000E+08 2.20000E+02 3.00000E-09 5.80000E-12 -1.40000E-12 3.20000E+00 -2.80000E-01 1.00000E-05 5.00000E-08

A2 ALPHA0 B1 CDSC CF CGDO CIT

= = = = = = =

1.00000E+00 5.00000E-09 0.00000E+00 9.00000E-04 1.20000E-10 1.90000E-10 0.00000E+00

DELTA DSUB DVT1 DVT2W DWG ETAB K1 K3B KT1 LINT MJ MOBMOD NFACTOR NQSMOD PBSWG PDIBLC2 PRWB PSCBE2 RSH U0 UB UC1 VOFF W0 WMIN XPART

= = = = = = = = = = = = = = = = = = = = = = = = = =

1.50000E-02 8.50000E-01 1.90000E+00 -3.2000E-02 0.00000E+00 0.00000E+00 3.20000E-01 0.00000E+00 -2.5000E-01 1.50000E-08 5.00000E-01 1.00000E+00 1.13000E+00 0.00000E+00 8.00000E-01 1.00000E-05 0.00000E+00 8.00000E-10 0.00000E+00 1.30000E+02 1.30000E-18 0.00000E+00 -1.4000E-01 3.40000E-07 1.50000E-07 0.00000E+00

Modellparameter für das Modell BSIM3V3 im Simulationssimulationsprogramm PSPICE

Die in Tabelle 4.2 beschriebenen Transistoren mit 0,13μm Kanallänge haben die folgenden charakteristischen Werte:

4.7 Modellierung des MOS-Transistors

227

n-Kanal-Transistor:

I DS

600 PA / Pm Weite bei U CC

U Tn

0,3V bei 100 nA w / l ;

U GS

1,3V ;

p-Kanal-Transistor: I DS

260 PA / Pm Weite bei U CC

U Tp

0,3V bei 40 nA w / l .

4.7.2

U GS

1,3V ;

Überschlägige statische und transiente Berechnungen

Damit Schaltungsberechnungen von Hand nicht zu aufwändig werden, ist es zweckmäßig die einfachen Transistorgleichungen (Tabelle 4.3) zu verwenden, wobei nur der Einfluss des Drainfeldes als Effekt 2. Ordnung berücksichtigt wird. Diese Vorgehensweise ist gerechtfertigt, da eine größere Genauigkeit bei der Schaltungsberechnung, wie bereits mehrfach erwähnt, sowieso nur mit einem CAD-Verfahren und entsprechend aufwändigen Transistormodellen sinnvoll erreichbar ist. n-Kanal-Transistor

p-Kanal-Transistor

Widerstandsbereich

starke Inversion

ª

I DS

wenn

E n « U GS  U Tn U DS  « ¬

U GS  U Tn ! U DS

2 º U DS » 2 » ¼

ª



 «

E p « U GS  UTp U DS 

I DS

¬

2 º U DS » 2 »

¼

wenn U GS  UTp ! U DS

Sättigungsbereich I DS

wenn

En

U GS

 U Tn

2

2 U GS  U Tn d U DS

I DS wenn



Ep 2

U GS  U Tp 2

U GS  U Tp d U DS

Einsatzspannung U Tn

U Ton

 J ( 2I F  U SB  2I F ) U Ton U FB  2I F  J 2I F

J

IF

qN A 2H o H Si c C ox

I t ln N A / n i

U Tp

U Top

 J (  2I F  U SB 

U Top

J

IF

 2I F )

U FB  2I F  J  2I F

qN D 2H o H Si c C ox

I t ln N D / n i

228

En

4 Feldeffekttransistor kn

w ; l

kn

c P eff C ox

Ep

kp

w ; l

kp

c P eff C ox

Beweglichkeit (l  1,5μm) Pn

P eff 1

Pp

P eff

U DS / l

1

Q sat / P n

U DS / l

Q sat / P p

Schwache Inversion (U GS U Tn ) / I t n

n-Tr: (U GS d U Tn ) I DS

E n ( n  1)I t2 e

p-Tr: (U GS t U Tp ) I DS

 E p ( n  1)I t e

n

(1  e

2  (U GS U Tp ) / I t n

U DS / I t

)

/I U (1  e DS t )

c 1  C cj / C ox

Tabelle 4.3:

Transistorgleichungen für n- und p-Kanal-Transistoren (siehe Bild 4.34)

Bei dem Kompaktmodell für CAD-Anwendungen wurde das Ladungsmodell des inneren Transistors vorgestellt. Dies eignet sich nicht für überschlägige Berechnungen, weswegen im Folgenden die Ladungsspeicherung durch Kapazitäten dargestellt wird (i = dQ/dt = Cdu/dt) (Bild 4.66).

S

G

D

n+

n+

p-Substrat

B Bild 4.66:

Schnittbild des MOS-Transistors mit dazugehörigen Kapazitäten

Der Modellrahmen (Bild 4.64) wurde unverändert übernommen. Die Werte der inneren Kapazitäten sind dabei stark vom Arbeitsbereich des Transistors abhängig. Dies ist in (Bild 4.67) für eine konstante UDS-Spannung dargestellt.

4.7 Modellierung des MOS-Transistors

Bild 4.67:

229

Qualitative Darstellung der inneren Kapazitäten; UDS = konst. ~MEYE~

Ist der Transistor gesperrt, d.h. UGS < UTn, dann hat die Gate-Substratkapazität einen Wert von Cgb = Cox. Wird UGS erhöht, gelangt der Transistor in Sättigung. Es bildet sich ein Kanal aus, wodurch die Kapazität Cgb = 0 wird und eine Kapazität zwischen Gate und Source Cgs entsteht. Wird UGS weiter erhöht, gelangt der Transistor in den Widerstandsbereich, wodurch ein durchgehender Kanal vorhanden ist und sich eine zusätzliche Kapazität Cgd zwischen Gate und Drain ausbildet. In diesem Zustand nehmen die Kapazitäten letztlich den gleichen Wert von C gs

C gd

1 2

C ox

(4.117)

an. Aus dem Bild geht hervor, dass der Transistor in Sättigung eine GateSourcekapazität von (2/3)Cox hat. Wie es dazu kommt, wird im nächsten Abschnitt hergeleitet. Der Cgs-Wert lässt sich mit Hilfe der Kanalspannung Gl.(4.56) herleiten. Diese hat in Sättigung eine Ortsabhängigkeit von

I K ( x)

U GS

§ x ·  U Tn ¨¨ 1  1  ¸¸ , l ¹ ©

(4.118)

wobei für UDS = UGS – UTn die Sättigungsbedingung verwendet wurde. Damit ergibt sich eine ortsabhängige Ladungsdichte der Inversionsschicht Gl.(4.41) von

V n ( x)

 C ' ox U GS  U Tn  I K ( x ) x  C ' ox U GS  U Tn 1  l

und nach Integration

(4.119)

230

4 Feldeffekttransistor l

 wC ' ox U GS  U Tn

³

l

³

w V n ( x ) dx o

o

(1 

x ) dx l

(4.120)

eine Gesamtladung in der Inversionsschicht von Qn



2 C U  U Tn . 3 ox GS

(4.121)

Entsprechend der Definition Gl. (2.45) für eine Kleinsignalkapazität ergibt sich diese zwischen Gate und Source zu

C gs

dQ n

2 C . 3 ox

dU GS

(4.122)

Der absolute Wert wurde verwendet, da im Gegensatz zu Beziehung (2.45) die negative Ladung der Inversionsschicht zur Ableitung eingesetzt wurde.

4.7.3

Überschlägige Kleinsignalberechnungen

Genau wie beim bipolaren Transistor, so lässt sich auch hier aus dem dynamischen Großsignal-Ersatzschaltbild ein Kleinsignal-Ersatzschaltbild erstellen. Bild 4.68 zeigt dazu die drei möglichen auf die Source bezogenen Kleinsignalansteuerungen des Transistors mit ihrem Einfluss auf den Drain-Strom.

'

'

' '

'

'

' '

Bild 4.68:

'

'

'

'

Kleinsignalansteuerung des Transistors und ihre Auswirkung auf die Transistorkennlinien: a) Gatesteuerung; b) Substratsteuerung; c) Drainsteuerung

4.7 Modellierung des MOS-Transistors

231

Die Auswirkung auf jede verursachte Spannungsänderung kann durch drei Leitwertparameter beschrieben werden. Im Einzelnen sind dies: Übertragungsleitwert des Gates wI DS

gm

(4.123)

wU GS

Übertragungsleitwert des Substrats wI DS

g mb

(4.124)

wU SB

Ausgangsleitwert wI DS

go

wU DS

.

(4.125)

Werden alle drei Spannungen gleichzeitig verändert (Totale Ableitung), ergibt sich eine gesamte Änderung des Drain-Stroms von

'I DS

wI DS wU GS

˜ 'U GS 

g m 'U GS

wI DS wU SB



˜ 'U SB 

wI DS wU DS

˜ 'U DS

g mb 'U SB  g o 'U DS .

(4.126)

Diese Beziehung wird durch das in Bild 4.69 gezeigte Kleinsignal-Ersatzschaltbild, wenn man von den Kleinsignalkapazitäten absieht, die aus Bild 4.66 übernommen wurden, wiedergegeben. Das Ersatzschaltbild ist natürlich auch dann gültig, wenn statt der Spannungsänderungen zeitvariable Spannungen anliegen.

Cgd Cü

G + ' UGS -

Cü

+ ' USB -

Cgb

S

Cgs gm 'UGS gmb 'USB Cjs

' I DS go

+ -

D

' UDS S

Cjd

B

Bild 4.69:

Kleinsignal-Ersatzschaltbild des MOS-Transistors

Ausgehend von den einfachen Transistorgleichungen (Tabelle 4.3) haben die Kleinsignalparameter folgende Abhängigkeit:

232

4 Feldeffekttransistor

Übertragungsleitwert des Gates Durch Differenziation der Stromgleichung für den Sättigungsbereich, wobei die Kanallängenmodulation berücksichtigt wurde, Gl. (4.82), erhält man

E n U GS  U Tn 1  OU DS

gm

2 I DS E n (1  OU DS )

gm

(4.127)

.

Der Übertragungsleitwert steigt mit der Wurzel aus dem Drain-Strom an und ist durch die Kanallängenmodulation (Kapitel 4.5.2) leicht von der Drain-Spannung abhängig. Übertragungsleitwert des Substrats Es gibt Analogschaltungen, bei denen eine Spannungsänderung 'USB zwischen Source und Substrat des Transistors (Bild 4.68b) auftreten kann und sich nachteilig auswirkt. Dies ist besonders bei analogen NMOS-Schaltungen der Fall, wo Transistoren als Ersatz für Widerstände verwendet werden. Die Ursache ist der Substratsteuereffekt (Kapitel 4.3.3), der einen unerwünschten Einfluss auf die Einsatzspannung und somit auf den Drain-Strom des Transistors hat.

Nach Differenzierung der Stromgleichung im Sättigungsbereich (Gl. (4.82)) erhält man g mb

§ wU Tn · ¸¸ . 2 I DS E n (1  OU DS ) ¨¨  © wU SB ¹

(4.128)

Wird als weiteres die Beziehung für die Einsatzspannung Gl. (4.36) U Tn

U Ton  J  2I F  U SB  2I F



nach USB differenziert, resultiert ein Übertragungsleitwert des Substrats von

g mb

J 2

2 I DS E n (1  OU DS ) 2I F  U SB

,

(4.129)

der im Gegensatz zum Übertragungsleitwert des Gates einen negativen Wert besitzt (Bild 4.69) und damit der Gatesteuerung gm 'Ugs entgegenwirkt. Ausgangsleitwert Für diesen Leitwert ist die Kanallängenmodulation (Kapitel 4.5.2) verantwortlich.

Durch Differenziation von Beziehung (4.82) erhält man einen Ausgangsleitwert von go

I DS O

1  OU DS

| I DS O .

(4.130)

4.8 Übungen

233

1/go beschreibt somit die Steigung der Ausgangskennlinie (Bild 4.68c) im Sättigungsbereich. Ist O = 0, d.h. es liegt keine Kanallängenmodulation vor, ist wie erwartet go = 0. Zusammenfassung der wichtigsten Ergebnisse des Kapitels Anhand einer MOS-Struktur wurden die charakteristischen Zustände Akkumulation, Verarmung und Inversion vorgestellt und der Begriff der Flachbandspannung erklärt. Für den Fall der starken Inversion konnte die Spannung im Substrat durch IS = 2IF + USB genähert werden. Dies führte zum Begriff der Einsatzspannung. Letztere wiederum kann durch die USB-Spannung verändert werden, was durch den Substratsteuerfaktor J berücksichtigt wird. Für kleine UDS-Werte und bei starker Inversion wurde die Stromspannungsbeziehung hergeleitet und ergänzt durch eine phänomenologische Beschreibung des Stroms im Sättigungsbereich. Bei schwacher Inversion im sog. Unterschwellstrombereich mit U GS d U Tn konnte ein exponentieller Zusammenhang zwischen UGS und IDS festgestellt werden. Im Gegensatz zur starken Inversion besitzt der Transistor in schwacher Inversion einen positiven Temperaturkoeffizienten. Bei den Effekten zweiter Ordnung zeigte sich, dass die Elektronenbeweglichkeit im Kanal des Transistors stark von den anliegenden Feldern abhängig ist. Außerdem wurde gezeigt, wie sich durch Erhöhung der UDS-Spannung die wirksame Kanallänge verkürzt und zu einem Anstieg des Stroms führt. Diese so genannte Kanallängenmodulation spielt eine gravierende Rolle bei analogen Schaltungen.

4.8

Übungen

Aufgabe 4.1 Bei der MOS-Struktur setzt starke Inversion ein, wenn die Elektronenkonzentration an der Halbleiteroberfläche ns gleich der der Substratdotierung NA ist. Die Oberflächenspannung IS hat dabei den Wert IS (SI) und bleibt auch bei größerer Gate-Spannung und Inversionsschichtladung näherungsweise konstant. Skizzieren Sie für diesen Fall das Bänderdiagramm und weisen Sie nach, dass sich der Wert der Oberflächenspannung nur noch um ca. 60mV ändert, wenn ns um den Faktor 10 zunimmt. Aufgabe 4.2 Nachfolgend ist die Kleinsignalkapazität einer n-Kanal-MOS-Struktur in Abhängigkeit von der Gate-Spannung für mittlere Frequenzen dargestellt. Das Si-Substrat sei mit NA = 1016cm-3 dotiert.

234

4 Feldeffekttransistor

C 80 nF cm 2

24,3 UFB

[V]

UGB

Bild Aufgabe: 4.2 a) Wie groß ist die Weite der Verarmungszone bei starker Inversion? b) Berechnen Sie die Oberflächenspannung bei Beginn von starker Inversion. c) Wie groß ist die Einsatzspannung des Transistors, wenn die Flachbandspannung UFB = – 0,1V beträgt und USB = 0V ist? d) Wie groß ist die Einsatzspannung bei USB = 5V? Aufgabe 4.3 Dargestellt ist eine DRAM Zelle hoher Packungsdichte. Die n+-Polyseite der Kapazität kann auf 1,8V bzw. 0V aufgeladen werden. Dadurch ist es möglich, dass ein unerlaubt großer Leckstrom durch den gezeigten parasitären n-Kanal-Transistor fließt. Bestimmen Sie: a) Die „worst case“-Spannungskonstellation, b) die Einsatzspannung des parasitären Transistors bei dox = 7nm (oxid collar) sowie wenn c) dox auf 30nm vergrößert wird und d) eine Spannung von – 1V an die p-Wanne (p-Well) gelegt wird. Al-1 Bit Line (W) Bit Line Contact

Word Line (WSI / n+ poly)

STI

n+

P-Well 0V / -1V

Oxide Collar

WL

Capacitor Insulator n

17 -3

NA =2x10 cm p-Well

n+ poly Buried N-Well n +0,9V

1,8V/0V

BL

CS UFB= 0,8V

+0,9V

Buried Plate

p-Si

Bild Aufgabe: 4.3 Aufgabe 4.4 Gesucht wird die Einsatzspannung des gezeigten Feldoxidtransistors, der in Kapitel 4.3.3 näher beschrieben wurde. Bestimmen Sie die Einsatzspannung UFT des Transistors, wenn die BPSG-Schicht und das Feldoxid (FOX) zusammen 100nm bzw. 200nm

4.8 Übungen

235

betragen. Welchen Wert nimmt die Einsatzspannung für die genannten beiden Fälle an, wenn eine Source-Bulk-Spannung von USB = 1,0V verwendet wird? Metallbahn BPSG FOX

n+

FOX

n+

Diffusionsbahn

p

Bild Aufgabe: 4.4 Die wirksame Dielektrizitätskonstante der Doppelschicht beträgt H r | 4,1 .

Die Substratdotierung hat einen Wert von N A 0, 4V . liegt bei U FB

10

17

cm

3

. Die Flachbandspannung

Aufgabe 4.5 a) Bestimmen Sie bei Raumtemperatur und USB = 0V die Einsatzspannung des dargestellten MOS-Transistors mit dox = 9,5nm. b) Bestimmen Sie die Einsatzspannungsschwankung ebenfalls bei Raumtemperatur, wenn die Oxiddicke in der Fertigung zwischen 9,5nm und 10,5nm schwankt. c) Erwarten Sie eine Einsatzspannungsänderung infolge der kurzen Kanallänge? (Bestimmen Sie die Weite der Raumladungszone) G

d ox SiO2 n+

ND = 10 20 cm -3

0,35um

n+

UFB = 0,8V

NA = 2 10 17cm-3

Bild Aufgabe: 4.5 Aufgabe 4.6 Ein n-Kanal-Transistor mit w/l = 1,5; dox = 5nm; Hox = 3,9; Pn = 600cm2/Vs und USB = 0V wird als steuerbarer Widerstand eingesetzt.

a) Um wie viel muss die Gate-Spannung größer als die Einsatzspannung sein, damit für sehr kleine Drain-Source-Spannungen (UDS o 0) ein Widerstand von 2,5k: zwischen den Drain-Sourceklemmen des Transistors messbar wird? b) Wie groß ist für diesen Widerstand die Elektronendichte Vn der Inversionsschicht?

236

4 Feldeffekttransistor

Aufgabe 4.7 Durch einen n-Kanal-Transistor mit kn = 120μA/V2, w/l = 5 und UTon = 0,5V fließt ein Strom von 300μA. Die Gate-Source-Spannung beträgt 3V. Wie groß ist die DrainSource-Spannung? Aufgabe 4.8 In dem gezeigten Bild ist ein MOS-Transistor als sog. MOS-Diode verschaltet. Wie groß ist die Spannung zwischen Drain und Source bei Raumtemperatur (300K), wenn a) w/l = 5; b) w/l = 500 und c) w/l » 500 ist? Transistordaten: kn = 120μA/V2; UTon = 0,8V; n = 2

Bild Aufgabe: 4.8 Aufgabe 4.9 Bestimmen Sie den IDS-Strom bei Raumtemperatur (300K), ab dem der gezeigte Transistor in den Unterschwellstrombereich gelangt. kn = 120μA/V2; w/l = 15; n = 2; UTon = 0,6V

Bild Aufgabe: 4.9

4.8 Übungen

237

Aufgabe 4.10 Die Ein-Transistor-Zelle eines DRAMs kann durch folgendes vereinfachtes Ersatzschaltbild dargestellt werden: Al-1 BL

Bit Line (W) Bit Line Contact n+

WL

Word Line (WSI / n+ poly)

n Tr.

STI P-Well 0V

Oxide Collar

0V/1,8V

n+ poly Buried N-Well n +0,9V

Capacitor Insulator n

1,8V " H" 0V " L"

p-Well 0V CS = 45fF +0,9V

Buried Plate

p-Si

Bild Aufgabe: 4.10 a) Bestimmen Sie den Unterschwellstrom des mit 0V am Gate abgeschalteten nTransistors unter „worst case“-Bedingungen. b) Verwenden Sie den „worst case“-Fall, um die Refreshzeit zu bestimmen. Hierbei ist davon auszugehen, dass ein reduzierter HPegel von 1,5V und ein erhöhter L-Pegel von 0,3V noch akzeptabel ist. c) Wie verbessern sich die Werte, wenn eine Source-Bulk-Spannung, d.h. zusätzlich eine Spannung an „p-Well“ von –1V verwendet wird? Daten des n-Transistors IDS (gemessen bei UGS = 0,6V) UTon (p-Well an 0V)

J S 2 IF n

1

C cj

27o C 250pA 1,0V 0,3 V 120 mV/Dek 0,82V 2

90o C 4,8nA 0,87V 0,3 V 145 mV/Dek 0,76V 2

c C ox

Aufgabe 4.11 Überprüfen Sie Beziehung (4.5), bei der die Diffusionsspannung Ii entweder über die verschiedenen Austrittsarbeiten oder über Dotierungen bestimmt werden kann.

238

4 Feldeffekttransistor

Aufgabe 4.12 Bestimmen Sie in etwa die Refresh-Zeit der dargestellten Ein-Transistor-Zelle. U(WL)= -0,5V 1,8V IDS -150mV

CS =30fF

U(BL)= 0V

Der zulässige Spannungsabfall an der Kapazität darf nicht mehr als 0,3V innerhalb der Refresh-Zeit betragen, wobei der Unterschwellstrom als dominierende Stromkomponente betrachtet werden kann. Die Daten bei 900C sind: UTon= 0,1V, S = 105mV/Dekade; 2IF = 0,85V, J = 0,44V1/2; IDS(UGS=UTn) = 25nA. Lösungen zu den Übungen sind zu finden unter: www.unibw.de/eit4_1/lehre/systemintegration

4.9 Anhang A: Schwache Inversion

4.9

239

Anhang A: Schwache Inversion

Die Herleitung für die Ladungen in der MOS-Struktur (Kapitel 4.3.1) war relativ einfach, da die sog. Charge-Sheet-Näherung sowie eine konstante Oberflächenspannung bei starker Inversion von IS(SI) = 2IF (Bild 4.16) verwendet wurden. Interessiert man sich für das Transistorverhalten bei schwacher Inversion, können beide Näherungen nicht mehr verwendet werden. Der Ansatz ist, wie in Kapitel 4.3.1 ausgeführt, die Lösung der Poissongleichung

d 2I dx



2

U H o H Si

q

H o H Si

N A  n( x) ,

(A.1)

wobei entsprechend Gl. (2.11) die Elektronenverteilung durch W Fn Wi ( x )

n( x)

kT

ni e

(A.2)

beschrieben ist. Ausgehend von der Definition, dargestellt in Bild 4.18 bzw. Bild A.1 hat die Oberflächenspannung einen Verlauf von

I ( x)

Wi ( x )  Wi ( x d ) q

,

(A.3)

W 0

IS

IF IS

I (0)

I,U Bild A.1:

WC

I (x) qUSB

WFn

xd

0

Wi WFp WV

x

Bänderdiagramm der MOS-Struktur bei Anlegen einer USB-Spannung

wodurch sich die Elektronendichte (A.2) als Funktion von I(x) W Fn Wi ( x d )  qI ( x )

n( x)

ni e

beschreiben lässt. Da außerdem

kT

(A.4)

240

4 Feldeffekttransistor W Fn  Wi ( x d ) q

I F  U SB

(A.5)

ist, resultiert eine Elektronenverteilung von n( x)

ni e

(I ( x ) I F U SB ) / I t

.

(A.6)

Damit ändert sich die Poissongleichung in

d 2I dx 2

§¨ N  n e (I ( x ) I F U SB ) / I t ·¸ . i H o H Si © A ¹ q

(A.7)

Diese Gleichung lässt sich unter Verwendung der Identität 1 d § dI ¨ 2 dx © dx

· ¸ ¹

2 § dI · §¨ d I ¸¨ 2 ¨ © dx ¹ © dx

2

· ¸ ¸ ¹

(A.8)

und Integration mit ESi (xd) = 0 in

ª 1 § dI « ¨ «¬ 2 © dx

· ¸ ¹

2 º xd

» »¼ o

2 E Si ( 0)

o

ª N I ( x )  I n e (I ( x ) I F U SB ) / I t º t i »¼ I H o H Si «¬ A S 2q § (I I U ) / I ¨ N I  I t n i e S F SB t ·¸ ¹ H o H Si © A S q

(A.9)

vereinfachen. Das Gaußsche Gesetz liefert den Zusammenhang Gl. (4.14)

 H o H Si E Si ( 0 )

Vn Vd ,

(A.10)

wobei die Flussdichte DSi(0) an der Halbleiteroberfläche siliziumseitig verwendet wurde. Zusammenfügen von (A.9) und (A.10) ergibt

Vn Vd

 2H o H Si qN A

wobei

12

p( xd )

§¨ I  I e (I S  2I F U SB ) / I t ·¸ t © S ¹ NA

12

,

(A.11)

I /I ni e F t

(Gl. (4.26)) verwendet wurde. Da die Dicke der Inversionsschicht di wesentlich kleiner ist als die Weite der Raumladungszone xd (Bild 4.13), kann die Ladung in der Raumladungszone durch Beziehung (4.13)

Vd

 qN A x d

 qN A 2H o H Si I S



12

gut genähert werden. Damit resultiert aus (A.11) eine Ladung in der Inversionsschicht von

Vn

 2H o H Si qN A

12

ª « §¨ I  I e (I S  2I F U SB ) / It t «© S ¬

·¸ ¹

12

 I S



12

º ». » ¼

(A.12)

4.9 Anhang A: Schwache Inversion

241

Was jetzt noch fehlt, ist der Zusammenhang zwischen der Oberflächenspannung IS und der angelegten UGB-Spannung, um die Ladung in der Inversionsschicht Vn als Funktion von UGB zu beschreiben. Mit Gl. (4.15) und (4.18)

D ox

c U GB  U FB  I S C ox



 V n  V d ,

(A.13)

sowie der Beziehung (A.11) resultiert U GB

(I  2I F U SB ) / I t · º 1 2 1 ª U FB  I S  2H o H Si qN A §¨ I S  I t e S ¸» c «¬ C ox © ¹¼

U GS

(I  2I F U SB ) / I t º U FB  I S  U SB  J ªI S  I t e S »¼ ¬«

(A.14)

12

,

(A.15)

wobei die Beschreibung für den Substratsteuerfaktor (Gl. (4.20)) verwendet und UGB durch UGS + USB ersetzt wurde. Gleichung (A.15) und (A.12) sind implizite Beziehungen, die nur numerisch oder durch entsprechende Näherungen, wie in Kapitel 4.3.2 beschrieben, gelöst werden können. Gleichung (A.15) ist in Bild (A.2) skizziert. IS 2 IF +USB

dIS dUGS 0

Bild A.2

UTn

UGS

Oberflächenspannung IS als Funktion von UGS

Für die schwache Inversion mit UGS d UTn kann IS(UGS) genähert werden durch

I S | I S (U GS

U Tn ) 

dI S (U Tn ) dU GS

(U GS  U Tn )

c C ox | 2I F  U SB  (U GS  U Tn ) c  C cj C ox 1 | 2I F  U SB  (U GS  U Tn ) , n

wobei

n

1

C cj c C ox

ist. Wie es zu dem Kapazitätsverhältnis kommt, wird im Folgenden betrachtet. Erweitert man den Differenzialquotienten

(A.16)

(A.17)

242

4 Feldeffekttransistor dI S

dQ dI S dU GS dQ

dU GS dI S dU GS

(A.18)

1 , c C cj  C ox

c C ox

so kann man diesen durch Kapazitäten ausdrücken. Hilfreich bei dieser Betrachtung ist Bild A.3. dUGS

C ox

S

S

I S =konst.

n+

~ ~

d IS

n+

~ ~

Cj

~ ~

~ ~

b)

a)

Bild A.3:

UGB = konst. Cox

G

Darstellung der Kapazitätsverhältnisse: a) IS = konstant; b) UGB = konstant (dIS durch Spannungsänderung an Source)

Hier zeigt die jeweilige Spannungsänderung die zugehörige Ladungsänderung und damit Kleinsignalkapazität an. Die Ladungsbeschreibung für die Inversionsschicht lässt sich bei kleinen IS-Werten, wie dies bei schwacher Inversion der Fall ist, vereinfachen. Der Wurzelausdruck in Gleichung (A.12) kann durch die Näherung – gültig bei kleinen x-Werten –

1  x

12

| 1 x / 2

(A.19)

zu §1 1 (I V n | 2H o H Si qN A ¨ It e ¨2 I S © 12

S

 2I F U SB ) / It

· ¸ ¸ ¹

(A.20)

vereinfacht werden. Da die Sperrschichtkapazität einen Wert von Gl. (4.3) und Gl. (4.12)

C cj

H o H Si xd

2H oH Si qN A

12

(A.21)

2 IS

hat, resultiert eine Ladungsbeschreibung von

V n |  C cj It e

(I S  2I F U SB ) / I t

.

(A.22)

4.9 Anhang A: Schwache Inversion

243

Wie in Kapitel 4.4 ausgeführt (Gl. (4.49), (4.52)), dominiert bei kleinen GateSpannungen der Diffusionsstrom. Entsprechend Beziehung (4.52) ergibt sich dieser zu y l

³ I DS dx

wP n I t

V n ( Drain )

³ dV

n

(A.23)

V n ( Source )

y 0

w P nIt >V n ( Drain)  V n ( Source)@ . l

I DS

Die Ladung sourceseitig erhält man direkt aus Beziehung (A.20) und diejenige drainseitig, indem USB durch UDB ersetzt wird. Mit der ortsunabhängigen Oberflächenspannung von Gleichung (A.16) und dem Zusammenhang UDB = UDS + USB resultiert ein Unterschwellstrom von I DS I DS I DS

U ) / I n U (U /I w P C c I 2 e GS Tn t §¨ 1  e DS t ·¸ © l n j t ¹ C cj (U U ) / I n U /I w c P n C ox I t2 e GS Tn t §¨ 1  e DS t ·¸ c l C ox © ¹

E n ( n  1)I t2 e

(U GS U Tn ) / I t n §

¨1  e ©

U DS / I t

·¸ ¹

(A.24)

Damit ergibt sich die in Bild A.4 gezeigte Situation. I DS

Anpassung bei Kompaktmodellen

Gl.(4.53/4.58) Gl.(A.24) U Tn schwache Inversion

U GS

starke Inversion

moderate Inversion

Bild A.4

Darstellung der Ströme nahe der Einsatzspannung

Durch die verschiedenen Näherungen, die bei starker bzw. schwacher Inversion gemacht wurden, ergibt sich eine Diskontinuität bei der Einsatzspannung. In der Praxis, d.h. bei den Kompaktmodellen für die Schaltungssimulation, wird deswegen eine weitere Aufteilung der Kennlinie in moderate Inversion vorgenommen und die verschiedenen Bereiche angepasst.

244

4.10 |AGAR|

4 Feldeffekttransistor

Literatur A. Agarwal et al., „Status of SiC Power Device and Manufacturing Issues” CS MANTECH Conference Vancouver April 24-27, 2006

~AMER~

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J.A. Cooper et al., „ Status and Prospect for SiC Power MOSFETs”, IEEE Trans. Electron Devices, Vol.49 No 4, pp 658-664, (2002)

|DEBO|

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~FILA~

I.M. Filanovsky, „Voltage Reference Using Mutual Compensation of Mobility and Threshold Voltage Temperature Effects“, ISCAS 2000; IEEE International Symposium on Circuits and Systems; pp. 197-200, (2000)

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4.10 Literatur

245

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246

4 Feldeffekttransistor

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Yu Chen, et al.,„Progressive Development of Superjunction Power MOSFET Devices“,IEEE Transactions on Electron Devices; Vol. 55; No. 1; pp. 211-219, (2008)

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5

Grundlagen digitaler CMOS-Schaltungen

In diesem Kapitel werden, ausgehend von der in Kapitel 4 vorgestellten Beschreibung des Herstellablaufs eines CMOS-Prozesses, geometrische und elektrische Entwurfsunterlagen abgeleitet. Diese sind die wesentlichsten Unterlagen für den Entwurf digitaler und analoger Schaltungen. Die grundsätzliche Dimensionierung von Transistoren bei digitalen Anwendungen wird am Beispiel eines einfachen Inverters behandelt. Hierbei kann man als Lastelemente Verarmungs-, Anreicherungs- und Komplementärtransistoren verwenden, um Logikpegel, Leistungsverbrauch und Schaltverhalten zu analysieren. Treiberschaltungen sowie Ein- und Ausgangsschaltungen, wobei einige im Hochgeschwindigkeitsbereich arbeiten, werden anschließend vorgestellt und der ESD-Schutz diskutiert. Die gewonnenen Erkenntnisse kann man direkt in weiteren Kapiteln auf komplexe Schaltungen und Speicher übertragen.

5.1

Geometrische Entwurfsunterlagen

Will man eine integrierte Schaltung entwerfen, muss das so genannte Layout erstellt werden. Dieses gibt die gewünschten Strukturen wieder, die mittels der entsprechenden Masken und Fototechnik auf die Scheibe übertragen werden sollen. Das Layout ist somit das Bindeglied zwischen dem Schaltungsentwurf (Design) und der Herstellung der integrierten Schaltung. An einem Beispiel soll dies verdeutlicht werden, wobei als Herstellverfahren der in Kapitel 4.1 beschriebene CMOS-Prozess dienen soll. Die einzelnen Schritte sind: 1. Festlegung der n-Wannengeometrie (Maske 1). 2. Bestimmung der aktiven Flächen (Maske 2), dies sind alle Gate- und Diffusionsgebiete. Die verbleibenden Flächen erhalten Feldoxid (FOX) (Bild 5.1a) oder eine Grabenisolierung. 3. Definition der Polysilizium-Gates und der Polysilizium-Leiterbahnen über Feldoxid (Maske 3, Bild 5.1b).

248

5 Grundlagen digitaler CMOS-Schaltungen n - Wanne (Maske 1) aktive Fläche (Maske 2)

A

A

FOX

p

n - Wanne p-

a) n-Wanne und aktive Flächen Polysilizium (Maske 3) Polysilizium - Leiterbahn

A

A

Polysilizium - Gate FOX

p

n - Wanne p-

b) Polysilizium-Gate und Polysilizium-Leiterbahnen

5.1 Geometrische Entwurfsunterlagen

249

n+ - Implantation (Maske 4)

A

A

n+ FOX n+

p

n+

n+ n - Wanne

p-

c) n+ Implantationen p+ - Implantation (Maske 5)

A

A

FOX p+

n+

p

n+

p+

p-

d) p+ Implantationen

p+

n+ n - Wanne

250

5 Grundlagen digitaler CMOS-Schaltungen Metallb.1 (Maske 7)

Kontakt Metallb.1 zu Diffusion (Maske 6)

Metallb.2 (Maske 9)

Kontakt (Via) Metallb.1 zu Metallb.2 (Maske 8)

p+

n+

n+

p+

A

A

UCC Masse

IMDI BPSG FOX p+

n+

p

n+

p+

p+

n+ n - Wanne

p-

e) Kontakte Metallbahn 1 zu Diffusionsgebieten; Metallbahn 1; Kontakte (Via) Metallbahn 1 zu Metallbahn 2; Metallbahn 2 (Nicht alle vorhergehenden Schritte dargestellt)

Bild 5.1:

Erstellung eines Layouts für einen Schaltungsausschnitt mit Angabe des jeweiligen Technologieprofils (Querschnitt A-A')

4. n+-Implantationsbereiche definieren (Maske 4). Dies sind Source- und DrainGebiete der n-Kanal-Transistoren sowie der n-Wannen Kontakt (Bild 5.1c) 5. p+-Implantationsbereiche definieren (Maske 5). Dies sind Source- und DrainGebiete der p-Kanal-Transistoren sowie der p-Substratkontakt (Bild 5.1d). 6. Kontakte definieren (Maske 6). Um sowohl bei der Herstellung der Kontakte als auch beim späteren elektrischen Betrieb gleiche Verhältnisse herzustellen, wird meist nur eine einzige Kontaktlochgröße, nämlich der Minimalkontakt verwendet. Ein niedrigerer Kontaktwiderstand wird durch die Verwendung mehrerer paralleler Kontakte erreicht (Bild 5.1e). 7. Metallbahn 1 (Maske 7) beschreiben. 8. Verbindung von Metallbahn 1 zu Metallbahn 2 (Via) definieren (Maske 8).

5.1 Geometrische Entwurfsunterlagen

251

9. Metallbahn 2 bestimmen (Maske 9) (Bild 5.1e). 10. Verbindung von Metallbahn 2 (Via) zu Metallbahn 3 (Maske 10) nicht dargestellt. 11. Metallbahn 3 festlegen (Maske 11), nicht dargestellt usw. Aus dem vorhergehenden Beispiel geht hervor, dass zulässige geometrische Entwurfsregeln d.h. minimale Abstände und Abmessungen von Diffusionsgebieten, Polysilizium- und Metallbahnen sowie Kontakte vorliegen müssen. Nur wenn diese Abmessungen nicht unterschritten werden, kann eine große Ausbeute bei der Fertigung garantiert werden. Unter Ausbeute versteht man das Verhältnis von guten Chips zur Anzahl der gesamten Chips auf einer Scheibe. Werden auf der anderen Seite zu große Geometriemaße gewählt, nimmt die Schaltung viel Siliziumfläche ein, wodurch die Anzahl der Chips abnimmt. Zusätzlich zu den Minimalmaßen, die fertigungstechnisch auf eine Scheibe übertragbar sind, gibt es weitere Randbedingungen, die diese beeinflussen. Zur Veranschaulichung seien einige angeführt. Der Abstand zwischen Diffusionsgebieten ergibt sich durch die benötigte Spannungsfestigkeit und die Minimalbreite durch den noch zulässigen Schichtwiderstand. Ein möglichst kleiner Übergangswiderstand bestimmt die Minimalmaße der Kontaktlöcher. Weiterhin müssen die Entwurfsregeln die Toleranz der Justierung der Maske auf der Siliziumscheibe berücksichtigen. Zwei Beispiele dafür sind angeführt. Die Kontaktzone (Bild 5.2a) ist gegenüber der Diffusion dejustiert, wodurch ein Kurzschluss zwischen Metall und Substrat entsteht. Sind Polysilizium- und Diffusionsgebiete des Transistors dejustiert, entsteht eine Diffusionsbrücke zwischen Source und Drain (Bild 5.2b). W - Plug

Metall

n+ richtig a)

Bild 5.2:

Metall

n+ falsch Kurzschluss

Brücke

Poly-Si richtig

falsch

b)

Dejustierungen: a) zwischen Metall und Diffusion; b) zwischen Polysilizium und Diffusionsgebieten

Unter Berücksichtigung aller Einflüsse entstehen die geometrischen Entwurfsunterlagen, die die minimal zulässigen Abstände und Breiten zur Herstellung eines Layouts beinhalten. Die wesentlichen Abmessungen sind als Beispiel für einen CMOS-Prozess mit einer mittleren Strukturabmessung von ca. 0,3μm in Tabelle 5.1 zusammengefasst.

252

5 Grundlagen digitaler CMOS-Schaltungen

Mindestbreite Überlappung

Mindestabstand n-Wanne p+ n+

0,6 (A)

0,6 n-Wanne

2

0,6 p+

1,5

n-Wanne

0,6

n+

0,6

(A) *bei unterschiedlichen Spannungen

0,6 0,3

0,3

Diffusionsgebiete (n+ und p+)

0,35

0,35

0,35 S D Tr.-Weite W=0,35

0,3 Hilfsebene für

Transistor

n+

n+ und p+

Implantation p+

0,3

0,3

Polysilizium / Polyzid

0,2 0,4

0,25 L 0,2 Tr.-Länge L=0,35

0,3 Kontaktloch

0,3

nur erlaubt 0,3 x 0,3

0,3

0,1

Metall 1 Kontakt

0,3

0,3

Diffusion / Metall 1

Metall 2 Kontakt

Metall 1 /Metall 2

0,4 0,4

Kontakt

0,4

0,4 0,4 0,4

Metall 3 Metall 2 /Metall 3

0,3

0,1

0,5

0,4

nur erlaubt 0,4 x 0,4 nur erlaubt 0,4 x 0,4

0,4 0,4

Nicht im Maßstab (Maßangaben in um)

Tabelle 5.1: Geometr. Entwurfsregeln für einen 0,3μm CMOS-Prozess (Zeichenmaße)

5.1 Geometrische Entwurfsunterlagen

253

Zusammenhänge zwischen Zeichen- und Realisierungsmaßen beim Transistor Die beschriebenen geometrischen Entwurfsunterlagen geben die minimal zulässigen Abstände und Breiten als Zeichenmaß (Designmaß) zur Erstellung eines Layouts wieder. Diese Maße werden dann mit Hilfe der Fototechnik (Maskengröße) auf die Siliziumscheibe übertragen. Dabei ergeben sich die in Bild 5.3 gezeigten unterschiedlichen Abmessungen zwischen Zeichenmaß und Realisierungsmaß beim Transistor.

A

W

W

L Vorhalt

Vorhalt

Vorhalt

B C

l

w

n+

LD a)

Bild 5.3:

W= w

FOX

W b)

c)

Zeichen A-, Masken B- und Realisierungsmaße C beim Transistor; a) Gatelänge; b) Gateweite bei LOCOS-Isolierung; c) Gateweite bei Graben-Isolierung 'W = 0

Aus den Bildern geht hervor, dass die realisierten Transistoren eine Länge von l

L  2 LD

(5.1)

w

W  2 'W

(5.2)

und eine Weite von

besitzen. LD ist das Maß, das die Unterdiffusion unter dem Gate angibt. Bei dem beschriebenen CMOS-Prozess ist diese ca. 0,05μm, sodass eine minimale Kanallänge von l = 0,35μm – 2˜0,05μm = 0,25μm hergestellt werden kann. Die vorgestellten geometrischen Entwurfsunterlagen bezogen sich auf einen Standard-Logik-CMOS-Prozess mit drei Metallisierungslagen. Weitere Prozessergänzungen führen zu einer größeren Vielfalt von Design-Möglichkeiten und verursachen natürlich dadurch auch eine größere Herstellungskomplexität. Dies sind u.a. a) das Ausblenden von Silizid bei ESD- und Ausgangsstrukturen (Kapitel 5.6.3) zur Erhöhung der Widerstände von Source, Drain und Gate; b) eine zweite Polysiliziumlage zur Herstellung von präzisen Kondensatoren (Polysilizium 1 zu Polysilizium 2); c) eine zusätzliche Implantation zur Erzeugung von genauen hochohmigen Widerständen aus Polysilizium mit z.B. 1k:/†; d) Transistoren, die mit einer höheren Spannungsfestigkeit betrieben werden können;

254

5 Grundlagen digitaler CMOS-Schaltungen

e) weitere Metalllagen, um u.a. auch Spulen realisieren zu können, und f) Spezialelemente zum Speichern von Informationen. Hierauf wird in Kapitel 7 näher eingegangen.

5.2

Elektrische Entwurfsregeln

Beim Entwurf einer integrierten Schaltung werden außer den geometrischen noch die elektrischen Entwurfsregeln benötigt. Dazu gehören die Parameter der Transistoren sowie die Kapazitäts- und Widerstandswerte von Leiterbahnen. Transistorparameter Ausgangsbasis zur Gewinnung der Transistorparameter ist ein Test-Chip mit diversen Teststrukturen und Transistoren. Diese werden gemessen und ausgewertet und die C(V)und I(U)-Parameter bestimmt. Grundsätzlich kann man hierbei zwischen zwei Extraktionsmethoden wählen. Bei der ersten Methode wird das Transistorverhalten bei gleichen Spannungen und Strömen simuliert und gemessen. Der Fehler zwischen Simulation und Messung wird durch einen Optimierungsalgorithmus minimiert, indem so lange mit veränderten Parametern simuliert wird, bis das gewünschte Resultat erreicht ist. Von Nachteil ist, dass u.U. die gewonnenen Parameter keinen sinnvollen physikalischen Bezug mehr besitzen, obwohl ein physikalisch basiertes Modell verwendet wurde. Im Gegensatz dazu geht man bei der zweiten Methode zwar auch von einem physikalisch basierten Modell aus, jedoch werden die gemessenen Daten mit Hilfe von Extraktionsroutinen ausgewertet und die Parameter berechnet. Zum Beispiel werden die Einsatzspannungen an verschiedenen MOS-Testtransistoren mit unterschiedlichen Gatelängen und Weiten bestimmt. Anschließend werden aus diesen Daten die Parameter errechnet, die die Kurzkanaleffekte (Kap. 4.5.3) im Transistormodell beschreiben. Diese Extraktionsmethode ist zwar nicht so genau wie die Erstgenannte, dafür bleibt aber der physikalische Zusammenhang erhalten. Widerstandswerte In Tabelle 5.2 sind typische Bahn- und Kontaktwiderstände des beschriebenen CMOSHerstellverfahrens aufgeführt. n-Wanne

1 k:/†

n+/p+ – S/D Silizid

3

:/†

n – S/D ohne Silizid

80

:/†

p+ – S/D ohne Silizid

100

:/†

+

3

:/†

+

250

:/†

+

200

:/†

Polysilizium mit Silizid n -Polysilizium ohne Silizid p -Polysilizium ohne Silizid

5.2 Elektrische Entwurfsregeln

255

Metall-1

100 m:/†

Metall-2

80 m:/†

Metall-3

60 m:/†

Metall-1 auf n bzw. p

4

:

Metall-1 auf Polysilizium

3

:

Metall-1 auf Metall 2 (Via)

1

:

Metall-3 auf Metall 2 (Via)

1

:

+

+

Tabelle 5.2: Typische Bahnwiderstände und Kontaktwiderstände eines 0,3μm CMOS-Prozesses Hierbei sind die Kontaktwiderstände in : angegeben, da sie sich auf die in Tabelle 5.1 beschriebenen Abmessungen beziehen. Dagegen wird der Bahnwiderstand jeweils auf eine Leiterbahn bezogen. Der Widerstand der in Bild 5.4 dargestellten Leiterbahn beträgt I

W H

L I

Bild 5.4:

Skizze zur Bestimmung des Bahnwiderstandes

R

U˜

L H ˜W

U

L . H W

(5.3)

Hierbei ist U der spezifische Widerstand (:m) des Materials und H, W und L sind die Abmessungen der Leiterbahn. Wird der spezifische Widerstandswert des Materials durch die Dicke H des Materials dividiert, erhält man R

RS

L , W

(5.4)

wobei RS als Bahnwiderstand bezeichnet wird. Ist der Bahnwiderstand bekannt, kann der Widerstand einer Struktur durch Multiplikation mit der Zahl der Leiterbahnquadrate, die sich aus dem Verhältnis von L/W ermitteln lässt, berechnet werden. Der Bahnwiderstand hat die Einheit Ohm. Er wird jedoch in Ohm pro Quadrat (:/†) angegeben, um dadurch hervorzuheben, dass sich der Widerstand aus dem Produkt der Zahl der Leiterbahnquadrate und dem Bahnwiderstand bestimmen lässt.

256

5 Grundlagen digitaler CMOS-Schaltungen

Beispiel: Gegeben sind die diffundierten Strukturen nach Bild 5.5. Wie groß sind die Widerstände, wenn der Bahnwiderstand der Diffusion 3:/† beträgt? Kontakt

6 W

1 2 3 4

5 4 3 2 1

8 9

L b)

a)

Bild 5.5:

18 19

25 26

17 16 15 14 13

7 8 9 10 11 12

Draufsicht auf diffundierte Strukturen

Struktur a) hat ein L/W-Verhältnis von 9 und eine entsprechende Zahl von Leiterbahnquadraten, sodass ein Widerstand von R = 3:/†˜9† = 27: resultiert. Die Anschlusswiderstände wurden dabei vernachlässigt. Die mäanderförmige Struktur b) hat 26 Leiterbahnquadrate und 5 Eckquadrate, deren Bahnwiderstand mit 0,55RS berücksichtigt wird ~WALT~. Somit ergibt sich ein Widerstand von R = 3:/† (26 + 0,55·5)·† = 86:. Wie das Beispiel zeigt, wird die Berechnung eines Widerstandes durch die Verwendung des Bahnwiderstandes stark vereinfacht. Aus diesem Grunde werden bei integrierten Schaltungen allgemein die Widerstände der Schichten als Bahnwiderstände angegeben. Elektromigration in Metallbahnen Eine weitere äußerst wichtige Größe bei Metallbahnen ist ihre mittlere Lebensdauer, ausgedrückt in Mean Time Between Failures (MTBF). Diese mittlere Lebensdauer wird durch die Elektromigration, d.h. durch eine Materialwanderung in den Leiterbahnen, bestimmt. Ursache für diese Materialwanderung sind Stöße der bewegten Elektronen mit den positiven Metallionen, wobei das Material in Richtung der Elektronenbewegung wandert. Diese Materialwanderung kann zum Abriss einer Leiterbahn und damit zum Ausfall der integrierten Schaltung führen. Zur Bestimmung der Lebensdauer wird meist die Arrheniussche Beziehung 2 W / kT MTBF ~ J  e A

(5.5)

verwendet. Hierbei ist J die Stromdichte und WA eine Aktivierungsenergie mit einem Wert von ca. 0,65eV. Als typische Werte werden Stromdichten von 2mA/μm2 verwendet. Bei diesen Daten beträgt die mittlere Lebensdauer MTBF | 80 Jahre bei 80°C Chiptemperatur. Bei diesem guten Wert ist jedoch zu bedenken, dass mit höherer Temperatur die Lebensdauer der Metallbahn exponentiell absinkt (Aufgabe 5.1).

5.2 Elektrische Entwurfsregeln

257

Ucc

a) Bild 5.6:

Logik

Logik

Logik

Speicher

Logik Logik

Logik

Logik

Logik

Speicher

Speicher

Logik

Speicher

Speicher

Logik

Speicher

Ucc

Ucc

b) Netzplanungen von kreuzungsfreien Versorgungsleitungen: a) Fingerentwurf; b) Entwurf mit mehreren Versorgungsanschlüssen

Von der Elektromigration sind auch Metall-Siliziumkontakte betroffen. Besonders an Kontaktkanten treten große Ströme auf, wodurch Siliziumatome ins Metall wandern können. Typische zulässige Werte liegen im Bereich um 0,1mA pro Kontakt. Aus der beschriebenen Anforderung an die Metallisierung geht hervor, dass mit dem eigentlichen Entwurf einer integrierten Schaltung erst begonnen werden kann, wenn die Anordnung und Dimensionierung der Versorgungsleitungen vorliegen. Als Beispiel sind in Bild 5.6 zwei Netzplanungen dargestellt. Beide Darstellungen haben den Vorteil, dass keine Leiterbahnkreuzungen vorkommen. Kapazitätswerte Zu den elektrischen Entwurfsunterlagen gehören noch die parasitären Kapazitätswerte. In Tabelle 5.3 sind die wichtigsten typischen Werte für den betrachteten CMOS-Prozess dargestellt.

258

5 Grundlagen digitaler CMOS-Schaltungen C'gb = 4 f F/μm2

Gate/Substrat

C gb Poly-FOX-Substrat

C'p = 0,15 f F/μm2

Metall-BPSG-FOX-

C'BPS = 0,03 f F/μm2

FOX Cp Metall 1 BPSG

Substrat

FOX Metall 2

Metall 2 – IMD-Metall 1

C'M2 = 0,05 f F/μm2

Metall 3 – IMD – Metall 2

C'M3 = 0,05 f F/μm2

n+/p-Substrat C'j = 1 f F/μm2; *

C j = 0,12 f F/μm;

Ii = 0,72 V p+/n-Wanne

IMD

C'j = 1,1 f F/μm2;

M | 0,35

C*j = 0,09 f F/μm;

M | 0,18

Metall 1 Metall 3

CM3

IMD

M | 0,3 M | 0,22

CM2

Metall 2

n+ C*j Cj p-Substrat p+ C*j Cj n-Wanne

Ii = 0,76 V Tabelle 5.3:

Typische Kapazitäten des 0,3μm CMOS-Prozesses

CAD-Werkzeuge beim physikalischen Entwurf integrierter Schaltungen In den vorhergehenden Kapiteln wurden geometrische und elektrische Entwurfsunterlagen für ein CMOS-Herstellverfahren vorgestellt. Diese Unterlagen dienen zusammen mit den Modellen und Parametern der entsprechenden Bauelemente dem physikalischen Entwurf einer integrierten Schaltung. Wie dies im Detail abläuft und durch ComputerAided-Design (CAD)-Werkzeuge unterstützt wird, wird im Folgenden näher betrachtet. Dazu ist in Bild 5.7 ein allgemeiner Verfahrensablauf dargestellt, der in die Kategorien System-, Logik-, Schaltungs- und Layout-Entwurf aufgegliedert werden kann. Hierbei werden die ersten beiden Entwurfsebenen häufig als logischer Entwurf und die beiden letzten Ebenen als physikalischer Entwurf bezeichnet. Da letzterer zum Themenkreis dieses Buches zählt, wird er detaillierter betrachtet. Die Ausgangsbasis für den gezeigten Verfahrensablauf ist eine Systemspezifikation, aus der eine entsprechende Architektur entwickelt wird. Diese besteht aus Blöcken wie z.B. Rechenwerke, Steuereinheiten, Datenspeicher, usw. Ausgehend von dieser Struktur wird der Logikentwurf durchgeführt. Als Ergebnis liegt dann ein Logikplan vor, der aus

5.2 Elektrische Entwurfsregeln

259

verknüpften Gattern, Flip-Flops, Multiplexern usw. besteht. Dieser wird in einem weiteren Verfahrensabschnitt direkt in die Schaltkreisebene überführt, wobei die in den folgenden Kapiteln beschriebenen Schaltungen verwendet werden können. Zur Optimierung und Verifizierung der Schaltungen wird dabei die Schaltungssimulation, die bereits in Kapitel 2.7 skizziert wurde, eingesetzt.

Entwurfsgliederung Darstellung Systementwurf Blöcke

Logikentwurf

Beispiel

CAD-Werkzeuge Höhere Progammiersprachen

Logikplan

1

&

>1 =

Q

&

>1 =

Q Ucc

Schaltungsentwurf Schaltplan I

Q

Logiksimulation

Schaltungssimulation Extraktor

Layout-Entwurf

Ucc I

Maskenband Bild 5.7:

Floorplan

Q Stick-Diagr.

I

Q Layout

DRC ERC EPC

Entwurfsgliederung mit Beispielen und CAD-Werkzeuge

Ausgehend von dem entworfenen Schaltplan beginnt die Layout-Phase, in der alle Maskenebenen geometrisch konstruiert werden müssen. Da das gesamte Layout der Schaltung in ein Rechteck passen muss, geht man von einer Flächenplanung (Floorplan) aus, in der die verschiedensten Schaltungsteile platziert werden. Hierbei können besonders kritische Geschwindigkeitspfade und Stromverbraucher berücksichtigt werden. Als Hilfsmittel für die Layout-Konstruktion dienen häufig Stick-Diagramme, die vereinfachte symbolische Darstellungen erlauben. Diese können dann mit Rechnerunterstützung in das eigentliche Layout umgesetzt werden. Ist das gesamte Layout fertiggestellt, wird ein Maskenband – auch Steuerband genannt – erzeugt und mit dessen Hilfe an einem Patterngenerator die Masken zur Herstellung des ICs generiert. Doch bevor dies geschieht, muss das Layout auf seine Richtigkeit überprüft werden. Hierzu kommen die folgenden Prüfprogramme in Frage. Entwurfsregel-Überprüfung (Design Rule Check DRC): Mit diesem Prüfprogramm wird die Einhaltung der geometrischen Entwurfsunterlagen (z.B. Tabelle 5.1) überprüft. Hierbei werden Abstands-, Breiten- oder Überlappungsverletzungen gemeldet. Schaltungsextraktion: Verknüpfungsfehler können mit dem vorhergehenden Test nicht gefunden werden. Aus diesem Grund wurden Extraktionsprogramme entwickelt, mit

260

5 Grundlagen digitaler CMOS-Schaltungen

deren Hilfe aus einem Layout die Beschreibung des Schaltkreises (Net List aus Transistoren) gewonnen werden kann. Durch einen Vergleich mit der Vorgabe sind dann Fehler feststellbar. Zusätzlich können noch die parasitären Widerstände und Kapazitäten aus dem Layout ermittelt und an einen Schaltungssimulator weitergegeben werden, sodass dann eine realitätsnahe Schaltungssimulation durchgeführt werden kann. Elektrische Regel-Überprüfung (Electrical Rules Check ERC): Ausgehend von den bei der Schaltungsextraktion bestimmten elektrischen Verbindungen kann der ERC-Test durchgeführt werden. Beispiele für Regelverletzungen sind: -

Kurzschlüsse zwischen Masse und UCC

-

Netze, von denen kein Weg nach Masse bzw. UCC führt

-

offene Anschlüsse

-

Kurzschlüsse zwischen Drain und Source eines MOS-Transistors oder bei einer bipolaren Technologie, Kurzschlüsse zwischen Emitter-Basis oder

-

Basis mit Masse oder UCC verbunden.

Parameter Überprüfung (Electrical Parameter Check EPC): Eine weitere Verifikation besteht in der Anwendung des EPC-Tests. Hierbei werden geometriebedingte elektrische Eigenschaften des Layouts abgefragt. Darunter fallen: -

Weite und Länge der Transistoren

-

zu hochohmige Leitungen und

-

Knoten mit zu großer kapazitiver Belastung.

Ausgehend von den vorgestellten Entwurfsunterlagen und Transistorparametern werden in den folgenden Abschnitten die wichtigsten Grundschaltungen behandelt und Layouts vorgestellt. Weiterführende Literatur ist am Ende des Kapitels enthalten.

5.3

MOS-Inverter

Der MOS-Inverter ist die einfachste Grundschaltung, an der nahezu alle wesentlichen Eigenschaften von MOS-Schaltungen, wie w/l-Dimensionierung, Spannungsreduzierung durch die Einsatzspannung, Wirkung des Substratsteuerfaktors, Leistungsverbrauch und Schaltverhalten erklärt werden können. Aus diesem Grund wird der MOSInverter im Folgenden detailliert behandelt. Dabei wird versucht, möglichst einfache Beziehungen aufzustellen, um erste grobe Schätzungen zur Dimensionierung einer Schaltung durchzuführen. Die endgültige Dimensionierung wird dann mit einem Schaltungsanalyseprogramm mit entsprechenden Transistormodellen auf einem Rechner durchgeführt. In der einfachsten Form ist der MOS-Inverter in Bild 5.8 dargestellt. Liegt am Eingang I eine Spannung UI < UTn, ist der Transistor nicht leitend. Da kein DrainSourcestrom fließt (Unterschwellstrom wird als vernachlässigbar betrachtet), beträgt die Ausgangsspannung UQ = UCC. Ist dagegen die Eingangsspannung UI » UTn, ist der Transistor leitend. Es fließt ein Drain-Sourcestrom, der am Lastwiderstand RL einen Spannungsabfall verursacht. Die Ausgangsspannung UQ sinkt dadurch auf einen kleinen

5.3 MOS-Inverter

261

Wert. Ordnet man den Ein- und Ausgangsspannungen binäre Zustände L (Low) für Spannungen UDS,1 ist. Die zusätzlichen Indizes beziehen sich dabei auf den entsprechenden Transistor. Damit ergibt sich aus den einfachen Transistorgleichungen Gl. (4.53) und (4.58)

5.3 MOS-Inverter

263

I2

E n,2 2

 U Tn , 2

I1 2 ª U QL º « » E n ,1 U IH  U Tn ,1 U QL  « 2 » ¬ ¼



2



(5.7)

und unter Berücksichtigung von Beziehung (5.6) ein Verstärkungsverhältnis von Z

2

E n ,1

( U Tn , 2 )

E n,2

(U IH  U Tn ,1 ) U Tn ,1  (U Tn ,1 / 2 )

Z

E n ,1 E n,2

k n ,1 ( w / l ) 1 k n,2 ( w / l ) 2

2

.

(5.8)

Dieses Verstärkungsverhältnis ist stark von der Eingangsspannung UIH abhängig In den überwiegenden Fällen ist diese gleich UCC, da der Inverter meist von einer gleichartigen Schaltung angesteuert wird. Damit ergibt sich für die folgenden Werte einer NMOS-Technik kn,1 = 30˜10-6A/V2, kn,2 = 25˜10-6A/V2, UTn,2 = –3,5V, UTn,1 = 0,8V und UIH = UCC = 5V ein Verstärkungsverhältnis von Z = 3,8 und ein Geometrieverhältnis von (w/l)1 / (w/l)2 = 3,2. Der Verstärkungsfaktor des Verarmungstransistors kn,2 = μnCox ist etwas kleiner als der des Anreicherungstransistors kn,1, da der Erstgenannte zweimal implantiert wurde, wodurch die Beweglichkeit abnimmt. Bisher wurde stillschweigend davon ausgegangen, dass die Einsatzspannungen konstant sind. Dies trifft nur für den Schalttransistor T1 zu, bei dem Source und Substrat verbunden sind. Beim Lasttransistor T2 herrscht dagegen zwischen Source und Substrat die Ausgangsspannung UQ = USB. Diese Spannung hat entsprechend Gleichung (4.36) über die Substratsteuerung eine Veränderung der Einsatzspannung in Abhängigkeit der Ausgangsspannung zur Folge (Aufgabe 5.4). Dadurch ist die Stromergiebigkeit des Transistors geringer, wodurch das Schaltverhalten des Inverters ungünstig beeinflusst wird. Leistungsverbrauch Den Leistungsverbrauch kann man in einen statischen Pstat und einen dynamischen Anteil Pdyn aufteilen, der durch das Umladen von Kapazitäten hervorgerufen wird. Da bei dem vorgestellten Inverter im durchgeschalteten Zustand ein relativ großer statischer Leistungsverbrauch auftritt, kann der dynamische Anteil (Abschnitt 5.3.4), der wesentlich kleiner ist, vernachlässigt werden.

Für den Verarmungsinverter ergibt sich demnach ein Leistungsverbrauch von Pstat

I 2U CC S

E n, 2 2

 U Tn , 2 2 U CC S ,

(5.9)

264

5 Grundlagen digitaler CMOS-Schaltungen

da T2 im Sättigungsbereich ist, wenn T1 durchgeschaltet ist. Der Faktor S gibt das Taktverhältnis, d.h. das Zeitverhältnis von eingeschaltetem zu ausgeschaltetem Zustand an. In den meisten praktischen Fällen ist das Taktverhältnis 50%, d.h. S = 0,5.

5.3.2

Anreicherungsinverter

Wie in Bild 5.9 angedeutet, kann man den Anreicherungsinverter (Bild 5.12) in NMOSund CMOS-Technologie herstellen. Er hat, wie die folgenden Betrachtungen zeigen, einige gravierende Nachteile. Deshalb wird er in dieser Form auch nicht mehr verwendet. Aus didaktischen Gründen heraus ist es jedoch zweckmäßig, ihn zu betrachten, da die Erkenntnisse auf ähnliche Schaltungen übertragen werden können.

W UCC

D S

I UI

T1 D

UCC T2

n

I2 I1

S

Q

B

Q

UQ

a) Bild 5.12:

L

I

n

b)

W

L

Anreicherungsinverter: a) Schaltung; b) Layout

Die Verstärkungs- und Geometrieverhältnisse kann man ähnlich wie im vorhergehenden Fall ermitteln. Der Lasttransistor mit einer Einsatzspannung von z.B. UTn = 0,45V ist immer in Sättigung, da (UGS,2 – UTn,2) < UDS,2 = UGS,2 ist. Damit ergibt sich: I2

E n,2 2

U GS , 2  U Tn , 2

und mit

2

U GS , 2 U Tn ,1

I1 2 ª U QL E n ,1 « U IH  U Tn ,1 U QL  « 2 ¬ U CC  U QL ; U QL U Tn / 2



U Tn , 2



U Tn

und

k n ,1

º » » ¼

(5.10)

k n,2

ein Verstärkungsverhältnis von

Z

E n ,1 E n,2

( w / l )1

(U CC  ( 3 / 2 ) U Tn ) 2

(w / l) 2

(U IH  U Tn ) U Tn  (U Tn / 2 ) 2

.

(5.11)

Bei Verwendung der Parameter UCC = 3V, UIH = UCC, UTn = 0,45V ergibt sich ein Verstärkungs- und Geometrieverhältnis von Z = 4,9.

5.3 MOS-Inverter

265

Ein wesentlicher Nachteil des Anreicherungstransistors als Lastelement ist, dass die maximale Ausgangsspannung U QH

U CC  U GS , 2

U CC  U Tn , 2

(5.12)

nicht den Wert der Versorgungsspannung erreicht, sondern um die Einsatzspannung UTn,2 des Lasttransistors verringert ist. Dies wird verständlich, wenn man bedenkt, dass der Lasttransistor nicht mehr leitet (Unterschwellstrom vernachlässigt), wenn die Spannung UGS,2 = UTn,2 ist (Bild 5.13).

UCC

D T2

UGS,2 =UTn,2

USB,2

S D

U IL

Bild 5.13:

S

T1

UQH =USB,2 B

Anreicherungsinverter im H-Zustand

Die Einsatzspannung des Lasttransistors ist, wie bereits erwähnt, durch den Substratsteuereffekt von der Ausgangsspannung UQ, die gleich der Source-Substratspannung USB,2 des Transistors ist, abhängig. Dadurch nimmt die Einsatzspannung zu, wodurch die Ausgangsspannung des Inverters noch weiter reduziert wird. Diese lässt sich aus der Beziehung für die Einsatzspannung Gl. (4.36) mit USB,2 = UQH U Tn , 2

U Ton , 2  J



2I F  U QH 

2I F



(5.13)

und Gleichung (5.12) U QH

U CC  U Ton , 2  J



2I F  U QH  2I F



zu

U QH

U N  J 2 / 2  J U N  2I F  J 2 / 4

(5.14)

ermitteln, wobei UN

U CC  U Ton , 2  J 2I F

ist. Um ein Gefühl für den Einfluss des Substratsteuerfaktors auf die Ausgangsspannung zu ermitteln, wird folgendes Beispiel berechnet. Beispiel:

Gegeben ist ein Anreicherungsinverter nach Bild 5.13. Der Schalttransistor T1 ist nicht leitend. Welchen maximalen Wert kann die Ausgangsspannung annehmen, wenn UTon,2 = 0,45V, 2IF = 0,6V, J = 0,4 V und U CC min = 3V betragen?

266

5 Grundlagen digitaler CMOS-Schaltungen

Die Werte, in Gleichung (5.14) eingesetzt, ergeben eine maximale Ausgangsspannung von UQH = 2,19V. Würde die Änderung der Einsatzspannung durch die Substratsteuerung nicht berücksichtigt, wäre die Ausgangsspannung UQH = UCC – UTon,2 = 2,55V und der gemachte Fehler ca. 16%. Wird mit dieser niedrigen Ausgangsspannung ein ähnlicher Inverter betrieben, so muss dessen Verstärkungsverhältnis Z dem niedrigeren Eingangssignal UQH angepasst werden. Werte von Z > 15 sind erforderlich. Bei dem Anreicherungsinverter beträgt der Leistungsverbrauch Pstat

I 2U CC S

E n,2 2

E n,2 2

U GS , 2  U Tn 2 U CC S

U CC  U QL  U Tn 2 U CC S

(5.15)

2 E n,2 § 3 · ¨ U CC  U Tn ¸ U CC S ,

2

©

¹

2

wobei UTn,2 a UTn,1 = UTn angenommen wurde.

5.3.3

P-Last-Inverter G

UGS B p+

UDS

S

D

n+

n+

n-Transistor

P Bild 5.14:

UDS D p+

G

UGS S p+

UCC =3V B n+

n-Wanne p-Transistor D w

Skizze durch eine CMOS-Technologie mit n-Wanne; Diode n-Wanne / Substrat Dw immer gesperrt

Bevor auf diesen Inverter eingegangen wird, ist es zweckmäßig, sich über die Definition von Source und Drain beim p-Kanal-Transistor im Klaren zu sein. Zu diesem Zweck ist in Bild 5.14 ein Querschnitt durch eine CMOS-Technologie mit n-Wanne skizziert. Alle Diffusionsgebiete sind in Sperrrichtung gepolt. Die Source-Gebiete der Transistoren sind mit ihrem jeweiligen Substrat B verbunden. Hierbei ist zu berücksichtigen, dass im Gegensatz zum n-Kanal-Transistor beim p-Kanal-Transistor die Source mit der positivsten Spannung, nämlich UCC verbunden ist. In Bezug auf dieses Gebiet sind dann die Spannungen UGS und UDS negativ, während sie beim n-Kanal-Transistor positiv sind.

5.3 MOS-Inverter

267

Wannen Kontakt

~

W

UCC UCC

Tp S

B

p

L

n-Wanne

Ip D

Q

~

Q Tn D I n UQ

I UI

S

n

a)

W

b)

Bild 5.15:

L

B

Substrat Kontakt

a) P-Last-Inverter; b) Layout

Ist die n-Wanne mit UCC verbunden, wird zur Vereinfachung des Layouts die Wannenstruktur nicht dargestellt. Außerdem wird zur leichteren Übersicht in den folgenden Kapiteln bei den Schaltungen auf die Darstellung von Bulk (B)-Anschlüssen bei den Transistoren verzichtet, so lange diese mit UCC bzw. Masse verbunden sind. Bei dem P-Last-Inverter (Bild 5.15) übernimmt der p-Kanal-Transistor die Funktion des Lastelements, da er immer leitend ist. Sein Verhalten ist dadurch ähnlich dem des Verarmungsinverters in nur NMOS-Technik, weswegen er häufig auch Quasi-NMOSInverter genannt wird. Im durchgeschalteten Zustand (UI = UIH) ist Tp in Stromsättigung, da ~UGS,p – UTp~

@

U CC I DS , n S  I DS , p (1  S ) ,

(5.21)

wobei S das Taktverhältnis – wie in Gl. (5.9) – angibt. Sind die Ströme sehr klein, sollten die Restströme von gesperrten Diffusionsgebieten dazu addiert werden. Will man den statischen Leistungsverbrauch, wie dies oft bei Speicherschaltungen gefordert wird, reduzieren, so bietet sich eine Erhöhung der Einsatzspannung an (Gl. (5.20). Dies bedeutet jedoch, dass die sog. Overdrive-Spannung (UGS – UTn) und damit der Strom während des Schaltens abnimmt, was zu einem verschlechterten Schaltverhalten führt. Eine schaltungstechnische Lösung besteht darin, die Source-Gebiete z.B. mit 0,15V vorzuspannen, wodurch die Einsatzspannungen in Folge des Substratsteuerfaktors leicht zunehmen und bei den Sperrzuständen sich die Spannungen UGS,n = 0,15V oder UGS,p = + 0,15V einstellen (Bild 5.19). Als Resultat werden die Ströme der Transistoren um mindestens eine Dekade (Gl. 4.70) reduziert. Leider wird dies durch eine Verschlechterung der Ausgangspegel, sowie einer Reduzierung der Overdrive-

5.3 MOS-Inverter

271

Spannung erreicht, wodurch diese schaltungstechnische Maßnahme nur in Sonderfällen angewendet werden kann. UCC -0,15V U CC S USB U

UGS,p U IH

UCC

U CC -0,15V

QH

D D

UIL

0V

+0,15V

+0,15V

S

Bild 5.19:

UQL

USB

UGS,n

Anordnung zur Reduzierung des statischen Leistungsverbrauchs

Transienter Leistungsverbrauch Dieser Leistungsverbrauch kommt dadurch zustande, dass während des Umschaltens kurzzeitig beide Transistoren leitend sind. Dies ist in Bild 5.20 dargestellt. Mit UI = 0V befindet sich der p-Kanal-Transistor im niederohmigen Widerstandsbereich und der nKanal-Transistor wird als ausgeschaltet betrachtet. Während der Zeit von t1 nach t2 steigen die Eingangsspannung UI und der Strom durch den n-Kanal-Transistor an, während derjenige durch den p-Kanal-Transistor abnimmt. Da in dem betrachteten Zeitintervall UQ > (UI – UTn) ist, befindet sich der n-Kanal-Transistor in Sättigung und bestimmt den durch den Inverter fließenden Strom. UCC

UI

UQ Ip

UCC UCC /2

UTn t0 t1 t 2

Bild 5.20:

UCC Q

I In

UCC /2

t

t0 t1 t2

t

Skizze zur Erklärung des transienten Leistungsverbrauchs I t

En 2

U I (t )  U Tn

2

.

(5.22)

Unter der Annahme, dass der Inverter symmetrisch aufgebaut ist, d.h. En = Ep = E und UTn = – UTp ist, erreicht der Strom sein Maximum, wenn UI den Wert von UCC/2 annimmt (Bild 5.21). Beide Transistoren sind in Sättigung. Steigt die Eingangsspannung weiter an, kehrt sich die Situation um. Der p-Kanal-Transistor bleibt in Sättigung und der n-Kanal-Transistor gelangt in den Widerstandsbereich. Der abnehmende Strom durch die Schaltung wird durch den p-Kanal-Transistor bestimmt. Über die Zeit betrachtet ist dann der Stromverlauf symmetrisch.

272

5 Grundlagen digitaler CMOS-Schaltungen

UI UCC UCC +UTp UCC /2 UTn

Wr

TP

I

t

Wf

I MAX I

t 0 t1 t2

Bild 5.21:

Stromverbrauch des Komplementärinverters während des Umschaltens

Während einer Periodendauer TP fließt somit ein Durchschnittsstrom von I

1 4 TP

t2

³

2E TP

I ( t ) dt

t1

t2

³ U I (t )  U Tn

2

dt .

(5.23)

t1

Hat das Eingangssignal, wie gezeigt, einen linearen und symmetrischen Verlauf, dann ist Wr = Wf = W und U I (t )

U CC

W

t.

(5.24)

Der durchschnittliche Strom beträgt I

2E TP

t2

§ U CC ¨¨ t  U Tn W © t1

³

· ¸¸ ¹

2

1 E U CC  2U Tn 12 U CC

dt

(5.25)

W

3

TP

,

wobei t1 = (UTn/UCC)W und t2 = W / 2 ist. Damit ergibt sich ein transienter Leistungsverbrauch von

Ptr

I U CC

E

U 12 CC

 2U Tn

3

W TP

.

(5.26)

Dies ist sicherlich kein unerwartetes Resultat. Es besagt, dass der Leistungsverbrauch umso geringer ist, je kürzer die Anstiegs- und Abfallzeiten W des Eingangssignals und je kleiner die Verstärkungsfaktoren E sind.

5.3 MOS-Inverter

273

Dynamischer Leistungsverbrauch Was passiert nun, wenn der Ausgang des Inverters, wie in Wirklichkeit, mit einer Kapazität CL belastet ist? In diesem Fall wird die Kapazität beim Schalten des Inverters durch den p-Kanal-Transistor aufgeladen und durch den n-Kanal-Transistor entladen. Diese Ströme verursachen in den Transistoren einen entsprechenden Leistungsverbrauch, der im Folgenden bestimmt wird. Dabei wird vorausgesetzt, dass die Anstiegs- und Abfallzeiten Wr, Wf (Bild 5.22) am Ausgang des Inverters wesentlich kleiner sind als die Periodendauer TP. Dies hat zur Folge, dass die Lastkapazität jeweils komplett aufgeladen bzw. komplett entladen wird.

UI UCC UQ -UCC

Ip I

Q

I UI

In CL

UQ

UQ

0 I

0

TP /2

Wf

Wr

TP

t

t

t b)

a) Bild 5.22:

a) Komplementärinverter mit kapazitiver Last; b) Zeitverhalten

Der durchschnittliche dynamische Leistungsverbrauch im Inverter beträgt dann Pdyn

TP ªT P / 2 º 1 « I nU Q dt  I p U CC  U Q dt » , » TP « «¬ 0 »¼ TP / 2

³

³ 



(5.27)

wobei es sich während der Abfallzeit Wf um den Leistungsverbrauch im n-KanalTransistor und während der Anstiegszeit Wr um denjenigen im p-Kanal-Transistor handelt. Da I = CLdUQ / dt ist, ergeben sich die Ströme durch den n- und p-Kanal-Transistor in den entsprechenden Zeitintervallen zu In = – CLdUQ / dt und Ip = CLdUQ / dt. Ein dynamischer Leistungsverbrauch von

Pdyn

Pdyn Pdyn

U CC º ª 0 CL « U Q dU Q  U CC  U Q dU Q »»  TP « »¼ «¬ U CC 0 CL U 2 T P CC

³

C L f U CC 2

³



(5.28)

274

5 Grundlagen digitaler CMOS-Schaltungen

resultiert, wobei f = 1/TP die Taktfrequenz ist. Die wesentliche Aussage dieser Beziehung ist, dass der dynamische Leistungsverbrauch nicht von Transistorparametern abhängig ist. Der Grund hierfür ist, dass die Kapazität immer komplett aufgeladen und entladen wird, wodurch Zeitkonstanten durch den Transistor und damit Parameter keine Rolle spielen. Der gesamte Leistungsverbrauch des Komplementärinverters, der sich aus den beschriebenen Einzelbeiträgen zusammensetzt, ist somit P

Pstat  Ptr  Pdyn .

(5.29)

Wie bereits erwähnt, ist der Pstat-Anteil meist sehr klein. Ebenso kann der Ptr-Anteil vernachlässigt werden, so lange das Eingangssignal UI und das Ausgangssignal UQ vergleichbare Anstiegs- und Abfallzeiten haben. D.h. beim Komplementärinverter ist in den meisten Fällen der dynamische Leistungsverbrauch die dominierende Komponente. Achtung: Bei der vorhergehenden Analyse wurde der transiente Anteil so berechnet, als wenn keine kapazitive Last vorhanden wäre. In Wirklichkeit ist dies jedoch nicht der Fall |VEEN|. Somit kann Ptr nur als grobe Schätzung dienen. Genauere Berechnungen müssen mit einem Schaltungssimulator, z.B. SPICE, erfolgen. Überträgt man die durchgeführte Leistungsbetrachtung auf ein groß integriertes System, ergibt sich der in Bild 5.23 gezeigte Zusammenhang.

P

2

CL UCC stand-by 0 Bild 5.23:

f

Leistungsverbrauch einer groß integrierten Schaltung

Bei der Frequenz f = 0Hz befindet sich das System im sog. Standby. Nur Schaltungsteile, die unbedingt benötigt werden, sind aktiv. Der Anstieg des Leistungsverbrauchs hängt davon ab, welche Datenwege in einem Mikrosystem aktiviert werden. Durch forcierte Luft kann man die Leistung von nahezu 20W/cm2 von einem IC im Gehäuse abführen. Diese Begrenzung stellt somit eine wesentliche Herausforderung an den Entwurf von groß integrierten Systemen mit hohen Taktraten dar. Aus Beziehung (5.28) geht hervor, dass eine wesentliche Maßnahme, den Leistungsverbrauch zu reduzieren, darin besteht, die Versorgungsspannung – wegen ihres quadratischen Einflusses – zu reduzieren. Da dadurch jedoch die Geschwindigkeit eines Systems negativ beeinflusst wird, werden häufig unterschiedlich große externe Versorgungsspannungen verwendet.

5.3 MOS-Inverter

5.3.5

275

Serien- und Parallelschaltung von Transistoren

Bei Gatterschaltungen werden Transistoren in Serie und parallel geschaltet. Im Folgenden soll bestimmt werden, wie diese Transistoren bei Gatterschaltungen mit Z-Verhältnis im Vergleich zu entsprechenden Invertern dimensioniert werden müssen. Dazu ist in Bild 5.24 ein Vergleich angestellt. Die Spannungsbedingung UQL = ½ UTn Gl. (5.6) darf bei allen Invertern mit Z-Verhältnis nicht überschritten werden. Der Widerstand des Schalttransistors mit dem Verstärkungsfaktor ES beträgt dabei

U QL

RS

2 / 2] E S [(U IH  U Tn )U QL  U QL

|

1

E S [U IH  U Tn ]

(5.30)

,

wenn UQL als relativ klein angenommen wird. UCC Last

UIH

UCC

a)

Bild 5.24:

UCC Last

Last

UIH

Tm

TS

UQL

UIH

Tm-1

UIH

T1

UQL

UIL

b)

T1

UIH

T2

UIL

Tm UQL

c)

Schaltungen mit Z-Verhältnis: a) Inverter; b) Serienschaltung (NANDGatter); c) Parallelschaltung (NOR-Gatter)

Der gesamte Widerstand der in Serie geschalteten m gleichen Transistoren mit jeweils dem Verstärkungsfaktor En (Bild 5.24b) ist dagegen 6R |

m

E n [U IH  U Tn ]

.

(5.31)

Um zu garantieren, dass bei der Serienschaltung der Transistoren ebenfalls die UQLBedingung eingehalten wird, muss ¦R = RS sein. Daraus resultiert das Geometrieverhältnis eines jeden in Serie geschalteten Transistors

En (w / l ) n

mE S

m( w / l ) S .

(5.32)

276

5 Grundlagen digitaler CMOS-Schaltungen

Da beim Layout meist die minimale Gatelänge verwendet wird, bedeutet dies, dass bei der Serienschaltung von m-Transistoren die Kanalweite w eines jeden Einzeltransistors m-fach größer sein muss als die bei einem vergleichbaren Inverter. Bei der Parallelschaltung von Transistoren (NOR-Gatter) kann der schlechteste Fall auftreten, wenn nur einer der Transistoren durchgeschaltet ist. Deshalb muss jeder einzelne der parallel geschalteten Transistoren T1 bis Tm so dimensioniert werden wie ein vergleichbarer Schalttransistor TS beim Inverter. Unter Berücksichtigung des Vorhergehenden sind in Bild 5.25 die Layouts der Schaltungen von Bild 5.24 mit zwei in Serie bzw. parallel geschalteten Transistoren dargestellt, wobei als Lastelement die gleichen P-Lasten verwendet wurden.

UCC

W W p

UCC

L

p

L

Q Q I

n

I

n

I

n

W

b)

W

a) Bild 5.25:

L n

I

Layouts: a) NAND-Gatter mit 2 Eingängen; b) NOR-Gatter mit 2 Eingängen

Bei der Serienschaltung werden die Transistorgeometrien und damit die parasitären Kapazitäten größer. Um zu vermeiden, dass dadurch die Schaltzeiten zu langsam werden, schaltet man in der Praxis meist nie mehr als fünf Transistoren in Serie. Auf die Dimensionierung von Komplementärgatter wird im Zusammenhang mit dem Schaltverhalten von Gattern in Kapitel 6.2.5 eingegangen.

5.4

Schaltverhalten der MOS-Inverter

In diesem und den folgenden Abschnitten werden das Schaltverhalten und die daraus resultierenden Verzögerungszeiten der Inverter analysiert. Die Ergebnisse dieser Analyse kann man dann zusammen mit denen aus dem vorhergehenden Abschnitt dazu verwenden, die Dimensionierung der Transistoren durchzuführen. Im Allgemeinen ist die vom Ausgang Q eines Inverters getriebene Last rein kapazitiv. Dies ist in Bild 5.26 am Beispiel einer Hintereinanderschaltung zweier Komplementärinverter gezeigt.

5.4 Schaltverhalten der MOS-Inverter

UCC

UCC

277

UCC p

I

Q

Q

I CL

a) Bild 5.26:

p

n

n

b) a) Schaltung und b) Layout zweier Komplementärinverter

Die am Ausgang Q wirksame Kapazität CL setzt sich dabei, wie im Layout gezeigt, aus den Verdrahtungs- und Überlappkapazitäten sowie den spannungsabhängigen nichtlinearen Gate- und pn-Kapazitäten zusammen. In den meisten Fällen dominieren hierbei die Gate-Kapazitäten, worauf im Folgenden eingegangen wird. Da außerdem die Transistorgleichungen nichtlinear sind, ist es sinnvoll, eine genaue Berechnung des Schaltverhaltens mit einem Netzwerkanalyseprogramm durchzuführen. Die im Folgenden vorgestellten überschlägigen Berechnungen sind ungenau, jedoch aus zwei Gründen erforderlich: a) um allgemein ein Gefühl für das Schalt- und Verzögerungsverhalten von MOSSchaltungen zu vermitteln und b) um eine erste grobe Schätzung zur Dimensionierung durchzuführen. Die Gleichungen sollten deswegen einfach und übersichtlich sein. Um diese Anforderungen zu erfüllen, werden folgende Voraussetzungen gemacht: 1. CL ist eine mittlere spannungsunabhängige Lastkapazität. 2. Am Eingang des Inverters wird eine Sprungfunktion angelegt. 3. Alle Leiterbahnwiderstände sind vernachlässigbar klein. Schätzen von CL Um einen ersten Schätzwert für die Lastkapazität CL zu bekommen, ist die folgende Betrachtung zweckmäßig. Der Komplementärinverter (Bild 5.27) wird am Eingang von L nach H geschaltet, und es werden zuerst nur die wirksamen Kapazitäten des n-KanalTransistors betrachtet. Zur Vereinfachung und zur „worst case“-Betrachtung sei angenommen, dass der Transistor sich immer im Widerstandsbereich befindet. In diesem Bereich kann die Gate-Kapazität zu je 50% auf Source und Drain aufgeteilt werden (Bild 4.55). Damit ergibt sich die folgende Situation.

278

5 Grundlagen digitaler CMOS-Schaltungen

U GS

I DS (t)

C gd

I G (t)

UCC

UCC

I DS (t)

G

a)

t0

I S (t)

t

't t 1

t0 ' t t1

C gs

I G (t) G

3 2

Cox

t

I DS (t) Cox

D

S

b) Bild 5.27:

UDS

a) Ansteuerung des Komplementärinverters mit wirksamen Kapazitäten des n-Kanal-Transistors; b) kapazitives Ersatzschaltbild des n-KanalTransistors

Der Transistor ist zur Zeit t = 0 ausgeschaltet. Damit ist die Gate-Sourcekapazität Cgs = Cox / 2 auf 0V und die Gate-Drainkapazität Cgd = Cox / 2 auf UGD = – UCC über den p-Transistor aufgeladen. Wird nun der Transistor eingeschaltet, wird Cgs auf UCC aufgeladen und Cgd dagegen auf UGD = UCC umgeladen. Der Strom durch Cgs beträgt I S (t )

C ox dU GS C U | ox CC 2 dt 2 't

(5.33)

und derjenige durch Cgd

I DS ( t )

§ dU GS dU DS · Cox ª U CC § U CC   ¨¨  ¸| ¨¨ « 2 ¬ 't 't dt ¸¹ © dt © U | C ox CC . 't C ox 2

·º ¸¸ » ¹¼

(5.34)

Der resultierende Gate-Strom ist damit I G (t )

I S ( t )  I DS ( t ) |

U 3 C ox CC . 't 2

(5.35)

Das Ersatzschaltbild (Bild 5.27b) beschreibt somit die wirksame kapazitive Belastung des n-Kanal-Transistors. Auf die hintereinander geschalteten Inverter übertragen ergibt sich damit die in Bild 5.28 gezeigte Belastung des Inverters zu

5.4 Schaltverhalten der MOS-Inverter

279

UCC 3 2

Cox,p

Cox,p Q

I 3 2

Cox,n

Cox,n

3 2

Cox,p

Cox,p

3 2

Cox,n

Cox,n

CL Bild 5.28:

Lastkapazitäten bei hintereinandergeschalteten Invertern mit gleicher Geometrie CL |





5 C  C ox , p . 2 ox , n

(5.36)

Wird entsprechend Gleichung (5.19) das Geometrieverhältnis des p-Transistors doppelt so groß wie das des n-Transistors gewählt, resultiert eine Lastkapazität von

C L | 7 ,5C ox .

(5.37)

Schaltverhalten des Komplementärinverters Das Schaltverhalten ist in Bild 5.29 dargestellt. Ändert sich die Eingangsspannung abrupt von UI = 0V auf UI = UCC, ist der n-Kanal-Transistor leitend und der p-KanalTransistor gesperrt. Die Kapazität CL wird entladen. Bei einem Wert von 0,1UCC wird davon ausgegangen, dass die folgende Stufe diesen Wert als L-Pegel interpretiert. Der n-Kanal-Transistor ist bis zu einer Drain-Spannung von UDS = UCC – UTn in Sättigung und geht anschließend in den Widerstandsbereich über. Damit muss zur Berechnung die Entladezeit tf in zwei Zeitintervalle aufgeteilt werden. UCC

U UCC

UQ

UI

0,9U CC

IC UCC -UTn UI

I DS

CL

UQ tf 1

a)

Bild 5.29:

UTp

0,1UCC

b)

tf 2 tf

t r1

t

t r2 tr

a) Komplementärinverter; b) Schaltverhalten

Da der Strom des Transistors IDS gleich dem Entladestrom der Kapazität IC ist, ergibt sich für das erste Zeitintervall tf1 der Zusammenhang

280

5 Grundlagen digitaler CMOS-Schaltungen

 I DS

IC

CL

dU Q



dt

En

U CC

2

 U Tn

U CC U Tn

³ dt

³

U CC

2C L  E n (U CC  U Tn )

2C L U Tn

tf 1

2

E n (U CC  U Tn ) 2

2

(5.38)

dU Q

.

Im zweiten Zeitintervall resultiert

CL

>

dU Q

 E n U CC  U Tn U Q  U Q2 / 2

dt

³ dt



CL

En

0 ,1U CC

@

1

³

U CC

U CC U Tn

 U Tn U Q  U Q2 / 2

dU Q

(5.39)

1,9U CC  2U Tn 1 . ln 0,1U CC E n U CC  U Tn

CL

tf2

Damit beträgt die gesamte Abfallzeit tf

CL

1 E n U CC  U Tn

tf1  tf 2

2U Tn 1,9U CC  2U Tn § ¨¨  ln 0,1U CC © U CC  U Tn

· ¸¸ . ¹

(5.40)

Die Aufladezeit tr des Inverters ergibt sich in Analogie zum Vorhergehenden zu

tr

t r1  t r 2

CL

1 E p U CC  U Tp

1,9U CC  2U Tp §  2U Tp ¨  ln ¨U 0,1U CC © CC  U Tp

· ¸. ¸ ¹

(5.41)

Um die Zeitabschätzungen zu vereinfachen, ist es zweckmäßig, die beiden letzten Gleichungen zu vereinfachen. Mit den typischen Werten von UCC = 3V

ergeben sich die Zeiten zu

und

UTn = –UTp = 0,45V

5.4 Schaltverhalten der MOS-Inverter tf

281 CL

En

1, 2 (1 / V )

(5.42)

1, 2 (1 / V ) .

(5.43)

und

CL

tr

Ep

Dies sind sicherlich keine überraschenden Ergebnisse. Sie besagen, dass die Abfall- und Anstiegszeiten proportional zur Lastkapazität sind und entsprechend verkürzt werden können, wenn die Stromverstärkungen vergrößert werden. Verzögerungszeit des Komplementärinverters Ursache für die Verzögerungszeit beim Inverter ist das endliche Laden und Entladen der gesamten Lastkapazität. Im Vorhergehenden wurde zur Berechnung der Lade- und Entladezeiten eine Sprungfunktion am Eingang des Inverters angelegt. In Wirklichkeit hat die Eingangsfunktion jedoch, genau wie die Ausgangsfunktion, eine endliche Anstiegs- und Abfallzeit. Wird dies berücksichtigt, so kann die Verzögerungszeit durch das Entladen bzw. Aufladen in etwa durch tdr | tr/2 und tdf | tf./2 berücksichtigt werden. Daraus ergibt sich für überschlägige Berechnungen bei einem Inverter eine mittlere Verzögerungszeit von td |



1 t  t df 2 dr

| 14 (t r  t f ) .

(5.44)

Bezogen auf die Werte UCC = 3V und UTn = –UTp = 0,45V führt dies zu einem Verzögerungswert beim Komplementärinverter von § 1 1 ·¸ td | CL ¨  0,3(1 / V ) . ¨E E n ¸¹ © p

(5.45)

Diese Beziehung liefert ein interessantes Ergebnis, wenn man die Lastkapazität durch Beziehung (5.36) nähert CL |





5 c , ( w ˜ l ) n  ( w ˜ l ) p C ox 2

(5.46)

wodurch sich eine Verzögerungszeit von td |

§ 5 1 1  (w ˜ l )n  (w ˜ l ) p ¨ ¨ (w / l) P 2 (w / l )n Pn p p ©





· ¸ 0,3(1 / V ) ¸ ¹

(5.47)

bzw. von

§ 1 1 ·¸  td | 2 l 2 ¨ (1 / V ) ¨ 2P Pn ¸ p © ¹

(5.48)

282

5 Grundlagen digitaler CMOS-Schaltungen

ergibt, wenn ein Geometrieverhältnis von (w/l)p = 2(w/l)n gewählt wurde. Hieraus ist ersichtlich, dass die Verzögerungszeit bei hintereinander geschalteten Invertern quadratisch von der Gatelänge abhängt und die Gate-Kapazität und die Gateweite keine Rolle spielen. Dies wird verständlich, wenn man bedenkt, dass mit Zunahme dieser Parameter die Stromverstärkungen ansteigen, jedoch auch im gleichen Maße die Gate-Kapazitäten, wodurch die Verzögerungszeit unverändert bleibt. Voraussetzung bei dieser Betrachtung ist, dass die Gate-Kapazität gegenüber anderen parasitären Kapazitäten bei weitem überwiegt. Schaltverhalten des P-Last-Inverters Bei dem in Bild 5.30 gezeigten Inverter geschieht das Aufladen der Kapazität durch den Strom IC = Ip des p-Kanal-Transistors und das Entladen der Kapazität durch die Differenz der Ströme IC = Ip – In. U

UCC Ip

UI

0,9UCC

IC Q

In

I

CL

UQ U Tn /2

a)

Bild 5.30:

UQ

UI

U CC

tf b)

t tr

a) P-Last-Inverter; b) Schaltverhalten

Da ßn = Z˜Ep (Gl. (5.16)) ist, kann der Entladestrom in der überwiegenden Zeit durch IC | –In genähert werden. Damit ergibt sich in erster Näherung eine Situation wie bei dem Komplementärinverter, wo das Aufladen durch den p-Kanal-Transistor und das Entladen durch den n-Kanal-Transistor erfolgt. Wird angenommen, dass UTn / 2 ~ 0,1 UCC ist, dann können die Resultate von den vorhergehenden Gleichungen (5.42), (5.43) tf tr

CL

En

CL

Ep

1, 2 (1 / V ) 1, 2 (1 / V )

übernommen werden. Da ßn = Z˜Ep ist, ergibt sich ein Verhältnis von Anstieg- zu Abfallzeit von

tr

ßn

tf

ßp

Z .

(5.49)

Das heißt, dass die Anstiegszeit um das Verstärkungsverhältnis Z länger ist als die Abfallzeit.

5.4 Schaltverhalten der MOS-Inverter

283

Schaltverhalten des Anreicherungsinverters Hierbei handelt es sich ebenfalls um einen Inverter, bei dem das Z-Verhältnis eingehalten werden muss (Bild 5.31). U

UCC T2 I

I2

UQ

Q CL

T1

0,9 (UCC -UTn )

U CC -U Tn

IC

I1 UI

UI

UQ UTn /2

tr

tf b)

a)

Bild 5.31:

t

a) Anreicherungsinverter; b) Schaltverhalten

Die Entladezeit ergibt sich wie bei dem vorhergehenden Inverter aus der Differenz der Ströme IC = I2 – I1. Da auch hier gilt, dass ß1 Z-mal so groß ist wie ß2 (Gl. (5.11)), kann der Entladestrom in der überwiegenden Zeit durch IC | –I1 genähert werden. Wenn man davon absieht, dass im Gegensatz zu den beiden vorhergehenden Invertern die Entladung der Kapazität nicht bei der Spannung UCC sondern bei (UCC – UTn) beginnt, dann können die Resultate der Gleichungen (5.40) bzw. (5.42) ebenfalls übertragen werden. Beim Aufladen der Kapazität ist die Situation jedoch erheblich anders. Der Lasttransistor befindet sich immer in Sättigung. Damit gilt: IC CL

I2

dU Q

E n,2

dt

2

U CC  U Q  U Tn , 2

2

.

(5.50)

Nach Trennen der Variablen und Integration resultiert eine Anstiegszeit von tr

2C L ª º 1 1  , E n , 2 «¬ 0,1(U CC  U Tn ) U CC  ( 3 / 2 )U Tn »¼

wobei die Substratsteuerung vernachlässigt wurde, sodass U Tn , 2

U Tn ,1

(5.51) U Tn ist.

Dabei wurden die Integrationsgrenzen von UTn / 2 und UQ = 0,9 (UCC – UTn) verwendet. Es sei hier noch einmal darauf hingewiesen, dass die maximale Ausgangsspannung UQ um den Wert der Einsatzspannung Gl. (5.12) unter UCC liegt. Mit den bereits verwendeten Werten von UCC = 3V und UTn = 0,45V ergibt sich damit eine Aufladezeit von tr

CL

E n,2

7 (1 / V ) ,

(5.52)

284

5 Grundlagen digitaler CMOS-Schaltungen

die wesentlich langsamer ist als alle bisher vorgestellten Inverterzeiten. Der Grund hierfür ist, dass während des Aufladens von CL die Gate-Source-Spannung UGS = UCC – UQ(t) kontinuierlich mit der Zeit abnimmt, bis der Transistor bei UGS = UTn,2 abschaltet. Die Abfallzeit entspricht, wie bereits erwähnt, in etwa den Werten, wie sie bereits hergeleitet wurden. Dieser Inverter ist somit in zweierlei Hinsicht unvorteilhaft, a) was die Aufladezeit und b) was den H-Pegel betrifft. Er wird deswegen – so wie er dargestellt ist – nicht verwendet. In abgeänderter Form findet man ihn jedoch in den nächsten Kapiteln wieder. Schaltverhalten des Verarmungsinverters Zu Beginn des Aufladens im Zeitintervall tr1 befindet sich der Lasttransistor T2 in Sättigung, bis seine Drain-Source-Spannung UDS,2 = (UGS,2 – UTn,2), d.h. (UCC – UQ) = (–UTn,2) ist und damit die Ausgangsspannung den Wert UQ = UCC + UTn,2 erreicht. Anschließend gelangt der Lasttransistor in den Widerstandsbereich. Da der Laststrom I2 gleich dem Ladestrom der Kapazität IC ist, ergibt sich für das Zeitintervall tr1 der Zusammenhang U

UCC T2

I2

UQ

UI

UCC

0,9UCC

IC Q

I UI

T1

I1

CL

UCC +UTn,2

UQ UTn /2

tf

a)

Bild 5.32:

t r1

b)

t t r2

tr

a) Verarmungsinverter; b) Schaltverhalten CL

dU Q

E n, 2

dt

2

³ dt t r1

 U Tn , 2 2 U CC U Tn , 2

2C L

E n , 2 ( U Tn , 2 ) 2 2C L

E n , 2 ( U Tn , 2 ) 2

³ dU Q

(5.53)

U Tn ,1 / 2

U CC  U Tn , 2  U Tn ,1 / 2 .

Für das Zeitintervall tr2 resultiert die Beziehung

CL

dU Q dt

2 ª (U CC  U Q ) « E n , 2 «  U Tn , 2 U CC  U Q  2 « ¬







Nach Trennen der Variablen und Integration ergibt sich

º » ». » ¼

(5.54)

5.4 Schaltverhalten der MOS-Inverter

tr2

285

0,1U CC ª ln « ß n , 2 U Tn , 2 «¬  0,1 U CC  2U Tn , 2 CL

º ». »¼

(5.55)

Die gesamte Anstiegszeit ist damit: tr

0,1U CC C L ª 2 (U CC  U Tn , 2  U Tn ,1 / 2 ) 1 «  ln 2 E n,2 « U Tn , 2  0,1U CC  2U Tn , 2 ( U Tn , 2 ) ¬

º ». » ¼

(5.56) Mit den typischen Werten für eine NMOS-Verarmungstechnik von UTn,1 = 0,8V; UTn,2 = –3,5V und UCC = 5V lässt sich diese Gleichung zu

tr

CL

E n,2

0,9 (1 / V )

(5.57)

vereinfachen. Der Entladevorgang ist vergleichbar mit demjenigen beim P-LastInverter. In den beiden vorhergehenden Abschnitten 5.3 und 5.4 wurde beschrieben, wie die MOS-Inverter dimensioniert werden können und wie man anschließend die Anstiegsund Abfallzeiten bestimmt. Beginnt man den Entwurf einer integrierten Schaltung, so ist die Situation meist genau umgekehrt. Aus der Spezifikation bzw. dem Pflichtenheft liegt die Geschwindigkeitsanforderung vor. Die geforderten Verzögerungszeiten Gl. (5.44) und daraus abgeleitet die Anstiegs- und Abfallzeiten sind somit bekannt und bestimmen die Geometriemaße w/l der Transistoren. Liegen erste Erkenntnisse über Transistorgeometrien vor, kann der Entwurf (Layout) des Inverters mit Hilfe der geometrischen Entwurfsregeln erstellt werden. Aus diesem Entwurf können dann die tatsächlichen parasitären Kapazitäten und Widerstände extrahiert werden. Eine anschließende rechnerunterstützte Schaltungssimulation dient der Verifikation und weiteren Optimierung der Schaltung. Der besseren Übersicht halber sind die wichtigsten Beziehungen, die der überschlägigen Inverterdimensionierung dienen, in Tabelle 5.4 zusammengefasst. Auf die heute nur noch in Sonderfällen verwendete Depletiontechnik (Verarmungsinverter) wurde in der Auflistung verzichtet.

286

5 Grundlagen digitaler CMOS-Schaltungen

-

CL

Ep P-Last

5,9

CL

Ep Anreicherung

tf

tr

Z

Invertertyp Komplementär

4,9

1, 2 (1 / V )

CL

1, 2 (1 / V )

CL

7 (1 / V )

CL

CL

E n,2

En En

E n ,1

1, 2 (1 / V )

1, 2 (1 / V )

1, 2 (1 / V )

Bedingungen: UCC = 3V; UIH = 3V; UTn = 0,45V; UTp = – 0,45V; T = 270C Tabelle 5.4:

5.5

Vergleich charakteristischer Merkmale der MOS-Inverter

Treiberschaltungen

Treiberschaltungen werden in einer integrierten Schaltung dazu benötigt, relativ große Kapazitäten wie sie im Zusammenhang mit Daten- und Taktzuführungen auftreten umzuladen. Die Treiber kann man dabei grob einteilen in sog. „Super-Treiber“ und bootstrap-Treiber auf deren Funktion im Folgenden näher eingegangen wird.

5.5.1

Super-Treiber

Ein Komplementärinverter wie er symbolisch in Bild 5.33a dargestellt ist, soll eine große Lastkapazität CL in sehr kurzer Zeit umladen. Dabei entsteht eine Verzögerungszeit, die durch Gl. (5.45) beschrieben ist.

1

I

Q CL

CI a)

I

CI1

Ep En

DEp DEn

D2 E p D2 E n

D n-1 E p D n-1 E n

1

2

3

n

C I2 = D C I1

C I3 = D 2 C I1

C I4 = D 3 C I1

Q CL C L= D n C I1

b)

Bild 5.33:

Kapazitive Verhältnisse: a) bei einem Inverter; b) bei kaskadierten Invertern

5.5 Treiberschaltungen

287

Die Verzögerungszeit kann dabei die gesamte Geschwindigkeit eines Systems negativ beeinflussen. Eine wesentliche Erhöhung der Stromergiebigkeit des Komplementärinverters durch Vergrößerung der Geometrieverhältnisse (w/l)n und (w/l)p hilft nur bedingt, da die Eingangskapazität des Inverters, Gl. (5.36), ebenfalls zunimmt. Eine Inverterkette (Bild 5.33b) mit zunehmenden (w/l)-Verhältnissen kann Abhilfe schaffen ~LIN~, ~DESC~. Der erste Inverter der Eingangskette hat eine relativ kleine Eingangskapazität von CI1, die dem (w/l)-Verhältnis der n- und p-Kanal-Transistoren entspricht. Dieser Inverter treibt einen zweiten Inverter mit einem um D größeren (w/l)Verhältnis und demnach einer um CI2 = D CI1 vergrößerten Eingangskapazität. Der zweite Inverter wiederum treibt einen Dritten mit einer ebenfalls D-mal größeren Eingangskapazität von CI3 = D CI2 = D 2CI1, die dem (w/l)-Verhältnis des dritten Inverters entspricht usw., bis der n-te Inverter mit größtem (w/l)-Verhältnis die große Lastkapazität CL treibt. Damit stellt sich die Frage, wie viele Inverter werden in der Kette benötigt und wie muss das Kapazitätsverhältnis C I ( N 1)

D

(5.58)

CI (N )

eines jeden Inverters gewählt werden, damit eine minimale Verzögerungszeit realisiert werden kann. Besteht eine Inverterkette aus identisch hintereinander geschalteten Invertern (z.B. nach Bild 5.26), so hat jeder Inverter die Verzögerungszeit td. Ist es jedoch das Ziel, eine Inverterkette mit einem um den Faktor D zunehmenden Kapazitätsverhältnis zu realisieren, steigt die Verzögerungszeit eines jeden Inverters auf t dc

D td

(5.59)

an. Daraus ergibt sich eine gesamte Verzögerungszeit der Inverterkette von

nt dc

Td

nD t d .

(5.60)

Da (siehe Bild 5.33b) CL

D nC I1

(5.61)

ist, resultiert aus den beiden letzten Beziehungen der Zusammenhang Td

C D t d ln L C I1 ln D

(5.62) ,

der in Bild 5.34 skizziert ist. Eine minimale Verzögerungszeit von Td min

et d ln

CL C I1

(5.63)

ergibt sich bei dTd / dD = 0. Dazu muss das Kapazitätsverhältnis D = e, d.h. der Eulerzahl entsprechen. Die Zahl der in diesem Fall benötigten Inverter n

resultiert direkt aus Gl. (5.61).

ln

CL C I1

(5.64)

288

5 Grundlagen digitaler CMOS-Schaltungen

Td T d min

d Td dD

e Bild 5.34:

5.5.2

=0 D

Verzögerungszeit als Funktion des Kapazitätsverhältnisses aus Gl. (5.62)

Bootstrap-Treiber

Die Bootstrap-Technik wird dazu verwendet, eine Spannungserhöhung zu erzeugen. Diese kann dann dazu eingesetzt werden, die verschiedensten Treiber anzusteuern. Beträgt die Taktspannung (Bild 5.35a) zur Zeit t1 I = 0V, dann wird die Kapazität auf UCC – UGS = UCC – UTn aufgeladen. Ändert sich die Taktspannung zur Zeit t2 auf I = UCC, stellt sich eine erhöhte Spannung am Knoten A von UCC – UTn + I = 2UCC – UTn ein. D.h. zu der Spannung der aufgeladenen Kapazität wird die Taktspannung addiert, wenn man parasitäre Kapazitäten vernachlässigt. Da die Spannung am Knoten A größer als UCC ist, sind bei dem Transistor die Funktionen von Source und Drain vertauscht. Mit UGS = 0 sperrt der Transistor, wodurch die Ladung der Kapazität – wenn man von Restströmen absieht – erhalten bleibt. Nachteilig hierbei ist, dass die maximale Ausgangsspannung um den Wert der Einsatzspannung reduziert ist. Dies kann mit der Schaltung nach Bild 5.35b, die gegen phasig angesteuert wird, vermieden werden |YOSH|. Die Kapazitäten C1 und C2 sind mit Hilfe der Transistoren TP auf UCC - UTn aufgeladen. Zur Zeit t1 tritt eine Taktänderung ein, wodurch am Knoten A eine Spannung von 2UCC - UTn entsteht. Als Folge wird über T2 die Kapazität C2 auf die volle Spannung von UCC aufgeladen. Zur Zeit t2 ändert sich die Taktspannung erneut, wodurch jetzt C1 auf die Spannung von UCC aufgeladen wird. Nach dieser Initialisierungsphase stellt sich somit an den Knoten A und B der Schaltung eine alternierende Spannung zwischen UCC und 2UCC ein.

5.5 Treiberschaltungen

289

UGS =0V

Tp

UCC

UCC

D

UGS

UCC

D

UCC -UTn UCC -UTn

+

0V

Tp

0V Tp

T1 T2

I

0V b) Bild 5.35:

+

A B C1 C2

UCC t1

2 UCC -UTn UCC -UTn

+

UCC

I

t1

2 UCC -UTn UCC -UTn

A C

I

a) UCC

S

S

A C

Tp

+

UCC UCC

UCC

0V

Tp T1 T2

UCC UCC

UCC

I

t2

Tp

+

A B C1 C2

I

I

+

2 UCC UCC

UCC

0V t2

Bootstrap-Prinzip: a) Eintakt-Schaltung; b) Gegentakt-Schaltung

Das vorgestellte Bootstrap-Prinzip kann vorteilhaft bei anderen Schaltungen verwendet werden. Als Beispiel ist in Bild 5.36 ein Takttreiber – auch Clock Generator genannt dargestellt, bei dem die Ausgangsspannung gegenüber der Versorgungsspannung wesentlich erhöht ist, ohne dass ein Gleichstrompfad entsteht |BYUN|. Neben dem eigentlichen Treiber besteht die Schaltung aus einem Spannungsgenerator zur Erzeugung einer Substratspannung UB für T3 des Treibers und einem Taktgenerator zur Erzeugung einer überhöhten Taktspannung. Hat der Takt ø eine Spannung von 0V, dann stellt sich am Knoten B des Taktgenerators eine Spannung von 2UCC ein. Da mit ø = 0V T3 leitet und T4 nicht leitet, ergibt sich am Ausgang des Treibers eine überhöhte Spannung von 2UCC. Hat dagegen der Takt eine Spannung von ø = UCC (in Klammern dargestellt), dann ist T4 leitend und T3 mit UCC an Source und Gate nicht leitend, wodurch am Treiberausgang 0V anliegen.

290

5 Grundlagen digitaler CMOS-Schaltungen

Taktgenerator UCC

I CLK

T1 T2

UCC

+

C1 C2

+

UCC I =0V

I

T4

0V Spannungsgenerator

UCC

D

t

I CLK

(UCC )

UCC

I

0V

B

A

2 UCC 2 UCC (UCC ) S U Cj3 T3 B

CL

Treiber

T7 T6 2 UCC (UCC ) F

UCC (2UCC ) E UCC

+

CB CB

T5 +

UCC

S

S

D

G

D

IL

p+

p+ IB

Cj3

n-Wanne IC

I

UCC

I

0V

0V

Bild 5.36:

p-Substrat

Takttreiber mit überhöhter Ausgangsspannung øCKL

Bei den bisherigen Betrachtungen wurde davon ausgegangen, dass parasitäre Kapazitäten vernachlässigbar sind. Da die Treiberschaltung jedoch eine relativ große Kapazität CL treiben soll, wird die Taktspannung ø in Folge des Ladungsausgleichs zwischen C2 und CL, nicht, wie bisher angenommen, auf eine maximale Spannung von 2UCC angehoben, sondern auf eine Spannung, die mit C2 C2  C L

ICLK

U CC  I

ICLK

§ C2 · ¸¸ U CC ¨¨1  © C2  C L ¹

(5.65)

unterhalb dieses Wertes liegt. Hierbei wurde vorausgesetzt, dass der Takt ø eine maximale Spannung von UCC annimmt. Damit unter keinen Umständen beim Treibertransistor T3 pn-Übergänge in Durchlassrichtung gepolt werden und Bipolareffekte oder gar Latch-Up-Probleme (Kap. 4.5.7) auftreten, muss die Substratspannung UB der n-Wanne von T3 immer größer oder gleich

5.6 Eingangs- / Ausgangsschaltungen

291

der Ausgangsspannung øCKL sein (siehe hierzu auch Bild 5.14). Damit dies immer gewährleistet werden kann, ist ein eigenständiger Spannungsgenerator vorgesehen. Hat der Takt eine Spannung von 0V, dann liegt am Knoten E des Spannungsgenerators eine Spannung von UCC und am Knoten F eine von 2UCC an. Damit ist der p-Kanal Transistor T5 ausgeschaltet. Ändert sich der Takt, sodass an den Schaltungsknoten E und F die Spannungen 2UCC und UCC anliegen (in Klammern dargestellt) dann ist T5 eingeschaltet. Dadurch wird die Wannenkapazität Cj3 von T3 nach einer Initialisierungsphase von einigen Taktzyklen auf eine Gleichspannung von 2UCC aufgeladen. Hierbei wird angenommen, dass die parasitäre Kapazität am Knoten E vernachlässigbar gegenüber CB ist, wodurch ein Ladungsausgleich vernachlässigt werden kann. Während des Aufladens der Wannenkapazität Cj3 wird der im Ausschnitt dargestellte parasitäre bipolare Transistor von T5 aktiv, wodurch ein Kollektorstrom IC zum pSubstrat fließt. Dieser Strom tritt jedoch nur in der Initialisierungsphase einmalig auf bis die Substratspannung den Gleichspannungswert von 2UCC erreicht hat. Da UB nach der Initialisierungsphase größer als die maximale Ausgangsspannung øCLK ist, ist gewährleistet, dass alle pn-Übergänge des relativ großen Treibertransistor T3 immer gesperrt sind.

5.6

Eingangs- / Ausgangsschaltungen

Jede integrierte Schaltung hat Eingangs- und Ausgangsschaltungen. Welche Anforderungen an diese gestellt werden und welche Probleme dabei entstehen, wird im folgenden Abschnitt analysiert. Hierzu ist es wichtig, einige gängige Schnittstellenspezifikationen als Beispiel näher zu betrachten. Dies sind z.B. die im JEDEC STANDARD No. 8-A festgelegten Spezifikationen für LVTTL (Low Voltage Transistor Transistor Logic) sowie für LVCMOS (Low Voltage CMOS) (Bild 5.37).

Ausgang UQHMIN UQLMAX

H -100 uA +100 uA L

UCC -0,2V LVCMOS 0,2V

Eingang UIHMIN UILMAX

Ausgang UQHMIN

H -2mA

2,4V

UQLMAX

2mA L

0,4V

Bild 5.37:

H

L

LVTTL

LVCMOS- und LVTTL-STANDARD für UCC = 3,3V ± 10 %

2,0V 0,8V

292

5 Grundlagen digitaler CMOS-Schaltungen

Der Störabstand zwischen dem Ausgang einer integrierten Schaltung und dem Eingang einer anderen integrierten Schaltung beträgt somit

5.6.1

'U H

U QHMIN  U IHMIN

(5.66)

'U L

U QLMAX  U ILMAX .

(5.67)

Eingangsschaltungen

Die Eingangsschaltungen müssen so dimensioniert sein, dass sie mit LVCMOS- bzw. LVTTL-Pegel arbeiten können. Im ersten Fall ist dies kein Problem, da die Ausgangspegel nahezu rail to rail ein Signal liefern. Damit wird der Komplementärinverter (Bild 5.38a) am Eingang (E) immer durchgeschaltet, wodurch kein Gleichstrompfad entsteht. Liegen jedoch LVTTL-Pegel vor, so fließt bei einem UIHMIN-Signal von 2,0V ein nicht zu vernachlässigender Gleichstrom (Bild 5.38a) von I0

Ep 2

U GS , p  U Tp 2

EP 2

U IHMIN  U CCMAX

 U Tp

2 .

(5.68)

Dies führt zu einer erhöhten Stromaufnahme in der integrierten Schaltung. Da beide Transistoren leiten, erfolgt die Dimensionierung ähnlich, wie sie beim P-Last-Inverter (Kapitel 5.3.3) vorgestellt wurde. Will man die Abhängigkeit des Stroms I0 von Änderungen der Eingangs- und Versorgungsspannung reduzieren, kann eine so genannte Stromspiegelschaltung verwendet werden (Bild 5.38b). Diese garantiert, dass der Strom eine bestimmte Größe nicht überschreitet. UCC UGS,p

T1 UCC

T2

3,3V + 10%

UGS,p = 1,3V I0 E

2,0V

I0

E

IR

2,0V

UQL

R

UQL

UGS,n = 2V a)

Bild 5.38:

b)

Eingangsschaltungen: a) Komplementärinverter; b) Komplementärinverter mit Stromspiegelung

Der Strom durch Transistor T1, der sich in Sättigung befindet, beträgt unter Vernachlässigung der Kanallängenmodulation IR

ß p ,1 2

U GS , p  U Tp 2

5.6 Eingangs- / Ausgangsschaltungen

293

und derjenige durch Transistor T2 , der ebenfalls in Sättigung ist,

E p,2

I0

2

U GS , p  U Tp 2 .

Damit ergibt sich ein Stromverhältnis oder eine so genannte Stromspiegelung von I0

(w / l ) p,2

IR

( w / l ) p ,1

,

(5.69)

die nur von den Geometrieverhältnissen abhängig ist. Der Absolutwert dagegen beträgt

IR

U CC  U GS , p

U CC 

R

2IR

E p ,1

 U Tp .

R

(5.70)

Wie gut diese Schaltung ist, hängt damit im Wesentlichen von der Realisierbarkeit und der Streuung des Widerstands ab. (Siehe hierzu auch Kapitel 10.5.4) Schmitt-Trigger Bei sehr langsamen oder störbehafteten Signalen kann es sehr vorteilhaft sein, eine Schmitt-Trigger-Eingangsschaltung zu verwenden. Die Wirkung dieser Schaltung ist in Bild 5.39 dargestellt. UI UKH UKL

t

UQH

UQ UQH UQL a)

Bild 5.39:

UQ

UQL UKL UKH

UI

t b)

a) Zeitverhalten von Eingangs- und Ausgangssignal; b) Übertragungsfunktion UQ (UI)

Erreicht das Eingangssignal ausgehend von einem L-Signal die Kippspannung UKH, dann ändert sich der Ausgang von H nach L. Erreicht dagegen die Eingangsspannung ausgehend von einem H-Signal die Kippspannung UKL, dann ändert sich der Ausgang von L nach H. Hierzu erforderlich ist das in Bild 5.39b gezeigte Hystereseverhalten der Eingangsschaltung. Eine Schaltung ~OHTO~, die dies ermöglicht, ist in Bild 5.40 dargestellt.

294

5 Grundlagen digitaler CMOS-Schaltungen UCC T6

T4

T5

UI

UCC T3

UQ

T2

T1

Bild 5.40:

Schmitt-Trigger-Schaltung

Grundsätzlich besteht die Schaltung aus einem Komplementärinverter mit jeweils einem in Reihe geschalteten p-Kanal- bzw. n-Kanal-Transistor. Die Spannung zwischen den Transistoren T1 und T3 bzw. T6 und T4 wird während des Schaltens durch die Transistoren T2 bzw. T5 bestimmt und damit die Kipppunkte der Schaltung. Wie dies funktioniert wird anhand von Bild 5.41a erklärt. UCC

UCC T6

UI

UI UKH

0V

UI

UQ UCC T2 I

T3

2

t I1

T4 UI

T5

I5 UQ

UCC

UKL

t

S

T1

US

a)

Bild 5.41:

UCC

I6

b)

Bestimmung der Kipppunkte: a) Kipppunkt UKH; b) Kipppunkt UKL

Die Spannung UI hat einen Wert von 0V. Am Ausgang herrscht eine Spannung von UQ = UCC. Die Spannung UI steigt an. Solange diese kleiner als die Einsatzspannung UTn,1 = UTn von T1 ist, hat die Spannung an der Source von T2 einen Wert von US | UCC – UTn,2. Wird UI weiter erhöht, beginnt T1 zu leiten, wodurch die Spannung US abnimmt. Der Kipppunkt UKH wird erreicht, wenn T3 gerade zu leiten beginnt. Dazu muss die Eingangsspannung einen Wert von UI

U KH

U S  U Tn , 3

(5.71)

5.6 Eingangs- / Ausgangsschaltungen

295

besitzen. Mit dem Einschalten von T3 beginnt die Ausgangsspannung zu sinken. Dies wiederum verursacht, dass T2 hochohmiger wird. Letztlich wird T2 ganz abgeschaltet und T1 und T3 ganz eingeschaltet. Hat die Eingangsspannung den in Gleichung (5.71) angegebenen Wert erreicht, dann fließt in etwa durch T2 und T1 der gleiche Strom. Aus diesem Ansatz heraus kann das Geometrieverhältnis von T1 zu T2, das für eine bestimmte Kippspannung UKH benötigt wird, bestimmt werden. I1 I 2

E1 2

U KH E1 E2

 U Tn

2

( w / l )1 (w / l ) 2

E2 2

U CC  U S  U Tn , 2 2

§ U CC  U KH ¨¨ © U KH  U Tn

2

· ¸¸ . ¹

(5.72)

Hierbei wurde berücksichtigt, dass UTn,2 = UTn,3 ist, da diese Transistoren einen gemeinsamen Source-Anschluss besitzen. Eine ähnliche Analyse kann für den Kipppunkt UKL durchgeführt werden (Bild 5.41b). Hierfür verantwortlich sind die p-Kanal-Transistoren. Das Eingangssignal hat einen Wert von UCC, wodurch die Ausgangsspannung UQ = 0V beträgt. Wird die Eingangsspannung auf den Wert von UKL erniedrigt, fließt ein annähernd gleicher Strom durch T5 und T6. Das für eine vorgegebene Kippspannung UKL benötigte Verstärkungs- bzw. Geometrieverhältnis

E6 E5

(w / l )6 (w / l )5

§ U KL ¨ ¨U  U KL  U Tp © CC

· ¸ ¸ ¹

2

(5.73)

kann hieraus hergeleitet werden. Da die Transistoren T3 und T4 im Prinzip als Schalter wirken, sollte deren Verstärkungsfaktor in etwa in dem Bereich

E 3 t 8 E1 E 4 t 8E 6

und (5.74)

liegen.

5.6.2

Ausgangstreiber

Besondere Bedeutung kommt den Ausgangstreibern einer integrierten MOS-Schaltung zu, da diese in den überwiegenden Fällen die Schnittstelle zu einem relativ stark belasteten Datenbus (Bild 5.42) herstellen müssen. Dieser Datenbus muss von allen Bausteinen angesprochen werden können. Damit dies nicht gleichzeitig geschieht, wird jeweils nur eine der Schaltungen über den CSAnschluss (Chip Select) ausgewählt, während die Datenausgänge der verbleibenden Schaltungen in einem hochohmigen Zustand verbleiben. Dieser Zustand wird Tri-State genannt.

296

5 Grundlagen digitaler CMOS-Schaltungen 8 Q

Baustein

IQ CS Q

Baustein

UQ CS

UQ

~

Q

Baustein

Bild 5.42:

Ausgang H

UQHMIN CL UQLMAX

CS a)

Q

Baustein

I

Datenbus

IQHMIN = -2mA IQLMIN = 2mA L

2,4V

0,4V

b)

a) Ansteuerung eines Datenbusses; b) LVTTL-Spannungspegel

Ist der Datenbus z.B. für eine LVTTL-Schnittstelle (Bild 5.42b) ausgelegt, so müssen die Datenausgänge der Bausteine diese Spezifikation erfüllen (siehe auch Bild 5.37). Außerdem muss eine parasitäre Kapazität CL von ca. 30pF, die sich aus der gesamten Busanordnung ergibt, möglichst schnell umgeladen werden. Der Wellencharakter der Leitungen wird bei diesen Bussystemen meist vernachlässigt, da die Taktfrequenzen unter 100MHz liegen. Die beschriebenen Anforderungen haben zur Folge, dass die Ausgangstransistoren der Treiberschaltungen ein relativ großes w/l-Verhältnis im Bereich von 800 besitzen (Bild 5.43).

L

S

G Bild 5.43:

D

Beispiel für ein Transistor-Layout mit niederohmigen SourceDrainanschlüssen (w entspricht mittlerer Kanalweite)

5.6 Eingangs- / Ausgangsschaltungen

297

Um möglichst niederohmige Source- und Drainkontakte zu erreichen, sind die Diffusionsgebiete jeweils mit Metallbahnen kurzgeschlossen. In Bild 5.44 ist eine Ausgangstreiberschaltung dargestellt. Hierbei kommt es nicht nur darauf an, dass eine schnelle Datenübertragung möglich ist, sondern auch, dass das Chipselect-Signal in sehr kurzer Zeit den Ausgang hochohmig bzw. aktiv schaltet. UCC

UCC T3

T7

b

I T5 UI

1 Bild 5.44:

Q

T3

I T5

T6

a)

T2

T4 a

T8

T7

T1

UQ

UI

CS=H

b

T4 a

T8

T6

1

T2 T1

Q UQ

CS=L

b)

Ausgangstreiber-Schaltung: a) CS = H; b) CS = L

Mit Chipselect im Zustand CS = H (Bild 5.44a) ist der Baustein ausgewählt. Die Transistoren T5 und T4 leiten, während die Transistoren T3 und T6 nicht leiten. Somit sind die Gates von T2 und T1 und die Drain-Gebiete von T7 und T8 miteinander verbunden. Die Schaltung verhält sich damit wie zwei hintereinander geschaltete Inverter. Hat Chipselect den Zustand CS = L (Bild 5.44b), sind die Transistoren T3 und T6 leitend. Die Gate-Spannung am Transistor T1 beträgt 0V und die am Transistor T2 UCC, und zwar unabhängig davon, welcher Zustand am Eingang I herrscht. Dadurch sind die Transistoren T1 und T2 nicht leitend und im sog. Tri-State. Nicht leitend bedeutet, dass sich die Transistoren T2 und T1 im Unterschwellstrombereich befinden. Damit fließt durch die Transistoren ein Reststrom, der bei erhöhter Temperatur (siehe Kapitel 4.4.3) den höchsten Wert erreicht. Dieser darf im Allgemeinen 1μA nicht überschreiten. Hierbei ist zu bedenken, dass die beiden Transistoren T1 und T2 ein großes w/l-Verhältnis besitzen. Bidirektionaler Treiber Bei vielen Anwendungen wird häufig ein gemeinsamer Eingang für Dateneingänge und Datenausgänge verwendet. Durch das Signal Output Enable (OE) kann der bidirektionale Treiber in den Eingangs- oder Ausgangsmodus geschaltet werden (Bild 5.45). Hat das OE-Signal einen H-Zustand, dann liegt am Gate von T2 ein H-Signal und am Gate von T1 ein L-Signal. Beide Transistoren sind hochohmig geschaltet, wodurch der Eingangsmodus eingeschaltet ist. Hat dagegen das OE-Signal einen L-Zustand, dann liegt der Ausgangsmodus vor (in Klammern dargestellt). Die Realisierung der Gatter ist in Kapitel 6.1.1 beschrieben.

298

5 Grundlagen digitaler CMOS-Schaltungen 3,3V

D

n-Wanne

1 p

+

1

DI

UCC =3,3V 3,3V p

B IC

+

L (DQ)

H (L) OE H (L)

1

1

H (DQ)

>1 =

1

&

1

b

1 (DQ)

Bild 5.45:

H (DQ)

E C p-Sub.

5V

T2

L (H) DQ

S

a

T1

DI/DQ PAD

L (DQ)

Bidirektionaler Treiber

Schnittstelle mit unterschiedlichen Ein- und Ausgangspegeln Mit der kontinuierlichen Verkleinerung der Strukturabmessungen geht einher, dass z.B. auch die Raumladungszonen der pn-Übergänge - durch Erhöhung der Dotierung - verkleinert werden (Gl. 2.43). Dies hat eine Absenkung der Durchbruchspannungen (Gl. 2.75) zur Folge, was wiederum zu einer Absenkung der Versorgungsspannung führt. Daraus resultiert eine Situation, dass integrierte Schaltungen mit unterschiedlichen Strukturabmessungen und demzufolge verschiedenen Versorgungsspannungen und Ein- und Ausgangspegeln zusammenarbeiten müssen. In Bild 5.45 wird die gezeigte Schaltung z.B. mit 3,3V betrieben. Soll diese nun mit einer Schaltung die 5V-Pegel liefert zusammenarbeiten, entsteht ein Problem. Diese Situation ist im Bild 5.45 im Ausschnitt von T2 dargestellt. Es entstehen leitende Pfade vom 5V-Eingangssignal über den EB-Übergang des parasitären pnp-Transistors zur 3,3V-Versorgungsspannung, wodurch gleichzeitig ein Kollektorstrom zum Substrat fließt und es nicht auszuschließen ist, dass ein Latch-Up-Effekt entsteht (Kapitel 4.5.7). Außerdem ist Transistor T2 leitend. Die Folge ist ein erheblicher Querstrom zwischen den verschiedenen Versorgungsspannungen. Weiterhin ist das Eingangssignal in unerlaubter Weise belastet. Wie dieses Problem umgangen werden kann, ist an einem modifizierten Ausgangstreiber (Bild 5.46) dargestellt. Vorgesehen ist außerdem ein einstufiger Spannungsgenerator (siehe Bild 7.36), der eine überhöhte Spannung von ca. 2UCC erzeugt. Mit dieser Spannung sind alle n-Wannen der p-Kanal-Transistoren verbunden, wodurch bipolare Effekte vermieden werden. Wird die Schaltung im Eingangsmodus betrieben (OE-Signalzustand H) sind die Transistoren T1 und T2 hochohmig geschaltet. Um zu vermeiden, dass der p-Kanal-Transistor T2 leitend wird wenn ein überhöhter H-Pegel von z.B. 5V anliegt, ist Transistor T3 vorgesehen. Mit 3,3V am Gate und dem 5V-Eingangspegel an der Source leitet dieser Transistor, wodurch das Gate von T2 auf 5V aufgeladen wird und T2 dadurch nicht leitend ist. Außerdem ist ein Transistor T4 vorgesehen der vermeidet, dass ein Strom in den Inverter der vorhergehenden Stufe fließt. Ändert sich ausgehend von dieser Situation der Eingangspegel von 5V nach 0V, dann wird die Spannung am Gate von T2 mit Hilfe von T3 auf 3,3V +|UTP| abgesenkt (Funktion von Source und Drain vertauscht).

5.6 Eingangs- / Ausgangsschaltungen

UCC

299

UDC ~ 2UCC (an alle n-Wannen)

Sp. Generator

UCC =3,3V

3,3V T4 b

H = 3,3V T5

T3 3,3V

D

T2 PAD

S

DI/DQ 5V

a

T1

L = 0V

Bild 5.46:

0V t

Modifizierter Ausgang des bidirektionalen Treibers

Am Gateoxid von T2 herrscht ein unerwünscht hoher Spannungsstress. Um diesen zu reduzieren ist Transistor T5 vorgesehen. Dieser entlädt die überhöhte Ladung am Gate von T2 über den vorhergehenden Inverter, wodurch die Gate-Spannung von T2 auf 3,3V abgesenkt wird. Ein Nachteil der Schaltung ist, dass das Gate von T5 mit dem DI/DQ-Eingang verbunden ist. Dadurch ist das Gateoxid dieses Transistors sehr gefährdet, wenn ein ESD-Fall (Kapitel 5.6.4) vorliegt. Diese Situation kann vermieden werden, wenn die Schaltung so abgeändert wird (Bild 5.47), dass kein Gate mit dem Eingang verbunden ist |MARC, MING|. Dazu wird die Ansteuerung von T5 verändert. Gelangt im Eingangsmodus an den DI/DQ-Eingang ein Signal von 5V, dann wird nicht nur über T3 das Gate von T2 sondern auch das Gate T5 über T6 auf 5V aufgeladen. Damit sind die Transistoren T5 und T2 nicht leitend. Ändert sich jetzt das Eingangssignal von 5V auf 0V, dann wird Transistor T5 mit Hilfe der Transistoren T7 und T8 leitend geschaltet, wodurch die Spannung am Gate von T2 – wie in der vorhergehenden Schaltung - auf 3,3V begrenzt wird. Ein weiterer Vorteil der Schaltung ergibt sich aus der Serienanordnung der Transistoren T7 und T1. An der Drain von T1 kann die Spannung nicht größer werden als 3,3V-UTn. Dadurch wird das Gateoxid dieses Transistors z.B. durch heiße Ladungsträger wesentlich weniger gestresst (Kapitel 4.5.4). Eine Erhöhung der Einsatzspannung in Folge von heißen Ladungsträgern bei T7 - von z.B. 100mV- hat dagegen keinen Einfluss auf die Funktion der Schaltung, da dies nur dazu führt, dass die Spannung an der Drain von T1 weiter abgesenkt wird. Zusätzlich ist ein Transistor T9 vorgesehen. Dieser soll verhindern, dass ein überhöhtes Eingangssignal an den Eingangsinverter gelangt. In den vorhergehenden Schaltungen ist ein Spannungsgenerator vorgesehen, der mit seiner überhöhten Spannung an den n-Wannen der p-Kanaltransistoren verhindert, dass bipolare Effekte entstehen. Ist ein solcher Generator nicht vorgesehen, kann die folgende Erweiterung für die vorhergehende Schaltung |MARC| verwendet werden. Die Idee hierbei

300

5 Grundlagen digitaler CMOS-Schaltungen

UDC ~ 2UCC (an alle n-Wannen)

Sp. Generator

UCC

3,3V

1

DI

1

T9 UCC =3,3V

3,3V T4 b

H = 3,3V

T5

T8

PAD

T3

T6

Anschluss Bild 5.48

C

T2

3,3V

3,3V

DI/DQ

3,3V

T7 ~ 3,3V -UTN U MAX ~

D

a

T1

L = 0V

Bild 5.47:

S

Bidirektionaler Treiber mit erhöhter Zuverlässigkeit

ist, dass im Ausgangsmodus die n-Wannen in etwa auf den Wert der Versorgungsspannung aufgeladen werden, und im Eingangsmodus, wenn ein überhöhtes Eingangssignal vorliegt, die Erhöhung der n-Wannenspannung aus dem überhöhten Eingangssignal erfolgt. Die Erweiterung der Schaltung ist in Bild 5.48 dargestellt.

T12

p

UCC =3,3V

3,3V

T11 3,3V

Anschluss Bild 5.47

C

Cj

Cj p

D T10 E

S

B

+

OE

T13

n-Wanne 3,3V +

an alle n- Wannen

B

C

IC

E

C

p-Sub.

IC 5V

vom PAD PAD DI/DQ

0V t

Bild 5.48: Anordnung zur Generierung einer überhöhten Wannenspannung Mit einem L-Zustand an OE befindet sich der bidirektionale Treiber im Ausgangsmodus und am Gate von Transistor T10 liegen 0V an. Der Transistor ist leitend und alle nWannen der p-Kanal-Transistoren werden auf UCC-UEB aufgeladen. Hierbei ist UEB die Emitter-Basisspannung des parasitären pnp-Transistors. Mit einem H-Zustand bei OE befindet sich die Schaltung im Eingangsmodus und T10 ist nicht leitend. Gelangt jetzt ein 5V-Signal an den Eingang, dann wird über den EB-Übergang des parasitären pnpTransistors die n-Wanne auf 5V-UEB aufgeladen. Gleichzeitig leitet Transistor T11, wodurch 5V an das Gate von T10 gelangen und verhindern, dass der Transistor leitend

5.6 Eingangs- / Ausgangsschaltungen

301

wird. Ändert sich das Eingangssignal von 5V auf 0V, entsteht ein großer Spannungsstress bei T10. Um diesen zu reduzieren ist, wie in der vorhergehenden Schaltung, ein zusätzlicher Transistor T13 vorgesehen. Dieser wird mit Hilfe der Transistoren T7 und T8 (Bild 5.47) leitend geschaltet. Da im Eingangsmodus das OE-Signal einen H-Pegel mit 3.3V hat, wird die Gate-Spannung von T10 auf diese Spannung abgesenkt. Transistor T12 verhindert, genau wie T4 in den Bildern 5.46 und 5.47, dass ein Strom in den vorhergehenden Inverter fließt. Ein Nachteil der Schaltung ist, dass infolge des aktiven pnp-Transistors ein Latch-Up-Effekt entstehen kann. Um diese Möglichkeit zu reduzieren, sollte ein Schutzring - wie in Bild 4.51 skizziert – um den Transistor vorgesehen werden. Störspannungen - und Ströme in den Zuleitungen Durch das Umladen der großen Lastkapazität am Datenausgang entstehen Störspannungen in den Zuleitungen zum Ausgangstreiber, die so groß werden können, dass ein Ausfall der Schaltung verursacht werden kann. Um dies zu vermeiden, dürfen bestimmte Anstiegs- und Abfallzeiten am Datenausgang nicht unterschritten werden ~SHOJ~, worauf im Folgenden näher eingegangen wird. In Bild 5.49 ist gezeigt, wie die Lastkapazität durch den Ausgangstreiber auf- und entladen wird. Kontaktieren UCC

I L

R b

L Q

a L

I R

I I MAX

Entladen Laden

CL

tr = t f = t s Laden tf

t tr Entladen

Bild 5.49:

a) Laden- und Entladen von CL; b) Stromverläufe

Dabei wurden die Induktivitäten L der Anschlussdrähte, die die integrierte Schaltung (IC) mit dem Gehäuse verbinden, sowie die Widerstände R der Zuleitungen auf dem IC mit aufgeführt. Durch diese Anordnung ergibt sich ein direkter Zusammenhang zwischen der Stromänderung dI/dt am Ausgang und den Störspannungen auf den Leitun-

302

5 Grundlagen digitaler CMOS-Schaltungen

gen. In Bild 5.49b ist dazu das Stromverhalten des Ausgangstreibers während des Schaltvorgangs dargestellt. Wird die Kapazität in der Ladezeit tr aufgeladen, steigt der Strom zuerst an und erreicht ein Maximum von IMAX, um dann wieder abzunehmen, wenn der Kondensator aufgeladen ist. Eine ähnliche Situation ergibt sich während der Entladezeit tf. Wird angenommen, dass die Stromänderung am Ausgang in etwa durch die Beziehung I dI | MAX dt MAX ts / 2

(5.75)

beschrieben werden kann (siehe Bild 4.49b), ergibt sich mit

Q L | I MAX ˜ t s / 2

C L U CC

(5.76)

der Zusammenhang 4C LU CC dI | , dt MAX ts2

(5.77)

wodurch Störspannungen an den Induktivitäten und Widerständen von UL = LdI/dt bzw. RI(t) erzeugt werden. Diese Störspannungen sind damit, wie erwartet, umso größer, je kürzer die Schaltzeit ts ist. Beispiel: Mit den Werten CL = 30pF, ts = 2ns, UCC = 3,3V und einer Bond-Draht-Induktivität von L = 2,5nH ergibt sich bereits eine Störspannung an nur einer Induktivität von etwa UL = 0,25V.

In der vorhergehenden Analyse wurde von einem idealen Schaltverhalten des Ausgangstreibers ausgegangen und damit der transiente Stromanteil, der während des Umschaltens kurzzeitig durch beide Transistoren fließt, vernachlässigt (Kapitel 5.3.4). Dieser Strom führt jedoch zu zusätzlichen Störspannungen – Simultaneous Switching Noise (SSN) genannt – an Zuleitungen, die beträchtlich sind, da die Transistoren des Ausgangstreibers eine große Stromergiebigkeit besitzen. Eine der effizientesten Methoden, die Anstiegs- und Abfallzeiten (Slew Rate) zu kontrollieren, besteht darin, den Ausgangstreiber in diverse Treiber aufzuteilen. Durch Widerstände in den Ansteuerleitungen kann dann die gewünschte „Slew Rate“ festgelegt werden. Die beschriebene Situation wird weiter verschärft, wenn ein Baustein mehrere Datenausgänge besitzt, die gleichzeitig geschaltet werden können. Durch folgende Kompromisse können die Störspannungen reduziert werden: 1) Verlängerung der Schaltzeit durch gezielt eingebaute Verzögerungen in jeden Ausgangstreiber; 2) Datenausgänge mit verschiedenen Verzögerungszeiten versehen, sodass die Ausgänge zeitlich gestaffelt schalten oder 3) jedem Datenausgang werden eigene UCC- und Masse-Anschlüsse zugeordnet;

5.6 Eingangs- / Ausgangsschaltungen

303

4) Verwendung neuartiger Schnittstellen mit kleinen Signalpegeln ~NAKA~~KENN~, auf die in den folgenden Abschnitten eingegangen wird.

5.6.3

Hochgeschwindigkeits-Schnittstelle

Ein Beispiel ist die „Stub Series Terminated Tranceiver Logic“- (SSTL-) Schnittstelle, die für eine Punkt-zu-Punkt-Verbindung in Bild 5.50 dargestellt ist. UCC UCCQ UQ UI

Uref

UQ

UTT

USSQ

RT UI

RS

Datenbus

UQ Ausgangsstufe

UI

UQ

Uref Eingangsstufe

Bild 5.50:

Punkt-zu-Punkt-SSTL-Schnittstelle

Ist die Datenrate größer als 100Mb/s, kann der Datenbus nicht wie bisher als kapazitive Last, sondern muss als Streifenleitung betrachtet werden. Wellen breiten sich aus und werden an Unstetigkeitsstellen reflektiert. Um Reflexionen bei der gezeigten Punkt-zuPunkt-Verbindung zu unterdrücken oder zu vermeiden, wird der Datenbus mit den beiden Widerständen RS und RT wellenmäßig abgeschlossen. In einer vertiefenden Betrachtung wird hierauf näher eingegangen. Die SSTL-Schnittstelle benötigt, um von der Versorgungsspannung unabhängig zu sein, eine genaue Referenzspannung von Uref = UCC/2 und außerdem eine Spannung UTT von ebenfalls UCC/2, aber mit einer etwas größeren zulässigen Toleranz, da diese Spannungsquelle durch die Ströme der Ausgangstreiber stark belastet wird. Diese Ströme liegen in Abhängigkeit von dem Abschlusswiderstand RT im Bereich ±15mA. Typische Daten einer „SSTL –1.8“-Schnittstelle sind in Bild 5.51 enthalten. Da sich bei der hohen Übertragungsrate Reflexionen auswirken, wird in der Tabelle zwischen DC- und AC-Pegeln unterschieden. Der DC-Pegel gibt wie bisher die Schwelle an, bei der ein logischer Zustand eindeutig definiert ist. Der AC-Pegel dagegen gibt an, wenn ein logischer Zustand sicher gespeichert ist. Berücksichtigt wird damit die Verzögerungszeit, die ein Signal benötigt, um sicher durch die Eingangsstufe zu einem Flip-Flop zu gelangen.

304

5 Grundlagen digitaler CMOS-Schaltungen Min.

Typ

Max.

UCC ,UCCQ

1,7

1,8

1,9

Uref

0,49 UCCQ

0,5 UCCQ

0,51 UCCQ

UTT

Uref -0,04

Uref

Uref +0,04

UIH (DC)

Uref +0,125

UIL (DC) UIH (AC)

UI UIH (AC) UIH (DC) Uref UIL (DC) UIL (AC)

Uref -0,125 Uref +0,250

t

Uref -0,250

UIL (AC)

a)

b)

Bild 5.51:

a) SSTL-1.8 Eingangspegel; b) Eingangssignal UI

Das Problem der erwähnten Reflexionen wird vergrößert, wenn man statt einer Punktzu-Punkt-Verbindung, wie in Bild 5.50 dargestellt, die Ansteuerung eines Hochgeschwindigkeitsdatenbusses betrachtet, wie er z.B. bei Speichermodulen verwendet wird (Bild 5.52). DRAM Modul PCB

Kontroller RS RS

RT

a) UTT

Stichleitung Z 0,2 RS

RS b)

Bild 5.52:

Datenbus

RS Z 0,1

Z 0,1

RT UTT

a) Hochgeschwindigkeitsdatenbus in SSTL-Technik; b) Datenpfad

Die Ein- und Ausgänge sind gemeinsam gestaltet (Common I/O ). Entlang des Busses sind mehrere Speichermodule über Stichleitungen und Widerstände RS mit dem Datenbus verbunden. Der Zweck dieser Widerstände ist es, den Wellenwiderstand der Stichleitung in Richtung Datenbus (Pfeiler in Bild 5.52b) anzupassen, sodass Reflexionen zumindest auf der Stichleitung verhindert werden. Wäre RS nicht vorhanden, so ergäbe sich eine Fehlanpassung von der Stichleitung mit Z02 zu den als Parallelschaltung wirkenden Busverbindungen Z01. Um dies zu vermeiden, muss RS+Z01/2=Z02 sein,

5.6 Eingangs- / Ausgangsschaltungen

305

wodurch ein Widerstand von RS Z 02  Z 01 / 2 erforderlich ist. Die Widerstände RS verbessern die Signalintegrität zwar, können aber auf dem Datenbus die Reflexionen nicht ganz unterdrücken. Noch kritischer ist der Fall, wenn z.B. Speichermodul 1 aktiviert ist und zum Kontroller Daten sendet und die restlichen Module deaktiviert, d.h. hochohmig geschaltet sind (Bild 5.53). Modul 1 sendet

Modul n deaktiviert Reflexionen

Daten Kontroller auf Empfang

RS

RS

RS

RT UTT

Daten + Reflexionen

Bild 5.53:

Modul 1 sendet Daten zum Kontroller

Am Datenbus verzweigt sich das vom Modul 1 gesendete Signal. Ein Teil wandert wie gewünscht zum Kontroller und ein weiterer Anteil zu den nicht aktivierten Modulen. Dort wird das Signal reflektiert, da keine Abschlusswiderstände für die Stichleitung vorhanden sind. Das reflektierte Signal wandert zurück zum Datenbus und damit zum Kontroller und überlagert die gesendeten Daten. Signalverzerrungen sind die Folge. Diese Reflexionen können vermieden werden, wenn eine „On-Die Termination“(ODT-) Technik verwendet wird ~SEOG~. Zu diesem Zweck wird jeder Dateneingang mit Abschlusswiderständen direkt auf dem IC versehen, die mit Hilfe der Transistoren zu- und abgeschaltet werden können (Bild 5.54a). UCCQ RP UCCQ

USSQ 2R T

ODT

Q

2R T ODT

RN USSQ

a)

Bild 5.54:

b)

Gehäuse

a) On-Die Termination; b) Ausgangstreiber mit Anschluss-Pad

Im zugeschalteten Zustand bilden die beiden Widerstände dann den Wellenwiderstand der Stichleitung nach, wodurch Reflexionen vermieden werden. Die Ansteuerung der Schaltung kann ähnlich wie die Funktion eines Chipselekt-Signals (CS) erfolgen. In dem Beispiel von Bild 5.53 bedeutet dies, dass das Netzwerk im sendenden Modul 1 ausgeschaltet ist, während bei allen anderen Modulen und dem Kontroller das Netzwerk eingeschaltet ist.

306

5 Grundlagen digitaler CMOS-Schaltungen

Ausgangstreiber Bisher wurde stillschweigend davon ausgegangen, dass die Ausgangstreiber mit ihrem jeweiligen Widerstand den Datenbus wellenmäßig richtig abschließen. Dies ist aber nur bedingt richtig. Denn einerseits kann die Auswirkung des Gehäuses ~PHAM~ nicht vernachlässigt werden (Bild 5.54b) und andererseits ist durch Prozessstreuungen nicht gewährleistet, dass ein bestimmter Einschaltwiderstand bei den Transistoren garantiert werden kann. Ein noch wesentlicherer Punkt ist jedoch, dass die Treibereigenschaften der Ausgangsstufe, d.h. die Einschaltwiderstände RN und RP der Transistoren (Bild 5.54b), an die geforderte Zahl der Speichermodule und damit die Zahl der „On-Die Termination“ (ODT-) Netzwerke angepasst werden muss, um die Pegel der Signale zu garantieren. Damit dies möglich ist, kann eine „Off-Chip Driver“-(OCD-) Kalibrierung je Chip-Set vorgenommen werden~YOO~ (Bild 5.55). UCC

Stufe 1

Stufe 2

D

T2

D

EN1

T2

ENN

Q

UCC

T1

D EN1

Bild 5.55:

T1

D ENN

Ausgangstreiber mit OCD-Kalibrierung

Der Ausgangstreiber besteht aus mehreren parallel geschalteten und gewichteten Stufen. Wie viele und welche dieser Stufen aktiviert werden, kann durch das System selbst bestimmt werden. Zu diesem Zweck kann die Anordnung in einen Kalibriermodus gebracht werden, wodurch der Kontroller in der Lage ist, das von dem jeweiligen DRAMModul gesendete Signal auszuwerten. Durch entsprechende Rückmeldung zum DRAMModul kann dann die OCD-Kalibrierung durchgeführt werden. Angesteuert werden die Ausgangstransistoren T1 und T2 jeweils durch NAND- und NOR-Gatter. Haben die EN-Eingänge ein H-Signal und die EN -Eingänge ein L-Signal, befindet sich der Ausgangstreiber im hochohmigen Zustand d.h. Tri-State. Im gegenteiligen Fall steuern die Eingangsdaten D den Ausgang Q an. Gleichspannungsanalyse der differenziellen Eingangsstufe Um die kleinen Pegel von ±125mV sicher detektieren zu können (Bild 5.51), wird eine differenzielle Eingangsstufe verwendet (Bild 5.50). Im Folgenden soll diese näher betrachtet werden (Bild 5.56). Vorausgesetzt werden ideale Verhältnisse. D.h. die n-Kanal

5.6 Eingangs- / Ausgangsschaltungen

307

und p-Kanal-Transistoren haben jeweils gleiche Einsatzspannungen und Stromverstärkungen. Weiterhin wird angenommen, dass die Kanallängenmodulation – wie bei Digitalschaltungen üblich – einen vernachlässigbaren Einfluss hat. Transistor T5 arbeitet als Stromsenke und ist damit immer in Stromsättigung. Hat die Eingangsspannung UI den gleichen Wert wie die Referenzspannung Uref, dann teilt sich der Strom der Stromsenke symmetrisch auf die Transistoren T1 und T2 auf, sodass IDS,1 = IDS,2 = IS / 2 ist (Bild 5.56a). UCC T4 Uref

T1

T3 IDS,3 IDS,1 I DS,2 US

a)

Bild 5.56:

IS

UGS,P

T4 T2

UQL UI >Uref

Uref

IDS,3

T1

IDS,1 I DS,2

Widerst.bereich

T5

T3

US

UCC Widerst.bereich T2

UQH UI Uref; b) UI < Uref

Der Strom IDS,1 wird über den Transistor T4 nach T3 gespiegelt, sodass immer IDS,1 = IDS,3 ist. (Die Stromspiegelung wurde bereits im Zusammenhang mit Bild 5.38b beschrieben). Da aber auch gilt, dass immer IDS,3 = IDS,2 ist, fließt in jedem Zweig der Eingangsstufe – wie bereits erwähnt – immer ein Strom von IS / 2. Daran ändert sich auch nichts, wenn UI > Uref ist. In diesem Fall gelangt Transistor T2 in den Widerstandsbereich und am Ausgang stellt sich ein L-Zustand ein. Dieser hat einen Wert von U QL

U S  U DS ,2 .

(5.78)

Wird angenommen, dass die UDS,2-Spannung von Transistor T2 sehr klein ist, kann der quadratische Term in der Widerstandsgleichung Gl. (4.53) vernachlässigt werden, wodurch sich eine Spannung von U DS , 2 |

IS U I  U S  U Tn 1 2En

(5.79)

ergibt. Die noch fehlende Spannung US an den Source-Gebieten der Transistoren kann man aus dem in Sättigung befindlichen Transistor T1 bestimmen. Mit IDS,1 = IS / 2 liefert die Gleichung (4.58)

US

U ref  U Tn 

IS

En

.

(5.80)

Damit ist UQL (Gl. 5.78) umso niedriger, je größer die Stromverstärkung ßn der n-KanalTransistoren gewählt wird. Ist UI < Uref, ergibt sich am Datenausgang eine umgekehrte Situation (Bild 5.56b). Transistoren T1 und T2 befinden sich in Sättigung. Unter Verwendung der Sättigungsgleichung Gl. (4.58) ergibt sich dann der Zusammenhang

308

5 Grundlagen digitaler CMOS-Schaltungen I DS ,1 

En

I DS , 2

2

U ref



UI .

(5.81)

Bei der gegebenen Spannungskonstellation ist IDS,1 > IDS,2. Da IDS,1 nach T3 gespiegelt ist, bedeutet dies, dass IDS,3 größer als IDS,2. ist. Dies kann aber nicht sein, da immer IDS,3 = IDS,2 sein muss. Diese Bedingung wird nur erfüllt, wenn T3 in den Widerstandsbereich gelangt. Ein H-Zustand UQH entsteht am Ausgang. Unter Vernachlässigung des quadratischen Terms liefert Gl. (4.53) den Zusammenhang





I DS , 3 | E p U GS , p  U Tp U DS , 3 .

(5.82)

Der Strom IDS,1 erzeugt an T4 und T3 eine Spannung von

U GS , p



2 I DS , 1

Ep

 U Tp .

(5.83)

Diese in die vorhergehende Beziehung eingesetzt und auf UCC bezogen liefert

U QH | U CC 

I DS , 2 2 I DS ,1 E p

.

(5.84)

Die UQH-Spannung ist damit umso höher, je größer die Stromverstärkungen der pKanal-Transistoren ist. Weiterhin sollte IDS,1 » IDS,2 sein (Gl. 5.81). Dies bedeutet, dass En möglichst groß gewählt sein sollte. Vertiefende Betrachtung: Impulse auf Leitungen Die Verbindung von integrierten Schaltungen auf einer Leiterplatte (Printed Circuit Board PCB), auch gedruckte Schaltung genannt, kann als erdunsymmetrische offene Streifenleitung betrachtet werden. Kupfer

Typische Daten:

l

Z 0 = 50 : Co 3 10 8 m/s v= = = 1,7 10 8 m/s H r,eff 3 Z0 * L= = 3 10 -8 H/m v

3000 um 35 um

H r,eff ~ ~3

H r , Luft

Bild 5.57:

1500 um

1 = 0,12 10 -9 F/m C*= Z0 v (C o= Lichtgeschwindigkeit)

Streifenleitung mit typischen Daten

Die Streifenleitung verläuft auf einer als Substrat bezeichneten dielektrischen Platine (Bild 5.57). Der streifenförmige Leiter – meist Kupfer – ist von Luft umgeben und die gegenüberliegende Leiterplatte liegt auf einem festen Potential (Masse). Auf die typischen Daten wird im Laufe der Diskussion noch näher eingegangen.

5.6 Eingangs- / Ausgangsschaltungen

309

Bei den betrachteten Verbindungen kann man von verlustlosen Leitungen ausgehen und die Parameter als quasi statisch, d.h. frequenzunabhängig betrachten. Für diesen Fall beschreibt das Ersatzschaltbild (Bild 5.58) die Streifenleitung. L* C*

du i

L* d x

u

i+d i C*d x

di

u+du

x+ d x

x

Bild 5.58:

Ersatzschaltbild der Streifenleitung mit Ausschnitt

Anhand des infinitesimalen Leitungsausschnittes können die Wellengleichungen bestimmt werden. Entsprechend der festgelegten Spannungs- und Stromzuordnungen ergibt sich aus di = – C*dx du/dt

wi wx

C *

wu . wt

(5.85)

wi wt

(5.86)

Des Weiteren gilt du = – L*dx di/dt, wodurch

wu wx

L

ist. L* und C* sind pro Länge angegeben. Dies sind gekoppelte partielle Differentialgleichungen erster Ordnung. Daraus kann man die verlustlose Wellengleichung, auch Telegraphengleichung genannt, herleiten, wenn man Gl. (5.85) nach der Zeit differenziert und Gl. (5.86) nach dem Ort. Damit lässt sich die Stromabhängigkeit eliminieren und es resultiert w 2u wx 2

L* C *

w 2u wt 2

.

(5.87)

Lösungen dieser Gleichung wurden bereits von D`Alembert (1717–1783) gefunden und lauten

u  x, t

f h  x  vt

(5.88)

u  x, t

f r  x  vt .

(5.89)

310

5 Grundlagen digitaler CMOS-Schaltungen

Jede Funktion des konstanten Arguments (x – vt) bzw. (x + vt) oder deren Zusammensetzung löst die Wellengleichung. Die Funktionen fh und fr werden durch die Anfangsund Randbedingungen bestimmt. Beweis: Betrachtet wird z.B. die hinlaufende Welle Gl. (5.88). Diese zweimal nach der Zeit differenziert ergibt

wu wt 2

w u wt

§ wf h  x  vt · § w  x  vt · ¨ ¸ ¸ ¨ w  x  vt ¸ ¨© wt ¹ © ¹

f h'  x  vt  v

§ wf '  x  vt · w  x  vt · v ¨ h ¸§ ¸ ¨ w  x  vt ¸ ¨© wt ¹ © ¹

2

f h"  x  vt v 2 .

(5.90)

(5.91)

Dieselbe Funktion zweimal nach dem Ort differenziert liefert wu wx w 2u wx

2

§ wf h  x  vt ·§ w  x  vt · ¸ ¨ ¸ ¨ w  x  vt ¸¨© wx ¹ ¹ ©

f h'  x  vt 1

(5.92)

§ wf '  x  vt · w  x  vt · ¨ h ¸§ ¸ ¨ w  x  vt ¸ ¨© wx ¹ © ¹

f h"  x  vt 1 .

(5.93)

Beide Beziehungen Gl. (5.91) und Gl. (5.93) in die Wellengleichung Gl. (5.87) eingesetzt liefern f h"  x  vt

L*C * f h"  x  vt v 2 .

(5.94)

Diese Gleichung kann nur erfüllt werden, wenn v

1 * *

LC

(5.95)

ist. Dass es sich bei dem Parameter v um eine Geschwindigkeit handelt, kann man sich wie folgt vorstellen:

5.6 Eingangs- / Ausgangsschaltungen

311

u

t=0 u h

vt

t=t1

uh

v a)

u

vt t=t1

b)

Bild 5.59:

x

x1

x0

t=0

ur v

x1

ur

x0

x

Wanderwelle: a) hinlaufend; b) rücklaufend

Die Spannung ist eine Funktion von x – vt und zur Zeit t = 0 nur eine Funktion von x. Betrachtet man die Spannung etwas später, muss lediglich x vergrößert werden, um den gleichen z.B. maximalen Wert der Spannung wieder anzutreffen. Wird die Spannung z.B. zur Zeit t = 0 bei x0 = 2mm beobachtet, so findet man die neue Position x1 zur Zeit t1 aus x1 – vt1 = 2mm und daraus x1 = 2mm + vt1. Damit gibt vt die Wegstrecke wieder, die die Welle zurückgelegt hat, und v beschreibt die Geschwindigkeit, mit der die Welle sich fortbewegt. Betrachtet man die Funktion Gl. (5.89), so erfüllt – wie bereits erwähnt – auch diese die Wellengleichung, jedoch bewegt sich die Welle entgegengesetzt d.h. in negativer x-Richtung (Bild 5.59b). Das Verhalten der hinlaufenden Stromwelle kann aus Gl. (5.85)

wi wx

C *

wu wt

bestimmt werden. Dazu muss die Zeitabhängigkeit durch die Ortsabhängigkeit ersetzt werden. Aus Gl. (5.90) und Gl. (5.92) ergibt sich für die hinlaufende Spannungswelle der Zusammenhang wu wu , v (5.96) wt wx wodurch Gl. (5.85) in die Form

wi wx

C *v

wu wx

(5.97)

gebracht werden kann. Integriert man die Beziehung, resultiert

i ( x, t ) i ( x, t )

C *vu ( x , t ) 1 u ( x , t ). Z0

(5.98)

312

5 Grundlagen digitaler CMOS-Schaltungen

Eine Integrationskonstante ist nicht vorgesehen, da nur die Stromwelle und kein Gleichstrom betrachtet wird. In obiger Gleichung gibt (Verwendung von Gl. (5.95)) Z0

u ( x, t ) i ( x, t )

L* C

(5.99)

*

den Wellenwiderstand der Leitung wieder. Dieser ist rein real, da es sich um eine verlustlose Leitung handelt. Der Wert hängt stark von den Geometrieabmessungen und Materialien ab. Typische Daten sind in Bild 5. enthalten. Im Vorhergehenden wurde eine hinlaufende Spannungswelle Gl. (5.88) und eine hinlaufende Stromwelle Gl. (5.98) beschrieben. In der weiteren Betrachtung ist eine Situation gegeben, wo rücklaufende Wellen entstehen. D.h. eine rücklaufende Spannungswelle Gl. (5.89)

u( x,t )

f r ( x  vt )

ist mit einer rücklaufenden Stromwelle verbunden. Wie diese aussieht, ergibt sich in Analogie aus der vorhergehenden Herleitung. Entsprechend dem positiven Vorzeichen bei der rücklaufenden Spannungswelle hat Gl. (5.96) ein positives und Gl. (5.97) ein negatives Vorzeichen, wodurch sich eine rücklaufende Stromwelle der Form i  x, t



1 u ( x, t ) Z0



1 f ( x  vt ) Z0 r

(5.100)

ergibt. Bei dem rücklaufenden Strom ist ein Minuszeichen vorhanden. Dies bedeutet nichts anderes, als dass der rücklaufende Strom entgegen der in Bild 5. angegebenen Richtung fließt. Wie er in diese Richtung wandert, wird ausschließlich durch die Wellengleichung beschrieben. An einem Beispiel soll das Verhalten einer unendlich langen Leitung beim Einschalten betrachtet werden (Bild 5.60). i(0,t)

Ri U0 ,t>0

u(0,t)

Z0

0V,t f h (l  vt ) 

(5.106)

und einen Strom von i (l , t )

1 Z0

f r ( l  vt ) @ .

Am Widerstand gilt für die Wellen i(l,t) = u(l,t) / Ra. Aus diesen Gleichungen ergibt sich der Zusammenhang zwischen rück- und hinlaufender Spannungswelle f r ( l  vt ) sowie rück- und hinlaufender Stromwelle

rf h ( l  vt )

(5.107)

314

5 Grundlagen digitaler CMOS-Schaltungen 1 f ( l  vt ) Z0 r

r f ( l  vt ) , Z0 h



(5.108)

wobei Ra  Z 0 Ra  Z 0

r

(5.109)

ist. Der Parameter r wird Reflexionsfaktor genannt. Hat der Abschlusswiderstand Ra z.B. den gleichen Wert wie der Wellenwiderstand Z0, dann ist der Reflexionsfaktor null. Dies bedeutet, dass die hinlaufenden Wellen komplett im Abschlusswiderstand absorbiert werden. Es kommt zu keinen rücklaufenden Wellen. Die Spannung am Ende der Leitung hat dann, wie erwartet Gl. (5.103), mit Z0 = Ra einen Wert von u (l , t t l / v )

U0

Z0 Z 0  Ri

Ra

U0

R a  Ri

,

(5.110)

i(0,t)

Ri U0 ,t>0

Z0

u(0,t)

Ra

u(l,t)

0V,t Z0

v

i (x,t)

i (x,t) i(0,t)

x

u(x,t)

u(0,t)

0

l

i (x,t)

i (x,t)

0

0

l

x

v

0

a) Endlich lange Leitung; b) einzelne Wellen; c) resultierende Wellen

c)

2. Fall Ra < Z0

5.6 Eingangs- / Ausgangsschaltungen

315

der dem Teilungsverhältnis der Widerstände entspricht. Der dabei fließende Strom ergibt sich aus Gl. (5.104) zu i (l , t t l / v )

U0

1 . R a  Ri

(5.111)

Interessant zu betrachten sind weiterhin Reflexionen, die am Ende der Leitung entstehen, wenn der Widerstand Ra größer oder kleiner als Z0 ist. 1. Fall: Ra > Z0 Unter dieser Bedingung hat der Reflexionsfaktor einen Wert von r > 0. Dies bedeutet, dass zusätzlich zu der hinlaufenden eine rücklaufende Spannungs- und Stromwelle entsteht. Die Spannung erhöht sich und gleichzeitig kehrt sich der Strom entsprechend Gl. (5.108) um. Sind die Wellen hin- und zurückgelaufen, dann ist der Endzustand nach der Zeit t = 2l / v erreicht, wenn vorausgesetzt wird, dass der Innenwiderstand der Spannungsquelle Ri gleich dem Wellenwiderstand der Leitung Z0 ist. Die Wellen werden dann dort komplett absorbiert. Die Spannung im Endzustand am Eingang der Klemmen – und selbstverständlich nach t t l / v am Leitungsende – beträgt dann u ( 0, t t 2l / v )

U0

Z0 Z 0  Ri

(1  r ) .

(5.112)

Mit Ri = Z0 und Beziehung Gl. (5.101) ergibt sich daraus dann wie erwartet eine Spannung von u ( 0, t t 2l / v )

U0

Ra R a  Ri

,

(5.113)

die dem Teilerverhältnis der Widerstände entspricht. Der dabei fließende Strom nimmt einen Wert von i ( 0, t t 2l / v )

U0

1 R a  Ri

(5.114)

an. 2. Fall: Ra < Z0 Hierbei kehren sich die Verhältnisse um, da der Reflexionsfaktor einen Wert von r < 0 hat (Bild 5.61). Mit Ri = Z0 ergeben sich nach der Zeit t t 2l / v daraus Spannungen und Ströme an den Eingangsklemmen, wie sie in den vorhergehenden Gleichungen Gl. (5.113) und Gl. (5.114) beschrieben wurden. Aus dem Beispiel ist ersichtlich, dass beim Anlegen der U0-Spannung die Größe der Spannungs- und Stromwelle von Ri und Z0 bestimmt wird, während nach der Zeit t = 2l/v der Endzustand, entsprechend dem Ohmschen Gesetz, durch die Widerstände Ri und Ra gegeben ist. Wie aus der vorhergehenden Diskussion zu ersehen ist, entstehen immer dann Reflexionen, wenn der Innenwiderstand der Spannungsquelle Ri oder der Abschlusswiderstand

316

5 Grundlagen digitaler CMOS-Schaltungen

Leitung Ra abweichend sind vom Wellenwiderstand Z0 der Leitung. Diese Reflexionen können je nach Reflexionsfaktor nach vielem Hin- und Herlaufen noch bemerkt werden und verfälschen die zu übertragenden Signale. Ein Beispiel soll die Situation verdeutlichen. Beispiel: Gegeben ist eine Schaltungsanordnung nach Bild 5.a mit den folgenden Werten: Z0 = 50, Ri = 30, Ra= 200. Die Spannungsquelle erzeugt eine Sprungfunktion von 1000mV. Die Laufzeit für eine angenommene 20mm lange Streifenleitung beträgt t = l/v=20 mm /1.7·108m/s = ca. 120ps. Entsprechend den angegebenen Werten ergeben sich die folgenden Reflexionsfaktoren am Anfang und am Ende der Leitung

r (0)

Ri  Z 0 Ri  Z 0

0,25

r (l )

Ra  Z 0 Ra  Z 0

0,6 .

Zu Zeit t = 0 liegt am Eingang der Leitung eine Spannung (Bild 5.) von u  0, 0

U0

Z0

1000 mV

Z 0  Ri

50 : 50 :  30 :

625 mV an.

Nach 120ps erreicht die Spannungswelle das Ende der Leitung und wird dort zu 60% reflektiert. Eine rücklaufende Welle mit einem Spannungswert von 625mV·0,6 = 375mV entsteht (Bild 5.62). Diese Welle gelangt nach 120ps an den Eingang der Leitung und wird dort wiederum mit 375mV·(–0,25) = –93,75mV reflektiert. Nach der gleichen Zeitspanne erfolgt eine weitere Reflexion am Ende der Leitung mit einem Wert von –93,75mV·0,6 = –56,25mV usw. Zur Verdeutlichung der Situation sind in Bild 5.62 zwei Impulsverläufe und zusätzlich die resultierenden Spannungen am Ausgang und Eingang der Leitung dargestellt. Da die Spannungsquelle eine Sprungfunktion erzeugt, ändern sich die Spannungen am Anfang und Ende der Leitung (Bild 5.63) nur, wenn eine Welle ankommt oder reflektiert wird. Im Endzustand stellt sich am Ausgang und Eingang der Leitung eine Spannung von U

U0

Ra R a  Ri

869,5mV

5.6 Eingangs- / Ausgangsschaltungen

0 120

625

v

850

14

864

x

x1

-56,25

[ps]

375

1000

-93,7 5

906

u(x) 1000 625

375

480 600

0

625

240 360

317

u(x)

850

8,4

l

v

56,25

873

720

x

x1

t

l

x x1

0 Resultierende Spannungen am Anfang der Ltg.

l Resultierende Spannungen am Ende der Ltg.

Bild 5.62: Impulsplan (Spannungen in mV) ein, die dem Teilerverhältnis der Widerstände entspricht. In dem Beispiel sind dazu ca. 4 Hin- und Rückläufe der Welle nötig, was einer Zeit von etwa einer Nanosekunde entspricht.

u(0), u(l)

Ende der Ltg. 1000 900

869,5

[mV]

800 700

Anfang der Ltg.

600

0

Bild 5.63:

120 240 360 480 600

[ps]

840

t

Resultierende Spannungen am Anfang und Ende der Leitung

318

5.6.4

5 Grundlagen digitaler CMOS-Schaltungen

ESD-Schutz

Elektrostatische Entladungen (Electro Static Discharge) in einem Halbleiter können zu Zuverlässigkeitsproblemen bzw. Totalausfällen führen. Zwei gebräuchliche Modelle geben wieder, was in der Praxis passieren kann. Human body model (HBM) Hierbei handelt es sich um ein Modell, das die Personenentladung über ein Bauelement simuliert (Bild 5.64)

ca. 1M : R=1,5k : Hochspannung

Bild 5.64:

100pf

IC

Skizze eines HBM-Testplatzes

Die Ladung auf dem Kondensator entspricht dabei der Personenaufladung. Wird der Schalter mit dem Widerstand von 1,5k: verbunden, findet eine Entladung über das Bauelement (IC) statt. Der Widerstand von 1,5k: bildet dabei den Finger beim Berühren des Bauelementes ab. Der Wert der Hochspannung – im Folgenden ESD-Spannung genannt –, den das Bauelement unbeschadet übersteht, ist damit ein Maß für den ESDSchutz. Hierbei ist zu bedenken, dass in der Praxis beim Berühren von Bauelementen Stromänderungen von 5 bis 20A in einem Zeitbereich bis 200ns beobachtet wurden. Machine model (MM) Zusätzlich zu den möglichen elektrischen Entladungen, die durch Personen verursacht werden können, treten Entladungen auf, wenn Bauelemente mit Maschinen, z.B. Bestückungsautomaten, in Berührung gelangen. Die Gefährdung des Bauelements kann dabei noch größer sein, da kein Körperwiderstand die Entladung hemmt. Beobachtet wurden Stromänderungen von 10A in 8ns. Simuliert wird diese Entladung ähnlich wie beim HBM-Modell, wobei jedoch der Widerstand R ~ 0: und der Kondensator C = 200pF beträgt. Will man eine integrierte Schaltung gegen elektrische Aufladung schützen, müssen Schutzschaltungen vorgesehen werden. Hierbei unterscheidet man zwischen Anschlüssen, die ausschließlich mit einem Gate, z.B. Eingängen verbunden sind, und solchen, an denen Diffusionsgebiete liegen, wie z.B. bei Ausgängen und Versorgungsleitungen. Während die direkten Anschlüsse mit einem Gate unbedingt eine Schutzvorrichtung benötigen, hängt es bei den anderen Anschlüssen von der Belastbarkeit der Diffusionsgebiete und der Schaltung ab. Eine typische zweistufige Schutzvorrichtung bei den Eingängen ist in Bild 5.65 gezeigt. Liegt eine negative ESD-Spannung zwischen einem Eingangs-Pad I und dem Masse-Pad USS, findet die Entladung über die in

5.6 Eingangs- / Ausgangsschaltungen

319

UCC Pad offen +U

RS I Pad

FOX

n+

t USS

Pad 1. Spannungsbegrenzung

Bild 5.65:

2. Spannungsbegrenzung

IC-Eingang

Zweistufige ESD-Schutzschaltung

Durchlassrichtung gepolten Dioden statt. Da der Spannungsabfall über den Dioden relativ gering ist, ist auch deren Verlustleistung gering, sodass diese Konstellation nicht kritisch ist. Liegt dagegen eine positive Spannung am Eingang an, so muss der Schutz derartig gestaltet sein, dass die logischen Eingangssignale (Kapitel 5.6) nicht beeinflusst werden, jedoch die Entladung zerstörungsfrei über die Schutzstruktur stattfinden kann. Die erste Begrenzung findet z.B. durch einen FeldOXidtransistor (FOX) – ähnlich wie in Bild 4.22 dargestellt – statt. Dieser ist durch das dickere Oxid robust und gelangt ab einer bestimmten Spannung in den Snap-Back-Bereich (Kapitel 4.5.6). In diesem Zustand ist die Spannungsdifferenz über dem Transistor mit USP (Bild 4.49) viel geringer, als wenn es sich nur um eine im Lawinendurchbruch befindliche n+p-Diode handeln würde. Die Spannung USP über der ersten Stufe ist jedoch noch immer zu hoch, um einen sicheren Schutz des IC-Eingangs mit seinem dünnen Gateoxid zu gewährleisten. Aus diesem Grund ist ein Serienwiderstand RS in Verbindung mit einem weiteren Begrenzungstransistor vorgesehen. Dies kann z.B. ein Transistor mit Standard Gateoxid sein, der ebenfalls in den Snap-Back-Modus gelangt oder einer mit kurzer Gatelänge nahe dem Punch-through (Kapitel 4.5.6). Damit dieser nicht zerstört wird, ist der erwähnte Serienwiderstand RS – realisiert durch einen n+-Diffusionsstreifen, an dem ein merklicher Spannungsabfall auftreten kann – vorgesehen. Eine Alternative zur vorgestellten Schutzschaltung ist die in Bild 5.66 dargestellte einstufige Variante, wobei zum Schutz pn-Übergänge verwendet werden. Liegt eine negative ESD-Spannung zwischen dem Eingangs-Pad I und dem USS-Pad an, begrenzt die in Durchlass gepolte Diode D1 die Spannung auf ca. 1V. Im umgekehrten Fall (im Bild eingezeichnet) ist Diode D2 leitend, wodurch die ESD-Spannung über der Schaltung abfällt und im besten Fall durch diese zerstörungsfrei begrenzt wird. Hierauf wird später noch näher eingegangen. Vergleicht man die beiden Schutzschaltungen, so hat die zweistufige Variante den Vorteil, dass kein Latch-Up-Effekt (Kapitel 4.5.7) auftreten kann. Dagegen hat sie den Nachteil längerer Signallaufzeiten. Im Vorhergehenden wurde nur die elektrostatische Entladung zwischen einem Eingang und Masse betrachtet.

320

5 Grundlagen digitaler CMOS-Schaltungen UCC Pad D2

I

+U

I

Pad

I t

D1

I

I

USS Pad

IC - Eingang

Bild 5.66:

Einstufige ESD-Schutzschaltung

Um aber einen ausreichenden ESD-Schutz zu gewährleisten, muss zwischen beliebigen Anschlüssen des Bauelementes dieser Stress-Test zerstörungsfrei möglich sein. Welche Situationen entstehen können, ist in Bild 5.67 am Beispiel der einstufigen Begrenzung dargestellt.

Schaltung I

I UCC Pad

I

I

I

Pad I

USS Pad

Bild 5.67:

I D2

D1

D4

I

Pad Q I

Dw I I

D3

I I

Mögliche ESD-Strompfade

Erweitert wurde die Darstellung durch Berücksichtigung der n-Wannenanschlüsse (Diode DW Bild 5.14), und einem Anschluss am Datenausgang. Am Eingangs-Pad I liegt eine positive ESD-Spannung gegenüber dem Ausgangs-Pad Q an. Dies führt zu einem Strompfad über D2, die Schaltung und D3 zum Ausgang Q (in Bild 5.67 als durchgehender Strompfeil eingezeichnet). Liegt eine umgekehrte Spannungspolarität vor, resultiert der Strompfad über D4, die Schaltung und D1 (gestrichelt eingezeichnet). Ein weiteres Beispiel verdeutlicht was passiert, wenn zwischen dem UCC - und dem USS- Pad eine negative ESD-Spannung auftritt. Es findet dann eine Entladung über die in Durchlassrichtung gepolte Diode DW der n-Wannenanschlüsse statt. Da diese Diode bzw. Dioden eine große Fläche einnehmen, ist der daran anfallende kurzzeitige Leistungsverbrauch von untergeordneter Bedeutung. Anders ist die Situation bei umgekehrter Polung, denn in diesem Fall fällt die gesamte ESD-Spannung über der Schaltung ab. Abhängig von der Größe dieser Spannung können dann unerwünschte Entladungen über die einzelnen Schaltungsteile der Schaltungen erfolgen und zu unerwarteten Zerstörungen führen. Selbst ein Latch-Up-Effekt (Kapitel 4.5.7) kann initiiert werden und Zerstörungen hervorrufen. Die Wahrscheinlichkeit der Zerstörung kann

5.6 Eingangs- / Ausgangsschaltungen

321

durch eine Begrenzung der Spannung zwischen UCC und Masse (USS) stark vermindert werden, wodurch auch die im Vorhergehenden diskutierten Fälle berücksichtigt werden (Bild 5.68). Liegt eine positive ESD-Spannung am UCC-Pad gegenüber dem USS-Pad an, dann ist Transistor T2 anfänglich leitend, da die Kapazität C noch nicht aufgeladen ist. Dies hat zur Folge, dass der Transistor T3 – mit einem sehr großen w/l-Verhältnis um 3000 – die ESD-Spannung zwischen dem UCC- und USS-Anschluss auf einen Wert VK begrenzt. Diese Spannung muss so dimensioniert sein, dass eine Zerstörung der Schaltung ausgeschlossen werden kann. Gleichzeitig wird die Kapazität C über den Widerstand R aufgeladen, wodurch T1 leitend und T3 abgeschaltet wird. Die RC-Zeitkonstante ist dabei so gewählt, dass der ESD-Schutz während der ESD-Entladung t < 200ns gewährleistet ist, jedoch das Einschalten der Versorgungsspannung im Betrieb t » 1μs nicht stört. Die ESD-Spannungen konnten, entsprechend der folgenden Literaturangabe ~KER1|, bei den Modellen HBM auf Werte zwischen 6000V bis 8000V und MM auf ca. 400V erhöht werden. UCC Pad ESD Puls

UCC

ESDBegrenzung

ESD B eg ren zu n g USS

VK

VK

t 2

200

[n s]

2

Bild 5.68:

T2

Pad

ESD P u ls

[ns]

Pad

t

T2

T3

R R

T3

USS

T1

T1

C

C

Pad

200

ESD-Spannungsbegrenzer zwischen UCC und Masse (USS)

Alternativ zu der vorgestellten Begrenzerschaltung, können auch eine Latch-UpStruktur |KER2| oder eine Snap-Back Konfiguration |KER3| verwendet werden.

Zusammenfassung der wichtigsten Ergebnisse des Kapitels Ausgehend von den geometrischen und elektrischen Entwurfsunterlagen wurden alle möglichen MOS-Inverter-Konstellationen betrachtet. Besonders erwähnenswert ist, dass bei dem Komplementärinverter kein Z-Verhältnis eingehalten werden muss, da kein Gleichstrompfad vorhanden ist. In den meisten praktischen Fällen, hat dieser Inverter einen Leistungsverbrauch von P=CU2CCf, der durch das Umladen von Kapazitäten entsteht. Bei dem Schaltverhalten stellte sich heraus, dass das Aufladen einer Kapazität bei dem Anreicherungsinverter ca. sechsmal so langsam ist wie bei allen anderen Invertern. Außerdem ist das H-Signal um den Wert der Einsatzspannung reduziert.

322

5 Grundlagen digitaler CMOS-Schaltungen

Zwei Treiberschaltungen wurden vorgestellt. Bei dem Super-Treiber wird eine Inverterkette mit einem ansteigenden Kapazitätsverhältnis bzw. w/l-Verhältnis von D e verwendet, während der Bootstrap-Treiber durch eine Spannungsvervielfachung erhöhte Ausgangsspannungen liefert. Ein- und Ausgangsschaltungen wurden betrachtet. Bei der Ausgangsschaltung ergab sich der unangenehme Zusammenhang, dass die Stromänderung dI / dt umgekehrt proportional zum Quadrat der Schaltzeit ts ist, wodurch große Störspannungen in der integrierten Schaltung (IC) generiert werden können. Diese Situation wird bei Verwendung von Hochgeschwindigkeits-Schnittstellen dadurch entschärft, dass kleine Signalpegel verwendet werden.

5.7

Übungen

Aufgabe 5.1 Die mittlere Lebensdauer einer Metallbahn, die durch eine Stromdichte von 1mA/μm2 belastet wird, beträgt bei einer durchschnittlichen Chiptemperatur von 80°C 75 Jahre. Wie verkürzt sich die Lebensdauer, wenn die mittlere Chiptemperatur 160°C betragen würde? Die gemessene Aktivierungsenergie beträgt WA = 0,65eV. Aufgabe 5.2 Ein IC wird im Automobilbau eingesetzt. Im Betrieb beträgt die Stromdichte in der Versorgungsleitung I = 2,0mA/μm2. Die Lebensdauer (MTBF) der Leiterbahn wurde bei 70°C auf 60 Jahre ermittelt. Überprüfen Sie, ob die Lebensdauer ausreicht einen sicheren Betrieb des ICs für 10.000 Autostunden bei einer IC-Temperatur (Selbsterwärmung + erhöhte Außentemperatur) von 150°C zu garantieren. Die Aktivierungsenergie beträgt WA = 0,65eV. Aufgabe 5.3 Gegeben ist folgende Inverterschaltung 3V RL

U Ton I UI

CL

UQ

0, 6 V

kn

120 PA / V 2

CL

0 ,1 pF

Bild Aufgabe: 5.3 a) Wie groß muss der Lastwiderstand RL sein, damit die Lastkapazität CL bei gesperrtem Transistor in 3 ns auf ca. 86 % (zwei Zeitkonstanten) aufgeladen wird? b) Wie groß muss das Geometrieverhältnis w/l des Schalttransistors gewählt werden, damit die Ausgangsspannung UQ auf 0,3V absinkt, wenn man an den Eingang eine Spannung von UI = 3V gibt? c) Wie muss die w/l-Dimensionierung geändert werden, wenn die Eingangspannung nur UI = 2V beträgt?

5.7 Übungen

323

Aufgabe 5.4 Gegeben ist ein Inverter aus der Leistungselektronik mit einem Verarmungstransistor als Lastelement. Die Eingangsspannung UI beträgt 0V. Wie groß ist die maximale Ausgangsspannung UQ, wenn UCC = 50V ist? UCC T2 I UI

T1

Q

U Ton , 2

UQ

IF

3,5 V 0, 3 V

J

0, 7 V

Bild Aufgabe: 5.4 Aufgabe 5.5 Als Last wird bei einem Inverter ein Anreicherungstransistor verwendet. Die Eingangsspannung UI beträgt 0V. 3,3V +10%

U Ton , 2

T2 Q I UI

UQ

T1

0, 6V

J2

0, 6 V

IF

0,35V

Bild Aufgabe: 5.5 a) Arbeitet der Lasttransistor T2 im Widerstands- oder im Stromsättigungsbereich? b) Wie groß ist die im schlechtesten Fall erreichbare Ausgangsspannung UQH? Aufgabe 5.6 Gegeben ist ein Komplementärinverter, der mit einem periodischen Signal getaktet wird. Das Signal ist spezifiziert mit: Tp = 10ns und Wr = Wf = 1ns. Berechnen Sie den transienten Leistungsverbrauch Ptr und vergleichen Sie diesen mit dem dynamischen Leistungsverbrauch Pdyn. 3V

I UI

En

T2

T1

Bild Aufgabe: 5.6

CL

Ep

120 PA / V 2

Q

U Ton

U Top

UQ

CL

0,1 pF

0, 45 V

324

5 Grundlagen digitaler CMOS-Schaltungen

Aufgabe 5.7 Gezeigt ist der Ausschnitt aus einer Schieberegisterschaltung. Hat der Takt I den Wert von UCC, wird die parasitäre Kapazität CL auf den logischen Zustand des vorhergehenden Inverters gebracht. UCC

UCC I

D

Q1

TT

Q0

I

UQ

CL

Bild Aufgabe: 5.7 Mit I = 0V ist Transistor TT ausgeschaltet und die logische Funktion als unterschiedliche Ladung an CL gespeichert. Wie groß ist die Spannung im L- bzw. H-Zustand an CL? Kann ein Gleichstrom I entstehen und wenn, wie groß ist dieser? Daten: UCC = 3V; alle n-Kanal-und p-Kanal-Transistoren haben die Werte UTon = 0,5V; J U Top

300 PA / V 2 ; 2I F

0, 4 V ; E n

0, 5V ; J

0, 65V

2

0, 4 V ; E p

300 PA / V und 2I F

0, 65V

Aufgabe 5.8 Dimensionieren Sie die gezeigte Gatter-Schaltung, d.h. bestimmen Sie die Weite der Transistoren, wenn die Lastkapazität CL = 0,1pF innerhalb von 1ns aufgeladen werden soll. Die elektrischen Daten der Transistoren sind: kn

2

100 PA / V ; k p

2

0 , 3 Pm .

40 PA / V ; l min 3V T2

A

T8

B

T7

D

G E

C

T5

T4

T3

F

T1

CL

T6

Bild Aufgabe: 5.8 Aufgabe 5.9 Ein IC hat vier Datenausgänge, wodurch beim gleichzeitigen Schalten der Ausgangstreiber große Störspannungen an den Zuleitungswiderständen und -induktivitäten erzeugt werden. Würden Sie als Lösung die Schaltzeiten verlängern oder die Ausgänge gestaffelt schalten?

5.8 Literatur

325

Lösungen zu den Übungen sind zu finden unter: www.unibw.de/eit4_1/lehre/systemintegration

5.8

Literatur

|BYUN|

T.Byunghak et al., „A 10b, 20 Msample/s, 35 mW Pipeline A/D Converter” , IEEE Journal of Solid-State Circuits, Vol. 30, No 3 pp 166 – 172 (1995)

~DESC~

D. Deschacht et al., „Explicit Formulation of Delays in CMOS Data Paths“, IEEE Journal of Solid-State Circuits, Vol. 23, No. 5, pp. 12571264, (1988)

~KENN~

J. Kennedy et al., „A 2Gb/s Point to Point Heterogeneous Voltage Capable DRAM Interface for Capacity-Scalable Memory Subsystems“, IEEE International Solid-State Circuits Conference, SESSION 11, (2004)

~KER1~

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|KER2|

M.D. Ker et al., “ESD Protection Design for I/0 Cells with Embedded SCR Structure as Power-Rail ESD Clamp Device in Nanoscale CMOS Technology”, IEEE Journal of Solid-State Circuits, Vol. 40 No.11, pp. 2329-2338, (2005)

|KER3|

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~LIN~

H.C. Lin, „An Optimized Output Stage for MOS Integrated Circuits“, IEEE Journal of Solid-State Circuits, Vol. 10; No. 2, pp. 106-109, (1975)

|MARC

Marcel et al., “ A 3/5 V Compatible I/O Buffer” , IEEE Journal of SolidState Circuits, Vol 30, No. 7, pp. 823-825, (1995)

|MING|

Ming-Dou Ker et al., “Mixed-Voltage I/O Buffer with Dynamic GateBias Circuit to Achieve 3xVDD Input Tolerance by Using 1xVDD Devices and Single VDD Supply” , IEEE International Solid-State Circuits Conference, SESSION 28, (2005)

~NAKA~

Y. Nakase et al., „Source-Synchronization and timing Vernier Techniques for 1.2-GB/s SLDRAM Interface“, IEEE Journal of Solid-State Circuits, Vol 34, No. 4, pp. 494-501, (1999)

~OHTO~

Y. Ohtomo et al., „Low power Gb/s CMOS interface“, Symposium on VLSI Circuits, Digest of Technical Papers, pp. 29-30, (1995)

326

5 Grundlagen digitaler CMOS-Schaltungen

~PHAM~

N. Pham et al., „Design, Modeling and Simulation Methodoloy for Source Synchronous DDR Memory Subsystems“, Electronic Components and Technology Conference, pp. 267-271, (2000)

~SENT~

R. Senthinathan et al., „Application Specific CMOS Output Driver Circuit Design Techniques to Reduce Simultaneous Switching Noise“, IEEE Journal of Solid-State Circuits, Vol. 28, No. 12, pp. 1383-1388, (1993)

~SEOG~

Nam-Seog Kim et al., „Programmable and Automatically Adjustable OnDie Terminator for DDR 3-SRAM interface“, IEEE Custom Integrated Circuit Conference, No. 16-3-1, pp. 391-394 (2003)

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M. Shoji, „Reliable chip design method in high performance CMOS VLSI“, ICCD 86 Digest, pp. 389-392, (1986)

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~YOO~

C. YOO et al., „A 1.8V 700Mb/s/pin 512Mb DDR-II SDRAM with OnDie Termination and Off-Chip Driver Calibration“, Solid-State Circuits Conference, pp. 312-313, (2003)

|YOSH|

Y.Nakagome et al.,”An experimental 1.5-V 64-Mb DRAM”, IEEE Journal of Solid-State Circuits, Vol. 26, No. 4 pp. 465 - 472 (1991)

Weiterführende Literatur Alberto Sangiovanni-Vincentelli and the Evolution of EDA, IEEE Solid-State Circuits Magazine, Summer 2010 VOL. 2 NO. 3

Alberto Sangiovanni-Vincentelli and the Evolution of EDA Part II IEEE Solid-State Circuits Magazine, Fall 2010 VOL. 2 NO. 4

6

Schaltnetze und Schaltwerke

Aufbauend auf den im vorhergehenden Kapitel an Grundschaltungen gewonnenen Erkenntnissen, werden in diesem detailliertere Schaltungs- und Layouttechniken anhand von Schaltnetzen und Schaltwerken vorgestellt. Ausgangspunkt sind Schaltnetze mit einfachen Gatterschaltungen. Diese eignen sich hervorragend, um die Vor- und Nachteile statischer und getakteter CMOS-Schaltungen zu diskutieren. Zur Optimierung der Chipfläche kann man logische Felder einsetzen. Grundelemente sind Dekoder- und PLA-Anordnungen. Schaltwerke benötigen unterschiedlichste Flip-Flop-Realisierungen, die dann zur Implementierung von Registern herangezogen werden können.

6.1

Statische Schaltnetze

Ein digitales System besteht fast immer aus Schaltnetzen und Schaltwerken. Diese unterscheiden sich dadurch, dass Schaltwerke einen Speicher und damit ein Gedächtnis besitzen. Da Schaltwerke zur Synchronisierung der einzelnen Schaltungsteile einen Takt benötigen, kann man diesen auch vorteilhaft bei den Schaltnetzen einsetzen. Eine Übersicht über gebräuchliche statische und getaktete CMOS-Schaltungstechniken zeigt Bild 6.1. Betriebsart statisch Kompl. P - Last Transfer Gatter- C 2 MOS Schaltung Schaltung Schaltung

getaktet Domino NORA Schaltung Domino

DCVS

MCMLSchaltung

Bild 6.1:

CMOS-Schaltungstechniken

Im Folgenden werden zuerst einfache statische Gatterschaltungen näher betrachtet.

6.1.1

Statische Gatterschaltungen

Das Wesentliche bei diesen Gattern ist, dass sie sich wie ein Komplementärinverter verhalten, bei dem kein Ruhestrom fließt, wenn man vom Unterschwellstrom absieht. Dies erreicht man dadurch, dass zu jeder Serien- bzw. Parallelschaltung von n-Kanal-

328

6 Schaltnetze und Schaltwerke

Transistoren eine entsprechende Parallel- bzw. Serienschaltung von p-Kanal-Transistoren vorgesehen wird. Am Beispiel der folgenden zweifach NAND- und NOR-Gatter wird dies näher beschrieben.

a)

I1 I2 &

Q

I1 I2 Q L L H H

L H L H

H H H L

p

p

Q I2

Q n

n

I1

I2

I1 d)

c)

b)

Bild 6.2:

UCC

n-Wanne

UCC

Zweifach NAND-Gatter: a) Logiksymbol; b) Wahrheitstabelle; c) Schaltung; d) Layout

Befinden sich beide Eingangspegel des NAND-Gatters (Bild 6.2) im H-Zustand, leiten beide n-Kanal-Transistoren, während die p-Kanal-Transistoren nicht leitend sind. Ein Ruhestrom kann somit nicht fließen. Dies trifft auch beim NOR-Gatter (Bild 6.3) zu. Haben beide Eingangspegel den L-Zustand, sind die p-Kanal-Transistoren leitend und die n-Kanal-Transistoren nicht leitend. UCC I1 a) I2

UCC > =1

Q

I1 I2 Q L L H H b)

Bild 6.3:

L H L H

H L L L

p I2

p Q

n-Wanne Q

n

n

I1

I2

I1 c)

d)

Zweifach NOR-Gatter: a) Logiksymbol; b) Wahrheitstabelle; c) Schaltung; d) Layout

Zur Erstellung der gezeigten Layouts wurden die geometrischen Entwurfsregeln von Tabelle 5.1 verwendet. Aus den vorgestellten einfachen statischen Gatterschaltungen ist Folgendes erkennbar: 1. Alle p-Kanal-Transistoren können Platz sparend in einer gemeinsamen n-Wanne angeordnet werden. 2. Am Ausgang herrscht immer ein definierter H- oder L-Zustand.

6.1 Statische Schaltnetze

329

3. Der H-Zustand wird durch die p-Kanal-Transistoren und der L-Zustand durch die nKanal-Transistoren garantiert. 4. Die durch die n-Kanal-Transistoren realisierte logische Funktion kann man in komplementärer Form durch die p-Kanal-Transistoren wiedergeben. Wie das letzte Argument zu verstehen ist und auf komplexere Funktionen angewendet werden kann, wird im Folgenden näher erläutert. Dazu ist in Bild 6.4 ein allgemeines komplementäres Netzwerk dargestellt, wobei Q(I) die H-Zustände und Q (I) die LZustände am Ausgang Q beschreibt.

UCC

I1

PMOSTransistoren Q (I) Q

In

Bild 6.4:

NMOSTransistoren Q (I)

Allgemeines komplementäres Netzwerk

Das benötigte Komplement einer logischen Funktion erhält man durch Anwendung von DeMorgans Theorem. Dies besagt: Das Komplement einer logischen Funktion wird hergeleitet, indem jede Variable durch ihr Komplement ersetzt wird sowie ODER- und UND-Funktionen vertauscht werden. Damit ist

I 1  I 2  I 3  I 4 ... I 1 ˜ I 2 ˜ I 3 ˜ I 4 ..... bzw.

Q Q

(6.1)

I 1 ˜ I 2 ˜ I 3 ˜ I 4 .... I 1  I 2  I 3  I 4 .....

Soll z.B. die Funktion Q I 1 ˜ [ I 2  I 3 ]  I 4 ˜ I 5  I 6 implementiert werden, so ist die Verknüpfung der n-Kanal-Transistoren durch diese Angabe festgelegt.

Die Verschaltung Q [ I 1  I 2 ˜ I 3 ] ˜ [ I 4  I 5 ] ˜ I 6 der p-Kanal-Transistoren erhält man durch Anwendung DeMorgans Theorem. Da bei den p-Kanal-Transistoren die LZustände an den Eingängen zu H-Zuständen am Ausgang führen, ist die Invertierung der Eingangsvariablen damit bereits ausgeführt.

330

6 Schaltnetze und Schaltwerke

UCC I6 I4

I5

I1

I2 I3 Q

I1 I2 Bild 6.5:

6.1.2

I5 I3

I6

I4

Komplementärschaltung

Layout statischer Gatterschaltungen

Das Layout verschachtelter statischer Komplementärgatter kann besonders vorteilhaft gestaltet werden, wenn die Polybahnen bzw. Polyzidbahnen orthogonal zu den p- und nBereichen sowie den Versorgungsleitungen UCC (Metall) und Masse (Metall) angeordnet werden. Dies ist in Bild 6.6a am Beispiel der vorhergehenden Schaltung dargestellt. In diesen Bildern sowie in den folgenden Abschnitten werden – wie in Kapitel 5 bereits durchgeführt – zur Vereinfachung die n-Wannen mit Anschlüssen nicht mehr dargestellt. Die Polybahnen bzw. Polyzidbahnen verlaufen vertikal. Schneiden diese eine n- bzw. pDiffusionsbahn, entstehen n- bzw. p-Kanal-Transistoren. Die Verknüpfung der individuellen Transistoren untereinander ist mit Metallbahnen ausgeführt. Diese stellen eine direkte Umsetzung der Schaltung ins Layout dar. Das Layout kann flächenmäßig minimiert werden, wenn es gelingt, die Abstände zwischen den Diffusionsbereichen zu reduzieren bzw. ganz zu eliminieren, wie es in 6.6b dargestellt ist. Dies ist möglich, wenn Source- bzw. Drainanschlüsse von Transistoren eines gleichen Typs durch gemeinsame Diffusionsgebiete zusammengeschaltet werden können. Damit dies optimal geschieht, muss eine entsprechende Reihenfolge der Polybahnen (Transistoren) festgelegt werden. Dazu wird, wie in ~UEHA~ beschrieben, die Komplementärschaltung durch einen Graphen dargestellt und an diesem die Reihenfolge der Polybahnen bestimmt. Wie dies zu verstehen ist, wird im Folgenden an einem einfachen Gatter mit der logischen Funktion Q I 1 ˜ I 2  I 3 ˜ I 4 demonstriert.

6.1 Statische Schaltnetze I6

331

I5

I4

I3

I2

I1 UCC

p

p

p

p

p Q

p+

n+

n

n

p

n

n

n

n

a)

UCC

I2

I3 p

I1 p

I6 p

I4 p

I5 p

p

Polyzid

Q

n

n

n

n

n

n

Metall

b)

Bild 6.6:

Layout der Komplementärschaltung von Bild 6.5 (n-Wanne nicht gezeigt): a) individuelle Transistoren; b) verschachtelte Transistoren

Der Graph (Bild 6.7b) besteht aus zwei Teilen, einer repräsentiert die n-Kanal und der andere die p-Kanal-Transistoren. Die Knotenpunkte (Ecken) entsprechen den SourceDrainanschlüssen und die Zweige (Kanten) zwischen den Knoten einem Transistor. Die Bezeichnung der Eingangsvariablen wurde übertragen. Die p- und n-Kanalteile des Graphs sind genau wie bei der Schaltung komplementär zueinander angeordnet. Der Zweck dieser Darstellung ist, in jedem Teilgraphen einen Pfad ausfindig zu machen, der alle Zweige (Transistoren) beinhaltet, ohne dass ein Zweig zweimal erfasst wird. Existiert für den n- und p-Graphen eine identische Zweigfolge (Transistorfolge), dann können die n- und p-Kanal-Transistoren in der gleichen Reihenfolge entlang eines n- bzw. p-Diffusionsstreifens realisiert werden.

332

6 Schaltnetze und Schaltwerke UCC I1

Q

I2 n-Kanal Tr.

I3

I4

a)

Bild 6.7:

Q

UCC

Q I2

I4

I1

I3

p-Kanal Tr. b)

I4

I1

I3

I2

Logische Funktion Q

I 1 ˜ I 2  I 3 ˜ I 4 : a) Schaltung; b) Graph

Dieser Pfad (in Bild 6.8 I2, I1, I4, I3) wird Eulerpfad genannt. Der vorgestellte Layoutstil kann, wie in ~UEHA~beschrieben, dazu verwendet werden, automatisch ein Layout zu generieren. Dabei wird zusätzlich die Gruppierung der Transistoren in der Schaltung so verändert, dass immer ein Eulerpfad gefunden werden kann. Ein weiterer Vorteil der beschriebenen Layouttechnik ist, dass z.B. alle p-Kanal-Transistoren in einer gemeinsamen und dadurch flächensparenden n-Wanne angeordnet werden können. Beginn n - Pfad

I2

I2

Q

I4

I3 UCC

Beginn p - Pfad I3

p

p

p

p

Q

UCC I1

Q

I4 n

b)

a)

Bild 6.8:

I1

Logische Funktion Q

n

n

n

Metall

Polyzid

I 1 ˜ I 2  I 3 ˜ I 4 : a) Graph; b) Layout

Realisierung: P-Last-Gatter Die beschriebene Realisierung von statischen Komplementärschaltungen kann durch die Komplementärbildung zu einem relativ hohen Schaltungsaufwand und damit zu einem entsprechend großen Bedarf an Layoutfläche führen. Im Extremfall kann dies sogar dazu führen, dass Schaltungen nicht realisiert werden können, da Anstieg- oder Abfallzeiten zu stark zunehmen. Als Beispiel soll ein 1024er NOR- oder NAND-Gatter die-

6.1 Statische Schaltnetze

333

nen. In jedem Fall kommt es zu einer Serienschaltung von 1024 Transistoren, wodurch das Schaltverhalten extrem verlangsamt wird. Will man dies vermeiden, kann man die gesamte Serienschaltung durch eine N- bzw. P-Last ersetzen. Als Beispiel wurde in Bild 6.9 die gesamte p-Kanal Verknüpfung (Bild 6.5) durch eine einzige P-Last ersetzt. UCC

Q I1

I5

I2

Bild 6.9:

I3

I6

I4

P-Last-Realisierung der in Bild 6.5 dargestellten Verknüpfung

Von Nachteil hierbei ist, dass in Abhängigkeit von den Eingangsvariablen ein unerwünschter Strompfad und damit Leistungsverbrauch entsteht. Damit ergeben sich Gatterschaltungen mit Z-Verhältnis, deren Dimensionierung bei der Serien- bzw. Parallelschaltung von Transistoren in Kapitel 5.3.5 beschrieben ist.

6.1.3

Transfer-Gatterschaltungen

Die Grundelemente derartiger Schaltungen sind Transfer-Elemente. Diese werden dazu verwendet, zeitweise eine Verbindung zwischen zwei Schaltungsknoten herzustellen. Dies kann mit Hilfe von n- oder p-Kanal-Transistoren oder beiden geschehen (Bild 6.10). I=UCC

A

B

U

U

0 UTp b)

I=UCC B I=0V

U

UCC >U > 0V c)

Transfer-Elemente: a) n-Kanal; b) p-Kanal; c) n-und p-Kanal Transistoren parallel

Durch einen entsprechenden Takt I am Gate des Transistors ist die Verbindung A-B offen oder hergestellt. Hat der Takt eine Spannung von I = UCC beim n-KanalTransistor (Bild 6.10a), so ist die maximal übertragbare Spannung von A nach B oder umgekehrt auf U = UCC – UTn begrenzt. Diese Spannungsreduzierung ist vergleichbar mit dem Fall, bei dem ein Anreicherungstransistor als Lastelement beim Inverter ver-

334

6 Schaltnetze und Schaltwerke

wendet wird und die Ausgangsspannung UQH sich um den Wert der Einsatzspannung verringert, Gl. 5.14. Wird mit der erniedrigten Spannung ein folgender Komplementärinverter getrieben, so kann es bei diesem zu einem ungewollten Stromfluss kommen. Will man dieses Problem umgehen, muss die Taktspannung auf einen Wert von I ! UCC + UTn erhöht werden, was durch eine Spannungsüberhöhungsschaltung erreicht werden kann. Verwendet man einen p-Kanal-Transistor als Transfer-Element, ist die Situation umgekehrt. Es kann nur eine Spannung zwischen A und B von U t ~UTp~ übertragen werden, wenn der Transistor mit I 0V eingeschaltet wird. Eine Änderung der zu übertragenden Spannung kann vermieden werden, wenn n- und p-Kanal-Transistoren (Bild 6.10c) parallel geschaltet werden. Haben die Taktspannungen gleichzeitig die Werte I U CC und I 0V, so ist, wie aus der vorhergehenden Erklärung hervorgeht, immer gewährleistet, dass die volle Spannung übertragen werden kann. Haben dagegen die Taktspannungen die Werte I 0V und I U CC , so sind beide Transistoren gesperrt. In einigen Schaltungsanwendungen werden Transfer-Elemente mit dem Eingang eines Komplementärinverters verbunden (Bild 6.11).

I TT UIH =UCC

a)

Bild 6.11:

p Tn

I=UCC

UCC UCC Pegelherstellung 0V

UCC

-U

UCC Pegelherstellung T

D D

UCC -UTn

I=UCC

S

T2 T1 S

I

Q UQL

Tp

T2

I

IT TT UIL=0V

0V

T1

Q UQH =UCC

b)

Transfer-Element mit Pegelherstellung: a) UIH = UCC; b) UIL = 0V

Der n-Kanal-Transistor als Transfer-Element wird meist bevorzugt verwendet, da die Stromverstärkung in etwa doppelt so groß ist wie die des p-Kanal-Transistors Gl. (5.18). Wird ein UIH-Signal von UCC am Eingang angelegt, führt dies zu einer um die Einsatzspannung des Transfer-Elementes reduzierten Spannung am Eingang des Komplementärinverters. Dies hat zur Folge, dass die UGS-Spannung des p-Kanal-Transistors nicht null, sondern –UTn(USB) ist (Bild 6.11a), wodurch ein Stromfluss durch den p-KanalTransistor und damit im Komplementärinverter zustande kommt. Hierbei ist zu bedenken, dass die Einsatzspannung des Transfer-Elementes durch die Wirkung der Substratsteuerung Gl. (5.14) vergrößert wird. Eine häufig angewendete Methode, diesen Strom zu eliminieren, verwendet einen p-Kanal-Transistor TP als Rückkopplung zur Pegelherstellung. Mit UQL | 0V ist dieser Transistor eingeschaltet, wodurch sich eine Spannung von UCC am Eingang des Komplementärinverters einstellt und Transistor T2 ausschaltet. Ändert sich das Eingangssignal auf UIL = 0V (Bild 6.11b), verursacht diese Änderung anfänglich einen Stromfluss IT durch TT, bis der Ausgang des Komplementärinverters

6.1 Statische Schaltnetze

335

einen Wert von UQH = UCC erreicht hat. Um ein sicheres Schalten der Anordnung zu garantieren, sollte das (w/l)-Verhältnis des Transistors TP mindestens um den Faktor zwei kleiner sein als das des Transfer-Elements TT, wobei ein symmetrischer Komplementärinverter vorausgesetzt wird. Die Transfer-Elemente können zur Implementierung der verschiedensten Logikschaltungen verwendet werden. Ein Beispiel ist ein Multiplexer, der in Bild 6.12 dargestellt ist. Pegelherstellung

Transfer - Elemente

UCC

I1 Eingangswege

I2

Tp

Q

Q Ausgangs-

weg

I3 UQ I4 S1

Bild 6.12:

Q=S1 S2 I1+S1 S2 I2 +S1 S2 I3+S1 S2 I4

S1 S2 S2 Steuereingänge

4-zu-1-Multiplexer mit Pegelherstellung

Jeweils einer der vier Eingangsvariablen I1 bis I4 kann in Abhängigkeit von den Steuereingängen S1, S2 und deren Komplement zum Ausgang durchgeschaltet werden. Zur Reduzierung des Aufwands wurden die Transfer-Elemente nur aus n-KanalTransistoren realisiert. Um die damit verbundene Verringerung der Ausgangsspannung auf UQH = UCC – UTn zu vermeiden, wurde die vorgestellte Schaltung zur Pegelherstellung verwendet. Ein weiteres Beispiel ist ein Multiplexer/Demultiplexer (Bild 6.13). gemeinsame n-Wanne

Q I1 I2 I3 I4 S1

Bild 6.13:

Multiplexer/Demultiplexer

S1

S2

S2

336

6 Schaltnetze und Schaltwerke

Hierbei werden parallel geschaltete n-Kanal- und p-Kanal-Zweige verwendet, um die volle Pegelübertragung vom Eingang zum Ausgang zu garantieren. Diese Schaltung ist bidirektional, d.h. sie kann als Multiplexer und Demultiplexer verwendet werden, wenn Eingänge und Ausgänge vertauscht werden. Alternativ könnten zur Realisierung dieser Schaltung auch parallel geschaltete Transistoren, wie in Bild 6.10c gezeigt, verwendet werden. Aus elektrotechnischer Sicht würde dies keinen Unterschied bedeuten, jedoch das Layout würde wesentlich aufwändiger. Ein weiteres Beispiel für die Verwendung von Transfer-Elementen ist das folgende XOR-Gatter (Bild 6.14). I2

I1

I1 Q

Q = I1 I2 + I1 I2

I2

Bild 6.14:

XOR-Gatter

Unabhängig von den Eingangsvariablen I1 und I2 hat der Ausgang immer ein definiertes H- oder L-Signal. Die vorgestellten Beispiele demonstrieren die Vielfältigkeit der Transfer-Gatterschaltungen. Diese ist nicht begrenzt auf relativ einfache Schaltungen, sondern kann auf allgemeine Logikfunktionen angewendet werden. In ~WHIT~und ~RADH~ sind Wege beschrieben, wie dies formal durchgeführt werden kann.

6.2

Getaktete Schaltnetze

Der größte Nachteil der statischen Komplementärgatter ist, dass durch die Reihenschaltung von n- oder p-Kanal-Transistoren die Schaltgeschwindigkeit reduziert wird. P-Last-Gatter liefern Abhilfe, dafür entsteht aber ein statischer Leistungsverbrauch. Mit getakteten Schaltnetzen können die aufgeführten Probleme umgangen werden.

6.2.1

Getaktete Gatterschaltungen (C2MOS)

Das Prinzip dieser Schaltungstechnik (Clocked CMOS, C2MOS) ist in Bild 6.15 dargestellt.

6.2 Getaktete Schaltnetze

337 UCC

UCC vorladen

I1

Gatter n-Tr.

In

I

I1

Q CL

I5

I2

I3

I6

Q CL

I4

I

auswerten

a)

b)

C2MOS-Gatter: a) Prinzip; b) mit Gatteranordnung

Bild 6.15:

Hat der Takt den Zustand I = L, ist der p-Kanal-Transistor leitend, während der nKanal-Transistor nicht leitend ist. Die parasitäre Kapazität CL am Ausgang wird auf die Spannung UCC vorgeladen (precharge). Ändert sich der Takt nach I = H, wird der pKanal-Transistor nicht leitend und der n-Kanal-Transistor leitend. Die Auswertung des n-Kanal-Gatters beginnt, da in Abhängigkeit von den Zuständen I1 bis In die Kapazität entladen oder nicht entladen wird. In Bild 6.15b wurde als Beispiel für ein Gatter mit nKanal-Transistoren die Anordnung von Bild 6.9 verwendet. Wie dieses Beispiel demonstriert, können somit Schaltungen ohne P-Last oder Komplementärfunktion realisiert werden. Ein weiteres Beispiel (Bild 6.16) zeigt die Realisierung eines N-EingangsNOR-Gatters, wobei N z.B. 1024 sein kann. UCC

Haltetransistor

I T1

I1

I2

I1

IN

I

I

Q

TN

I3

Pegelerhaltung

UCC

CL

Q Gatter n-Tr.

In

Q

I a)

Bild 6.16:

b)

a) C2MOS-NOR-Gatter; b) mit Pegelerhaltung

Bei den vorgestellten getakteten Schaltungen muss kein bestimmtes Z-Verhältnis eingehalten werden, da wie beim Komplementärinverter kein Gleichstrompfad entsteht. Allgemein werden deshalb Transistoren mit sehr kleinen (w/l)-Geometrien gewählt. Dies hat den Vorteil, dass parasitäre Kapazitäten klein gehalten werden können und somit entsprechend der dynamische Leistungsverbrauch ebenfalls, Gl. (5.28). Ein weiterer Vorteil sind kurze Anstiegs- und Abfallzeiten. Diese Vorteile werden mit Nachteilen erkauft, die im Folgenden betrachtet werden.

338

6 Schaltnetze und Schaltwerke

Ladungsausgleich Bei allen dynamischen Schaltungen kann es durch das Zusammenschalten von Kapazitäten zu einem ungewünschten Ladungsausgleich kommen, wodurch Spannungen unzulässig angehoben oder abgesenkt werden und die Funktion der Schaltung nicht mehr gewährleistet ist. Am folgenden Beispiel, bei dem eine Variablenänderung nach dem Vorladen auftritt, soll dies näher erläutert werden. In Bild 6.17a ist dazu ein Teil der Schaltungen von Bild 6.15b wiedergegeben, incl. einer parasitären Kapazität CA am Knoten A. Zur Zeit t0 wird CL auf eine Spannung UQ = UCC aufgeladen und zur Zeit t1 CA auf eine von UA = 0V, da I4 sich im H-Zustand befindet. Die Spannungen an den Kapazitäten bleiben auch erhalten, wenn sich der Eingang I4 zur Zeit t2 von H nach L verändert.

U

UCC

I vorladen

Q

CL

I5

UQ

A

I4

I5

CA

I4

UA

UQ

UQ

I

Bild 6.17:

t0

b)

a)

t1 t2

t3

t

Prinzip des Ladungsausgleichs: a) Teilausschnitt aus Schaltung von Bild 6.15b; b) Zeitabläufe

Ändert sich jetzt I5 zur Zeit t3 von L nach H, werden die vorgeladenen Kapazitäten zusammengeschaltet, wodurch ein Ladungsausgleich zwischen beiden stattfindet. Es stellt sich am Ausgang Q eine reduzierte Spannung von c UQ

QG CG

C LU Q  C AU A C A  CL

CL U CC C A  CL

(6.2)

ein, wobei QG die Gesamtladung und CG die Gesamtkapazität beschreibt. Abhilfe bzw. Verringerung dieses Effekts kann durch folgende Maßnahmen erreicht werden: 1. die Änderung der Eingangssignale wird auf die Vorladezeit begrenzt oder 2. das Layout wird so gestaltet, dass in etwa CA < CL/10 ist. Leckstrom Alle n-Kanal Transistoren der Logikimplementierung sind mit einer Spannung von UIL = 0V an den Eingängen ausgeschaltet, wodurch ein H-Pegel am Ausgang der

6.2 Getaktete Schaltnetze

339

C2MOS-Schaltung herrscht, der an der Kapazität CL als Ladungsmenge gespeichert ist. Dies bedeutet, dass Leckströme — wobei meist die Unterschwellströme (Kapitel 4.4.3, und 7.5.1) dominieren — die Kapazität entladen können, wodurch ein H- in einen LZustand übergehen kann. Eine Lösung zu diesem Problem besteht darin, einen Haltetransistor, wie in Bild 6.16a dargestellt, zu verwenden. Dieser hat die Aufgabe, den Leckstrom zu kompensieren. Somit muss der Strom, der durch den Haltetransistor fließt, größer sein als der zu erwartende Leckstrom an diesem Knoten. Da der Strom sehr klein ist, genügt auch ein sehr kleines (w/l)-Verhältnis bei dem Haltetransistor, um diese Bedingung zu erfüllen. Dies ist jedoch nicht unbedingt eine optimale Lösung, da dazu eine sehr große Gatelänge und somit viel Layoutfläche erforderlich ist. Damit bleibt nichts anderes übrig, als ein praktikables (w/l)-Verhältnis zu wählen und einen merklichen Gleichstromfluss bei einem L-Pegel am Ausgang zu akzeptieren. Wird dagegen ein nichtinvertiertes Ausgangssignal benötigt – wie dies bei den Dominoschaltungen, die im nächsten Abschnitt beschrieben werden, der Fall ist –, so kann durch Einfügen eines Inverters mit rückgekoppeltem p-Kanal-Transistor (gestrichelt in Bild 6.16b gezeigt) der Gleichstrompfad vermieden werden. Nur kurzzeitig entsteht ein Strompfad und zwar, wenn sich der Ausgang Q des Gatters von H nach L verändert. Hierauf wurde bereits im Zusammenhang mit Bild 6.11 hingewiesen. Auf den Haltetransistor oder den Rückkopplungstransistor kann verzichtet werden, wenn die Taktzeit wesentlich kürzer ist als die Entladezeit von CL. Das Schaltverhalten der vorgestellten Schaltung ergibt sich u.a. aus den Transistorgeometrien und den damit verbundenen parasitären Kapazitäten. D.h. die Optimierung der Schaltung in Bezug auf Schaltgeschwindigkeit und Leistungsverbrauch stellt eine Optimierung zwischen Layout und den damit verbundenen parasitären Kapazitäten und Transistorgeometrien dar. Als Einstieg in das Layout wird für die n-Kanal-Transistoren ein Geometrieverhältnis von ca. 2 empfohlen.

6.2.2

Dominoschaltungen

Die Kaskadierung von getakteten Gatterschaltungen ist nur mit zusätzlichem Schaltungsaufwand möglich. Warum dies so ist, ist in Bild 6.18 demonstriert. UCC

UCC

I I1

1.Gatter n-Tr.

In-1

I Bild 6.18:

I Q1 CL

In 2.Gatter n-Tr.

Ix

Q2 CL

I

Nicht erlaubte Kaskadierung von getakteten Gattern

340

6 Schaltnetze und Schaltwerke

Die Kapazitäten CL sind über die p-Kanal-Transistoren auf eine Spannung UCC vorgeladen. Ändert sich der Takt I von L nach H, werden beide Gatter gleichzeitig aktiviert. Abhängig von den Variablen I1 bis In-1 kann der Ausgang Q1 einen L-Zustand annehmen. Da dies jedoch nur verzögert geschieht, wird die logische Information am Eingang des 2. Gatters, das ja gleichzeitig mit dem 1. Gatter aktiviert wird, für eine kurze Zeit z.B. 1ns falsch interpretiert. Dadurch ist es möglich, dass Q2 ebenfalls in einen falschen Zustand gelangt. Abhilfe kann dadurch erreicht werden, dass man das Dominoprinzip |KRAM~ anwendet. Hierbei werden infolge der eingeführten Inverter nur nicht invertierte Signale weitergegeben (Bild 6.19a).

UCC a) I Q1 UCC I a)1 I 1.Gatter Q n-Tr. 1 In-1 1 1.Gatter I n-Tr. a)I n-1

I1

I a) b)

Bild 6.19:

UCC

UCC

I UCC

1 CL Q11 CL Q1

In

Ip-1 Ip-1

I

Q2

I n UCC

I

UCC

UCC

Ip UCC

UCC

2.Gatter Q n-Tr. 2

I

1

Ip Ix

CL 2.Gatter n-Tr.

1Q CL

I2

Q2

Qn

n.Gatter Qn n-Tr. n.Gatter n-Tr.

2

Ix

UCC UCC

1

Qn

CL

1

Qn

CL

In

I1

I1 1

1

I2 1

1

In1

1

I

1

1

1

1

1

1

a) Dominoprinzip; b) individuelle Takterzeugung

Diese ändern sich nach Aktivierung der Gatter natürlich auch nur verzögert, jedoch mit dem wesentlichen Unterschied, dass hierbei sich der logische Zustand in Abhängigkeit der Eingangsvariablen nur von L nach H verändern kann. Eine richtige Signalfortpflanzung ist gewährleistet, die ähnlich wie beim Dominospiel abläuft. Ab dem 2. Gatter kann außerdem auf den jeweiligen n-Kanal-Transistor verzichtet werden, da während des Vorladens (precharge) sämtliche Eingänge einen L-Zustand einnehmen. Wie aus der Beschreibung hervorgeht, ist der große Vorteil des Dominoprinzips die einfache Ansteuerung, bei der sich innerhalb einer Taktperiode die Logikzustände über viele Stufen hinweg fortpflanzen können. Durch Zufügen eines Rückkopplungstransistors (gestrichelt in Bild 6.19) kann, wie im vorhergehenden Abschnitt beschrieben wurde, auf elegante Weise das Leckstromproblem gelöst werden. Da sich aber weiterhin die Eingangssignale nach dem Vorladen ändern, ist ein unerwünschter Ladungsausgleich nur vermeidbar, wenn die Kapazitätsverhältnisse im Layout angepasst sind, oder man die Gatter verzögert durch eine Inverterkette ansteuert (Bild 6.19b). Die Verzögerungszeit jedes Inverterpaares ist dabei an diejenige des Gatters angepasst.

6.2 Getaktete Schaltnetze

6.2.3

341

Modifizierte Dominoschaltung (NORA-Domino)

Eine Schaltungstechnik mit weniger Aufwand erhält man, wenn alternierend n- und pKanal-Logikblöcke kaskadiert werden (Bild 6.20).

UCC

I

I I1

UCC

UCC

Q1

1.Gatter n-Tr.

In-1

In

Ip

2.Gatter p-Tr.

Ip-1

C L1

I Bild 6.20:

I

Ix

Q2

I

n.Gatter n-Tr.

C L2

Qn

I

Modifizierte Dominoschaltung

Auf zwischengeschaltete Inverter kann verzichtet werden. Während des Vorladens ist

I = L und I = H, da I dem invertierten Signal I entspricht. CL1 wird auf eine Spannung von UCC und CL2 auf eine Spannung 0V aufgeladen. Dadurch ist gewährleistet, dass beim Aktivieren der Gatter, wenn I in den H- und I in den L-Zustand übergeht, eine Fehlinterpretierung der Variablen nicht erfolgt, da die n- bzw. p-Gatter nur leitend werden, wenn sich die entsprechenden Eingänge von L nach H bzw. H nach L verändern. Da die Signalfortpflanzung immer richtig abläuft, wird diese Technik NORADomino (NO RACE) genannt ~GONC~. Ein Beispiel für diese Technik ist in Bild 6.21 dargestellt.

a)

AN BN CN-1

S Volladdierer P

SN CN UCC

UCC

I AN BN

I CN-1

AN

I

UCC

CN

CN AN

AN BN

CN-1

BN

b) Bild 6.21:

BN CN-1

I

Volladdierer: a) Symbol; b) NORA-Schaltung

UCC

SN

SN

342

6 Schaltnetze und Schaltwerke

Hierbei handelt es sich um einen Volladdierer, der die logischen Funktionen

[ A N † B N ] † C N 1 und [ A N † B N ]C N 1  A N B N

SN CN

(6.3)

realisiert. Bei allen bisher vorgestellten getakteten Schaltungen haben während des Vorladens die Ausgänge entweder einen L- oder H-Zustand. Dies ist in Bild 6.22a z.B. für den beschriebenen Addierer dargestellt. Will man dies vermeiden (Bild 6.22b), was für die weitere Verarbeitung der Daten wichtig ist, kann die Information während des Vorladens an den Ausgängen zwischengespeichert werden. Dazu wurden, wie in Bild 6.22c gezeigt, die Ausgangsinverter modifiziert. In der Vorladezeit, wenn I = L und I = H ist, sind die Ausgänge CN und SN hochohmig geschaltet. Ihre Zustände ändern sich nicht. Die Kapazitäten sind entweder auf- oder entladen. Erst wenn sich I von L nach H bzw. I von H nach L verändern, erfolgt eine Zustandsänderung. Diese Art der Informationsspeicherung wird dynamisch genannt, da die Ladung der Kapazitäten infolge von Leckströmen nur für eine bestimmte Zeit – wie in Kapitel 6.5.1 beschrieben – garantiert werden kann.

I

I

I

I

UCC CN I

I CN

CN CL

CN UCC

SN

SN t

t

vorladen

a)

Bild 6.22:

6.2.4

SN I

I

SN CL

speichern

b)

c)

a) Zeitdiagramm des Volladdierers nach Bild 6.21b; b) Zeitdiagramm des Volladdierers mit modifiziertem Ausgangsinverter; c) Modifizierte Ausgangsinverter

Differenziell kaskadierte Schaltung (DCVS)

Man benötigt zu dieser DCVS-Technik (Differential Cascade Voltage Switch) die wahren und komplementären Eingangsvariablen. Die Anordnung von Bild 6.23 beruht auf dem in Abschnitt 6.2.1 beschriebenen C2MOS-Prinzip.

6.2 Getaktete Schaltnetze

343 UCC

I

Q I1 I1 In In

UCC

XOR

Q

I1

Gatter n-Tr.

I1

I2

I

XNOR I1

I2

I b)

a)

Bild 6.23:

I

a) DCVS-Anordnung; b) Beispiel für XOR / XNOR-Gatter

Entsprechend den Zuständen der Eingangsvariablen wird das Gatter ausgewertet, wenn I = H ist, wodurch Q oder Q den L-Zustand annimmt. Als Beispiel ist ein XOR/XNOR-Gatter in Bild 6.23b dargestellt. Hierbei ist die Verknüpfung der Transistoren für das XNOR durch I 1 ˜ I 2  I 1 ˜ I 2 gegeben und für das XOR durch I 1 ˜ I 2  I 1 ˜ I 2 . Wie dieses Beispiel zeigt, können Standard-Logikentwurfsmethoden angewendet werden ~CHU~, um derartige Schaltungen zu realisieren.

Bei Pipeline-Strukturen (Abschnitt 6.5.3) werden Zwischenspeicher benötigt. Wie diese Speicherung im Fall der DCVS-Schaltungstechnik bewerkstelligt werden kann, ist in Bild 6.24 dargestellt. UCC

I Q

Q

I CL

Q

vorladen

Q Q

I1 I1 In In

Gatter n-Tr.

I

CL Q speichern

a)

Bild 6.24:

t

b)

a) DCVS-Schaltung mit Zwischenspeicher; b) Zeitdiagramm

Ist I = L, befinden sich die Ausgänge Q c und Q' des Gatters im H-Zustand. Gleichzeitig sind die Ausgänge Q und Q hochohmig geschaltet. Dies bedeutet, dass die Information, die als unterschiedliche Ladungsmenge an CL gespeichert ist, erhalten bleibt. Erst

344

6 Schaltnetze und Schaltwerke

wenn sich I von L nach H verändert, erfolgt eine Zustandsänderung am Ausgang Q bzw. Q . Genau wie bei der C2MOS- und Domino-Technik beschrieben, ist es möglich, dass infolge von Leckströmen ein H- in einen L-Zustand gelangt. Dies kann durch Modifizieren der Anordnung von Bild 6.23 vermieden werden, indem kreuzgekoppelte p-KanalTransistoren (Bild 6.25) verwendet werden. Vergleicht man die DCVS-Technik mit den vorgestellten Schaltungstechniken, so ergibt sich durch die differenzielle Ansteuerung ein deutlicher Geschwindigkeitsvorteil bei gleichzeitig zum Teil reduzierter Transistorzahl ~PING~. UCC

I I1 I1 In In

Gatter n-Tr.

I Bild 6.25:

6.2.5

Modifizierte DCVS-Schaltung

Schaltverhalten von Gattern

Zur überschlägigen Bestimmung der Anstiegs- bzw. Abfallzeiten bei Gattern kann auf die Ergebnisse in Kapitel 5, Gl. (5.42) zurückgegriffen werden. Sind z.B. m n-Kanal-Transistoren – wie bei dem in Bild 6.3 gezeigten NOR-Gatter – parallel geschaltet, ergibt sich eine Streuung der Abfallzeit von C 1 CL 1, 2 1 / V d t f d L 1, 2 1 / V . m En En

(6.4)

Diese hängt davon ab, wie viele Transistoren gleichzeitig aktiviert werden. Werden dagegen m n-Kanal-Transistoren in Serie geschaltet (Bild 5.25a), resultiert eine verlängerte Zeit von tf

m

CL

En

1, 2 1 / V .

(6.5)

Die im letzten Fall angegebene Zeit gibt den besten Fall wieder, wie im folgenden Beispiel für die Serienschaltung von n-Kanal-Transistoren bei einem vierfach komplementären NAND-Gatter (Bild 6.26) demonstriert wird.

6.2 Getaktete Schaltnetze

345 UCC

I4

I3

I2

U

I1 I2

I1

I3 I1 I2 I3 I4

T1 T2 T3 T4

C L1

UQ

C L2

U2

C L3

U3

C L4

U4

Q I4 U4 U3 U2 UQ

a)

Bild 6.26:

b)

t0

t1

t2

t

a) Vierfach-NAND-Gatter; b) Zeitverhalten

Zur Zeit t0 herrschen an den Eingängen die in Bild 6.26b angegebenen Zustände. Dadurch sind die Transistoren T1, T2, und T3 leitend und T4 nicht leitend geschaltet, wodurch sich die gezeigten Spannungen UQ bis U4 einstellen.

I4

I3

I2

I1

p

p

p

p

UCC

Q n

n

n

T4 Bild 6.27:

n T1

Layout eines Vierfach-NAND-Gatters

Zur Zeit t1 werden an die Eingänge I1 bis I3 L-Zustände angelegt. Die Spannungen UQ bis U4 bleiben dadurch unverändert. Ändern sich jedoch zur Zeit t2 alle Eingangspegel von L nach H, so kann sich die Ausgangsspannung UQ erst dann ändern, wenn nacheinander die Kapazitäten CL4 bis CL1 entladen werden. Dies führt zu einer Erhöhung gegenüber der in Gleichung (6.5) angeführten Entladezeit, wobei sich der Substratsteuerfaktor zusätzlich negativ auswirkt. Um die Entladezeit zu verringern, können die n-Kanal-Transistoren ~SHOJ~ gestaffelt dimensioniert werden. Bild 6.27 zeigt für diesen Fall das Layout des Vierfach-NAND-Gatters. Der Transistor T4, der die Entladung

346

6 Schaltnetze und Schaltwerke

startet, hat die größte Weite, während der letzte T1 die geringste Weite besitzt. Durch diese Maßnahme kann eine Verkürzung der Abfallzeit von 15 bis 25% erreicht werden. Es ist offensichtlich, dass diese Resultate auch auf Realisierungen mit p-KanalTransistoren übertragen werden können.

6.3

Gatterschaltungen für hohe Taktraten

Drahtlose Kommunikationssysteme und Glasfaseranwendungen benötigen Gatterschaltungen, die mit Datenraten weit über 1Gb/s arbeiten. Auf Siliziumbasis wurden und werden derartige Schaltungen mit Bipolartransistoren realisiert und die Schaltungstechniken Current Mode Logic (CML) bzw. Emitter Couple Logic (ECL) dazu verwendet (Kapitel 10.1). Mit der fortschreitenden Verfeinerung der Strukturen wurden die MOS-Transistoren so schnell, dass CML-Schaltungen – MCML genannt – auch mit diesen Transistoren realisiert werden können ~YAMA~, worauf im folgenden Abschnitt eingegangen wird. Die kurzen Schaltzeiten werden dadurch erreicht, dass man die Differenz der Logikpegel 'U = UIH – UIL, die bei den betrachteten CMOS-Schaltungen dem sog. vollen rail to rail swing von UCC entspricht, stark verkleinert. Eine deutlich verbesserte Schaltzeit 't | C

'U I

(6.6)

resultiert. Das Grundelement der MCML-Schaltungen ist der Stromschalter (Bild 6.28), der als Inverter verwendet werden kann und in differenzieller Form betrieben wird. Der Strom der Stromsenke IK teilt sich auf die in Stromsättigung betriebenen Transistoren T1 und T2 auf. Ist die Eingangsspannung U I ! U I , dann ist IDS,1 » IDS,2 , wodurch an T3 ein Spannungsabfall von 'U entsteht, während dieser bei T4 ca. 0V beträgt. Somit liegen an den Ausgängen die Spannungen U Q L U CC  'U und U QH U CC an. Ist dagegen U I  U I ergibt sich eine umgekehrte Situation. Als Wert für 'U wird in der Praxis eine Spannung zwischen 0,2V und 0,4V gewählt, wobei 0,2V als kleinster Wert angesehen wird, bevor die Robustheit der Schaltung in Bezug auf Störeinkopplungen und Einsatzspannungsschwankungen merklich abnimmt. Um die Spannungsänderung 'U einzustellen, werden die p-Kanal-Transistoren T3, T4 im Widerstandsbereich betrieben und die Spannung URp so gewählt, dass 'U = IK˜R ist, wobei R den Widerstandswert der p-Kanal-Transistoren angibt. Wenn es das Herstellverfahren erlaubt, können auch Widerstände statt der p-Kanal-Transistoren verwendet werden. Dies kann von Vorteil sein. Werden nämlich p-Kanal-Transistoren mit relativ großen Geometrien benötigt, kann dies eine nicht mehr akzeptierbare Zunahme der kapazitiven Belastung in der Schaltung bedeuten.

6.3 Gatterschaltungen für hohe Taktraten UCC URp

P T3

'U

'U

T4

Q I

IDS,2

IDS,1 T1

T2

K

I

URn

Stromsenke

CMOS

0,8

UQ [mW]

MCML

0,4

IK UI

UCC =1,8V

1,0

URp

Q UQ

347

UI

0,2

TS 0 b)

a)

Bild 6.28:

1

2

[GHz]

4

5

f

a) Stromschalter; b) Leistungsverbrauch von CMOS und MCML als Funktion der Taktfrequenz ~TANA~

Transistor TS – die sog. Stromsenke (Kapitel 8.1) – wird in Stromsättigung betrieben und der Strom IK mit der Spannung URn eingestellt. Die Spannung am Knoten K bleibt infolge der differenziellen Eingänge nahezu konstant (Kapitel 8.3.2). Dies ändert sich auch nicht, wenn die Datenrate erhöht wird. Dies hat zur Folge, dass der Leistungsverbrauch bei MCML-Technik nahezu unabhängig von der Frequenz ist. Der Leistungsverbrauch von CMOS-Gattern nimmt dagegen mit der Frequenz Gl. (5.28) P

2 CU CC f

(6.7)

zu (Bild 6.28b). Dies bedeutet, dass MCML-Schaltungen sehr gut für den GHz-Betrieb bei niedrigem Leistungsverbrauch geeignet sind. Der Strom IK der Stromsenke ist konstant und wird entweder über T1 oder T2 geschaltet. Für die Zuleitungen der Versorgungsspannungen bedeutet dies eine nahezu konstante Strombelastung, wodurch nur sehr geringe Störspannungen im Vergleich zu CMOSGattern entstehen. Außerdem werden Störungen, die auf beide Eingänge des Gatters gleich wirken, stark unterdrückt. Der Grund dafür ist, dass die Eingangsspannungen UI und U I sich durch die Störung zwar im gleichen Sinne verändern, aber nicht der Strom der Stromsenke und die Aufteilung des Stroms auf die Transistoren T1 und T2 (Kapitel 8.3.2; Common mode rejection). Ein weiterer Vorteil der MCML-Technik ist, dass die Versorgungsspannung und damit der Leistungsverbrauch P = IK˜UCC wesentlich reduziert werden kann, ohne dass die Schaltzeit Gl. (6.6) zunimmt. Den minimalen Wert, den die Versorgungsspannung dabei annehmen kann, ergibt sich aus Bild 6.29.

348

6 Schaltnetze und Schaltwerke

UCC T3 URp

T4

'U

URp

IK UI =UCC

I UGS,1

I U =U CC ' U I

UDS,sat T1

T2

IK

URn

UDS,sat TS

Bild 6.29:

Stromschalter mit Spannungen zur Bestimmung von UCC (min)

Die Transistoren TS und T1 bzw. T2 arbeiten in Stromsättigung, um eine hohe Spannungsverstärkung zu garantieren. Die minimale UDS-Spannung, die dabei noch möglich ist, ist die Sättigungsspannung Gl. (4.54)

U GS  U Tn .

U DSsat

(6.8)

Der Strom, der dabei fließt, beträgt Gl. (4.58)

I DS

IK

En 2

U GS

 U Tn

2

,

(6.9)

sodass sich eine Sättigungsspannung als Funktion des Stromes von

U DSsat

2I K

(6.10)

En

ergibt. Die minimale mögliche Versorgungsspannung setzt sich damit aus der Summe der Sättigungsspannungen an TS und T1 sowie dem Spannungsabfall an T3 U CC (min)

2I K

E n,s



2I K

E n ,1

 'U

(6.11)

zusammen. Bei dem Stromschalter gibt es noch ein weiteres Kriterium, das die minimale Versorgungsspannung bestimmt. Liegen z.B. am Eingang I eine Spannung von UCC und am Eingang I eine von UCC – 'U an, darf die Versorgungsspannung nicht kleiner sein als (Bild 6.29) U CC (min) U DS , sat  U GS ,1 U CC (min)

2I K

E n,s



2I K

E n ,1

 U Tn .

(6.12)

6.3 Gatterschaltungen für hohe Taktraten

349 UCC

UCC URp

URp

NAND (OR)

AND (NOR)

I1 (I1 )

URp

XOR

XNOR

I1

I1 (I1) I2 (I2)

URp

I2

I2 (I2) URn

I2 URn

IK

a)

I1

I1

IK

b) UCC URp

URp Q

Q I1

I1 I2

I2 I3

S2

I4

I3 I4

S2 S2

Eingangswege

S2 Steuereingänge

S1

S1 URn

IK

c)

Bild 6.30:

Beispiele für differenzielle MCML-Gatter: a) NAND (OR) / AND (NOR); b) XOR / XNOR; c) 4 zu 1 Multiplexer

Aus dieser Betrachtung ist ersichtlich, dass es wünschenswert ist, bei der MCMLTechnik Transistoren mit besonders kleiner Einsatzspannung z.B. von 0,2V – wie in ~MIZU~beschrieben – zu verwenden. Dies führt zu erhöhter Schaltgeschwindigkeit bei gleichzeitig reduzierter Versorgungsspannung. Mit z.B. UDSsat = 0,4V für die Transistoren TS und T1 und 'U = 0,3V liefert damit Beziehung (6.11) einen Wert für die minimal mögliche Versorgungsspannung von 1,1V. Wie Logikimplementierungen in differenzieller MCML-Technik realisiert werden können, ist in Bild 6.30 anhand einiger Beispiele dargestellt. Auf ein D-Flip-Flop wird in Kapitel 6.5.1 näher eingegangen. Bei der dargestellten differenziellen MCML-Technik werden die Transistoren so verknüpft, dass der Stromsenkenstrom IK entweder auf den linken oder rechten Logikzweig,

350

6 Schaltnetze und Schaltwerke

aber nie gleichzeitig auf beide Zweige geschaltet werden kann. Dies führt zu serieller Verknüpfung – auch series gating genannt – der Transistoren. Dies hat – entsprechend den zusätzlichen Spannungsabfällen an den durchgeschalteten Transistoren – eine höhere Versorgungsspannung zur Folge. Weiterhin zeigt sich, wenn Gatter kaskadiert werden, dass einige Transistoren in den Widerstandsbereich gelangen, wodurch die Spannungsverstärkung der Schaltung leicht abnimmt. Dazu ein Beispiel in Bild 6.31.

UCC URp

URp

UCC

UCC - ' U

URp

UCC - ' U

a)

URn

URn

IK

IK

IDS,1 IDS,1 IDS,2

IDS,2

IK

IK

A

UGS,1T1 UGS,2

T2

IK UDS,2 UDS,1

UGS,1

E n,2

n,1 = T1

T2 UGS,1 -UTn UGS,2 -UTn

c)

UDS,1

E n,1 =EE n,2

A

c)

Bild 6.31:

UGS,1 b)

b)

UGS,2 UDS,2 T1

UGS,2 T1 UCC

UCC

UU - '-U' U CC CC

IK

T2

UCC

UCC - ' U

UGS,1UGS,1 a)

UCC

URp

UCC - ' U U T2 CC UCC T2 UGS,2 UGS,2 T UCC U1CCT1 IKIK

T2

UGS,1 UGS,2

UDS,1 UDS,2

UGS,1 -UTn UGS,2 -UTn

UDS,1 UDS,2

Bereichsbetrachtung am MCML-Gatter

Die Ausgangsspannungen eines Gatters sind die Eingangsspannungen für ein folgendes Gatter. Mit z.B. UIH = UCC an den Transistoren T1 und T2 ergibt sich eine Situation von zwei in Reihe geschalteten Transistoren (Bild 6.31b). Da UGS,1 > UGS,2 ist und die beiden Verstärkungsfaktoren n,1 und n,2 gleich groß sind, sollte IDS,1 > IDS,2 sein. Da der Strom durch beide Transistoren aber gleich groß sein muss, und sich Transistor T2 mit UDS,2 > UGS,2 –UTn in Sättigung befindet, wandert Transistor T1 in den Widerstandbereich, wodurch ein konstanter Strom IK durch beide Transistoren fließt. Der Arbeitspunkt A stellt sich bei T1 ein (Bild 6.31c). Die Schaltgeschwindigkeit der MCML-Schaltungen wird einerseits durch den Strom IK und andererseits durch den Signalhub 'U bestimmt. Um beide Größen möglichst unabhängig von Technologieschwankungen und Betriebsbedingungen zu machen, kann die Spannung URn mit der in Bild 6.32 gezeigten Anordnung geregelt werden. Dazu liegen am Eingang I eine Spannung von UCC – 'U, die z.B. durch einen Spannungsteiler oder eine Bandabstands-Spannungsquelle (Kapitel 10.3) erzeugt wird, und am Eingang I eine von UCC an. Dadurch ist I1 | 0A und I2 | IK. Ist der Spannungsabfall über Tp2 kleiner oder größer als UCC – 'U, steigt oder sinkt die Spannung URn am Ausgang des Verstärkers, wodurch IK zu- oder abnimmt, bis die Spannungsdifferenz am Eingang des Verstärkers ~ 0V beträgt. Damit hat URn einen Wert, der garantiert, dass am Knoten a) eine Spannung von UCC – 'U herrscht. Die URn-Spannung kann als Referenzspannung

6.3 Gatterschaltungen für hohe Taktraten

351

für andere MCML-Schaltungen verwendet werden. Voraussetzung hierbei ist, dass gleiche Transistorgeometrien vorliegen. Ist dies nicht der Fall, muss eine zusätzliche Referenzspannung erzeugt werden. UCC URp

Tp1 Tp2 a)

URp UCC ' U

I

MCMLGatter

I

UCC I2 ~ IK

I1 ~ 0A IK

Bild 6.32:

MCMLGatter

+

URn

Schaltungsanordnung zur Generierung von URn

Eine weitere Möglichkeit ergibt sich, wenn die Spannung URp gesteuert wird. Dies kann, wie in ~MIZU~ beschrieben, so geschehen, dass MCML-Schaltungen auch bei Spannungsänderungen eine konstante Verzögerungszeit besitzen. Offset-Spannung Ein Nachteil der MCML-Schaltungen ist, dass sie sehr empfindlich auf Offset-Spannungen reagieren, wodurch der minimale Signalhub begrenzt wird und die Robustheit der Gatter leidet. Wird z.B. an die beiden Eingänge des Stromschalters eine Spannung von UCC – 'U angelegt (Bild 6.33), dann ist im Idealfall die Spannung zwischen den beiden Ausgängen Uoff = 0V und es stellt sich eine mittlere Ausgangsspannung von UM ein. UQ ,UQ

UCC URp Q UCC ' U

Uoff =0

URp

IK I K

Q

2

UQ

UM

Uoff =0 UQ

2

UQ ,UQ

UQ

IK

Uoff =0 UQ

a)

Bild 6.33:

t

b)

t

a) Stromschalter mit kurzgeschlossenen Eingängen; b) Auswirkung einer Offset-Spannung auf die Ausgangspegel

Eine Offset-Spannung zwischen den beiden Ausgängen kommt durch Asymmetrien in der Schaltung zustande. Diese werden überwiegend durch Einsatzspannungsdifferenzen

352

6 Schaltnetze und Schaltwerke

zwischen den beiden p- und n-Kanal-Transistoren verursacht (Kapitel 10.4.1). Um die Asymmetrie bei den n-Kanal-Transistoren näher zu betrachten, ist es zweckmäßig, eine Kleinsignalanalyse (Kapitel 8.3.2) durchzuführen. Zur Vereinfachung wurden die pKanal-Transistoren durch identische Widerstände ersetzt.

UCC RL

RL TR T1

ui

Bild 6.34:

TR

uo T2

Stromschalter mit Wechselspannungen

Entsprechend der Herleitung in Kapitel 8.3.2, wobei in Gleichung (8.34) (go,n + go,p)-1 durch RL ersetzt wurde, ergibt sich – ohne die Transistoren TR – bei niedrigen Frequenzen eine Spannungsverstärkung von uo

a dm ( 0 )

ui

 g m RL ,

(6.13)

wobei der Übertragungsleitwert Gl. (6.9) einen Wert von wI DS

gm

wU GS

E n (U GS  U Tn )

(6.14)

'I DS R L

(6.15)

hat. Die Offset-Spannung kann mit U off

bestimmt werden, wobei 'IDS die Differenz der Ströme zwischen den beiden n-KanalTransistoren als Folge der Einsatzspannungsdifferenz beschreibt. Diese Beziehung erweitert liefert U off |

wI DS wU Tn

'U Tn R L .

(6.16)

gm ,

(6.17)

Aus Gleichung (6.9) ergibt sich wI DS wU Tn

sodass eine Offset-Spannung von

6.4 Logische Felder

353 U off | a dm ( 0 ) 'U Tn

(6.18)

resultiert. Dies ist kein sonderlich überraschendes Resultat, denn es besagt, dass die Offset-Spannung mit der Verstärkung der Schaltung zunimmt. Für die Praxis bedeutet dies, dass adm(0) um 1,5 herum liegen sollte. In ~TANA~ wird dies durch eine Rückkopplung mit jeweils einem p-Kanal-Transistor TR zwischen Drain und Gate von T1 und T2 erreicht (gestrichelt in Bild 6.34 eingezeichnet).

6.4

Logische Felder

Im Vorhergehenden wurden die verschiedensten Grundelemente der Schaltnetze analysiert. Diese können verknüpft werden, um komplexe Schaltnetze zu realisieren. Dabei entstehen fast immer unregelmäßige Layout-Strukturen. Mit Hilfe von logischen Feldern können diese systematisch angeordnet werden. Dadurch ist ab einer bestimmten Zahl von Gattern, die von der verwendeten Technik abhängt, die Chipfläche pro Gatter geringer (Bild 6.35). unregelmäßiges Layout Chipfläche pro Gatter

regelmäßiges Layout Zahl der Gatter

Bild 6.35:

Vergleich von unregelmäßigem und regelmäßigem Layout

Im nächsten Abschnitt werden als Beispiele für logische Felder Dekoder und PLAs näher betrachtet.

6.4.1

Dekoder

In vielen digitalen Schaltungen und insbesondere bei Speichern werden Dekoder verwendet. Dies sind Schaltungen, die ein N-bit Eingangswort in ein M-bit Ausgangswort umwandeln, wobei M = 2N ist. Bei jedem Ausgangswort hat stets nur ein Ausgang einen Binärzustand H, während die verbleibenden Ausgänge die Binärzustände L besitzen. Zuerst ist es zweckmäßig, den Strukturaufbau z.B. eines eins aus acht NOR-Dekoders zu betrachten (Bild 6.36). Die Eingänge bestehen aus einem 3bit Eingangswort und dessen Komplement. Der Einfachheit halber wurden P-Lasten zur Herstellung des jeweiligen H-Pegels verwendet. Y0 hat einen Zustand H, wenn A, B und C einen L-Pegel besitzen, denn dann sind die entsprechenden Transistoren nicht leitend. Y1 hat einen H-Zustand, wenn A , B und C einen L-Pegel einnehmen usw. Die Dekodierung ist eindeutig, da eine Eingangsadresse immer nur eine bestimmte Transistorkombination nicht leitend schaltet und somit eine

354

6 Schaltnetze und Schaltwerke

Y-Leitung auswählt. Betrachtet man das Schema genauer, ist ersichtlich, dass die Anordnung der Transistoren der Least Significant Bits (LSB) sich alternierend ändert und die Transistoren des mittleren Bits sich dagegen in zweier Folge und die des Most Significant Bits (MSB) in Vierer-Folge verändert. Die Anordnung der Transistoren entspricht somit direkt dem Binärcode. UCC

LSB A A

B

B

MSB C C Y0 Y1 Y2 Y3 Y4

A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 L L L

H L L L L L L L

H L L

L H L L L L L L

L H L

L L H L L L L L

H H L

L L L H L L L L

L L H L L L L H L L L H L H L L L L L H L L

Y5 Y6

L H H L L L L L L H L H H H L L L L L L L H

Y7

Bild 6.36:

Strukturaufbau eines 1 aus 8 NOR-Dekoders mit Wahrheitstabelle

Im nächsten Abschnitt werden Dekoder in den verschiedensten Schaltungstechniken vorgestellt.

6.4.2

Komplementärdekoder

Als Beispiel wird ein eins aus acht komplementärer NOR-Dekoder (Bild 6.37) entsprechend der in Bild 6.36 gezeigten Wahrheitstabelle betrachtet. Die n-Kanal-Transistoren geben – genau wie in Bild 6.36 – die NOR-Verknüpfung wieder, während die p-Kanal-Transistoren komplementär dazu angeordnet sind. Als weiteres Beispiel wird ein eins aus acht komplementärer NAND-Dekoder (Bild 6.38) vorgestellt, bei dem im Gegensatz zur Wahrheitstabelle in Bild 6.36 ein L-Pegel aus lauter HPegel selektiert wird. Die n-Kanal-Transistoren realisieren hierbei die NAND-Funktion und die p-KanalTransistoren die komplementäre Funktion dazu. In beiden Beispielen können alle pKanal-Transistoren zur Einsparung von Siliziumfläche in einer gemeinsamen n-Wanne angeordnet werden. Nachteilig bei diesen Dekodern ist, dass immer entweder die pKanal oder die n-Kanal-Transistoren seriell angeordnet sind, wodurch es bereits ab fünf

6.4 Logische Felder

355

Transistoren zu relativ langsamen Anstiegs- bzw. Abfallzeiten am Ausgang kommt. Um diese zu entschärfen, werden Dekoder häufig kaskadiert. Dieses Prinzip ist in Bild 6.39 an einem 1 aus 16 Dekoder demonstriert. UCC

LSB A A

B

B

MSB C C

LSB A A

MSB B

B

C

C Y0 Y1 Y2 Y3 Y4

Bild 6.37:

Ausschnitt aus einem 1 aus 8 komplementären NOR-Dekoder

Zur Nachdekodierung wird ein Komplementärinverter verwendet, der an der Source des p-Kanal-Transistors zusätzlich angesteuert wird. Wie an dem Beispiel zu ersehen ist, kann der H-Pegel des NOR-Dekoders nur dann zum Ausgang Zo gelangen, wenn der NAND-Dekoder einen L-Pegel liefert. Die im ungünstigsten Fall an den Z-Ausgängen auftretende Spannung wird in Aufgabe 6.3 berechnet. LSB A

A

B

B

MSB C C

LSB A

A

B

B

MSB C C UCC Y0

Y1

Y2

Y3

Y4

Bild 6.38:

Ausschnitt aus einem 1 aus 8 komplementären NAND-Dekoder

356

6 Schaltnetze und Schaltwerke

Z 0 (H) A

B Z 1 (L)

Y0 (H) 1 aus 4 NOR Dekoder

Z 2 (L) Z 3 (L) Y3 (L)

~~

~

~

~

Z 14(L) Z15 (L)

X0 C D Bild 6.39:

(L)

X1

(H)

X2

(H)

X3(H)

1 aus 4 NAND - Dekoder

Kaskadierung von Dekodern

Virtuelle Masse und Baumstruktur Zur Einsparung von Siliziumfläche kann das Prinzip der virtuellen Masse oder einer Baumstruktur verwendet werden. Hierzu werden die n-Kanal-Implementierungen der NOR- und NAND-Dekoder abgeändert. Jedem n-Kanal-Transistor ist in Bild 6.37 eine individuelle Masseverbindung zugeführt. Auf diese individuelle Masse kann verzichtet werden. Zu diesem Zweck sind die geradzahligen oder die ungeradzahligen Ausgänge mit Hilfe des LSBs jeweils mit Masse verbunden (Bild 6.40a). Dadurch kann die Masseverbindung der verbleibenden Transistoren jeweils über die entsprechende geradoder ungeradzahlige Y-Leitung hergestellt werden. Eine Möglichkeit, die Zahl der Transistoren beim NAND-Dekoder zu reduzieren, besteht in der Verwendung einer Baumstruktur (Bild 6.40b). Hierbei wird ein binäres Reduktionsschema verwendet. Es ist offensichtlich, dass die in Bild 6.40 gezeigten Implementierungen auch auf die p-Kanal-Transistoren in entsprechender Weise angewendet werden können. Dynamischer Dekoder Die bei den dynamischen Gatterschaltungen vorgestellten Prinzipien sind selbstverständlich auch bei den Dekodern anwendbar. Im Folgenden wird als Beispiel für diese Kategorie von Schaltungen ein weit verbreiteter NOR-Dekoder (Bild 6.41) vorgestellt. Ist I = L und I = H, dann sind alle Ausgänge der NOR-Gatter im L-Zustand und alle n-Kanal-Transistoren gesperrt. Die p-Kanal-Transistoren leiten, wodurch die mit den YLeitungen einhergehenden parasitären Kapazitäten CL auf UCC aufgeladen werden. Ändern die I-Signale ihren Zustand, findet die Dekodierung durch entsprechende Entladung bzw. Nichtentladung der Kapazitäten statt.

6.4 Logische Felder LSB A A

a)

Bild 6.40:

B

357

B

MSB C C

MSB C C

B

B

LSB A A

Y0

Y0

Y1

Y1

Y2

Y2

Y3

Y3

Y4

Y4

Y5

Y5

Y6

Y6

Y7

Y7 b)

n-Kanal-Implementierung: a)Virtuelle Masse NOR-Dekoder; b)Baumstruktur NAND-Dekoder

Zwei mögliche Dekoder-Layouts sind dargestellt. In Bild 6.41b wurden die Eingänge als Polyzidbahnen und die Y-Ausgänge als Metallbahnen ausgeführt. Die Masseanschlüsse der n-Kanal-Transistoren werden über gemeinsame Diffusionsstreifen realisiert. Da diese auch bei Verwendung von Silizid mit ca. 3: / † relativ hochohmig sind, müssen die Diffusionsstreifen periodisch mit niederohmigen Metall-Leitungen kontaktiert werden. Der Vorteil dieser Anordnung ist der geringe geometrische Abstand der Y-Ausgänge. Dieser wird bei Halbleiterspeichern benötigt, bei denen mit dem Dekoder Speicherelemente mit geringen Abmessungen ausgewählt werden müssen. Von Nachteil ist dagegen die Polyzidbahn, die sich infolge ihres großen Kapazitäts- und Widerstandsbelags wie eine Verzögerungsleitung verhält. Eine Möglichkeit, die Situation zu entschärfen, besteht darin, eine zusätzliche Metallbahn zu verwenden und periodisch die Polyzidbahn über Kontakte damit zu verknüpfen.

358

6 Schaltnetze und Schaltwerke A

A

B

B

C

C

> =1

> =1

> =1

> =1

I

UCC I

> =1

> =1

IA

IA

IB

IB

IC

IC

I CL

Y0 Y1

I CL

Y2

I CL

I A IA

IB

IB

Y3 a)

IA

Y0

MSB

LSB IA

IC IC

IB

IB

IC

IC

Y1

W Y0

Y2

Y1 L

Y2 Y3

Y3 b)

Bild 6.41:

c)

Dynamischer 1 aus 8 NOR-Dekoder: a) Schaltung; b) Layout: Eingänge Polyzid, Ausgänge Metall; c) Layout: Eingänge Metall, Ausgänge Diffusionsbahnen

Eine Alternative zu diesem Layout ist in Bild 6.41c gezeigt. Hierbei sind die Eingänge als Metall- und die Ausgänge als Diffusionsbahnen ausgeführt. Es resultiert ein wesentlich größerer Abstand der Y-Ausgänge als im vorhergehenden Beispiel. Die Signalverzögerung auf den Diffusionsbahnen ist in vielen praktischen Fällen nicht sehr groß, da diese Leitungen wesentlich kürzere Abmessungen als die der Eingangsleitungen besitzen.

6.4.3

Programmierbare Logikanordnung (PLA)

Ein Schaltnetz mit N-Eingängen und mehreren Ausgängen kann bis zu 2N unterschiedliche Zustände einnehmen. Diese können durch Gatter-Logik oder durch die Kombination zweier Matrizen als programmierbare Logikanordnung (Programmable Logic Array (PLA)) realisiert werden. Letztere hat gegenüber der Gatter-Logik den wesentlichen Vorteil, dass man sie in einer sehr regelmäßigen Layout-Struktur anordnen kann, wodurch die in Bild 6.35 dargestellten Vorteile zum Tragen kommen. Die Basis für die Logikanordnung ist die Realisierung der Summe von binären Produkttermen, wie z.B.

6.4 Logische Felder

359

Q1

A˜ B ˜C  A ˜ B ˜C;

A ˜ B ˜ C  A ˜ B ˜ C  A ˜ B ˜ C  A ˜ B ˜ C;

Q3

A ˜ B ˜ C  A ˜ B ˜ C  A ˜ B ˜ C;

Q2

A˜ B˜C  A ˜ B˜C ,

Q4

die im Folgenden anhand einer NOR-NOR-Matrizen-Anordnung mit P-Lasten implementiert werden soll. A

B

C

Q1 Q2 Q3 Q4

L

L

L

L

H

L

L

H

L

L

H

H

L

L

L

H

L

H

L

H

L

H

H

L

L

L

H

H

L

L

H

L

H

L

L

H

L

H

L

L

H

L

L

H

H

L

H

L

H

H

H

H

keine Bedeutung

Metall

Y2 Polyzid

Y3

a)

Q1

b)

NOR - Matrix

UCC A

A

B

B

Q3

Q4

NOR - Prog.

UCC C

Q2

C Y0 Y1 Y2 Y3 Y4 Y5 Y6

c)

Bild 6.42:

Q1

Q2

Q3

Q4

PLA mit NOR-NOR Matrizen: a) Wahrheitstabelle; b) Layout-Ausschnitt c) P-Last Schaltung

Ausgangspunkt für die im Bild 6.42 gezeigte Matrix ist ein unvollständiger eins aus acht NOR-Dekoder. Die Ausgänge des Dekoders sind gleichzeitig die Eingänge der

360

6 Schaltnetze und Schaltwerke

nachgeschalteten NOR-Matrix mit den Ausgängen Q1 bis Q4, die im Folgenden Programmiermatrix genannt wird. Die Verknüpfung der Gattertransistoren geschieht entsprechend der Wahrheitstabelle, wie aus dem Layout zu ersehen ist, mit Hilfe von Kontaktzonen, die die benötigten Verbindungen von Drain-Gebieten mit den Metallbahnen der Ausgänge herstellt. Diese Art der Verknüpfung hat den Vorteil, dass die Schaltung bis einschließlich Zwischenoxid vorgefertigt werden kann. Die eigentliche Programmierung d.h. Realisierung der Wahrheitstabelle kann dann später durch Einfügen von entsprechenden Kontaktzonen usw. realisiert werden.

A

I1

>1 =

A >1 =

B >1 =

C

B >1 =

>1 =

C

NAND - Prog.-Matrix

I2

>1 =

I1 A I1 A I1B I1 B I1 C I1 C

I1

I2

I2

I2

(L)

(H)

(L)

Q1

Q2

Q3

UCC

(L)

Q4

Y0 (L) I1 Y 1 (H) I1

Ausschnitt

Y2 (H) I1 Y3 (H) I1 Y4 (H) I1 Y5 (H) I1 Y6 (H) I2

NAND - Matrix

a) Ausschnitt

Q1 Q2

Q3 Q4

Y0 Y1

b) Bild 6.43:

Polyzid n-Diffusion

Y2 Verarmungstransistor

PLA mit NAND-NAND Matrizen: a) Schaltung; b) Ausschnitt aus dem Layout der NAND-Programmiermatrix

6.5 Schaltwerke

361

Eine noch flächensparendere Logikanordnung kann durch die Verwendung von NANDNAND-Matrizen erreicht werden, wobei die Programmierung durch Ionenimplantation geschehen kann. Dieses Verfahren wird im folgenden Beispiel (Bild 6.43) vorgestellt, wobei eine dynamische Schaltungstechnik angewendet wird und die im Vorhergehenden bereits gewählte Summe von binären Produkttermen realisiert werden soll. Der NAND-Dekoder setzt sich aus den bereits in den vorhergehenden Abschnitten behandelten Elementen zusammen. Es wird jedoch darauf hingewiesen, dass dieser bei jedem Ausgangswort stets nur einen L-Zustand liefert (Bild 6.38). Dies ist zum Verständnis der Wirkungsweise des nachgeschalteten NAND-Programmierfeldes wichtig. Wie bereits erwähnt, geschieht dort die Programmierung bzw. Verknüpfung durch Ionenimplantation im Transistorbereich. Dadurch werden diese Transistoren in Verarmungstransistoren (Bild 5.11) mit z.B. einer Einsatzspannung von UTn = –3,5V umgewandelt. Diese können dadurch bei Anlegen eines L-Zustandes vom Dekoder nicht mehr nicht leitend geschaltet werden, wodurch, wie in Bild 6.43 als Beispiel dargestellt, sich an den Ausgängen die Zustände Q1 = L, Q2 = H, Q3 = L und Q4 = L einstellen, wenn Y0 = L ist. Der restliche Teil der NAND-Programmiermatrix ist niederohmig, da an allen diesen Leitungen H-Pegel anliegen. Damit ist klar, dass alle nicht ausgewählten Zeilen mit ihrem H-Pegel die entsprechenden Transistoren im Programmierfeld niederohmig schalten, während die ausgewählte Zeile mit L-Pegel die Ausgangszustände Q1 bis Q4 bestimmt. Die durch diese Art der Programmierung ermöglichte Einsparung von Siliziumfläche geht aus dem Layout der Programmiermatrix (Bild 6.43b) hervor, bei dem keine Kontaktzonen benötigt werden. Das gleiche Prinzip kann auch auf den Dekoder angewendet werden. Kreuzt eine Polyzidbahn ein Diffusionsgebiet, kann der Anreicherungstransistor durch Implantation in einen Verarmungstransistor umgewandet werden. Ein wesentlicher Nachteil dieser Anordnung ist die langsame Abfallzeit, die durch die Serienschaltung der Transistoren besonders bei größeren Feldern verursacht wird. Um diesen Effekt zu mildern, wurde bereits die dynamische Schaltungstechnik angewendet. Anwendungen finden derartige PLAs z.B. in der Sprachaufzeichnung oder bei Sprachübersetzern, die mit niedrigen Taktraten arbeiten.

6.5

Schaltwerke

Wie in Abschnitt 6.1 beschrieben, kann ein digitales System in Schaltnetze und Schaltwerke aufgeteilt werden. Der wesentliche Unterschied besteht darin, dass die Schaltwerke ein Gedächtnis oder besser gesagt einen Datenspeicher besitzen, dessen Grundelement das Flip-Flop ist.

6.5.1

Flip-Flops

Von den Flip-Flop-Typen sind das SR- sowie das D-Flip-Flop am bedeutendsten. Diese können asynchron oder mit Takten synchron betrieben werden, worauf im Folgenden näher eingegangen wird.

362

6 Schaltnetze und Schaltwerke

S

H

>1 =

L

Q

H

a)

R

L

R L L H b) H Bild 6.44:

UCC >1 =

H

Q

n+1 n+1 S Q Q L Qn Qn H H L L L H H verboten

Q

Q

S

R

c)

SR-Flip-Flop: a) Logikdarstellung; b) Wahrheitstabelle; c) Schaltung

Statisches SR-Flip-Flop Ein derartiges Flip-Flop kann aus zwei kreuzgekoppelten NOR-Gattern (Bild 6.44) aufgebaut werden. Die Eingänge sind mit Setzeingang S (set) und Rücksetzeingang R (reset) bezeichnet. Liegt am Setzeingang ein H-Zustand an, dann ist Q = L. Da der Ausgang Q mit einem Eingang des zweiten NOR-Gatters verbunden ist und am Rücksetzeingang ein L-Zustand anliegt, ist Q = H. Wird nun Q mit dem zweiten Eingang des ersten NOR-Gatters verbunden (Kreis in Bild 6.44a), bleiben die kreuzgekoppelten NOR-Gatter in dem beschriebenen Zustand, auch wenn sich der Setzeingang von H auf L ändert. Ist dagegen R = H, dann gelangt das Flip-Flop in den entgegengesetzten Zustand. Das Flip-Flop hat somit zwei stabile Zustände, in die es mit H am Setz- bzw. Rücksetzeingang gebracht werden kann. Ist R = S = L, dann tritt keine Zustandsänderung auf. Dies ist in der Wahrheitstabelle durch den alten Zustand Qn gekennzeichnet. Ist dagegen R = S = H, dann haben die Ausgänge den Zustand L und sind nicht mehr invertiert zueinander. Diese Ansteuerung ist verboten, da sich das Flip-Flop in keinem bistabilen Zustand befindet. Die schaltungstechnische Realisierung des SR-Flip-Flops basiert auf dem NOR-Gatter von Bild 6.3. Um das Flip-Flop in sequenziellen Funktionsblöcken zu verwenden, muss es synchron, d.h. taktgesteuert betrieben werden. Das getaktete SR-Flip-Flop wird durch die Verknüpfung der R- und S-Eingänge mit zwei AND-Gatter und einem Steuertakt I realisiert (Bild 6.45). Dadurch wird die Information an den R- und S-Eingängen erst wirksam, wenn I = H ist. Der verbotene Zustand R = S = H bleibt bestehen. Die schaltungstechnische Realisierung des Flip-Flops (Bild 6.45b) ist dadurch entstanden, dass die AND-Gatter nicht separat, sondern direkt in den Zweigen des Flip-Flops eingebracht wurden. Der Nachteil des verbotenen Zustandes R = S = H wird mit dem folgenden D-Flip-Flop umgangen.

6.5 Schaltwerke

363

UCC I

S

&

I

R

&

>1 =

Q

>1 =

Q

Q

S

R

I

I

b)

a) Bild 6.45:

Q

Getaktetes SR-Flip-Flop: a) Logikdarstellung; b) Schaltung

Statische D-Flip-Flops Hierzu wird dem Rückstelleingang immer der invertierte Zustand des Setzeingangs zugeführt (Bild 6.46).

a)

n+1 n+1 D Q Q L H L H H L

&

I

Bild 6.46:

1

&

R

UCC Q Q

D

S

D

b)

TE1 I

> =1

Q

> =1

Q

I

I

c)

I

TE2

Getaktetes D-Flip-Flop: a) Wahrheitstabelle; b) Logikdarstellung; c) Schaltung

Die schaltungstechnische Realisierung des Flip-Flops kann selbstverständlich durch Abänderung des in Bild 6.45 dargestellten SR-Flip-Flops erfolgen oder, wie in Bild 6.46c gezeigt, durch die Verwendung von Transfer-Elementen. Die Speicherung der Daten geschieht über die durch das Transfer-Element TE2 rückgekoppelten Inverter. Soll das Flip-Flop Information übernehmen, wird das Transfer-Element TE1 aktiviert und TE2 deaktiviert. Die Deaktivierung von TE2 ist nötig, damit das Eingangssignal nicht gegen den niederohmigen Ausgang Q arbeiten muss.

364

6 Schaltnetze und Schaltwerke UCC URp

URp

Q

Q T1

D

T2

I

D

I URn

Bild 6.47:

Differenzielles D-Flip-Flop in MCML-Technik

In Abschnitt 6.3 wurden MCML-Gatter betrachtet. Wie in dieser Technik ein D-FlipFlop realisiert werden kann, ist in Bild 6.47 dargestellt. Ist I = H und I = L, gelangen die Daten von D bzw. D an die Ausgänge Q bzw. Q. Ändert sich dagegen der Takt nach I = L und I = H, werden die Eingangstransistoren abgeschaltet und die Information statisch durch die rückgekoppelten Transistoren T1 und T2 gespeichert. Dynamische D-Flip-Flops Die bisher vorgestellten Flip-Flops sind alle statisch, d.h. die gespeicherte Information bleibt in den kreuzgekoppelten NOR-Gattern oder Invertern so lange erhalten, wie die Versorgungsspannung anliegt. Im Gegensatz dazu gibt es Flip-Flops, bei denen die Information als unterschiedliche Ladungsmenge in einer Kapazität gespeichert wird. Der Vorteil dabei ist, dass der zur Realisierung benötigte Aufwand relativ gering ist. Auf die bekanntesten dynamischen D-Flip-Flops wird in diesem Abschnitt näher eingegangen. Hat der Takt den Zustand I = H, wird die Kapazität CL auf den Spannungswert des D-Eingangs aufgeladen (Bild 6.48a). Gelangt der Takt in den Zustand I = L, trennt der Transistor (das Transfer-Element) den D-Eingang von der Kapazität. Die Information wird somit – wie bereits angedeutet – als unterschiedliche Ladungsmenge in der Kapazität CL, die sich aus den Gate-Kapazitäten der beiden folgenden Transistoren zusammensetzt, gespeichert. Diese Schaltung benötigt den geringsten Aufwand, jedoch wird durch das Transfer-Element nur dann der volle H-Pegel übertragen, wenn der Takt I eine überhöhte Spannung von mindestens I > UCC + UTn (USB) hat.

6.5 Schaltwerke

365

UCC D

Q I

CL

a)

3V

0V UGS

S D 3V

3V

CL

D

S 0V

UGS C L 0V

0V c)

b) Bild 6.48:

3V

IDS

IDS

a) Dynamisches D-Flip-Flop; b) Unterschwellstrom bei H-Pegel an CL; c) Unterschwellstrom bei L-Pegel an CL

Von Nachteil aller Speicher mit Ladungsspeicherung ist, dass durch Leckströme die Speicherzeit der Ladung begrenzt wird. Man spricht deshalb bei diesen Speichern von dynamischen Flip-Flops. Bestimmung der Speicherzeit An dem Speicherknoten treten zwei Strompfade auf (Bild 6.49). Dies ist der Unterschwellstrom IDS des Transistors (Kapitel 4.4.3) und der Sperrstrom IS des Diffusionsgebiets (Kapitel 2.3.2). Normalerweise dominiert der Unterschwellstrom, sodass nur dieser im Folgenden betrachtet wird. Entsprechend Beziehung (4.65) hat dieser einen Wert bei UDS > 100mV von I DS

E n ( n  1)I t2 e

U GS U Tn / It n

.

(6.19)

In dem vorhergehenden Beispiel (Bild 6.48b), wurde CL auf z.B. 3V aufgeladen und der Transistor mit I = 0V abgeschaltet. Die Spannung am Eingang D ändert sich auf 0V. Somit liegt zwischen Gate und Source des Transistors eine Spannung von UGS = 0V an. Ein entsprechender Unterschwellstrom entlädt die Kapazität CL (Bild 6.49a). Wird der umgekehrte Fall betrachtet, dann liegt CL auf 0V und der Eingang D hat 3V (Bild 6,48c). In diesem Fall wird infolge des Unterschwellstroms die Kapazität aufgeladen. Dies bedeutet, dass sich eine negative Gate-Source-Spannung aufbaut und dem Strom entgegenwirkt. Hat der Transistor z.B. einen Unterschwellstromgradienten von S = 150mV/Dek (Kapitel 4.4.3) und steigt die Spannung an CL um 150mV an, dann bedeutet dies, dass der Strom um eine Dekade abnimmt. Somit ist klar, dass in diesem Fall sich der Strom selbst begrenzt. Damit ist die Situation in Bild 6.48b am ungünstigsten. Wichtig ist in diesem Zusammenhang zu beachten, dass der Transistor im Unterschwellstrombereich (Bild 6.49b) einen positiven Temperaturkoeffizienten besitzt.

366

6 Schaltnetze und Schaltwerke log I DS

I = 0V

UGS = 0V 0V

n+

IDS

p-

T= 90°C

n+ CL

IS

a)

Bild 6.49:

T= 25°C

3V

UTN

b)

UGS

a) Strompfade beim gesperrten Transfer-Element; b) Stromverhalten im Unterschwellstrombereich

Die maximale Speicherzeit ergibt sich damit zu

't | C L

'U I DS

,

(6.20)

wobei 'U die noch erlaubte Spannungsänderung an CL beschreibt. Bei der Simulation der Speicherzeit ist darauf zu achten, dass die richtigen Daten bezüglich Temperatur, Einsatzspannung und beobachtetem Zeitbereich eingegeben werden. Bei dem in Bild 6.48a gezeigten dynamischen D-Flip-Flop war ein überhöhtes Taktsignal erforderlich, um die Kapazität auf den vollen Spannungspegel des Eingangs D aufzuladen. Will man dies vermeiden, kann die schon in Bild 6.11 eingesetzte Rückkopplung verwendet werden (Bild 6.50a). Jetzt könnte man auf die Idee kommen, dass der Unterschwellstrom den H-Pegel (Bild 6.50b) nicht mehr ändern kann, da der Rückkopplungstransistor eingeschaltet ist. Diese Überlegung ist korrekt, leider ergibt sich aber für den in Bild 6.50c gezeigten Fall eine unangenehme Überraschung.

UCC

D

Q CL

I

a)

3V

UGS = -3V

3V

UGS = 0V

IDS I DS 0V

CL

UGS = 0V b) Bild 6.50:

0V

I DS

3V 0V

3V UGS CL c)

0V 3V

0V

a) Dynamisches D-Flip-Flop mit Rückkopplung; b) Unterschwellstrom bei H-Pegel an CL; c) Unterschwellstrom bei L-Pegel an CL

6.5 Schaltwerke

367 UCC

UCC I

I

D

Q I

D

CL

CL b)

a)

Bild 6.51:

Q I

Dynamische D-Flip-Flops: a) mit Transfer-Elementen im Eingangszweig; b) mit Transfer-Elementen im Ausgangszweig

Der Strom des n-Kanal-Transistors ist wie im Beispiel nach Bild 6.48c selbstbegrenzend. Im Gegensatz dazu liegt aber an dem Rückkopplungstransistor eine UGSSpannung von 0V an, sodass dieser Transistor bestimmend ist für welche Zeitspanne der L-Pegel garantiert werden kann. Zwei weitere bekannte dynamische D-Flip-Flops sind in Bild 6.51 dargestellt. Beide benötigen den invertierten Takt, um die Pegel ganz durchzuschalten. Während im Fall von Bild 6.51a die Information an der Kapazität des Eingangs gespeichert wird, geschieht dies im Fall von Bild 6.51b an der Ausgangskapazität. Was das Unterschwellstromverhalten der Schaltungen angeht, so ist die Konstellation so, dass immer ein Transistor eine UGS-Spannung von 0V hat und diese sich nicht verändert. Damit haben auch diese zwei Schaltungen kein besseres Speicherverhalten. Das Layout nach Bild 6.51b ist jedoch kompakter, da es mit weniger Kontaktzonen auskommt als dasjenige nach Bild 6.51a. I

p

UCC

D

I

p

p

Q

Q n

a)

Bild 6.52:

UCC

p

D

I

n

n

b)

n I

Layout dynamischer Flip-Flops: a) nach Bild 6.51a; b) nach Bild 6.51b

Die beschriebenen getakteten Flip-Flops, ob in statischer oder dynamischer Ausführung, werden gesetzt oder rückgesetzt, wenn der Takt in den Zustand H übergeht. Während der Dauer dieses Zustandes sind die Eingänge der Flip-Flops mit den Ausgängen direkt verkoppelt. Somit kann sich während dieser Zeit eine Zustandsänderung an den Eingän-

368

6 Schaltnetze und Schaltwerke

gen direkt auf die Ausgänge übertragen. Dieser Nachteil kann mit dem Master-SlavePrinzip umgangen werden.

Master-Slave-Prinzip Hierbei werden zwei Flip-Flops, z.B. statische D-Flip-Flops wie in Bild 6.53 gezeigt, hintereinander geschaltet. Das erste wird vom Takt I1 gesteuert, während das zweite vom Takt I2 kontrolliert wird. Da die Takte I1 und I2 nicht überlappen, stellt man sicher, dass nur jeweils eines der beiden Flip-Flops Daten übernehmen kann. Damit können die Eingangsdaten zu keinem Zeitpunkt den Ausgang direkt beeinflussen. Das Master-Slave-Flip-Flop kann somit Daten übernehmen, während gleichzeitig der alte Zustand am Ausgang beibehalten bleibt.

Slave

Master D

&

1

a)

&

&

> =1

&

I1

I

D

> =1

Q

> =1

Q

I2 I2

I1

t1

> =1

t tS DATEN STABIL

Q b) Bild 6.53:

t

t FF DATEN STABIL

a) Master-Slave D-Flip-Flop; b) Ansteuerung

Das Flip-Flop ist flankengesteuert, wodurch folgende Zeiten zwischen den Ein- und Ausgangsdaten berücksichtigt werden müssen. Zur Zeit t1 geht I1 in den H-Zustand und der Master wird aktiviert. Am Datenausgang Q, Q tritt keine Datenänderung auf, da I2 sich im L-Zustand befindet. Damit die Schaltung korrekt funktioniert, müssen die Eingangsdaten stabil sein, bevor die Flanke I1 sich von H nach L verändert und den Master vom Eingang D entkoppelt (negative edge triggered). Diese Zeit wird set-up time tS genannt. Sie entspricht in etwa der Verzögerungszeit der Gatter im Master. Die Verzögerungszeit tFF dagegen entspricht der maximalen Zeit, die vergeht, bis der Ausgang Q bzw. Q nach der negativen Flanke von I1 den wahren Zustand annimmt.

6.5 Schaltwerke

6.5.2

369

Zwei-Takt-Register

Register bestehen aus hintereinander geschalteten Master-Slave-Flip-Flops. Mit Hilfe von Taktimpulsen an gemeinsamen Taktleitungen können Daten in die jeweils benachbarte Stufe geschoben werden. Die Eingabe und Ausgabe der Daten kann seriell oder parallel erfolgen. Deshalb werden derartige Register zur Serien/Parallel- oder Parallel/Serien-Umwandlung verwendet. Als Beispiel ist in Bild 6.54 ein Serien/ParallelRegister dargestellt. Q1

Q0 D

M S

M S

Q2 M S

Q4 M S

I1 I2

Bild 6.54:

Serien/Parallel-Register mit Master-Slave-D-Flip-Flops

In den folgenden Abschnitten wird auf die Realisierung derartiger Register eingegangen. Man unterscheidet hierbei Lösung mit statischen, quasi-statischen und dynamischen D-Flip-Flops. Statisches Master-Slave-Register Dieses Register (Bild 6.55) wird durch die Zusammenschaltung von Flip-Flops nach Bild 6.46 gebildet. Als Taktfolge kommen nur nicht überlappende Takte in Frage, da sonst nicht gewährleistet werden kann, dass Datenein- und Datenausgang kurzfristig über die Transfer-Elemente kurzgeschlossen werden. I1

UCC

UCC

I2

UCC

UCC

D

I1

I1

I1 Master

Bild 6.55:

I2

I2

Q0

I2 Slave

Erste Stufe des Serien/Parallel-Registers mit statischem Master-SlaveD-Flip-Flop

Quasi-statisches Master-Slave-Register Die im Vorhergehenden gezeigte aufwändige Realisierung kann vereinfacht werden, wenn als Master ein dynamisches und als Slave ein statisches Flip-Flop verwendet wird (Bild 6.56).

370

6 Schaltnetze und Schaltwerke I

I1

UCC

TE3

I2

CM

I2 CS

Slave Master

Q0 I2 I2

DATEN STABIL

Q0

t

t FF DATEN STABIL

TE2

DATEN STABIL

t

b)

a)

Bild 6.56:

t

tS

D I1

statisch

dyn

D TE1

I2

I1

UCC

a) Erste Stufe des Serien/Parallel-Registers mit quasi-statischem D-Flip-Flop; b) Ansteuerung (invertierte Takte nicht dargestellt)

Während TE1 durch I1 und I 1 aktiviert ist, wird die Information als unterschiedliche Ladung an CS gespeichert. Diejenige bei CM kann durch die Daten am Eingang bis zur negativen Flanke von I1 verändert werden. Der Ausgangspegel von Q0 bleibt unverändert. Ist TE1 deaktiviert und TE2 und TE3 aktiviert, gelangt die Information von CM an den Ausgang Q0 und ist gleichzeitig statisch gespeichert. Es ist offensichtlich, dass diese Anordnung keine Speicherzeitgrenze besitzt, so lange gewährleistet ist, dass im Ruhezustand die Information in der statischen Slave-Stufe gespeichert ist. Dynamisches Master-Slave-Register Die Komplexität kann noch weiter reduziert werden, wenn das Master-Slave-Flip-Flop aus den in Bild 6.51a gezeigten Darstellungen realisiert wird. I1

UCC

I2

UCC Q0

D

I1

CM

Master

Bild 6.57:

I2

CS

Slave

Erste Stufe des Serien/Parallel-Registers mit dynamischem Master-SlaveFlip-Flop; Ansteuerung wie in Bild 6.53b gezeigt

Dabei benötigt die Version (Bild 6.57) ebenfalls nicht überlappende Takte, damit es nicht – wie bereits erwähnt – dazu kommt, dass der Dateneingang kurzfristig mit dem Datenausgang verbunden ist. Wird dagegen auf die Version nach Bild 6.51b zurückgegriffen, so kann diese sogar mit nur einem Takt I und dessen Inversion I betrieben werden ~SUZU~. Diese Schaltung wird C2MOS-Master-Slave-D-Flip-Flop genannt (Clocked CMOS).

6.5 Schaltwerke

371

I

I

I

UCC

UCC

t D

I

I

Q0

D I

CM

tS

I

DATEN STABIL

CS

Q0

t

t FF DATEN STABIL

a)

DATEN STABIL

t

b) a) C2MOS-Master-Slave-D-Flip-Flop; b) Ansteuerung

Bild 6.58:

Ist I = H und I L , wird die Information als unterschiedliche Ladung an CS gespeichert, wogegen diejenige an CM bis zur negativen Flanke von I verändert werden kann. Es handelt sich also hierbei um ein von der negativen Flanke gesteuertes Flip-Flop. Mit I L und I H gelangt die Information zum Ausgang Q0 . Das Besondere an dem C2MOS-Master-Slave-Flip-Flop ist, dass es unempfindlich gegenüber überlappenden Takten ist. Dies geht aus der folgenden Darstellung (Bild 6.59) hervor.

UCC

D

UCC

I =H

I =H

I =H

I =H

CM

a) Bild 6.59:

UCC

UCC

Q0

I =L

I =L

I =L

I =L

D

CS

CM

Q0 CS

b) C2MOS- Master-Slave-Flip-Flop: a) überlappende H-Takte; b) überlappende L- Takte

Weder für den Fall I I H noch für den Fall I I L ist der Ausgang mit dem Eingang verbunden. Dies ist erklärbar, da entweder nur die p-Kanal oder nur die nKanal-Transistoren leitend sind. Eine Signalfortpflanzung kann jedoch nur durch hintereinander geschaltete Inverter erfolgen. Damit ist das Flip-Flop nur empfindlich gegenüber zu langsamen Anstiegs- und Abfallzeiten. Hierbei kann es vorkommen, dass die p- und n-Kanal-Transistoren gleichzeitig leiten, wodurch der Eingang mit dem Ausgang kurzzeitig verbunden ist.

372

6 Schaltnetze und Schaltwerke

6.5.3

Ein-Takt-Register

Im Vorhergehenden wurden Register mit zwei Takten bzw. einem Takt und dem invertierten Takt betrieben. In diesem Abschnitt werden Techniken vorgestellt, die nur mit einem einzelnen Takt auskommen ~YUAN~. Dazu wird das Flip-Flop von Bild 6.51b durch die zwei folgenden Ausführungen abgeändert. Diese werden anschließend zu einem Master-Slave-Flip-Flop zusammengefügt.

D

UCC

UCC

I=H

I=H

Q D

C1

UCC

UCC

I=L

I =L

C2

Q C1

H

L

L

H

I =L

D

H

I =L

C1

Q

H

C2

L

D

I =H

C2

L

I =H

H

I =H

L

C1

L

H

D

H

L

I =L

I =L

C1

L

Q

H

D

C2

I =H

H

L

C1

Q C2

b)

a) Bild 6.60:

Q C2

2

a) Doppeltes n-C MOS-Flip-Flop; b) Doppeltes p-C2MOS-Flip-Flop

Auf den Takt I kann verzichtet werden. Ist I = H (Bild 6.60a), entspricht die Anordnung zweier hintereinander geschalteter Inverter. Ist I = L, werden die Daten dynamisch gespeichert. Kein Zustand am Eingang D kann die Ladung an C2 ändern. Um dies zu überprüfen, wird folgende Betrachtung angestellt. 1. Bevor I = L ist, hat der Eingang D einen H-Pegel, wodurch C1 auf einen L- und C2 auf einen H-Pegel aufgeladen wurde. Ändert sich jetzt bei I = L am Eingang D das Signal von H nach L, dann wird C1 auf einen H-Pegel aufgeladen, die Ladung an C2 bleibt erhalten, da durch die Signaländerung lediglich der p-Kanal-Transistor ausgeschaltet wird. 2. Bevor I = L ist, hat der Eingang D einen L-Pegel, wodurch C1 auf einen H- und C2 auf einen L-Pegel aufgeladen wurde. Ändert sich jetzt bei I = L am Eingang D das Signal von L nach H, dann kann weder C1 noch C2 umgeladen werden.

6.5 Schaltwerke

373

Ausgang Q und Eingang D sind somit bei I = L immer getrennt. Dies ist auch der Fall für die Schaltung nach Bild 6.60b mit dem Unterschied, dass Ausgang und Eingang getrennt sind, wenn I = H ist. Die Hintereinanderschaltung beider Schaltungen ergibt dann z.B. die erste Stufe eines Ein-Takt-Master-Slave-Registers (Bild 6.61).

UCC

D

I

C1

I

Master Bild 6.61:

C2

I

I Q0 C1 Slave

C2

Erste Stufe eines Ein-Takt Schieberegisters in doppelter n- und pC2MOS-Technik mit negativer Flankensteuerung

Die doppelte n- bzw. p-C2MOS-Technik kann noch weiter vereinfacht werden, wenn nur der erste Inverter getaktet wird. Damit ergeben sich die in Bild 6.62 gezeigten Strukturen mit einem sog. „split“ Ausgang. Ist I = H, entspricht dies in Bild 6.62a der Hintereinanderschaltung von zwei Invertern. Ist I = L, werden bei dieser Version die Daten am Ausgang Q dynamisch gespeichert. Ein Ändern der Daten am Eingang D hat – wie aus Bild 6.62a hervorgeht – keinen Einfluss auf die als unterschiedliche Ladung gespeicherten Daten an CL. In Bild 6.62b ist dies genauso, jedoch wird der Ausgang vom Eingang getrennt, wenn

I = H ist. Der große Vorteil dieser Schaltungen im Vergleich zu denjenigen nach Bild 6.60 ist, dass die Belastung der Taktleitung halbiert werden kann. Als Nachteil ist zu sehen, dass im Fall von Bild 6.62a die Kapazität C1 nur auf einen reduzierten H-Pegel von UCC – UTn aufgeladen werden kann, während im Fall nach Bild 6.62b die Kapazität

374

6 Schaltnetze und Schaltwerke

UCC

UCC

I =H

D

UCC

C2

I =L

D

Q

UCC

C2

Q

CL

CL C1

C1

L H

H

L

L

H

I=L

D

C2 L

H

I =H

D

Q

C2 L

CL

C1

D

C2 H

Bild 6.62:

L

C1

a)

Q

CL

H L

H

I =L

H

C1

H L

H

L

L

H

D

Q

I =H

C2 H

CL

L

C1

b)

L

Q

CL

a) Doppeltes n-C2MOS-Flip-Flop mit „split“ Ausgang; b) Doppeltes p-C2MOS-Flip-Flop mit „split“ Ausgang

C2 nur auf einen reduzierten L-Pegel von ~UTp~entladen wird. Eine leichte Reduzierung der Schaltgeschwindigkeit ist die Folge. Dies ist jedoch von untergeordneter Bedeutung, wenn große Register realisiert werden sollen und die Belastung der Taktleitung stark zunimmt.

UCC

D

I

I

Q0 CS

CM

Master Bild 6.63:

Slave

Erste Stufe eines Ein-Takt-Schieberegisters mit reduzierter Taktbelastung

Das entsprechende Master-Slave-Flip-Flop ist in Bild 6.63 dargestellt. Die Ein-TaktTechnik eignet sich nicht nur hervorragend für Register, sondern auch für „Pipeline“ Strukturen (Bild 6.64), die bei Speicher- oder Mikroprozessoren verwendet werden.

6.5 Schaltwerke

Ein

375

n

Logik

p

Logik

n

C2-MOS

Block 1

C2-MOS

Block 2

C2-MOS

Logik Aus Block 3

I Logik Logik Logik Taktperiode Block 1 Block 2 Block 3 1 Block 1 Block 2 2 Block 3 3 Block 1 Block 2 4 Block 3 5 Block 1 Bild 6.64:

Prinzipdarstellung einer Ein-Takt-Pipeline-Struktur

Wie am Fließband werden die Aufgaben der einzelnen Logikblöcke abgearbeitet.

6.5.4

Takterzeugung

Aus dem vorhergehenden Kapitel ist ersichtlich, dass zur Garantie der vollen Funktion von sequenziellen Schaltungen eine Taktversorgung gehört, die auch bei großen Prozessstreuungen bzw. Parameterstreuungen voll funktionsfähig ist. Dies geschieht durch ein entsprechendes Taktnetz, bei dem es nicht so sehr darauf ankommt, wie groß die absoluten Laufzeiten der Takte auf dem Chip sind, sondern wie groß diese zwischen kommunizierenden Schaltungsblöcken sind. Parameter, die den Entwurf des Taktnetzes stark beeinflussen, sind das Leiterbahnmaterial, die Takttreiber, die Taktart, die Belastung der Leitungen sowie die geforderten Anstiegs- und Abfallzeiten des Taktes bzw. der Takte. Sind diese Zeiten im Bereich der RC-Zeitkonstanten der Leiterbahnen, so muss die Leiterbahn bei der Simulation als Streifenleitung simuliert werden (siehe hierzu auch Kapitel 5.6.3 vertiefende Betrachtung). Ein Netzwerk, das die Verzögerung der Takte zwischen den einzelnen Funktionsblöcken minimiert, ist das in Bild 6.65a gezeigte H-Verteilungsnetz mit einem zentralen Taktgenerator G. Dies Netz ist ideal für regelmäßig angeordnete Blöcke z.B. Signalverarbeitungsmodule, bei denen die gleiche Belastung vorliegt. Da die von dem zentralen Takt ausgehenden Leitungen zu allen Modulen M die gleiche Entfernung besitzen, haben die Takte somit die gleiche Verzögerungszeit. Von mehr praktischer Bedeutung ist jedoch das Taktnetz von Bild 6.65b. Ein zentraler Takt wird verteilt und dezentral für die einzelnen Module aufbereitet. Zwar ist in diesem Beispiel die Laufzeit zu den einzelnen Modulen unterschiedlich, kann aber in gewissen Grenzen durch die dezentrale Taktaufbereitung ausgeglichen werden. Der chip-interne zentrale Treiber, der z.B. einige 10pF in sehr kurzer Zeit umladen soll, kann durch den in Kapitel 5.5.1 vorgestellten Super-Treiber realisiert werden. Wie der dezentrale Takt auszusehen hat, hängt davon ab, welche Taktart die Module benötigen.

376

6 Schaltnetze und Schaltwerke dezentraler Takt M

M

M

M

M

M

M

M

M

M

M

M

M

G M

M

M

M

M

M

M

M

M

Treiber

Takt

a) Bild 6.65:

zentraler Takt

Takt

b)

Mögliche Taktverteilungsnetze: a) H-Verteilungsnetz; b) Netz mit zentralen und dezentralen Takten

Bei dem Ein-Takt-System ist die Situation einfach. Nur ein dezentraler Treiber wird benötigt. Ist jedoch zusätzlich ein invertierter Takt vorgesehen, ist mehr Aufwand erforderlich (Bild 6.66). Wie aus der Darstellung hervorgeht, kommt es durch die interne Verzögerung des Treibers zu überlappenden Takten (schraffiert in Bild 6.66b). Dies kann durch die Schaltung nach Bild 6.67 nahezu vermieden werden.

I

Treiber

t

I Takt

I

I

t

a) Bild 6.66:

b) a) Erzeugung eines invertierten Taktes; b) Taktverlauf

Damit die Takte nicht überlappen, ist ein Transfer-Element TE zur Kompensation der Verzögerungszeit von Inverter I vorgesehen. Hierbei sollten die Geometrien des Transfer-Elements in etwa denen des Inverters I entsprechen.

Takt

I 1

I 1

I TE

I

UCC Bild 6.67:

Anordnung zur Erzeugung nicht überlappender Takte I , I

6.5 Schaltwerke

377

Im Abschnitt 6.5.2 wurden Zwei-Takt-Register vorgestellt. Hierbei war gefordert, dass keine überlappende H-Zustände auftreten. Eine so gewünschte Takterzeugung kann durch die in Bild 6.68 gezeigte Anordnung realisiert werden. In dieser Schaltung wird die Zeit, in der die beiden Takte gleichzeitig einen L-Pegel annehmen, durch die Verzögerungszeit eines NAND-Gatters und der folgenden beiden Inverter bestimmt. Der Takt und der Ausgang des NAND-Gatters (G1) befinden sich zur Zeit t1 im HZustand. Damit ist I1 = H und I2 = L. Ändert sich der Takt von H nach L, dann geht über das NAND-Gatter (G2) und die beiden Inverter zur Zeit t2 I1 von H nach L. H Takt

& H

G2

L

G1

1 L

&

L

1

L

H

I1 t2

H

1

Verzögerungszeit

Bild 6.68:

1

1

L H

I2 t1 G

G

G

t

Anordnung zur Erzeugung nicht überlappender Takte I1, I2

Da der Ausgang des zweiten Inverters mit dem Eingang des NAND-Gatters (G1) verbunden ist, ändert sich I2 verzögert nach der Zeit G von L nach H, wenn das Signal das Gatter (G1) die beiden Inverter und den Buffer durchlaufen hat. Reicht die Verzögerungszeit G nicht aus, kann eine Verlängerung durch Zuführung weiterer Inverterpaare erreicht werden. Zusammenfassung der wichtigsten Ergebnisse des Kapitels Statische und getaktete CMOS-Schaltungstechniken wurden betrachtet. Die statischen komplementären Gatterschaltungen stellten sich dabei als die robustesten in Bezug auf Störeinflüsse heraus. Das Layout kann dabei mit Hilfe der Graphentheorie so optimiert werden (Eulerpfad), dass zusammenhängende n- und p-Bereiche entstehen. Die getakteten C2MOS-Techniken sind dagegen zu bevorzugen, wenn hohe Taktraten und geringer Leistungs- und Chipflächenverbrauch im Vordergrund stehen. Gatter können im GHz-Bereich betrieben werden. Um dies zu erreichen, wurde die MCML-Technik angewendet. Hiermit ist es möglich, die Signalhübe auf Werte zwischen 0,2V und 0,4V zu begrenzen, umso höhere Taktraten zu erreichen. Ab einer bestimmten Zahl von Gattern ist es vorteilhaft, logische Felder zu verwenden. Das Grundelement dieser Felder bildet der Dekoder. Komplementäre NAND- oder 2 NOR-Dekoder haben wegen P = CU CC f einen geringen Leistungsverbrauch. Infolge

der Serienschaltung von p- oder n-Kanal-Transistoren werden diese Dekoder ab ca. fünffacher Organisation langsam. Abhilfe bieten getaktete Anordnungen. Diese haben einen noch geringeren Leistungsverbrauch, da weniger Transistorkapazitäten umgeladen werden müssen.

378

6 Schaltnetze und Schaltwerke

Getaktete statische und dynamische D-Flip-Flops wurden verwendet, um mit Hilfe des Master-Slave-Konzepts Register zu realisieren. Hierbei stellte sich heraus, dass dynamische Ein-Takt-Register wegen der einfachen Taktansteuerung bei groß integrierten Systemen zu bevorzugen sind.

6.6

Übungen

Aufgabe 6.1 Realisieren Sie die logische Funktion Q

I 1 ˜ I 2  ( I 3  I 4 ) ˜ ( I 5  I 6 ) in einer statischen Komplementärschaltung und erstellen Sie dazu das Layout. Verwenden Sie dabei den in Abschnitt 6.1.2 beschriebenen Layoutstil und bestimmen Sie nach Möglichkeit einen gemeinsamen Eulerpfad. Aufgabe 6.2 Welche logischen Funktionen können mit der gezeigten Transfer-Gatterschaltung realisiert werden, wenn die Eingangsvariablen, wie gezeigt, verändert werden?

A X A Y

Q

X

Y

L

B

H

B

B

H

B

L

B

B

Q

Bild Aufgabe: 6.2 Aufgabe 6.3 Bei der in Bild 6.39 gezeigten Kaskadierung von Dekodern entsteht an den Z-Ausgängen ein verschlechterter Logikpegel. a) Tritt dieser beim L- oder H-Zustand auf? b) Welchen Wert hat dieser Pegel, wenn UTop = –0,45V; J 0,3 V und UCC = 3V betragen? c) Wie kann Abhilfe geschaffen werden?

6.6 Übungen

379

Aufgabe 6.4 Zeichnen Sie die Schaltung einer programmierbaren Logikanordnung (PLA), die die folgende Wahrheitstabelle realisiert. Welche Funktion wird durch die angegebene Wahrheitstabelle beschrieben? A

B

C

Q1 Q2

L H L H L H L H

L L H H L L H H

L L L L H H H H

L H H L H L L H

L L L H L H H H

Aufgabe 6.5 In Bild Aufgabe: 6.5 ist ein dynamisches Master-Slave-Flip-Flop dargestellt.

UCC=3V

UCC =3V

I1 I2

I1 D

CA

I1

CL

Q

I2

M

CA

D

Q

CL

I1

CA

a)

I2

S

b)

CA M

I2 S

Bild Aufgabe: 6.5 Welche der im Bild gezeigten Realisierungen ist zu bevorzugen? Welche H- und LSpannungen können sich im schlechtesten Fall bei der nicht zu empfehlenden Anordnung an CL einstellen, wenn CL = 2CA ist? Aufgabe 6.6 Bei dem in Bild Aufgabe: 6.6 gezeigten Stromschalter liegt an den Eingängen eine Spannung von UI = 1,3V und U I = 0,9V an. Wie groß sind die Ströme I1 und I2 ?

380

6 Schaltnetze und Schaltwerke

1,3V URp

URp

I1 I2

1,3V

T1

UTn = 0,4V (w/l)1 = (w/l)2 = 3

0,9V

k n = 150 uA/V 2

T2 IK = 50 uA

UEE < 0V Bild Aufgabe: 6.6

Lösungen zu den Übungen sind zu finden unter: www.unibw.de/eit4_1/lehre/systemintegration

6.7

Literatur

~CHU~

K.M. Chu et al., „A Comparison of CMOS Circuits Techniques: Differential Cascade Voltage Switch Logic Versus Conventional Logic“, IEEE Journal of Solid-State Circuits, Vol. SC-22, No. 4, pp.528-532, (1987)

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K.M. Chu et al., „Design Procedure for Differential Cascade Voltage Switch Circuits“, IEEE Journal of Solid-State Circuits, Vol. SC-21, No. 6; pp. 1082-1087, (1986)

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~KRAM~

M.H. Krambeck et al., „High Speed Compact Circuits with CMOS“ IEEE Journal of Solid-State Circuits, Vol. DC-17, No. 3, pp. 614-619, (1982)

~LEE~

C.M. Lee et al., „Zipper CMOS“, IEEE Circuits and Systems Magazine, pp. 10-16, (1986)

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M. Mizuno et al., „A GHz MOS Adaptive Pipeline Technique Using MOS Current-Mode Logic“, IEEE Journal of Solid-State Circuits, Vol. 31; No. 6; pp. 784-791, (1996)

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Pius Ng et al., „Performance of CMOS Differential Circuits“, IEEE Journal of Solid-State Circuits, Vol. 31, No. 6, pp. 841-846, (1996)

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D. Radhakrishan et al., „Formal Design Procedure for Pass Transistor Switching Circuits“, IEEE Journal of Solid-State Circuits, Vol. SC-20, No. 2., pp. 531-536, (1985)

6.7 Literatur

381

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S. Whitaker, „Pass Transistor Networks Optimise n-MOS Logic“, Electronics, pp. 144-148, (1983)

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M. Yamashina et al., „An MOS Current Mode Logic (MCML) Circuit for Low-Power Sub-GHz Processors“, IEICE Trans. Electron., Vol. E75C; No. 10; pp. 1181-1187, (1992)

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J. Yuan et al., „High-Speed CMOS Technique“, IEEE Journal of SolidState Circuits, Vol. 24; No. 1; pp. 62-70, (1989)

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7

MOS-Speicher

Ein Schaltwerk benötigt zur Speicherung der Information Datenspeicher. Von diesen wurden im vorhergehenden Kapitel statische und dynamische Flip-Flops vorgestellt und dazu verwendet, Register zu realisieren. Es gibt aber noch weitere Datenspeicher, die in einer Übersicht nach der Art der Informationsspeicherung in Bild 7.1 zusammengestellt sind.

MOS Speicher

Nichtflüchtige Speicherung

ROM

EPROM

EEPROM

OTP

FEPROM

Statische Speicherung

Dynamische Speicherung

SRAM

DRAM

NROM Bild 7.1:

Einteilung der MOS-Speicher nach Art der Informationsspeicher

Bei der nichtflüchtigen Speicherung bleibt die gespeicherte Information erhalten, auch wenn die Versorgungsspannung abgeschaltet wird. Dies ist bei den beiden anderen Gruppen nicht der Fall. Man unterteilt diese nach der Taktfrequenz. Während die statischen Speicher keine untere Taktfrequenzgrenze besitzen, benötigen die dynamischen Speicher einen periodischen Takt, der zur Erneuerung der gespeicherten Information erforderlich ist. Die in Bild 7.1 gezeigten Speichertypen werden als Untereinheit in integrierten digitalen Systemen (embedded memories) oder als Standardbausteine eingesetzt. Die Bedeutung der Speicherbezeichnungen ist aus Tabelle 7.1 zu entnehmen.

384

7 MOS-Speicher Bezeichnung

Bemerkung

ROM

Read Only Memory

Nur-Lese-Speicher

EPROM

Electrically Programmable ROM

Elektrisch programmierbar, mit UV-Strahlung löschbar

OTP

One Time Programmable EPROM

Einmal elektrisch programmierbar (EPROM ohne transparenten Gehäusedeckel)

EEPROM Electrically Eraseable Programmable Byteweise elektrisch programmierbar und byteweise elektrisch ROM löschbar FEPROM Flash Eraseable PROM

Byteweise elektrisch programmierbar und global elektrisch löschbar

NROM

Nitride ROM

SRAM

Static Random Access Memory

Statischer Speicher mit wahlfreiem Zugriff

DRAM

Dynamic Random Access Memory

Dynamischer Speicher mit wahlfreiem Zugriff

Tabelle 7.1:

Übersicht über die Bezeichnungen bei MOS-Speicher

Im Folgenden werden die wesentlichsten Speicherzellen und Schaltungen, die man zum besseren Verständnis der Funktionsweise der verschiedenen Speicher benötigt, vorgestellt. Dabei ist es nicht das Ziel, Spezifikationen von käuflichen Standardprodukten zu erläutern.

7.1

Nur-Lese-Speicher (ROM)

Die einfachste Art, Daten nichtflüchtig zu speichern kann, wie in der beschriebenen programmierbaren Logikanordnung (Kapitel 6.4.2) ausgeführt, durch das Vorhandensein oder Nichtvorhandensein von Transistoren erreicht werden. Sind alle möglichen programmierbaren Zustände berücksichtigt, spricht man nicht mehr von einem PLA, sondern von einem ROM. In Bild 7.2 ist das Blockschaltbild eines derartigen Speichers dargestellt. In diesem Beispiel können die (N+M)-Eingänge, auch Adresseingänge genannt, 2(N+M) unterschiedliche Ausgangswörter (z.B. zu je 8 Bit) an den Datenausgängen erzeugen. Mit Hilfe des Zeilendekoders wird eine Wortleitung (Zeile, Row) aus dem Speicherfeld ausgewählt. Der geometrische Aufbau des Speichers erfordert fast immer wesentlich mehr Bit-Leitungen (Spalten, Column) als Datenausgänge. Deshalb wird über einen Spaltendekoder die Selektion der entsprechenden Bit-Leitungen durchgeführt und über einen Leseverstärker SA (Sense amplifier) zu den Datenausgängen durchgeschaltet.

7.1 Nur-Lese-Speicher (ROM)

385 Wortleitungen WL

A0

Z E I L E N A D R.

A1

AN A N+1

S P A L T E N A D R.

AM

Z E I L E N D E K.

SPEICHERFELD

Bit-Leitungen BL

SPALTENDEKODER

DATENAUSGÄNGE Q1 Q2

Bild 7.2:

Leseverstärker

SA

Q8

Blockschaltbild eines ROM

Die gezeigte Speicherorganisation ist bis zu einer bestimmten Speichergröße realisierbar, da sonst die Laufzeiten innerhalb des Speicherfeldes zu groß werden. Aus diesem Grund wird bei höher integrierten Speichern eine hierarchische Architektur bestehend aus diversen Speicherfeldern (Bild 7.3) verwendet. Diese individuellen Speicherfelder werden mit der Blockadresse ausgewählt und zu den Datenausgängen durchgeschaltet. Für den Anwender ist dabei nicht erkennbar, wie die Aufteilung der Adressen auf Zeilen, Spalten und Blöcke im Speicherbaustein geschieht.

Zeilenadresse Spaltenadresse Blockadresse

Globaler Datenbus

Blockselektion

Datenausgänge Q

Bild 7.3:

Hierarchische Speicherarchitektur

386

7 MOS-Speicher

Wie beim PLA so kann auch der Nur-Lese-Speicher (ROM) vorgefertigt werden. Dies kann je nach Aufbau des Speicherfeldes bis einschließlich Zwischenoxid erfolgen. Die Programmierung kann dann durch Einsetzen von Kontaktzonen, wie es in Bild 6.42 dargestellt ist, durchgeführt werden. Bei ROMs wird die Programmierung beim Hersteller durchgeführt. Will der Anwender mehr Flexibilität und die Programmierung selbst realisieren, kann er die im Folgenden aufgeführten Speicher verwenden.

7.2

Elektrisch programmierbare und optisch löschbare Speicher

Die ersten groß integrierten programmier- und löschbaren Speicher wurden von Frohman-Bentchkowsky ~FROH~ entwickelt und Floating-Gate-Avalanche-Injection MOS (FAMOS) genannt. In modifizierter Form wird dieses Verfahren noch heute verwendet. In diesem Abschnitt werden zuerst die diversen Speicherzellen betrachtet und anschließend die sich daraus ergebenden Speicherarchitekturen. Eine Elektrisch Programmierbare ROM-Zelle (EPROM) ist in Bild 7.4 dargestellt. Diese Zelle, die auch SIMOS (Stacked Gate Injection MOS) genannt wird, besteht aus einem MOS-Transistor mit Steuer-Gate (SG) sowie einem zusätzlichen isolierten so genannten Floating-Gate (FG), das keine Verbindung nach außen besitzt. SG S n+

IDS FG D n+

Injektion von heißen Elektronen

UGS = 12V

1 [mA]

0,5

UGS = 10V

p 0 1

b)

a)

CHE

UDS

IDS

n+

' UTn

c)

Bild 7.4:

5

[V]

0 1 URef 3

[V]

UGS

a) SIMOS-Zelle; b) IDS (UDS) bei verschiedenen Gate-Spannungen; c) IDS (UGS) vor und nach dem Programmieren

Die nichtflüchtige Speicherung beruht darauf, dass Elektronen auf das isolierte Floating-Gate gebracht werden. Infolge der sehr guten Isolierung dieses Gates durch z.B. SiO2 bleibt die Ladung dort für mehr als 10 Jahre erhalten.

7.2 Elektrisch programmierbare und optisch löschbare Speicher

387

In Bild 7.4b ist der IDS-Strom einer Zelle als Funktion von der UDS-Spannung bei zwei verschiedenen UGS-Werten dargestellt. Die wirksame Gate-Spannung d.h. die Spannung am Floating-Gate ergibt sich dabei aus der kapazitiven Spannungsteilung zwischen Steuer- und Floating-Gate einerseits sowie Floating-Gate und Inversionsschicht andererseits. Da ein Transistor mit kurzer Kanallänge verwendet wird, entsteht mit zunehmender Drain-Spannung drainseitig ein großes Feld. Dies hat zur Folge, dass die Elektronen am Kanalende bis zur Sättigungsgeschwindigkeit beschleunigt werden. Heiße Ladungsträger (Channel Hot Electrons CHE) entstehen (Kapitel 4.5.4). Diese sind so energiereich, dass sie drainseitig kovalente Bindungen aufbrechen, wodurch es zu einer Ladungsträgermultiplikation kommt. Hierbei wandern die Elektronen zur Drain und die Löcher zum Substrat. Eine weitere Folge der hoch energetischen Elektronen ist, dass ein Bruchteil von ihnen – etwa 10-5 % – genügend Energie besitzt, um die Barriere des Gateoxides zu überwinden und auf das Floating-Gate zu gelangen. Die Floating-GateSpannung und der IDS-Strom nehmen ab. Als Folge der negativen Ladung auf dem Floating-Gate verschiebt sich die Einsatzspannung Gl. (4.36) zu höheren Werten. Die Zeit, die zum Programmieren benötigt wird, liegt bei einem Drain-Strom von 500μA im Bereich 1 bis 10μs. Durch Abfragen der Zelle mit einer Referenzspannung von z.B. URef = 2V kann man anhand des fließenden Stromes feststellen (lesen), in welchem binären Zustand sich die EPROM-Zelle befindet. Der Programmiervorgang ist im Bänderdiagramm (Bild 7.5a) dargestellt. n+ A

n+ A

S G

A

A S G

F G

F G n+

n+

0 -2

2

0

4

2

6 8

4

10

6 U

U

I a)

Bild 7.5:

I b)

Querschnitt und Bänderdiagramm einer EPROM-Zelle: a) während des Programmierens; b) nach dem Programmieren mit 0V am Steuergate

388

7 MOS-Speicher

Nach dem Programmieren stellt sich dann am Floating-Gate eine negative Spannung (Bild 7.5b) ein. Dies bedeutet nichts anderes, als dass die Einsatzspannung des Transistors zu höheren Werten hin verschoben ist. Ein Löschen der Ladung auf dem Floating-Gate wird dadurch erreicht, dass man die EPROM-Bausteine einer intensiven UV-Strahlung für ca. 20min aussetzt. Zu diesem Zweck besitzen diese Bausteine einen transparenten Gehäusedeckel. Durch die Bestrahlung erhalten die gespeicherten Elektronen genügend Energie, um über die SiO2Barrieren in den Halbleiter bzw. auf das Steuergate zu gelangen. Ein EPROM-Baustein kann einige hundert Mal gelöscht und programmiert werden. Der transparente Gehäusedeckel verursacht relativ hohe Herstellkosten. Um diese zu senken, werden EPROMs in kostengünstigen Plastikgehäusen geliefert. Dadurch ist natürlich nur eine einmalige Programmierung möglich (One Time Programmable). Es entsteht ein OTP-EPROM.

7.2.1

EPROM Speicherarchitektur

Die Architektur des Speichers (Bild 7.6) ist ähnlich wie die des ROMs aufgebaut. Lesevorgang (UPP = UCC) Mit dem Zeilendekoder wird z.B. über die Treiberschaltung V1 die Wortleitung WL1 mit einer Spannung von UPP = UCC angesteuert, wodurch alle Zellen dieser Wortleitung aktiviert werden. Eine Nachselektion der Bit-Leitungen erfolgt mit einem Spaltendekoder. Dadurch gelangt z.B. die Information der Zelle Z1 an den Eingang E des Leseverstärkers mit den Transistoren T1 bis T4. Dieser vergleicht den Strom der Zelle mit dem einer Referenzzelle, indem die zwischen den Transistoren T3 und T4 entstehende Spannungsdifferenz einem Differenzverstärker D1 zugeführt wird. Der Differenzverstärker wird im Zusammenhang mit analogen Schaltungen im Kapitel 8 näher betrachtet. Bei einer nicht programmierten Zelle (Bild 7.4c) beträgt der Zellstrom weniger als 50μA. Um mit diesem Strom die Bit-Leitung, die eine relativ große parasitäre Kapazität CB besitzt, schnell umladen zu können, sind in dem Leseverstärker zwei Transistoren T1, T2 vorgesehen. Da diese an einer im Speicher erzeugten Referenzspannung von ca. URef = 2V liegen, wird die Spannung an den Source-Gebieten (s) der Transistoren T1 und T2 auf UB = URef – UTn – 'U1 bzw. UB = URef – UTn – 'U2 begrenzt. Hierbei sind 'U1 bzw. 'U2 die zusätzlichen Spannungsänderungen an den Source-Gebieten, die durch die Ströme der Zelle bzw. Referenzzelle entstehen. Da die Spannungsänderungen im Bereich von 200 bis 300mV liegen, wird die Bit-Leitung ('t = CB'U1 / I) schnell umgeladen. Ein weiterer Vorteil der reduzierten Spannung an der Bit-Leitung ist, dass ein unbeabsichtigtes Umprogrammieren der Zellen während des Lesens wesentlich unwahrscheinlicher ist. Verstärkt gelangt das zu lesende Signal über den Differenzverstärker D1 zum Datenausgang DO.

7.2 Elektrisch programmierbare und optisch löschbare Speicher

389 Bit-Leitungen BL

A1

AN AN+1

AM

UPP

UCC

A0

Z E I L E N A D R.

Z E I L E N D E K.

S P A L T E N A D R.

S P A L T E N D E K.

BL1 BL2 BL3 WL1 Z1

TT V1

WL2 WLN

VN UCC

UPP

WortLeitungen WL

CB

VN+1

TS

CB

VM

E

a)

E

UPP vom DO PGM

CB

&

Ref. - Zelle UCC

T5 S

URef

T1

S

T2

URef + zum DO D1

T3 b)

Bild 7.6:

T4 UCC

a) Ausschnitt aus einer EPROM-Speichermatrix mit Ansteuerung; b) Lese- und Programmierschaltung

Programmiervorgang (UPP » UCC) Die Programmierung der EPROMs geschieht dadurch, dass durch ein von außen angelegtes Signal PGM die Datenausgänge zu Dateneingängen umgeschaltet werden (nicht gezeigt) und eine Programmierspannung von z.B. UPP = 12V angelegt wird. Dadurch wird mit Hilfe der Treiberschaltung z.B. V1 die Wortleitung WL1 auf eine Spannung von UPP erhöht. Transistor TT hat in dieser Schaltung die Aufgabe, die hohe Programmierspannung vom Zeilendekoder zu entkoppeln, sodass nur die Treiberschaltung für

390

7 MOS-Speicher

die hohe Spannung ausgelegt zu werden braucht. Die Gates der ausgewählten Zeile erhalten die zum Programmieren benötigte hohe Spannung. Gleichzeitig gelangt über ein NAND-Gatter und einen Transistor T5, die ebenfalls mit UPP betrieben werden, die zu speichernde Information an die Bit-Leitung. In Bild 7.6 wurde ein einfacher differenzieller Leseverstärker vorgestellt. Diesen kann man mit erhöhtem Aufwand wesentlich verbessern, wie im nächsten Abschnitt gezeigt wird.

7.2.2

Stromspannungswandler

Die Verbesserung besteht darin, dass die Spannungsänderung 'U an der Bit-Leitung verkleinert wird, wodurch sich entsprechend die Umladezeit für die Bit-Leitung verringert. Zur Erklärung der Schaltung wird zuerst noch einmal die bereits kurz beschriebene Leseschaltung betrachtet (Bild 7.7a), wobei zur Vereinfachung Transistor T3 (Bild 7.6) durch einen Widerstand ersetzt wurde und der Transistor TS als vernachlässigbarer Serienwiderstand betrachtet wird. UCC

UCC R statt T3

IDS

IDS URef

URef

+

IDS

US

US

IDS

UD Zelle

UD

Zelle

a)

Bild 7.7:

T1

T1

b)

Stromspannungswandler: a) mit Source-Folger; b) mit Verstärker

Je nach Zellzustand fließt dabei ein Strom von I DS , 0 I DS ,1

En 2

En 2

(U Ref  U S , 0  U Tn )

2

bzw. (7.1)

2

(U Ref  U S ,1  U Tn ) .

Die Stromänderung in der Zelle führt zu einer Spannungsänderung an der Source 'U S

U S ,1  U S , 0

2

En



I DS ,1 

I DS , 0



(7.2)

und an der Drain 'U D

( I DS ,1  I DS , 0 ) ˜ R

'I DS ˜ R

von Transistor T1, wobei 'UD » 'US ist, wie folgendes Beispiel demonstriert.

(7.3)

7.2 Elektrisch programmierbare und optisch löschbare Speicher

391

Beispiel: Die Zelle liefert je nach Zustand den Strom IDS,1 = 50μA bzw. IDS,0 = 2μA. Wie groß ist die Spannungsänderung an Source und Drain von T1, wenn En = 1000μA/V2 und R = 50k: betragen? Aus Gl. (7.2) ergibt sich eine Spannungsänderung an der Source von

'U S

0, 25V und

eine entsprechende Spannungsänderung an der Drain Gl. (7.3) von 'U D

2, 4V .

D.h. die Stromänderung der Zelle von 2μA auf 50μA führt zu einer kleinen Spannungsänderung an der Source und einer großen Änderung an der Drain. Die große Bit-Leitungskapazität CB (Bild 7.6) muss somit nur um 'US | 0,25V durch den Zellstrom umgeladen werden. Diese Umladung kann noch schneller erfolgen, wenn 'US weiter reduziert wird (Bild 7.7b) ~SEEV~. Hat der Verstärker eine sehr große Verstärkung, dann stellt sich eine Spannung an der Source von T1 von US = URef ein. Diese bleibt auch dann konstant, wenn sich der Strom der Zelle um 'IDS ändert. An der Drain entsteht dabei ein Spannungsabfall von 'UD = 'IDS ˜ R. Dieser Spannungsabfall ist mit dem der vorhergehenden Schaltung Gl. (7.3) identisch, ohne dass sich jedoch US merklich ändert. Die Leseschaltung kann im Differenzverfahren verwendet werden, indem sie den Zellstrom mit einem Referenzstrom vergleicht (Bild 7.8). UQ

UCC

URef

a)

b)

+

I Zelle CB

Zelle

URef

EQ

TS

Bild 7.8:

UCC

I Ref CB

Ref. - Zelle oder Ref. - Strom

Differenzielle Stromspannungswandlung ~MILL~

Um eventuelle Spannungsunsymmetrien in der Schaltung auszugleichen, wird vor jedem Lesevorgang ein sog. Equalize-Signal EQ angelegt, sodass die beiden Knotenpunkte a) und b) vor dem eigentlichen Lesevorgang dieselbe Spannung besitzen. An-

392

7 MOS-Speicher

schließend wird dann ausgewertet, ob der Zellstrom größer oder kleiner als der Referenzstrom ist, und ein Ausgangssignal UQ generiert. Auf die Realisierung der Differenzverstärker wird in Kapitel 8 näher eingegangen.

7.3

Elektrisch umprogrammierbare Speicher

Das Programmieren und Löschen der im Vorhergehenden beschriebenen EPROM-Bausteine geschieht in speziell dafür entwickelten Geräten. Die Bausteine müssen dazu der Schaltungsplatine entnommen werden. Um dieses umständliche Verfahren zu umgehen und um außerdem mehr Systemflexibilität zu erhalten, wurden elektrisch löschbare und programmierbare Bausteine (Electrically Eraseable and Programmable ROMs, EEPROMs) in unterschiedlichen Techniken entwickelt, von denen die Wichtigsten in den folgenden Abschnitten vorgestellt werden.

7.3.1

Elektrisch umprogrammierbare Speicherzellen

Bild 7.9 soll einen Überblick über Ein-Transistor-Speicherzellen schaffen. Entsprechend der allgemeinen Definition bedeutet Programmieren (Program) die Injektion von Ladungsträgern auf das Floating-Gate und Löschen (Erase) die Extraktion von Ladungsträgern von dem Floating-Gate. In manchen Veröffentlichungen werden hin und wieder jedoch gegenteilige Bezeichnungen verwendet. ETOX-Zelle Bei der ETOX-(EPROM-Tunnel-Oxide) Zelle gelangen beim Programmieren – wie bei der EPROM-Zelle beschrieben – heiße Ladungsträger CHE auf das Floating-Gate. Im Bereich eines dafür vorgesehenen Dünnoxid-Fensters überlappen die Gates den Sourcebereich der Zelle. Durch das dünne Oxid von ca. 5nm zwischen Floating-Gate und Source können beim Löschen Ladungsträger vom Floating-Gate zur Source hin tunneln, wobei das Steuergate an 0V liegt und das Source-Gebiet z.B. an 10V. Dieser Vorgang wird Fowler-Nordheim (FN) Tunnelmechanismus genannt und ist in Bild 7.10 dargestellt.

7.3 Elektrisch umprogrammierbare Speicher

393

Programmieren

Löschen ETOX-Zelle 0V

10V 0V

10V(0V)

10V(0V)

D

S

S

n+

CHE

n+

offen

n+

n+

FN

0V

offen

0V(10V) D

S

n+

D

FLOTOX-Zelle

10V

offen

10V(0V) D

S

n+

n+ FN

FN

n+

FETMOS - Zelle 10V

0V 0V(10V)

offen

offen

offen

D

S

n+

n+

n+

+10V(0V)

FN S

D

0V offen n+

Bild 7.9:

n+ FN

10V(0V) FN

n+

Übersicht über elektrisch umprogrammierbare Ein-Transistor-Zellen mit typischen Spannungswerten. In Klammern gezeichnet inhibit Funktion (wenn nicht anders angegeben liegt das Substrat an 0V)

Der dabei fließende Strom beträgt ca. 10-11A und wird durch den Zusammenhang ~LENZ~ I

2

AE ox e

 B / Eox

(7.4)

beschrieben, wobei A und B Konstanten sind und Eox das elektrische Feld zwischen Floating-Gate und Source-Gebiet erfasst.

394

7 MOS-Speicher

Das Source-Gebiet ist durch eine zusätzliche Phosphorimplantation seicht und tiefer implantiert (graded junction), um die Durchbruchfestigkeit zu erhöhen. Nicht ganz vermieden werden kann jedoch der so genannte GIDL-Effekt, der in Kapitel 4.5.5 beschrieben ist. Dieser führt zu einem zusätzlichen Leckstrom von dem Source-Gebiet zum Substrat.

n+ 0V

S G

F G

FN A

A a)

10V

n+

0 FN 5

10 U

n+ I

b) Bild 7.10:

a) ETOX-Zelle im Löschzustand; b) zugehöriges Bänderdiagramm (Schnitt A – A')

FLOTOX-Zelle Bei der FLOTOX (FLOating gate Thin OXide)-Zelle überlappen die Gates den Drainbereich. Zwischen dem Floating-Gate und diesem Bereich ist ein Dünnoxid-Fenster vorgesehen, sodass mit dem FN-Mechanismus gelöscht und durch Umpolung der Spannung zwischen Steuergate und Drain programmiert werden kann. Der Vorteil dabei ist, dass die fließenden Ströme im Bereich 10-11A liegen und damit wesentlich kleiner sind als die im Fall der CHE-Programmierung (ca. 0,2mA). Von Nachteil ist jedoch eine größere Umprogrammierzeit im Bereich von 1ms.

7.3 Elektrisch umprogrammierbare Speicher

395

FETMOS-Zelle Die FETMOS (Floating gate Electron Tunneling MOS)-Zelle hat im gesamten Gatebereich ein dünnes Gateoxid. Deswegen geschieht die Programmierung mit dem FNMechanismus über den gesamten Gatebereich. Gelöscht werden kann ebenfalls über den gesamten Gatebereich, wozu die Spannungen umgepolt werden. Will man Spannungsänderungen am Substrat vermeiden, kann das Löschen auch über das Drai-Gebiet erfolgen. Der Vorteil der Umprogrammierung über den gesamten Gatebereich ist, dass Degradationsmechanismen – auf die im Folgenden eingegangen wird – sich nicht so stark auswirken, als wenn die Umprogrammierung nur in einem kleinen Fensterbereich stattfindet. Ein Nachteil dieser Zelle ist die relativ große Gate-Kapazität infolge des dünnen Gateoxids. Diese erfordert nämlich ebenfalls eine große Koppelkapazität CK zwischen Steuergate und Floating-Gate, um eine möglichst große Spannung UFG zwischen Floating-Gate und Bulk zu erzeugen.

CK

SG FG CD

ONO CS n+

Bild 7.11:

n+

CB

Kapazitives Ersatzschaltbild der FETMOS-Zelle

Im Fall der Programmierung beträgt diese U FG

U GB

CK C K  CG

,

(7.5)

wobei die Gate-Kapazität CG sich aus der Summe der einzelnen Beiträge CS, CB und CD ergibt. Um eine möglichst hohe UFG-Spannung zu erreichen, wird zur Vergrößerung der Kapazität CK häufig ein ONO (Oxide-Nitrid-Oxid)-Dielektrikum mit großer Dielektrizitätskonstanten zwischen Floating- und Steuer-Gate verwendet. Zusammenfassend soll noch einmal erwähnt werden, dass die Programmierung durch heiße Elektronen (CHE) mit ca. 10μs pro Zelle relativ schnell ist, während bei dem Tunnelmechanismus (FN) zum Programmieren oder Löschen ca. 1ms benötigt wird. Degradationsmechanismen Bei der Zuverlässigkeit der beschriebenen Speicherzellen gibt es zwei besondere Aspekte, die zu beachten sind. Jeder Programmier- und Löschvorgang führt zu einer permanenten Schädigung, wodurch die Zahl der Umprogrammierungen begrenzt ist. Dies ist in Bild 7.12 für eine FLOTOX-Zelle dargestellt. Hierbei wird die Verschiebung der Einsatzspannungen als Funktion der Zahl der Umprogrammierungen (endurance) betrachtet.

396

7 MOS-Speicher

UTn

2 0 -2 -3 10 4 10 6 10 0 10 2 Zahl d. Umprogrammierungen

Bild 7.12:

Typische Verschiebung der Einsatzspannungen in Abhängigkeit von der Zahl der Umprogrammierungen

Die Veränderung der Einsatzspannung ist dabei auf das Einfangen von Elektronen in Störstellen (traps) im Tunneloxid zurückzuführen ~MIEL~. Nach ca. 105 – 106 Umprogrammierungen schließt sich das Einsatzspannungsfenster der Zelle. In Abhängigkeit von der Empfindlichkeit der Leseschaltung wird der Speicher dann unbrauchbar. Ein anderer Fehlermechanismus ist eine verkürzte Zeit für die Datenhaltung (retention failure). Die Hersteller garantieren allgemein zehn Jahre Datenhaltung ohne Spannungsversorgung oder unter normalen Betriebsbedingungen, wobei die Zahl der Zugriffe (Lesen der Zellen) unbegrenzt ist. Es kann jedoch vorkommen, dass einzelne Zellen im Speicher nach einer gewissen Zahl von Umprogrammierungen die Zehnjahresgrenze nicht mehr erfüllen. Dies kann u.a. durch Oxiddefekte verursacht sein. Ebenfalls wurde beobachtet, dass vereinzelte Zellen die Information verlieren und anschließend wieder brauchbar sind. Eine Möglichkeit die beschriebenen Probleme zu minimieren besteht darin, ein Fehlererkennung und –korrektur Algorithmus on-chip zu verwenden. Allgemeine Problematik Verknüpft man die Zellen zu einer NOR-Matrix, ergeben sich unerwünschte Entladungen der Floating-Gates. 0V Z1

10V (5V) Z2

10V

WL1 offen ausgewählt Z3

Entladung möglich

Z4

0V

WL 2 BL1

Bild 7.13:

BL2

NOR-Matrix mit FLOTOX-Zellen während des Programmierens

7.3 Elektrisch umprogrammierbare Speicher

397

Dies ist als Beispiel für FLOTOX-Zellen während des Programmierens in Bild 7.13 dargestellt. Die Zellen an der Wortleitung WL1 mit 10V sind ausgewählt. Mit 0V an BL1 und z.B. 10V an BL2 werden nur Elektronen auf das Floating-Gate von Z1 injiziert, während die Ladung bei Z2 unverändert bleibt. Wortleitung WL2 ist mit 0V nicht ausgewählt. Da 10V an BL2 anliegen, kann jedoch ungewollt Ladung vom FloatingGate zum Drain-Gebiet bei Zelle Z4 tunneln. Unterdrückt aber nicht beseitigt werden kann diese Entladung, wenn an diese Bit-Leitung statt 10V z.B. nur 5V angelegt wird. Eine weitere Erniedrigung der Spannung ist nicht möglich, da dies wiederum eine unbeabsichtigte Injektion bei Z2 hervorrufen würde. Beim Programmieren werden Elektronen auf das Floating-Gate injiziert und beim Löschen extrahiert. Werden mehr Elektronen extrahiert als injiziert, wird das FloatingGate positiv aufgeladen, wodurch die Zellen nicht mehr abgeschaltet werden können. Es kommt zum sog. „over erase“. Die genannten Probleme können durch die in Bild 7.14 gezeigten Möglichkeiten umgangen werden. Unerwünschte Entladungen Over Erase

Zwei - Transistor - Zellen

Bild 7.14:

Split - Gate - Zellen

Flash Architekturen (Kapitel 7.3.2)

Allgemeine Lösungsansätze

Zwei-Transistor-Zellen Diese bestehen aus der eigentlichen Speicherzelle und einem Auswahltransistor (Bild 7.15). Nur dort, wo an der Selektionsleitung SL z.B. 10V anliegen, können die Zellen programmiert oder gelöscht werden. Da die Transistoren TS ausgeschaltet sind, fließt bei keinem Transistor ein Drain-Sourcestrom. Unerwünschte Entladungen werden sehr stark reduziert, da nur die selektierten Zellen mit den Bit-Leitungen verbunden sind. Ein „over erase“ spielt keine Rolle, da mit Hilfe der Auswahltransistoren an den SL-Leitungen die Zellen immer sicher ausgeschaltet werden können. Gelesen wird, indem der TSTransistor eingeschaltet wird, sodass dann bei dieser ausgewählten Zeile IDS-Ströme fließen können. Dazu werden die zugehörigen WL- und SL-Leitungen mit z.B. 3V beaufschlagt. Die Größe des Stroms an der jeweiligen Bit-Leitung – ähnlich wie in Bild 7.8 vorgestellt wurde – bestimmt den Binärzustand der Zelle.

398

7 MOS-Speicher 0V

10V

10V

10V

SL 1 selektiert

SL 1

10V selektiert

unveränd.

10V

WL 1

0V

unveränd.

0V

WL 1

Löschen

Progr. TS 0V

offen

0V

SL 2

0V

WL 2 BL2

BL1

TS

SL 2

0V

WL 2 BL1

offen

a)

offen

TS

BL2 TS

offen

b)

Bild 7.15:

a) Selektiertes Programmieren und b) Löschen von Zwei-TransistorFLOTOX-Zellen

Split-Gate-Zellen Von Nachteil bei der Zwei-Transistor-Zelle ist der erhöhte Chip-Flächenbedarf, sodass diese Anordnung nur für kleine Speicherfelder Anwendung findet. Als Kompromiss werden sog. Split-Gate-Zellen verwendet. Ein typisches Beispiel ist in Bild 7.16 dargestellt. 10V 0V S n+

SG FG 10V n+ D

Tr. CHE

a)

0V 0V S n+

FN 10V n+ D

b)

3V 0V S n+

I=? n+ D

c)

Bild 7.16:

Split-Gate-Zelle: a) Programmieren CHE von der Drain-Seite; b) Löschen FN zwischen FG und Drain; c) Lesen

7.3 Elektrisch umprogrammierbare Speicher

399

Hierbei wird das Steuergate gleichzeitig für die kapazitive Kopplung zum Floating-Gate und in einem weiteren Bereich als Auswahl-Transistor verwendet. Dieser Bereich (Tr) unterliegt nämlich nur der Spannung, die am Steuergate herrscht. Programmiert wird in dem Beispiel mit heißen Elektronen (CHE) an der Drain (Drain Side Injection DSI) und gelöscht wird mit dem FN-Mechanismus. Die Programmierung durch heiße Ladungsträger hat zur Folge, wie bereits mehrfach erwähnt, dass diese relativ schnell in ca.10μs erfolgt, während das Löschen durch den FN-Mechanismus im Bereich von einigen ms liegt. SP 3V 10V n+ D

0V S n+

FG 0V S n+

CHE a)

12V

FN

SG 0V n+ D

b) 3V

0V S n+

I=? n+ D

c)

Bild 7.17:

Split-Gate-Zelle: a) Programmieren CHE von der Source-Seite; b) Löschen FN zwischen SG und FG; c) Lesen

Von Nachteil ist, dass der erforderliche Strom während des Programmierens ungefähr 0,5mA beträgt. Dieser kann reduziert werden, wenn eine Split-Zelle, wie sie in Bild 7.17 dargestellt ist, verwendet wird ~HUAN~. Der wesentliche Unterschied zur vorher beschriebenen Zelle ist ein relativ großer Oxidspalt (SP) von ca. 40nm ~SSTI~ zwischen dem Floating- und Steuergate. Dadurch entsteht im Silizium an der Halbleiteroberfläche eine kleine Barriere. Elektronen mit genügend Energie können die Barriere überwinden und zur Drain gelangen. Ein Bruchteil von diesen energetischen Elektronen wiederum kann die Barriere zum Floating-Gate überwinden und dieses aufladen. Der Drain-Sourcestrom, der bei dieser sog. SourceSide-Injection (SSI) fließt, ist infolge der Barriere mit ca. 1μA ~SSTI~ sehr gering. Das Löschen der Zelle geschieht durch den FN-Mechanismus zwischen dem Floating- und dem Steuergate.

7.3.2

Flash-Speicher-Architekturen

Soll ein elektrisch umprogrammierbarer Speicher (EEPROM) bit-weise umprogrammierbar sein, wird – wie im Vorhergehenden beschrieben wurde – eine Zwei-Transistor-Zelle bestehend aus Auswahltransistor und Speicherzelle oder eine Split-GateZelle benötigt. Dies bedeutet einen relativ großen Chip-Flächenbedarf, wodurch sich diese Art der Architektur nicht besonders gut für groß integrierte Speicher eignet, wie

400

7 MOS-Speicher

sie z.B. bei der Musik oder Bildspeicherung benötigt werden. Eine Lösung, dies trotzdem zu erreichen, besteht darin, Ein-Transistor-Zellen (Bild 7.9) in Flash-Architekturen zu verwenden. Flash bedeutet dabei nichts anderes, als dass ein ganzer Speicherblock oder ein kompletter Speicher gleichzeitig gelöscht werden kann. Wesentliche ChipFlächenersparnisse sind die Folge. Grundsätzlich kann man die Flash-Speicher-Architekturen in NOR- und NAND-Anordnungen aufteilen. NOR-Architektur Eine NOR-Architektur mit ETOX-Zellen (Bild 7.9) ist in Bild 7.18 dargestellt. Alle Zellen werden gleichzeitig mit dem FN-Mechanismus gelöscht. Hierzu werden alle Sourceleitungen SL mit z.B. 10V und alle Wortleitungen mit 0V versehen. Die Programmierung einer selektierten Zelle geschieht dadurch, dass alle Sourceleitungen SL an 0V und an der ausgewählten Wortleitung z.B. 10V anliegen. Abhängig von den Daten an den Bit-Leitungen (10V bzw. 0V) können heiße Ladungsträger (CHE) zum Floating-Gate gelangen. BL1

BL2

0V

BLN 10V

WL1

n+ b) S

WL2

n+ offen FN Löschen D 10V

0V n+ SL a)

c)

10V (0V) n+ CHE Programm 3V

0V

I=? n+

n+ d)

Bild 7.18:

ONO SiO2

Lesen

a) NOR-Architektur mit ETOX-Zellen; b) Löschen; c) Programmieren; d) Lesen (in Klammern gezeichnet inhibit Funktion)

Der Löschvorgang kann dabei wie bereits erwähnt zu einem sog. „over erase“ führen, wodurch Zellen nicht mehr ausgeschaltet werden können. Diese kann durch eine intelligente Lösch- und Modifiziermethode vermieden werden ~INTE~, ~TANA~. Zum Löschen werden alle Zellen eines Blocks zuerst so programmiert, dass sie einen gemeinsamen Ausgangszustand einnehmen. Nach dieser Initialisierung wird an die gemeinsame Sourceleitung SL (Bild 7.18a) ein Puls von z.B. 10V angelegt (alle Wortleitungen an 0V). Danach wird der Zustand der Zellen gemessen und wenn nötig ein weiterer Puls angelegt. Dies wird so lange wiederholt, bis der gewünschte gelöschte Zellzustand erreicht ist.

7.3 Elektrisch umprogrammierbare Speicher

401 START Initialisierung Program. Puls

Erneuter Puls

Nein

Hat Zelle den gewünschten Zustand Ja Ende

Bild 7.19:

Programmierschema für ETOX-Zellen

Die Programmierung kann nach einem ähnlichen Schema ablaufen. Bild 7.20a zeigt die dadurch erreichbare Verteilung der Einsatzspannungen.

Daten=1

10 5 10 4 Zellenzahl 10 2

0

11

10 5 10 4

10 01 00

Zellenzahl 10 2

Program. Löschen

1

1,5 a)

Bild 7.20:

2,5 3,5 4,5

5,5 UTn

1

1 2

3

4

5

6

7 UTn

b) Verteilung der Einsatzspannungen: a) ein Bit pro Zelle; b) zwei Bits pro Zelle ~ATWO~

Diese Lösch- und Modifizier-Methode ist so wirksam, dass mehrere Bits pro Zelle – wie z.B. in Bild 7.20b gezeigt – möglich sind. Der Leseverstärker ist ähnlich wie in Bild 7.8 dargestellt aufgebaut, jedoch werden entsprechend der Zahl der zu programmierenden Ströme bzw. Einsatzspannung verschiedene Referenzströme verwendet ~BAUE~. Im vorhergehenden Beispiel – mit ETOX-Zellen – wird mit heißen Ladungsträgern programmiert und durch FN-Mechanismus gelöscht. Als nächstes Beispiel wird eine Architektur betrachtet, die zum Programmieren und Löschen den FN-Mechanismus verwendet ~NOZO~. Die FETMOS-Zellen sind parallel zwischen Sourceleitungen S und Bit-Leitungen BL angeordnet (Bild 7.21). Werden für diese Leitungen Diffusionsbahnen verwendet, können die Zellen ohne Kontaktzonen Platz sparend angeordnet werden. Mit den Transistoren TB ist es möglich, die Zellen eines Blocks mit den globalen Bit-Leitungen BLg zu

402

7 MOS-Speicher

verbinden (Ansteuerung nicht dargestellt). Transistor TS ermöglicht die Verbindung der Source-Gebiete S mit 0V. Blg

Blg Block TB

D E K O D E R

TB

12V

0V (3V) n+ WL Progr. Sektor S FN WL -9V

3V (0V) BL

S TS

S TS

BL

n+ FN n+ Löschen offen +3V Block 0V I=? n+

SA

SA

DATENREGISTER

Bild 7.21:

0V (3V) n+ D

n+ Lesen

SA I/0

Daten

Architektur mit FETMOS-Zellen und Ansteuerspannungen (in Klammern gezeichnet inhibit Funktion)

Das Programmieren und Löschen geschieht sektorweise, wodurch eine hohe Systemflexibilität erreicht wird. Liegen die Leitungen S und BL an 0V, dann erfolgt das Programmieren eines Sektors, wenn an dessen Wortleitung z.B. 12V anliegen. Das Löschen geschieht dagegen mit –9V an der Wortleitung und mit 3V bzw. 0V an der Bit-Leitung ~KUME~. Bei 3V geschieht dann die Löschung mit Hilfe des FN-Mechanismus, während bei 0V dieser Mechanismus unterdrückt wird. Die geringe Feldreduzierung reicht aus, da der Tunnelstrom Gl. (7.4) exponentiell vom Feld abhängig ist. In der gezeigten Speicherarchitektur gelangen die Daten über ein Register in den Speicher oder über Leseverstärker SA in das Register, wodurch sog. File-Anwendungen möglich sind. Zur Kontrolle der Einsatzspannungsverteilung wird ebenfalls eine Löschund Modifiziermethode verwendet. NAND-Architektur In den bisher beschriebenen Architekturen wurden NOR-Zellen-Anordnungen betrachtet. Die Zellen können noch Platz sparender und ebenfalls ohne Kontaktzonen aufgebaut werden, wenn eine NAND-Architektur ~KIRI~ verwendet wird (Bild 7.22). Als Speicherzellen werden wiederum FETMOS-Zellen (Bild 7.9), die durch FN-Mechanismus gelöscht und programmiert werden können, verwendet. Zum Löschen werden alle Selektionstransistoren TN und TM ausgeschaltet und z.B. 20V an die p-Wanne der Zellen und an das n-Substrat über die Peripherieschaltung (Bild 7.22c) gelegt.

7.3 Elektrisch umprogrammierbare Speicher BL1 WS 1

403

BL2 BL1 WS 1

TN

TN

WL1

WL1

WL2

WL2

n+

p-Wanne

NAND-Zellen

WL N

WL N WS 2

TM

a)

TM

WS 2

n+

S p

S p-Wanne

n-Substrat

n-Substrat Anschluss n+ Zellenzahl gelöschte Zellen

programmierte Zellen

Peripherie p+

p-Wanne n-Wanne

20V

b)

Bild 7.22:

0V

Einsatzspannung

c)

a) Ausschnitt aus einer NAND-Architektur; b) Verteilung der gelöschten und programmierten Zellen; c) Querschnitt NAND-Technologieaufbau

Alle Wortleitungen WL werden mit 0V beaufschlagt. Damit ergibt sich die in Bild 7.23 gezeigte Situation. Hierbei wird so lange gelöscht, bis alle Zellen in den normally-on-Bereich (Verarmungstransistor) gelangen (Kapitel 5.3.1, Bild 5.11) und nicht mehr ausgeschaltet werden können (Bild 7.22b). Das Programmieren der Zellen geschieht ebenfalls über den FN-Mechanismus (Bild 7.24). Dazu werden alle Selektionstransistoren TN ein und alle TM ausgeschaltet. Ladungsträger können auf dasjenige Floating-Gate tunneln, dessen Bit-Leitung (BL2) an 0V und dessen Wortleitung (Steuergate) an z.B. 20V liegt. Das Tunneln wird unterdrückt, wenn die Bit-Leitung (BL1) z.B. an 7V liegt, wodurch sich an der Inversionsschicht der entsprechenden Zelle eine Spannung von ca. 6V einstellt.

404

7 MOS-Speicher

BL1 0V

BL2

TN

p-Wanne n-Substrat

TN

n+

0V 0V 0V FN

0V

20V

0V

Bild 7.23:

n+

TM

TM

20V

S p-Wanne 20V n-Substrat 20V

Spannungskonstellation während des Löschens

Gelesen werden die Zellen – wie bereits bei dem PLA mit Verarmungstransistoren beschrieben wurde (Kapitel 6.4.2) – dadurch, dass an einer Wortleitung 0V angelegt wird (Bild 7.25) und alle anderen Speicherzellen mit z.B. 5V an der Wortleitung leitend geschaltet werden. Ist die Zelle gelöscht (normally-on), fließt ein Strom, während im anderen Fall dieser vernachlässigbar ist. BL1

~ 6V

7V

BL2

7V

0V

TN

TN

0V

n+

n+ 10V

20V

~ 6V

0V

~ 6V

20V

20V offen n+

offen n+ 10V 0V

Bild 7.24:

TM

TM

S p-Wanne 0V n-Substrat 0V

Spannungskonstellation während des Programmierens

~ 0V

7.3 Elektrisch umprogrammierbare Speicher BL1 I=?

405 BL2 I=?

5V 5V selektierte Zeile

0V 5V 5V

S 0V p-Wanne 0V n-Substrat 0V

Bild 7.25:

Spannungskonstellation während des Lesens

Die Hintereinanderschaltung der Zelltransistoren hat zur Folge, dass der Lesevorgang relativ langsam abläuft. Deswegen werden meistens nicht mehr als 16 Zelltransistoren in einem Block hintereinander geschaltet ~IMAM~. Zur Erhöhung der Bit-Dichte können, genau wie bei der NOR-Architektur beschrieben, mehrere Einsatzspannungen in die Zelle durch wiederholtes Programmieren und Verifizieren eingeschrieben werden ~JUNG~. Hierdurch kommt man dem Ziel näher, einen nichtflüchtigen Massenspeicher mit z.B. serieller Datenschnittstelle (File-Application) zu realisieren.

7.3.3

NROM

Hierbei handelt es sich ebenfalls um umprogrammierbare Speicher in FlashOrganisation, jedoch wird die Information nicht auf ein floatendes Gate gebracht, sondern in Störstellen im Siliziumnitrid Si3N4 abgelegt (Bild 7.26).

Oxid Siliziumnitrid Oxid

G S(D)

n+

D(S)

n+

Bit 2 Bit 1 p-Sub. Bild 7.26:

Querschnittsskizze durch eine NROM-Zelle

Die Grundstruktur ist ein MOS-Transistor, bei dem zwischen zwei Oxidschichten eine Nitridschicht aufgebracht ist. Durch die dünnere auf dem Silizium liegende Oxidschicht gelangen einige heiße Ladungsträger (CHE) in die Störstellen des Nitrids. Durch diesen

406

7 MOS-Speicher

Vorgang ist es möglich, je ein Bit in der Nähe der Diffusionsgebiete zu speichern. Gelöscht werden kann die gespeicherte Information durch die Injektion von heißen Löchern (Hot Hole Injection HHI) ebenfalls in Nitridstörstellen. Wie dies im Einzelnen funktioniert und wie die gespeicherte Information ausgelesen werden kann, wird im Folgenden betrachtet. Dazu ist in Bild 7.27a die Zelle mit Spannungen während des Programmierens dargestellt.

-5V

9V A 0V n+ a)

Bild 7.27:

7V CHE

A´

n+

A

offen

n+

n+ b)

5V

n+

n+

HHI

A´

NROM-Zelle: a) Programmierbedingungen; b) Löschbedingungen

Mit einer gewissen Wahrscheinlichkeit gelangt dabei ein Teil der heißen Elektronen über die Oxidbarriere und wird in den Störstellen (Traps) des Nitrids eingefangen (Bild 7.28a). Der Bandabstand des Nitrids beträgt 5,1eV, wobei die Störstellen in etwa 2,5eV von der Bandkante WC und ca. 1,3eV von der Bandkante WV entfernt sind |KAPO|. Die in den Störstellen eingefangenen Elektronen verursachen einen Anstieg der Einsatzspannung. Der gesamte Programmiervorgang liegt im Bereich von einigen μs, wobei ein IDS-Strom in der Größenordnung von 100μA fließt |BLOO|. Zum Löschen der gespeicherten Information werden Löcher in die Nitridschicht injiziert (Bild 7.27b). Um dies zu ermöglichen, wird eine negative Spannung an das Gate und eine positive Spannung an die Drain angelegt. Dadurch kommt es in dem n+-DrainGebiet zu einer Band-zu-Band-Generation, wobei die Elektronen zur Drain hinwandern und einige Löcher (HHI) über die Oxidbarriere von den Störstellen eingefangen werden (Bild 7.28b). Dieser Vorgang, bei dem die Löcher jedoch – wegen 0V am Gate – zum Substrat hin wandern, ist in Kapitel 4.5.5 mit dem Titel „Gateinduzierter Drainleckstrom“ (GIDL) beschrieben. Die eingefangene positive Löcherladung bewirkt, dass die Einsatzspannung abnimmt. Die Löcherinjektion dauert einige 100μs, bis die Elektronenladung elektrisch neutralisiert ist. Der dabei fließende Strom ist in der Größenordnung von wenigen nA |BLOO|. Die Injektion von Löchern bedeutet nicht, dass die Elektronen mit den Löchern rekombinieren und den Ausgangszustand wiederherstellen, sondern dass diese sich gegenseitig neutralisieren. Vorausgesetzt werden kann dabei, dass die Dichte der Störstellen im Nitrid sowie an der Si3N4 zur SiO2 Grenzschicht um ein Wesentliches größer ist als die Zahl der gespeicherten Ladungsträger auch nach sehr vielen Umprogrammierungen.

7.3 Elektrisch umprogrammierbare Speicher

W

p-Substrat

407

-5

Gate

SiO2

0 1 WC Störstellen

-1

WC

Si3 N4 Si O2

0 1

5 Si O2 WV 9

Gate

Si3 14

WV 5

I ,U

Drain

I ,U SiO2

Bild 7.28:

Bänderdiagramm der NROM-Zelle (Schnitt A-A` Bild 7.27): a)Programmieren; b) Löschen

Um optimierte Verhältnisse beim Lesen der Zellen zu schaffen, wird die Injektion von Elektronen bzw. Löchern, ähnlich dem in Bild 7.19 vorgestellten Programmierschema, so durchgeführt, dass immer eine vorgegebene Einsatzspannung eingestellt wird. Bei der Elektroneninjektion hat diese einen Wert von ca. 4V, während bei der Löcherinjektion eine Erniedrigung auf ca. 2,5V |BLOO| stattfindet. Zur Verschiebung der Einsatzspannung reichen dabei ca. 500 Ladungsträger als Unterschied aus. Vergleicht man die Zahl der Umprogrammierungen und die Datenhaltungszeit der Ladungsträger der NROM-Zellen mit denen der E2PROM-Zellen, so sind diese vergleichbar. Die Mechanismen für die Begrenzungen sind jedoch verschieden. Die Begrenzung der Zahl der Umprogrammierung kann man sich so vorstellen, dass durch die Schädigung der Oxidschichten während des Umprogrammierens die Ladungsträger durch das Oxid tunneln und die Störstellen verlassen können. Die Datenhaltung dagegen kann durch die Wanderung der injizierten Ladungen erklärt werden. Die Injektion von Elektronen findet aus der Inversionsschicht heraus nahe am Drain-Gebiet statt, während die Injektion von Löchern innerhalb des n+-Drain-Gebietes erfolgt. Dadurch sind die Verteilungen von Löchern und Elektronen im Nitrid nicht deckungsgleich. Wird angenommen, dass die laterale Löcherbeweglichkeit im Nitrid wesentlich größer ist als die der Elektronen |LIOU|, so kann man davon ausgehen, dass eine Löcherwanderung in Richtung Source im Laufe der Zeit stattfindet, wodurch die Einsatzspannung abnimmt und die Datenhaltung begrenzt wird.

408

7 MOS-Speicher

WL

0V

0V

0V

7V

S

7V

7V

D

7V

7V

0V

0V

0V 0V

9V

9V D

0V

CHE

7V

0V

S

CHE

0V

0V

BL a)

Bild 7.29:

b)

NROM-Zellenfeld: a) Programmierung rechtsseitig, b) Programmierung linksseitig

Die NROM-Zellen können Platz sparend in einer Struktur mit virtueller Masse realisiert werden (Bild 7.29). An der ausgewählten Wortleitung (WL) liegt eine Spannung von 9V, während an den verbleibenden 0V anliegt. Dadurch werden CHE rechtsseitig in die ausgewählte Zelle injiziert (Bild 7.29a). Werden dagegen die Spannungen an den Bit-Leitungen, wie in Bild 7.29b gezeigt, verändert, geschieht die Injektion linksseitig in der Zelle. Gelöscht werden können die Zellen eines Speichersektors nur alle gleichzeitig (Flashbetrieb). Wie dies geschieht, geht aus Bild 7.30 hervor. WL

5V

5V

5V

5V

5V -5V -5V -5V

HHI -5V BL

Bild 7.30:

0V

Löschen eines Speichersektors

Alle Wortleitungen sind mit –5V und alle Bitleitungen mit +5V verbunden. Dadurch kommt es bei allen Zellen zur Injektion von heißen Löchern. Im Lesebetrieb muss die NROM-Zelle in Stromsättigung mit UDS  UGS – UTn betrieben werden (Bild 7.31a). Dadurch hat das drainseitig vorhandene Ladungspaket keinen Einfluss auf den Sättigungsstrom, da die Ladungsträger vom Abschnürpunkt ausgehend durch die Raumladungszone zur Drain hindriften. Nur das sourceseitig vorhandene Ladungspaket beeinflusst die Ladungsträgerdichte in der Inversionsschicht und damit den Drain-Strom, der in der Größenordnung von einigen wenigen 10μA liegt. Mit Hilfe des

7.3 Elektrisch umprogrammierbare Speicher

409

in Abschnitt 7.2.2 vorgestellten Stromspannungswandlers kann die Größe des Stroms ausgewertet werden. Infolge des Verstärkers wird die Spannung an der selektierten Bitleitung auf z.B. ~3,5V festgehalten, während an der links daneben liegenden Bitleitung 0V über die Schalter angelegt wird (Ansteuerung nicht dargestellt). Die selektierte Wortleitung wird ebenfalls mit 3,5V angesteuert. Damit befindet sich die ausgewählte Zelle in Stromsättigung. Um zu vermeiden, dass die verbleibenden Zellen an der Wortleitung einen Einfluss auf das Leseergebnis haben, werden an die rechts neben der selektierten Zelle liegende Bitleitung 3,5V über die Schalter angelegt. I/UWandler

I/UWandler UQ

3,5V

UQ

3,5V

+

+

~3,5V L

H

L

L

L

L

L

L

L

L

H

L

L 3,5V

H

L

H

L

L

~3,5V

0V

L

L

L

S

L

L

H H

L

~3,5V

WL

L

L

L 3,5V

H H

L

L

L

L

L

L 0V

L

~3,5V

D

0V

0V

3,5V

3,5V D

0V

S

0V

BL 0V

offen

0V

3,5V

offen

0V

offen

3,5V

0V 3,5V

3,5V S 0V

D ~3,5

n+

n+

Bild 7.31:

D ~3,5

S

n+

n+

0V I DS

I DS a)

offen

b)

Lesen der Speicherinformation: a) linksseitig; b) rechtsseitig

Alle anderen Bitleitungen sind mit keiner Spannung verbunden. Unter diesen Randbedingungen ist nur die ausgewählte Zelle aktiviert. Bei den beschriebenen Lesebedingungen wird das linksseitig in der Zelle vorhandene Ladungspaket ausgewertet. Soll dagegen z.B. die rechtsseitig angeordnete Ladung dieser Zelle ausgewertet werden, dann ist dies möglich, wenn, wie in Bild 7.31b dargestellt, die Spannungen entsprechend vertauscht werden.

410

7 MOS-Speicher

Vergleicht man den NROM-Speicher mit den bereits vorgestellten Floating-Gate-Versionen, dann können als Vorteil die kurzen Umprogrammierzeiten wegen der geringen Zahl der injizierten Landungsträger und der einfache Strukturaufbau angeführt werden. Bei dem vorgestellten nichtflüchtigen Speicher werden relativ hohe positive wie negative Spannungen benötigt. Diese sollen – um den Speicher anwenderfreundlich zu gestalten – alle „on-chip“ aus nur einer Versorgungsspannung von z.B. 3,3V oder 1,8V erzeugt werden. Dies geschieht über Ladungspumpen, auf die im nächsten Abschnitt näher eingegangen wird. Da diese chip-internen Ladungspumpen nur für geringe Strombelastungen ausgelegt werden können, eignen sie sich meist nur für Speicher, die zum Löschen und Programmieren sehr kleine Ströme verwenden.

7.3.4

Chip-interne Spannungserzeugung

Im Zusammenhang mit dem Bootstrap-Treiber (Kapitel 5.5.2) wurde eine chip-interne Spannungsvervielfachung bereits diskutiert. Ausgangspunkt dazu ist die in Bild 7.32 noch einmal wiedergegebene Schaltung. UCC

D

S

U1

UCC -UTn

I1 UCC

C

UGS

I1 = 0V

UCC

S

D

U1

U1

Bild 7.32:

2UCC -UTn

2UCC -UTn

UCC -UTn

C UGS = 0V I1 = UCC a)

t

0

0 b)

W

t

Bootstrap-Prinzip: a) Schaltung mit I1 = 0V und I1 = UCC; b) Zeitverhalten

Beträgt die Taktspannung I1 = 0V, dann wird die Kapazität auf U1 = UCC – UGS = UCC – UTn aufgeladen. Wird die Taktspannung anschließend auf I1 = UCC erhöht, stellt sich eine Spannung von U1 = UCC – UTn + I1 = 2UCC – UTn ein, wenn die parasitären Kapazitäten Gl. (5.65) als vernachlässigbar betrachtet werden. D.h. zu der Spannung der aufgeladenen Kapazität wird die Taktspannung addiert. Eine Spannungserhöhung resultiert. Da in diesem Zeitintervall W die Spannung U1 größer ist als UCC, sind bei dem Transistor die Funktion von Source und Drain vertauscht. Mit UGS = 0 sperrt der Transistor, wodurch die Ladung der Kapazität – wenn man von Restströmen absieht – erhalten bleibt. Da in dieser Konfiguration der Transistor wie eine Diode wirkt, bezeichnet man diesen häufig als MOS-Diode. Wird eine weitere Stufe angeschlossen (Bild 7.33), wobei die Kapazität C2 mit dem Takt I2 verbunden ist, ergibt sich eine zusätzliche Spannungserhöhung auf insgesamt U2 = 3 UCC – 2UTn. Hierbei wird zur Vereinfachung an-

7.3 Elektrisch umprogrammierbare Speicher

411

genommen, dass die Substratsteuerung vernachlässigbar ist, wodurch die Einsatzspannungen der Transistoren gleich groß sind. Außerdem soll zur Vereinfachung in diesem Beispiel C1 » C2 sein, sodass man keinen Ladungsausgleich zu berücksichtigen hat und die erhöhte Spannung sofort entsteht. I1 U1

UCC C1

U2 C2

I1

UCC t

0 I2

UCC

I2

a)

t 2UCC -UTn

0 U1

UCC -UTn 0 U2

t 3UCC -2U Tn 2UCC -2U Tn

b) 0

Bild 7.33:

t

Prinzip der Spannungsvervielfachung mit zwei Stufen (C1 » C2): a) Schaltung; b) Zeitdiagramm

Mit zwei Bootstrap-Kondensatoren bzw. Bootstrap-Stufen ergibt sich damit eine maximale Spannung von

Un

n  1 U CC

 nU Tn ,

(7.6)

wobei n = 2 ist. Wird die Schaltung erweitert (Bild 7.34), resultiert am Knoten n eine entsprechend Beziehung (7.6) beschriebene maximale Spannung. Um aus der sich an diesem Knoten ändernden Spannung eine Gleichspannung zu erzeugen, ist ein zusätzlicher Transistor TD nötig. Dieser wirkt wie eine Diode, über die die Kapazität CL aufgeladen wird. Da über dem Transistor ein Spannungsabfall von UTn auftritt, ergibt sich am Ausgang eine Spannung von U DC

( n  1)(U CC  U Tn ) .

(7.7)

In realen Schaltungen werden gleichgroße Kondensatoren verwendet, wodurch es bei jeder Stufe zum Ladungsausgleich kommt. Dies bedeutet jedoch nicht, dass die maximale Ausgangsspannung sich nicht einstellt, sondern nur, dass dazu mehrere Taktzyklen benötigt werden, bis der Endzustand erreicht wird.

412

7 MOS-Speicher UCC

C

C

C C

I1 I2

Bild 7.34:

TD

n

2

1

UDC

CL

C

Vielstufige Spannungsmultiplikation

Die als Dickson Charge Pump bekannte Schaltung hat den Nachteil, dass die Ausgangsspannung um den Wert der Einsatzspannung verkleinert ist. Das ist besonders bei geringer Versorgungsspannung störend. Durch die im Folgenden vorgestellten Schaltungen kann dies vermieden werden. Ausgangspunkt ist die in Kapitel 5.5.2 beschriebene Bootstrap-Treiber Schaltung (Bild 5.36). In dieser Schaltung wird ein Spannungsgenerator dazu verwendet, eine überhöhte Gleichspannung zu erzeugen. In Bild 7.35 ist dieser Teil der Schaltung, der besseren Übersicht wegen, noch einmal dargestellt. UCC

2 UCC (UCC )

T1 T2

UCC (2UCC ) A CB

+

Cp B

UCC

S

T3

+

S

CB

Cp

D

UDC

G

p+

D

IL

p+ IB

CL

n-Wanne I

0V

Bild 7.35:

UCC

IC

I

p-Substrat

0V

Eintakt-Spannungsgenerator zur Erzeugung einer Gleichspannung

Auf die Transistoren TP wurde zur Vereinfachung der Schaltung verzichtet. Nach einigen Taktzyklen stellt sich jedoch, ebenfalls wegen der gegenseitigen Kopplung der Transistoren T1 und T2 an den Kapazitäten CB, eine Spannung von UCC ein. Hat der Takt eine Spannung von 0V, dann liegt am Knoten A eine Spannung von UCC und am Knoten B eine von 2UCC an. Damit ist T3 ausgeschaltet. Ändert sich der Takt, sodass an den Schaltungsknoten A und B die Spannungen 2UCC und UCC anliegen (in Klammern dargestellt), dann ist T3 eingeschaltet. Die Kapazität CL wird nach einer Initialisierungsphase von einigen Taktzyklen auf eine Gleichspannung von 2UCC aufgeladen. Bisher wurde davon ausgegangen, dass an den Knoten A und B jeweils eine maximale Spannung von 2UCC erzeugt wird. Diese ist jedoch geringer, wenn die parasitären Kapazitäten CP (Bild 7.35) nicht vernachlässigbar sind. In diesem Fall stellt sich an den Schaltungsknoten ein reduzierter Wert von

7.3 Elektrisch umprogrammierbare Speicher

413

U CC  I

U

CB CB  CP

U CC  U CC

U

(7.8)

CB CB  CP

ein. Dies bedeutet, dass die Ausgangsspannung UDC nach einer Initialisierungsphase ebenfalls nur auf diesen Wert aufgeladen wird. Während des Aufladens der Lastkapazität CL, d.h. während der Initialisierungsphase, wird der in dem Ausschnitt dargestellte parasitäre bipolare Transistor von T3 aktiv, wodurch ein Kollektorstrom IC zum p-Substrat fließt. Dieser Strom tritt jedoch nur einmalig in der Initialisierungsphase auf, bis die Ausgangsspannung ihren maximalen Gleichspannungswert erreicht hat. UI =UCC T3 T1 T2 Cp

T5 IL

B UCC 2UCC UCC

A +

+

CB CB UCC

I 0V

Bild 7.36:

UB

UDC Cj Cp

UCC

T6

T4 I 0V

Gegentakt-Spannungsgenerator zur Erzeugung einer Gleichspannung

In Bild 7.36 wird die gleiche Technik angewendet, jedoch mit dem Unterschied, dass die Transistoren T3 und T4 sowie T5 und T6 im Gegentakt angesteuert werden. |FAVR, PELL|. Dabei erzeugen T3 und T4 eine gemeinsame Substratspannung UB und T5 und T6 eine Gleichspannung UDC am Ausgang. Hat der Takt z.B. eine Spannung von ø = UCC dann liegt am Knoten A eine Spannung von 2UCC an und am Knoten B eine von UCC. Damit sind die Transistoren T4 und T6 eingeschaltet und T3 und T5 ausgeschaltet. Ändert sich der Takt, ergibt sich eine entgegen gesetzte Situation. Am Ausgang der Schaltung stellt sich eine Gleichspannung UDC entsprechend Gleichung 7.8 ein. Ist die Ausgangsspannung durch einen Verbraucher mit dem Strom IL belastet, dann reduziert sich die Gleichspannung, wegen I=C dU/dt, auf einen Wert von U DC

U CC  U CC

CB IL  , CB  CP 2 f (CB  CP )

(7.9)

wobei die Taktfrequenz durch f=1/T gegeben ist und der Faktor 2 durch den Gegentaktbetrieb entsteht. Die Substratspannung UB erreicht schneller als die Ausgangsspannung UDC ihren Maximalwert, da die gemeinsame Wannenkapazität Cj der Transistoren kleiner ist als die

414

7 MOS-Speicher

Lastkapazität CL. Da außerdem ein Stromverbraucher IL vorhanden ist, ist UB immer größer als UDC. Dadurch wird verhindert, dass bei den relativ großen Transistoren T5 und T6 ein Bipolareffekt auftritt. Nur während der Initialisierungsphase kann dieser bei den relativ kleinen Transistoren T3 und T4 - wie in Bild 7.35 erklärt - beobachtet werden. Werden n-Stufen der vorgestellten Schaltung hintereinander geschaltet (Bild 7.37), UI =UCC

1. Stufe

U1

2. Stufe

U2

3. Stufe

U3

n. Stufe

IL UDC

I I

Bild 7.37:

Vielstufige Spannungsmultiplikation

dann resultiert am Ausgang im eingeschwungenen Zustand eine erhöhte Gleichspannung von

U DC

7.4

U CC  n ˜ U CC

CB IL  CB  CP 2 f (CB  CP )

(7.10)

Statische Speicher

Dies sind Speicher – Static Random Access Memories (SRAM) – mit wahlfreiem Zugriff. Im Folgenden werden zuerst die entsprechenden Speicherzellen und anschließend die Architektur eines asynchronen Speichers betrachtet.

7.4.1

Statische Speicherzellen

Als Speicherzelle wird ein statisches Flip-Flop (Kapitel 6.5.1) verwendet. Die Zelle, die in Bild 7.38a dargestellt ist, wird Sechs-Transistor-Zelle genannt. Soll in die Zelle eine Information geschrieben werden und liegt dabei z.B. an der BitLeitung BL ein H und das Komplementäre dieses Signals an der Bit-Leitung BL , so können die Knoten Q und Q des Flip-Flops bei durchgeschalteten Auswahltransistoren TS in den beabsichtigten Zustand gebracht werden. Nach dem Abschalten der Auswahltransistoren ist die Information statisch gespeichert. Ausgelesen wird die Zelle, indem die Auswahltransistoren wiederum aktiviert und die Bit-Leitungen durch das Flip-Flop umgeladen und anschließend abgefragt werden.

7.4 Statische Speicher

415 UCC

WL

WL H

Polyzid

Q

TS Q

L

BL a)

WL TS T2

BL UCC WL

R1 Q H

IDS,n BL

AL

T1

R2 Q

T1

WL L

Zelle Kontakt: Poly - Diffusion

T2 BL

c)

b)

Bild 7.38:

SRAM-Zelle: a) Sechs-Transistor-Zelle; b) Vier-Transistor-Zelle; c) Layout der Vier-Transistor-Zelle (Poly 2 nicht gezeigt)

Eine weitere statische Zelle ist in Bild 7.38b dargestellt. Hierbei handelt es sich um eine Vier-Transistor-Zelle, die als Last Widerstände verwendet. Beim Schreiben ist nach dem Abschalten der Auswahltransistoren die Information in der Zelle gespeichert. Hierbei ist jeweils nur ein Transistor leitend (z.B. T2). Dies bedeutet, dass durch den entsprechenden Widerstand (R2) ein Strom fließt. Da in einem Halbleiterspeicher sehr viele Speicherzellen vorhanden sind, muss der Strom möglichst klein gehalten werden. Dies wird dadurch erreicht, dass undotierte Polysiliziumbahnen, die einen Widerstand im G:-Bereich haben, als Lastwiderstände verwendet werden. Der Einsatz derart hochohmiger Widerstände ist aus zwei Gründen möglich: 1. Der Leckstrom IDS,n der fast ausschließlich aus dem Unterschwellstrom des abgeschalteten Transistors (T1) besteht, ist meistens so gering (Kapitel 4.4.3), dass selbst bei dem hochohmigen Lastwiderstand der störende Spannungsabfall, der den HPegel an R1 reduziert, vernachlässigt werden kann. 2. Die Umladung der Bit-Leitungen während des Lesens erfolgt nicht über die Widerstände, sondern ausschließlich über die Auswahl- und Flip-Flop-Transistoren T1 und T2, wozu die Bit-Leitungen z.B. auf 2,5V vorgeladen werden müssen. Der große Vorteil der Vier-Transistor- gegenüber der Sechs-Transistor-Zelle ist, dass sie nur ca. 2/3 der Chip-Fläche benötigt. Hierbei sind zwei Lagen von Polysilizium erforderlich. Die erste Lage bestehend aus Polyzid wird für die Realisierung der Wortund Masseleitung und Zell-Transistoren verwendet und die zweite, sehr hochohmige Lage zur Implementierung der Widerstände. Da die Polysiliziumlagen unabhängig voneinander sind, kann die zweite Lage Platz sparend über der ersten angeordnet werden (nicht im Bild gezeigt).

416

7 MOS-Speicher UCC =2,5V IDS,n

UCC =2,5V IDS,p

IDS,n

T2

aus

aus

H

L

T1

L

ein

a)

Bild 7.39:

ein

IR H

b)

aus

ein

Ausschnitt aus SRAM-Zellen: a) Vier-Transistor-Zelle; b) Sechs-Transistor-Zelle

TFT SRAM-Zelle Vergleicht man den Stromverbrauch der beiden SRAM-Zellen ergibt sich ein Nachteil für die Vier-Transistor-Zelle. Dies wird deutlich, wenn man an groß integrierte Schaltungen mit Speicherfeldern, z.B. 16Mb oder größer denkt. Im Fall der Vier-TransistorZelle (Bild 7.39) fließt ein Gleichstrom von I

I DS , n  U CC / R | U CC / R ,

(7.11)

wobei angenommen wurde, dass die UDS-Spannung von T2 vernachlässigbar klein ist. Weiterhin wird, wie bereits erwähnt, angenommen, dass der H-Pegel infolge des Unterschwellstroms nicht zu stark absinken darf, wodurch IDS,n immer wesentlich kleiner sein muss als UCC/R. Bei der Sechs-Transistor-Zelle hat der Strom einen Wert von I

I DS , n  I DS , p .

(7.12)

In beiden Zellvarianten ist dieser Stromverbrauch (Kapitel 5.3.4, Bild 5.18) unabhängig vom binären Zustand der Zelle. Die Unterschwellströme IDS,n und IDS,p können reduziert werden, indem man Transistoren mit großer Einsatzspannung verwendet. Dadurch ergibt sich ein verbessertes Unterschwellstromverhalten (Bild 4.30). Die Widerstandswerte können aber nicht beliebig erhöht werden. Um welche Werte es sich hierbei handelt, geht aus dem folgenden Beispiel hervor. Beispiel: Um einen Batteriebetrieb eines 16Mb-Speichers zu ermöglichen oder um den Speicher bei Stromausfall abzupuffern, soll der sog. Standby-Strom maximal 1μA betragen. Dies bedeutet, dass jede Zelle nur einen Stromverbrauch von 1μA/16Mb | 6,3˜10- 14 A haben darf (Gl. 7.11). Dies führt zu einem Widerstandswert bei der Vier-Transistor-Zelle von R = 2,5V/6,3˜10-14A | 40 ˜ 1012:. Da die Sechs-Transistor-Zelle wegen des hohen Flächenbedarfs zur Anwendung in groß integrierten Speicherfeldern ausscheidet und die Vier-Transistor-Zelle Probleme beim Standby-Strom aufzeigt, werden als Lösung Dünnfilm-Transistoren verwendet. Ein Transistor in einer rekristallisierten Polysiliziumschicht kann sowohl von der Unterseite als auch von der Oberseite von einem Gate gesteuert werden. Das Rekristallisieren

7.4 Statische Speicher

417

des Polysiliziums kann dabei z.B. mit Hilfe eines gerasterten Laserstrahls erfolgen. Nimmt man ein schlechteres Sperrverhalten z.B. des p-Kanal-Transistors in Kauf, kann auf das aufwändige Rekristallisieren des Polysiliziums verzichtet werden. In diesem Fall spricht man von einem Dünnfilm-Transistor (Thin-Film-Transistor TFT). l

p+ D Gateoxid

UCC TFT WL

WL

T1

G

1 n+

n+

BL c)

a)

Polylagen

b) l

p+ D

T2

BL

Bild 7.40:

p+ 3 2

S

S p+ Poly

n+ G Gateoxid

a) Vier-Transistor-Zelle mit TFT; b) PMOS-TFT Poly2/Poly3; c) PMOS-TFT Diffusion/Poly

Der Vorteil dieser Dünnfilm-Transistoren ist, dass sie sehr Platz sparend in der Zelle angeordnet werden können. Im Bild 7.41b wird der Transistor von der Unterseite aus angesteuert. Das Gate des PMOS-TFT besteht aus Polysilizium 2. Durch ein Gateoxid getrennt ist eine darüber liegende n-dotierte dritte Polysiliziumschicht angebracht, die durch Implantation p+-dotierte Source- und Drain-Gebiete enthält ~UEMO~. Bei der Realisierung im Bild 7.41c wird das Gate durch die n+-Diffusion gebildet ~OOTA~. Charakteristische Merkmale eines derartigen Transistors sind das Verhältnis von ein- zu ausgeschaltetem Strom sowie der Wert des verbleibenden Reststroms (Bild 7.41). I DS 10 -7 10 -8 10 -9 10 -10 10 -11 10 -12

I ein

p - Kanal TFT

[A] -14

10 10 -15 10 -16

Bild 7.41:

I aus 2 1

UGS 0 -1 -2 -3 -4 -5 -6 [V]

PMOS-TFT-Charakteristik; w/l = 0,4μm/0,8μm; UDS = -3,3V

418

7 MOS-Speicher

Mit I ~ 10-15A ~YAMA~erfüllt der TFT-Transistor die im vorhergehenden Beispiel diskutierte Anforderung.

7.4.2

SRAM Speicherarchitektur

Statische Speicher sind fast ausschließlich asynchrone Speicher. D.h. ein von außen angelegter Takt ist nicht vorhanden. Damit jedoch getaktete Schaltungen verwendet werden können, wird bei fast allen diesen Speichern ein interner Takt aus der Adressänderung erzeugt ~SASA~. Der Vorteil dabei ist, dass eine wesentlich kürzere Zugriffszeit – das ist die Zeit, die von der Adressänderung bis zum gültigen Datenausgang vergeht – erreichbar ist. Im Folgenden werden zuerst die generelle Funktion des Speichers und anschließend die Takterzeugung betrachtet. Ein Ausschnitt aus der Speichermatrix mit zugehörigen Schaltungsteilen ist in Bild 7.42 dargestellt, wobei Vier-Transistor-Zellen verwendet werden. Der Lesezyklus beginnt mit einer Adress- oder Chipselect-Änderung aus der der ATDTakt abgeleitet wird. Die Transistoren T7 und T8 sind abgeschaltet, wodurch die Busleitungen BS und BS vom Dateneingang DI getrennt sind. Der Takt IP hat zunächst ebenfalls eine Spannung von 0V, wodurch die sog. Precharge-Transistoren T1 und T2 leitend geschaltet sind. Der Zweck dieser Transistoren ist es, eventuelle Unterschiede bei den Einsatzspannungen der Transistoren T3 bis T6 auszugleichen. In dieser sog. Vorladephase werden die Bit-Leitungen BL, BL und die Busleitungen BS, BS durch die genannten Transistoren T3 bis T6 auf eine Spannung von UCC – UTn | 3V – 0,5V = 2,5V aufgeladen. Verzögert aktiviert der Takt Isel die Dekoder, was zur Folge hat, dass eine selektierte Wortleitung WL angesteuert wird.

Die Auswahltransistoren der ausgewählten Zellen leiten, wodurch alle Bit-Leitungsspannungen dort leicht reduziert werden, wo die Zelle am Ausgang einen L-Zustand besitzt. Über die Spaltenauswahl gelangt die als Differenzspannung vorliegende Information einer Zelle an einen Differenzverstärker (Details sind in Kapitel 8.3.2 enthalten). Dieser wird verzögert durch den Takt IR aktiviert. Die Ausgangsspannung wird weiter verarbeitet und zum Datenausgang gebracht (nicht dargestellt). Die Transistoren T3 bis T6, die zum Vorladen der Bit- und Busleitungen dienen, sind so dimensioniert, dass die Spannungsänderung zwischen den Bus- und Bit-Leitungen während des Lesens nicht mehr als etwa 100mV beträgt. Diese Begrenzung ist notwendig, um wie beim vorher beschriebenen EPROM die Bit- und Busleitungskapazitäten durch die Zellen schnell umladen zu können. Während des Schreibvorgangs haben die Signale W' und Ip eine Spannung von UCC. Die precharge Transistoren T1 und T2 sind nicht leitend und die Transistoren T7 und T8 leitend. Dadurch können die Dateneingangssignale I, I eine selektierte Speicherzelle in den gewünschten Zustand kippen.

7.4 Statische Speicher

419

UCC T4

Adressen CS T3

ATD

Adressen T1

Isel

1

1

N Isel 1 S pD e ac l o M t. d.

T

BL

Isel

WL

L

ZD e ec i o l d e e n r 2N

IP

IP

T

WL

BL

IR

CB CB

BL / BL

y1

D/D

y2 y2

y1

t

t0 t1 t2

2M

T7 BS

UCC T5

CBS

vom DI

W

T2

BS

T6 CBS IP

I

Leseverstärker IR

+ D

T8

I

D

zum DQ Bild 7.42:

7.4.3

Ausschnitt aus der Speichermatrix eines SRAMs mit zugehörigen Schaltungsteilen und Zeitdiagramm beim Lesen

Address Transition Detection (ATD)

Der beschriebene Taktablauf muss von außen gesteuert werden. Da bei einem asynchronen SRAM, wie bereits erwähnt, kein Takt vorhanden ist, wird zur Initialisierung des internen Taktablaufs die Änderung der Chipselekt- und der Adresssignale herangezogen. Wie die Änderung einer Flanke entdeckt werden kann, wird an einem Beispiel betrachtet.

420

7 MOS-Speicher UCC A A

B

C

B C

I

td1 t1

NAND - Gatter a)

Bild 7.43:

t2

t3

t

b)

a) Lokale ATD-Schaltung; b) Zeitdiagramm

Ändert sich zur Zeit t1 das Signal am Eingang A (Bild 7.43) von L nach H, dann ändert sich verzögert zur Zeit t2 das Signal B von H nach L. An dem NAND-Gatter liegen infolge der Signalverzögerung durch den Inverter I kurzzeitig zwei H-Zustände (schraffiert dargestellt) an, bis der Ausgang B des Inverters seinen L-Zustand erreicht hat. Durch die zwei H-Zustände wird das NAND-Gatter aktiviert. Am Ausgang C entsteht kurzzeitig ein L-Signal. Die Signalverzögerung durch den Inverter (td1) wurde dabei durch zwei symmetrisch angebrachte MOS-Kapazitäten (siehe Bild 4.63) realisiert. Damit ist die so genannte lokale Address Transition Detection (ATD) abgeschlossen, denn eine Adressänderung von H o L zur Zeit t3 macht sich am Ausgang C nicht bemerkbar. Um diese Änderung zu entdecken, muss bei vorhergehender Schaltung ein zusätzlicher Inverter am Eingang eingebaut werden. Alle auftretenden Flankenänderungen werden in einem NOR-Gatter zusammengefasst (Bild 7.44) und daraus ein zentraler ATD-Takt erzeugt. Dabei wird der Lasttransistor T1 von der Adressänderung ausgehend so gesteuert, dass sehr kurze ansteigende und abfallende Flanken bei dem ATD-Takt entstehen. Durch einen positiven Impuls an einem Ausgang C wird das ATD -Signal auf 0V gebracht (t1). Transistor T1 ist dabei anfänglich nicht leitend, da der Ausgang Q der Inverterkette sich im H-Zustand befindet. Eine kurze abfallende ATD -Flanke ist die Folge. Der H-Zustand am Ausgang Q ändert sich nach einer Verzögerungszeit von td2, wodurch Transistor T1 leitend wird (t2). Dies geschieht, bevor der Impuls C den L-Zustand (t3) erreicht hat. Da Transistor T1 leitend ist, resultiert eine kurze Anstiegszeit, wenn Impuls C in den L-Zustand geht. Das Ende des ATD-Taktes wird somit durch die Zustandsänderung bei C bestimmt. Dazu muss die Verzögerungszeit td1 immer größer sein als td2, was durch entsprechende Dimensionierung der symmetrisch angeordneten MOS-Kapazitäten erreicht wird. Da die Weite des ATD-Taktes von der Verzögerungszeit td1 abhängig ist, ist die Zeit nach der letzten Adressänderung (gestrichelt im Zeitdiagramm angedeutet) immer konstant, was zu einer Minimierung der Zugriffszeit beim Speicher führt. Der gestrichelt eingezeichnete Inverter ist sehr hochohmig dimensioniert. Er dient dem Zweck, den H-Pegel bei dem NORGatter, wenn T1 nicht leitend ist, zu garantieren. Wie bereits erwähnt, führt die ATDTechnik zu einer wesentlichen Verkürzung der Zugriffszeit. Infolge dieses Vorteils wird sie heute auch vermehrt bei nichtflüchtigen Speichern eingesetzt.

7.5 Dynamische Halbleiterspeicher

421

UCC C

T1

A1

ATD 1

An CS

ATD 1

1

ATD Q

C

C ATD

C 1 C

1 C ATD

C 1

C

UCC UCC

C

Zentraler ATD-Takt C

a)

Adr. C

td1 ATD Q

td2 ATD b)

Bild 7.44:

7.5

t1

t2 t3

t

a) Schaltung zur Erzeugung eines zentralen ATD-Taktes; b) Zeitdiagramm ~KAYA~

Dynamische Halbleiterspeicher

Hierbei handelt es sich um Speicher, bei denen die Information als unterschiedliche Ladungsmenge in einem Kondensator gespeichert wird. Da infolge von Restströmen die Ladung nur für eine bestimmte Zeit gespeichert werden kann, muss sie periodisch gelesen und aufbereitet wieder in die Zelle zurück geschrieben werden. Diesen Vorgang nennt man „refresh“ und die Art der Ladungsspeicherung dynamisch.

422

7 MOS-Speicher

7.5.1

Ein-Transistor-Speicherzellen

Eine derartige Speicherzelle ist in Bild 7.45 skizzenhaft dargestellt. Sie besteht aus einem Speicherkondensator CS sowie einem sog. Auswahltransistor, mit dem eine Verbindung zwischen Speicherkondensator und Bit-Leitung hergestellt werden kann. Der Speicherkondensator kann in Abhängigkeit von den Daten zwei Zustände annehmen. Liegt ein L-Pegel mit 0V an der Bit-Leitung (Bild 7.45a) und aktiviert man gleichzeitig die Wortleitung,

BL IWL WL 0V UGS n+ p

IDS

BL IWL WL U 1,8V GS

1,8V IDS

0V

D

CS

USB

IDS

n+ CB

CS

B Schreiben H" "

b) IWL WL

n+ USB

p

B Schreiben L " " BL

0V

S

n+

n+

1,8V IDS

IDS n+

IDS

CS

p c)

Bild 7.45:

B Lesen

Ein-Transistor-Zelle: a) Schreiben L; b) Schreiben H; c) Lesen

wird der Kondensator unabhängig von der Vorgeschichte auf 0V geladen. Soll dagegen ein H-Zustand gespeichert werden (Bild 7.45b), wird an die Bit-Leitung eine Spannung von z.B. 1,8V angelegt und die Wortleitung eingeschaltet, wodurch der Kondensator ebenfalls auf 1,8V aufgeladen wird. Nach Abschalten des Auswahltransistors ist somit ein H-Zustand gespeichert. Gelesen wird der Zelleninhalt dadurch, dass die Bit-Leitung nicht mit einer Spannungsquelle verbunden wird, sondern mit ihrer parasitären Kapazität CB auf z.B. 0.9V aufgeladen (precharge) wird (Bild 7.45c). Beim Aktivieren der Wortleitung kommt es nun über den Auswahltransistor zu einem Ladungsausgleich zwischen CB und CS, wodurch eine Spannungsänderung (Lesesignal) an der Bit-Leitung von z.B. r80mV auftritt, die von einem Leseverstärker (Kapitel 7.5.2) verstärkt wird. Die Ladung am Kondensator kann nur für eine bestimmte Zeit, nämlich die sog. Refresh-Zeit, garantiert werden. Diese liegt bei 64ms, wobei der kritische Fall bei erhöhter Temperatur auftritt. Ist diese Zeit vergangen, muss die Zelle gelesen und die Information aufbereitet in die Zelle zurückgeschrieben werden. Da dieser Vorgang in einem

7.5 Dynamische Halbleiterspeicher

423

Speicher gleichzeitig für viele Zellen geschieht, ist die Zeit die der Speicher dem Anwender nicht zur Verfügung steht, mit < 2 % gering.

I WL =0V BL IWL =0VWL WL 0V BL 0V

n+ n+

pp

I

DS IDS

n+

n+

n+

n+

1,8V 1,8V CS

n+ p

n+

p

CS

I IBB ISIS

a)a)

WL WL

UU BB

I WL =0V BL BL IWL =0V =0V BL BL IIWL WL =0V I I IDS UGS G1 )

Ein Transistor ist in Sättigung, wenn UDS t UGS – UTn ist. Wird eine Gate-Spannung von UGS = UTn + G gewählt, dann bleibt der Transistor in diesem Arbeitsbereich, so lange seine Drain-Spannung UDS t G ist. Die Spannung G wird durch den Strom und den w/lWert des Transistors festgelegt. Die sich jeweils ergebenden Ausgangsspannungen U0min sind in Bild 8.7 angegeben. Im Trend hin zu kleineren Versorgungsspannungen ist die minimale Ausgangsspannung der Versionen b) und c) jedoch zu groß. Eine kleinere Ausgangsspannung ist mit der Variante, die in Bild 8.8 gezeigt ist, möglich.

Bild 8.8:

Stromsenke für kleine Versorgungsspannungen (G2 >G1 )

454

8 Grundlagen analoger CMOS-Schaltungen

Diese Stromsenke stellt eine Abwandlung von derjenigen nach Bild 8.7b dar. Die minimale Ausgangsspannung beträgt

U 0 min

G 1  (G 2  G 1 )

G2 ,

(8.10)

wobei G2 > G1 ist. Die minimale Ausgangsspannung ist damit wesentlich geringer, während der Ausgangswiderstand einen unverändert großen Wert besitzt.

8.2

Source-Folger

Source-Folger (Bild 8.9) werden als Ausgangstreiber oder Pegelwandler verwendet. Während T1 der eigentliche Source-Folger ist, wird mit T2 eine Stromsenke durch Stromspiegelung realisiert. Die durch T1 reduzierte oder gewandelte Gleichspannung hat dabei einen Wert von Uo

U B  U GS ,1 § U B  ¨ U Tn  ¨ ©

2 I DS · . ¸ E n ,1 ¸ ¹

(8.11)

Wie bereits im Kapitel 5 bzw. 8 erwähnt, wird zur Vereinfachung davon ausgegangen, dass bei den Transistoren Source- und Bulkanschlüsse verbunden sind, wodurch der Substratsteuereffekt vernachlässigt werden kann.

Bild 8.9:

a) Source-Folger; b) Auswirkung der Versorgungsspannung auf zeitvariante Änderungen

Zur Analyse des Source-Folgers ist das Kleinsignal-Ersatzschaltbild der Schaltung mit den wichtigsten Elementen in Bild 8.10a dargestellt. Da die Eingangswechselspannung von T2 ugs = 0 ist, wirkt sich von diesem Transistor nur der Ausgangsleitwert go,2 und die Überlappkapazität Cü,2 in der Schaltung aus (vergl. Bild 8.1). Transistor T1 wird durch eine Wechselstromquelle mit dem Übertragungsleitwert gm,1, die von der Wechselspannung ugs = ui – uo gesteuert wird, erfasst. Der Ausgangsleitwert des Transistors beträgt go,1.

8.2 Source-Folger

Bild 8.10:

455

Source-Folger: a) Kleinsignal-Ersatzschaltbild; b) vereinfachtes Kleinsignal-Ersatzschaltbild

Bemerkung: In Bild 8.9a wird mit einem horizontalen Strich die Verbindung mit dem 0V-Anschluss an die Versorgungsspannung gekennzeichnet. Im Gegensatz dazu wird bei den Kleinsignal-Ersatzschaltbildern (Bild 8.6b und Bild 8.10) ein Kennzeichen verwendet, das mit „Analog-Masse“ beschrieben werden kann. Das heißt, mit diesem Symbol sind Knoten dargestellt oder zusammengefasst, bei denen sich die Spannung nicht ändert, somit alle UDD- und 0V-Anschlüsse (Bild 8.9b). Eine Vereinfachung des Kleinsignal-Ersatzschaltbildes (Bild 8.10b) wurde dadurch erreicht, dass die Ausgangsleitwerte zusammengefasst go = go,1 + go,2 sowie die parasitären Kapazitäten bei der Lastkapazität C´l mit berücksichtigt wurden. Da die Spannungsquelle ui als sehr niederohmig angenommen wird, kann die Kapazität Cü,1 vernachlässigt werden. Durch Lösen der Stromgleichungen am Knoten a) erhält man die Übertragungsfunktion in der Frequenzdarstellung

a ( jZ )

u o ( jZ ) u i ( jZ )

Z Zz ao ( 0) , Z 1 j Zp 1 j

(8.12)

wobei die Verstärkung bei niedrigen Frequenzen ao ( 0)

g m ,1 g m ,1  g o

beträgt und die Null- und Polstellenfrequenz durch die Zusammenhänge

(8.13)

456

8 Grundlagen analoger CMOS-Schaltungen

Zz

g m ,1 C gs ,1

und

g m ,1  g o C gs ,1  C lc

Zp

(8.14)

beschrieben werden. Da gm,1 » go ist, beträgt die Spannungsverstärkung der Stufe ao ~ 1. Im Text werden zur Vereinfachung häufig die Begriffe Null- bzw. Polstellenfrequenzen verwendet, obwohl es sich um Kreisfrequenzen handelt. Die Nullstellenfrequenz hat ihre Ursache in der kapazitiven Mitkopplung über Cgs,1 und die Polstellenfrequenz wird im Wesentlichen durch die Lastkapazitäten C´l hervorgerufen. Den Source-Folger kann man nahezu frequenzunabhängig gestalten, wenn man eine Pol-Nullstellenkompensation – wie im Anhang B beschrieben – vorsieht. Wird Zz = Zp gewählt, dann ist go C lc (8.15) g m ,1 C gs ,1 und die Verstärkung Gl. (8.12) bis zu sehr hohen Frequenzen, wo Effekte zweiter Ordnung berücksichtigt werden müssen, konstant. Um in einer praktischen Anordnung diese Kompensation zu erreichen, kann es nötig sein, die Kapazität Cgs,1 durch eine zusätzliche Kapazität zwischen Aus- und Eingang zu vergrößern. Der Ausgangswiderstand der Schaltung kann ähnlich, wie in Bild 8.6 bereits vorgestellt, durch eine Testspannungsquelle bestimmt werden (Bild 8.11). Der Eingang der Schaltung wird dazu wechselspannungsmäßig mit 0 V beaufschlagt, d.h. ui = 0 V.

Bild 8.11:

Kleinsignal-Ersatzschaltbild des Source-Folgers zur Bestimmung des Ausgangswiderstandes

Nach Lösen der Stromgleichungen am Knoten a) ergibt sich ein Teststrom von it

ut raus

>

@

u t g o  g m ,1  jZ ( C lc  C gs ,1 ) .

(8.16)

Da gm,1 » go und außerdem selbst bei sehr hohen Frequenzen gm,1 » Z (C´l + Cgs,1) ist, resultiert ein Ausgangswiderstand von

raus |

1 g m ,1

,

(8.17)

der in Abhängigkeit von der Transistorgeometrie w/l nur einige : bis k: beträgt.

8.3 Einfache Verstärkerstufen

8.3

457

Einfache Verstärkerstufen

In diesem Abschnitt werden einfache Verstärkerstufen betrachtet, um davon Erkenntnisse herzuleiten, die für die Analyse von Verstärkern benötigt werden. U.a. sollen folgende Fragen geklärt werden: ƒ

wovon hängen die Verstärkung, Polstellenfrequenz (Eckfrequenz) und Transitfrequenz ab,

ƒ

wie macht sich der Miller-Effekt bemerkbar und wie kann er reduziert werden?

Zur Beantwortung dieser Fragen sind in Bild 8.12 einfache Verstärkerstufen dargestellt. Diese bestehen aus einem Verstärkertransistor TN und einer Stromquelle (Transistor TP), die durch Stromspiegelung des Stroms IB realisiert ist. Bei der Spannungsquelle ui wird angenommen, dass ihr Innenwiderstand 0: beträgt. CL ist die Lastkapazität, die von der Stufe getrieben wird.

Bild 8.12:

Einfache MOS-Verstärkerstufe: a) aktives Element n-Kanal-Transistor; b) aktives Element p-Kanal-Transistor

Das Kleinsignal-Ersatzschaltbild der Schaltung, mit dessen Hilfe die Verstärkung ermittelt werden kann, ist in Bild 8.13 dargestellt.

Bild 8.13:

Kleinsignal-Ersatzschaltbild der einfachen Verstärkerstufe von Bild 8.12

458

8 Grundlagen analoger CMOS-Schaltungen

Hierbei wurden entsprechend Bild 8.1 die wesentlichen Kleinsignalelemente der Transistoren übernommen. Das Ersatzschaltbild lässt sich vereinfachen (Bild 8.14), wenn alle auf Analog-Masse bezogenen Kapazitäten in einer wirksamen Lastkapazität C´l zusammengefasst werden. Mit ugs,p = 0 ist außerdem der Übertragungsleitwert gm,p des p-Kanal-Transistors nicht wirksam. go,p liegt parallel zu go,n, sodass ein Leitwert von go = go,p + go,n resultiert. Die Gate-Sourcekapazitäten Cgs müssen nicht berücksichtigt werden, da beim p-Kanal-Transistor ugs,p = 0 ist und der n-Kanal-Transistor von einer Spannungsquelle mit 0: Innenwiderstand getrieben wird.

Bild 8.14:

a) Vereinfachtes Kleinsignal-Ersatzschaltbild von Bild 8.13; b) Kleinsignal-Ersatzschaltbild als Makromodell

Die Verstärkung der Schaltung kann in der Frequenzdarstellung mit Hilfe der Stromgleichungen am Knoten a) bestimmt werden.

i1  i 2  i 3  i 4

0

jZ C ü , n u i  u o  g m , n u i  g o u o  jZ C lc u o

0.

(8.18)

Hieraus resultiert eine Übertragungsfunktion von a  jZ

Z Zz ao ( 0) , Z 1 j Zp 1 j

u o ( jZ ) u i ( jZ )

(8.19)

wobei

ao ( 0)



g m, n go

 g m , n raus

(8.20)

die Verstärkung bei Z o 0 ist und der Ausgangswiderstand der Schaltung einen Wert von raus 1 / g o hat. Das Minuszeichen bedeutet, dass Ein- und Ausgangsspannung um 180° phasenverschoben sind. Die Polstellenfrequenz – auch Eckkreisfrequenz bzw. 3dB-Kreisfrequenz genannt – wird durch

Zp beschrieben (Anhang B, Gl. (B.11)).

go

C lc  C ü

(8.21)

8.3 Einfache Verstärkerstufen

459

Die Nullstellenfrequenz hat einen Wert von

Zz

gm Cü

.

(8.22)

Mit der Annahme, dass Zz » Zp ist, resultiert eine Übertragungsfunktion von

a ( jZ )

ao ( 0 )

Z 1 j Zp

.

(8.23)

Eine weitere wichtige Größe ist die Transitkreisfrequenz ZT, auch 0-dB-Durchgangs(kreis)frequenz genannt. Das ist die Kreisfrequenz bzw. Frequenz, bei der die Übertragungsfunktion den Wert 1 bzw. 0dB annimmt. Mit Z / Zp » 1 ergibt sich aus Gl. (8.23)

§ · ¨ 20 lg a  20 lg ZT ¸ dB o ¨ Zp ¸ © ¹

>20 lg a ( jZT ) @dB

0 dB

eine Transit(kreis)frequenz von

ZT

ao Z p .

(8.24)

Vergleicht man die Kenngrößen und substituiert den Übertragungsleitwert und die Ausgangsleitwerte durch die entsprechenden Strombeziehungen (Tabelle 8.1), so ergeben sich die folgenden grundlegenden Zusammenhänge Gl. (8.25) bis Gl. (8.27), die in Bild 8.15 skizziert sind. ao ( 0)

Zp ZT



g m, n

go Clc

|

go

2 I DS E n (1  O nU DS ) I DS ( O n  O p )

I DS ( O n  O p ) C lc

ao Z p |

2 I DS E n (1  O nU DS ) Clc

~ ( I DS )

1 2

(8.25)

~ ( I DS )

(8.26)

~ ( I DS )1 2

(8.27)

Die Verstärkung ao(0) ergibt sich bei fast nahezu allen MOS-Analogschaltungen irgendwie immer aus dem Verhältnis von Übertragungsleitwert zu Ausgangsleitwert und ist umso größer, je kleiner der Strom ist (Bild 8.15). Der Grund für dieses Verhalten ist, dass der Ausgangsleitwert viel stärker vom Strom infolge der Kanallängenmodulation abhängt als der Übertragungsleitwert wie dies in Bild 8.16 dargestellt ist.

460

8 Grundlagen analoger CMOS-Schaltungen

Bild 8.15:

Amplitudengang einer einfachen MOS-Verstärkerstufe (CL = 1pF; En = 2000μA/V2; On= Op = 0,03 1/V; UDD = 5V)

Die Forderung, einen kleinen Drain-Strom zu verwenden, um eine möglichst große Verstärkung zu erreichen, steht im Gegensatz zu den möglichen Forderungen nach hoher Eck- und Transitfrequenz, die einen großen Drain-Strom benötigen. Fazit dieser Betrachtung ist, dass ein Kompromiss zwischen den möglichen gegensätzlichen Anforderungen geschlossen werden muss. IDS

IDS UGS go ~ IDS

1/2

gm ~ IDS

UGS -UTn

Bild 8.16:

1

O

0

UDS

Vergleich der Gradienten gm und go (Kanallängenmodulation stark übertrieben dargestellt)

Kleinsignal-Ersatzschaltbild des p-Kanal-Transistors In Bild 8.12 sind zwei einfache Verstärker dargestellt. Der bis jetzt betrachtete verwendet als Verstärkerelement einen n-Kanal-Transistor und für die Stromquelle einen pKanal-Transistor. In Bild 8.12b sind dagegen die Funktionen vertauscht. Davon unbetroffen sind die Kleinsignal-Ersatzschaltbilder Bild 8.13 und Bild 8.14, die für beide Verstärker Gültigkeit haben, mit der Ausnahme, dass die niedrig gestellten Indexes n und p vertauscht werden müssen. Dass dies so ist, geht aus der folgenden Betrachtung hervor. Wird am Eingang der Verstärker die Spannung um z.B. 'Ui erhöht, führt dies in beiden Fällen zu einer Reduzierung des Ausgangssignals um 'Uo. Der Zweck der etwas detaillierten Betrachtung des Ersatzschaltbildes ist es, das Verständnis für komplexere Anordnungen, die in den folgenden Abschnitten behandelt werden, zu erleichtern.

8.3 Einfache Verstärkerstufen

461

Kleinsignal-Ersatzschaltbild als Makromodell Hilfreich ist ebenfalls eine Makromodell-Darstellung. Die Polstellenfrequenz kann durch einfache Betrachtung des Kleinsignal-Ersatzschaltbildes (Bild 8.13 und Bild 8.14) direkt gefunden werden. Mit ui = 0 ergibt sich als Kleinsignal-Ausgangswiderstand ein Wert von rout = 1/go = 1/(go,n + go,p). Der ideale Verstärker – Innenwiderstand wird zu ri = 0: angenommen — treibt über rout eine kapazitive Last von Cl´. Dies führt zu einer Polstellen-Kreisfrequenz von Zp = 1/rout ˜ Cl´, die mit der in Gl. (8.21) beschriebenen identisch ist. Der Verstärker hat bei niedrigen Frequenzen eine Verstärkung von ao = –gm,n ˜ rout (Gl. 8.20). Mit diesen Parametern, die durch Inspektion des KleinsignalErsatzschaltbildes gefunden werden, kann man ein Makromodell erstellen (Bild 8.14). Dieses Modell ist vergleichbar mit demjenigen, das im Anhang B verwendet wurde. Der Vorteil des Modells ist, dass es auf komplexere Schaltungen angewendet werden kann, ohne dass zeitaufwändige Knotengleichungen gelöst werden müssen. Ein Beispiel für eine derartige Anwendung ist in Kapitel 8.3.3 enthalten.

8.3.1

Miller-Effekt

Bei der Herleitung der im Vorhergehenden aufgeführten Übertragungsfunktion (8.19) wurde davon ausgegangen, dass der Innenwiderstand der Spannungsquelle 0: hat. Dadurch spielen die Verschiebeströme durch die Eingangskapazitäten am Eingang keine Rolle. Dies ist jedoch anders, wenn die Spannungsquelle einen endlichen Widerstand von RS besitzt (Bild 8.17).

Bild 8.17:

Ausschnitt aus einfacher MOS-Verstärkerstufe (Bild 8.12)

In diesem Fall entsteht ein merklicher Spannungsabfall an dem Widerstand, wodurch die eigentliche Ansteuerspannung am Gate des Transistors auf u ic reduziert wird. Betrachtet man die Verschiebeströme am Eingang, so ergeben sich diese zu: i i

Mit der Verstärkung von a o

i gs  iü jZ C gs u ic  jZ C ü ( u ic  u o ).

(8.28)

u o / u ic resultiert daraus ein Kleinsignalstrom von

462

8 Grundlagen analoger CMOS-Schaltungen i

jZ C gs u ic  jZ C ü u ic (1  a o ) .

(8.29)

Vernachlässigt man die unterschiedlichen Kapazitätsgrößen, so ist der Strom iü im Vergleich zu igs um den Verstärkungsfaktor ao größer. Man kann deshalb sagen: Die Kapazität wirkt auf den Eingang so, als hätte sie einen Wert von Cü 1  a o . Dieser uner-





wünschte Effekt wird Miller-Effekt genannt. Entsprechend kann das Kleinsignal-Ersatzschaltbild von Bild 8.14 in dasjenige von Bild 8.18 abgeändert werden, wobei die Eingangskapazität einen Wert von C in

C gs  C ü (1  a o )

(8.30)

hat.

Bild 8.18:

Vereinfachtes Kleinsignal-Ersatzschaltbild zur Demonstration des Miller-Effekts

Kaskode-Verstärkerstufe Den Miller-Effekt kann man durch die Kaskadierung von zwei Transistoren – T1 und T2, wie in Bild 8.19 gezeigt – nahezu eliminieren.

Bild 8.19:

Kaskode-Verstärkerstufe

Die Idee hierbei ist, durch Transistor T2 die Spannung am Knoten k) konstant zu halten, wodurch uk o 0 geht und kein Miller-Effekt auftritt. Wie dies funktioniert, geht aus der Betrachtung des Source-Folgers (Bild 8.9) hervor. Am Knoten k) ergibt sich eine Gleichspannung von Gl. (8.11) UK

§ U B  ¨ U Tn  ¨ ©

2 I DS · ¸. E n, 2 ¸ ¹

8.3 Einfache Verstärkerstufen

463

Wird angenommen, dass En,2 unendlich groß ist, dann stellt sich eine Spannung von UK = UB – UTn ein. Diese Spannung ändert sich auch dann nicht, wenn sich der Strom ids durch den Transistor ändert, wodurch uk = 0 ist. Es ist somit möglich, durch die Kaskadierung von zwei Transistoren den Miller-Effekt nahezu zu eliminieren. Um die Kaskode-Verstärkerstufe näher zu analysieren, wird von dem in Bild 8.20a gezeigten Ersatzschaltbild, das bei niedrigen Frequenzen seine Gültigkeit hat, ausgegangen.

Bild 8.20:

Kleinsignal-Ersatzschaltbild der Kaskode-Verstärkerstufe bei niedrigen Frequenzen

Nimmt man zur Vereinfachung an, dass die Ausgangswiderstände ro,1 = 1/go,1 und ro,2 = 1/go,2 so groß sind, dass der Strom durch sie vernachlässigt werden kann, und berücksichtigt, dass uk = -ugs,2 ist, resultiert g m ,1u i

 g m, 2 u k

 g o, p uo .

(8.31)

Dies bedeutet, dass an der Drain von T1 (Knoten k) eine Verstärkung von a k 0

uk ui

 g m ,1 / g m , 2

(8.32)

vorliegt. Wird gm,1 = gm,2 gewählt, dann wirkt die Überlappkapazität Cü,1 auf den Eingang so als hätte sie einen Wert von Cü,1(1+~ak~) = 2Cü,1, der im Vergleich mit der einfachen Verstärkerstufe stark reduziert ist. Wird der theoretische Fall mit En,2 von nahezu unendlich groß noch einmal betrachtet, dann bedeutet dies, dass auch gm,2 gegen unendlich und damit ak und uk gegen null geht. Dagegen hat die Verstärkung der gesamten Stufe bei niedrigen Frequenzen einen Wert, (Gl. (8.31)) von ao ( 0)

uo ui

 g m ,1 / g o , p ,

(8.33)

der mit dem der einfachen Verstärkerstufe Gl. (8.20) vergleichbar ist. Da C'l parallel zu go,p angeordnet ist, ist die 3dB-Kreisfrequenz ebenfalls vergleichbar mit derjenigen von Gl. (8.21).

464

8.3.2

8 Grundlagen analoger CMOS-Schaltungen

Differenzielle Eingangsstufe mit symmetrischem Ausgang

Nahezu alle Verstärker haben einen differenziellen Eingang mit symmetrischem oder unsymmetrischem Ausgang. Im folgenden Abschnitt werden diese Stufen im Hinblick auf ihre Verstärkung, 3dB-Frequenz und Gleichtaktunterdrückung analysiert. In der im Bild 8.21 gezeigten differenziellen Eingangsstufe mit symmetrischem Ausgang wirkt Transistor TS als Stromsenke und die Transistoren TP als Stromquellen. Die Größe der Ströme wird u.a. durch die Spiegelung von IB bestimmt (vergleiche mit Bild 8.2). Sind die Wechselspannungen ui,1 = ui,2 = ui = 0, dann ist IN,1 = IN,2. Ist dagegen ui,1 positiv und ui,2 negativ, dann nimmt IN,1 um einen infinitesimalen Betrag zu und entsprechend IN,2 ab. Ist ui,1 negativ und ui,2 positiv, stellt sich eine entgegengesetzte Situation ein. Es kommt zu Spannungsänderungen uo am Ausgang. In allen Fällen ist IS = IN,1 + IN,2 konstant. ui,1 und ui,2 haben einen Bezug zur Wechselspannung ui zwischen den Eingangsklemmen von ui,1 = ui/2 und ui,2 = – ui/2, sodass entsprechend der Zählrichtung Z ui + ui,2 – ui,1 = 0 ist. Die Aufteilung der Wechselspannung in zwei entgegengesetzte Spannungshälften in Bezug zur „Analog-Masse“ hat den Vorteil, dass Knotengleichungen in den Ersatzschaltbildern leichter lösbar sind, wie das nächste Beispiel zeigt.

Bild 8.21:

Differenzielle Eingangsstufe mit symmetrischem Ausgang

Die Transistoren TN,1 und TN,2 sollten geometrisch so gestaltet sein, dass sie gleiche elektrische Werte besitzen, auch wenn Technologieschwankungen oder Maskendejustierungen vorliegen. Dadurch soll zwischen den Transistoren eine möglichst kleine Offset-Spannung erreicht werden, die u.a. durch unterschiedliche Einsatzspannungen entsteht. Zu diesem Zweck wird jeder der Eingangstransistoren aus zwei Teiltransistoren zusammengesetzt und so geometrisch angeordnet, dass sich mögliche Toleranzen kompensieren. Bild 8.22 zeigt zwei mögliche Layouts. Zu bevorzugen ist das Layout mit Ringstruktur, da die Transistoren im Vergleich zu dem anderen Layout symmetrisch zueinander angeordnet werden können. Um die Schaltung zu analysieren, ist es zweckmäßig, wiederum das Kleinsignal-Ersatzschaltbild näher zu betrachten. Hierbei wird davon ausgegangen, dass die beiden Tran-

8.3 Einfache Verstärkerstufen

465

sistoren des Differenzeingangs TN sowie die als Stromgeneratoren wirkenden Transistoren TP jeweils identisch sind und Cl die dominierenden Kleinsignalkapazitäten sind.

Bild 8.22:

Layout symmetrischer Eingangstransistoren: a) mit Ringstruktur; b) vereinfachte Anordnung

Differenzielle Verstärkung Das in Bild 8.23a gezeigte Ersatzschaltbild kann vereinfacht dargestellt werden, wenn ein Differenzsignal vorliegt.

466

8 Grundlagen analoger CMOS-Schaltungen

Nimmt z.B. ui,1 zu und ui,2 ab, so ist dies gleichbedeutend mit einer Zunahme von ugs,1 und einer Abnahme von ugs,2. Dies bedeutet, dass der Strom gm,n ugs,1 zunimmt und der Strom gm,n ugs,2 um den gleichen Wert abnimmt. Nimmt dagegen die Spannung ui,1 ab und ui,2 zu, tritt die umgekehrte Situation auf. Diese gegenseitige Kompensation der Ströme hat zur Folge, dass am Knoten a) keine Spannungsänderung auftritt. Dieser Knoten kann somit als „Analog-Masse“ betrachtet werden. Damit ist der Leitwert go,s der Stromsenke nicht wirksam und es resultiert das vereinfachte Ersatzschaltbild (Bild 8.23b) für den Differenzbetrieb mit ugs,1 = ui,1 und ugs,2 = ui,2.

Bild 8.23:

Kleinsignal-Ersatzschaltbild: a) nach Schaltung von Bild 8.21 bei differenziellem Betrieb; b) mit wirksamen Komponenten

Für niedrige Frequenzen ergibt sich nach Lösung der Stromspannungsgleichungen eine differenzielle Verstärkung bei niedrigen Frequenzen von a dm  0

uo

g m,n

ui

g o,n  g o, p

g m , n raus ,

(8.34)

d.h. die Verstärkung ist – wie bei der einfachen Verstärkerstufe – umso größer je größer der Übertragungsleitwert der Eingangstransistoren und der Ausgangswiderstand sind. Die 3dB-Frequenz der Stufe lässt sich direkt aus vorhergehender Beziehung ermitteln, da die Lastkapazitäten Cl jeweils parallel zu den Leitwerten angeordnet sind. Es resultiert eine differenzielle Verstärkung von

8.3 Einfache Verstärkerstufen a dm ( jZ )

467 g m, n

a dm 0

g o , n  g o , p  jZ C l

1 1 j

Z Zp

,

(8.35)

wobei

Zp

g o, n  g o, p Cl

(8.36)

die 3dB-Kreisfrequenz beschreibt. Gleichtaktverstärkung Viele unerwünschte Einkopplungen von Signalen geschehen gleichzeitig auf beide Eingänge des Verstärkers. Diese Einflüsse sollen so gut es geht unterdrückt werden. D.h. die Gleichtaktverstärkung soll möglichst Null sein. Diese Verstärkung kann durch Betrachtung des folgenden Kleinsignal-Ersatzschaltbildes ermittelt werden.

Bild 8.24:

Kleinsignal-Ersatzschaltbild von Bild 8.21 bei Gleichtaktverstärkung

Das gemeinsame Eingangssignal ui erzeugt identische Ausgangssignale uo,1=uo,2, wenn man voraussetzt, dass die Toleranzen der Bauelemente vernachlässigbar sind. Dies führt zu einer idealen Gleichtaktverstärkung von acm (0)

uo ui

uo ,1  uo 2 ui

0,

(8.37)

und damit zu einer idealen Gleichtaktunterdrückung von CMRR(0)

adm acm

f.

(8.38)

468

8 Grundlagen analoger CMOS-Schaltungen

Aufschluss über die Optimierung der Differenzstufe liefert ein Vergleich der wichtigsten hergeleiteten Gleichungen, wenn man diese in Beziehung zum Drain-Strom IDS (Tabelle 8.1) setzt. Es resultiert: adm (0)

g m,n g o, n  g o, p

acm (0)

0

CMRR(0)

Zp

f g o, n  g o, p Cl

~ ( I DS ) 1 2

~ I DS .

Damit ergibt sich eine Abhängigkeit von IDS, die vergleichbar ist mit derjenigen der einfachen Verstärkerstufe.

8.3.3

Differenzielle Eingangsstufe mit unsymmetrischem Ausgang

Viele Anwendungen benötigen eine Differenzstufe mit unsymmetrischem Ausgang. Dies kann bei dem vorherigen Differenzverstärker dadurch erreicht werden, dass statt der beiden Stromquellen TP (Bild 8.21) eine interne Stromspiegelschaltung (Bild 8.25) verwendet wird. Durch diese Anordnung wird Strom IN,1 = IP,1 nach Transistor TP,2 gespiegelt. Diese Schaltung wurde bereits im Zusammenhang mit digitalen Anwendungen in Kapitel 5.6.3 beschrieben. Im Gegensatz dazu wird im Folgenden das Kleinsignalverhalten analysiert.

Bild 8.25:

Differenzielle Eingangsstufe mit unsymmetrischem Ausgang

8.3 Einfache Verstärkerstufen

469

MOS-Diode Transistor TP,1 ist als sog. MOS-Diode verknüpft. Diese kann, wie die folgende Überlegung zeigt, im Kleinsignal-Ersatzschaltbild vereinfacht durch den Übergangsleitwert dargestellt werden.

Bild 8.26:

Kleinsignaldarstellung einer sog. MOS-Diode

Der Leitwert der MOS-Diode g

i u

g m, p u  g o, p u u

g | g m, p

(8.39)

entspricht dem Übertragungsleitwert des Transistors, da im Allgemeinen gm,p » go,p ist. Damit ergibt sich das in Bild 8.27 dargestellte Kleinsignal-Ersatzschaltbild der Eingangsstufe bei niedrigen Frequenzen, wobei die Transistoren TN,1 = TN,2 = TN und TP,1 = TP,2 = TP jeweils zueinander symmetrisch sind. Nach Lösung der Strom-Spannungsgleichungen ergeben sich die folgenden Zusammenhänge:

Bild 8.27:

Kleinsignal-Ersatzschaltbild von Schaltung nach Bild 8.25

470

8 Grundlagen analoger CMOS-Schaltungen

g m,n

a dm  0 |

~ ( I DS ) 1 2

g o,n  g o, p | g m , n raus

a cm  0 | 

CMRR  0 | 2

g o,n g o, s 2 g m, p ( g o, p  g o,n )

g m, n g m, p g o, s g o,n

~  I DS 1 2

~  I DS 1

(8.40)

(8.41)

(8.42)

Hierbei wurde vorausgesetzt, dass gm,n, gm,p » go,n, go,p und go,s sind. Wenn man die obigen Beziehungen mit denjenigen der Eingangsstufe mit differenziellem Ausgang vergleicht, so ergibt sich Folgendes: Die Verstärkung ist in beiden Fällen gleich groß. Dies ist nicht überraschend, denn beim symmetrischen Ausgang wirken die Stromquellen gm,n ugs,1 und gm,n ugs,2 direkt auf den Ausgang und im Fall des unsymmetrischen Ausgangs wirkt gm,n ugs,2 direkt und gm,n ugs,1 gespiegelt auf den Ausgang. Frequenzverhalten der differenziellen Eingangsstufe Ausgangspunkt zur Bestimmung des Frequenzverhaltens ist das vorhergehende Kleinsignal-Ersatzschaltbild. Hierbei wird vorausgesetzt, dass der Ausgang der Stufe eine Kapazität CA treibt, die viel größer ist als alle internen Kapazitäten der Schaltung (Bild 8.25).

Infolge des Stromspiegels lässt sich das Kleinsignal-Ersatzschaltbild nicht wie dasjenige mit symmetrischem Ausgang (Bild 8.23b) vereinfachen. Dadurch wird die Knotenanalyse im Frequenzbereich sehr aufwändig. Um diese zu umgehen, wird die folgende vereinfachte Vorgehensweise gewählt. Die Kleinsignalkapazität Ca wird über den Ausgangswiderstand raus der Verstärkerstufe umgeladen. Die sich dabei ergebende Polstellenfrequenz bestimmt das Frequenzverhalten der Schaltung. Aus diesem Ansatz heraus ergibt sich, ähnlich wie in Bild 8.14b bereits vorgestellt, ein Makromodell. Das Modell liefert unter Berücksichtungen von Gl. (8.40) eine von der Kreisfrequenz abhängige Verstärkung a dm ( jZ )

a dm 0

1

Z 1 j Zp

, (8.43)

wobei

Zp

g o, n  g o, p Ca

(8.44)

die Polstellenkreisfrequenz beschreibt. Das heißt: Diese Frequenz ist genau so groß wie diejenige bei der Differenzstufe mit symmetrischem Ausgang Gl. (8.36).

8.3 Einfache Verstärkerstufen

Bild 8.28:

471

Makromodell der Differenzstufe mit unsymmetrischem Ausgang: a) im differenziellen Betrieb; b) im Gleichtaktbetrieb

Die frequenzabhängige Gleichtaktverstärkung kann in Analogie zum Vorhergehenden aus dem Makromodell (Bild 8.28b) ermittelt werden. Es resultiert a cm  jZ

a cm  0

1

Z 1 j Zp

, (8.45)

wobei acm(0) durch Beziehung (8.41) beschrieben ist. Vertiefende Betrachtung Bei der Herleitung der vorhergehenden Beziehungen wurde stillschweigend davon ausgegangen, dass alle internen Kapazitäten der Stufe gegenüber derjenigen am Ausgang CA vernachlässigbar klein sind. Dies muss nicht unbedingt so sein und wird im Folgenden näher betrachtet. Diese Kapazitäten können nämlich zu einer unerwünschten Verschlechterung der Gleichtaktunterdrückung bzw. Erhöhung der Gleichtaktverstärkung führen. Außerdem kann ein sog. pole-zero doublet entstehen. Zur Vermeidung, dass der Substratsteuereffekt einen Einfluss auf die beiden Eingangstransistoren TN hat, sind deren Sourceanschlüsse bei z.B. einem p-Wannen-Prozess mit der p-Wanne verknüpft. Als Folge ist eine Sperrschichtkapazität CS am Knoten a) wirksam. Diese hat auf die differenzielle Verstärkung keinen Einfluss, da am Knoten a) in diesem Betriebsmodus keine Wechselspannungsänderung auftritt. Dies ist jedoch ganz und gar anders, wenn man die Gleichtaktverstärkung betrachtet. Wird vorausgesetzt, dass die Kapazitäten CS und CA viel größer als CK sind – wobei Letztere die Knotenkapazität der Stromspiegelschaltung erfasst – ergibt sich die folgende vereinfachte Vorgehensweise bei der Analyse.

472

Bild 8.29:

8 Grundlagen analoger CMOS-Schaltungen

a) Differenzielle Eingangsstufe mit den wesentlichen Kapazitäten; b) Skizze des Technologieaufbaues für TS und TN bei einem p-Wannen-Herstellverfahren

Die Gleichtaktverstärkung ergibt sich aus den Beziehungen (8.45), (8.41) und (8.44) zu a cm  jZ

a cm 0

1 1 j



Z Zp

g o, n g o, s 1 . 2 g m, p g o , p  g o , n  jZ C a

(8.46)

Wechselspannungsmäßig liegt die Kapazität CS parallel zur Stromsenke mit dem Ausgangsleitwert go,s. Wird dies berücksichtigt, resultiert eine Gleichtaktverstärkung von

a cm  jZ



g o , s  jZ C s

g o, n

2 g m , p g o , p  g o , n  jZ C a 1  jZ / Z z , acm 0 1  jZ / Z p

(8.47)

wobei die Nullstellenfrequenz Zz durch den Zusammenhang

Zz

g o,s Cs

(8.48)

beschrieben ist. Diese Nullstelle hat den unerwünschten Effekt, dass bei hohen Frequenzen die Gleichtaktverstärkung mit 20dB/Dek zunimmt und dadurch die Gleichtaktunterdrückung entsprechend verschlechtert wird. Dieser Effekt ist natürlich auch bei der differenziellen Eingangsstufe mit symmetrischem Ausgang vorhanden. Um diesen Effekt zu reduzieren, könnte man auf den Gedanken kommen, die Rückseitenanschlüsse der Transistoren TN – wie in Bild 8.30 gezeigt – mit USS zu verbinden.

8.3 Einfache Verstärkerstufen

Bild 8.30:

473

Differenzielle Eingangsstufe mit Störspannung uss

Diese Vorgehensweise würde aber der Forderung nach einer möglichst guten Betriebsspannungsunterdrückung (Power Supply Rejection Ratio PSRR) entgegenstehen. Bei Verstärkern können sich unerwünschte Störsignale z.B. uss bei der Versorgungsspannung auswirken. Diese sollten von dem Verstärker möglichst gut unterdrückt werden. Im vorliegenden Fall überträgt sich jedoch die Störung unsymmetrisch über den Substratsteuereffekt auf die Eingangstransistoren. Eine weitere interessante Beobachtung kann bei der Differenzstufe im Differenzbetrieb gemacht werden. Es entsteht ein sog. pole-zero doublet, wie im Folgenden gezeigt wird. In der Schaltung nach Bild 8.29 soll diesmal CK » CA sein. Aus dem Ersatzschaltbild (Bild 8.27) ergibt sich mit der Kapazität CK am Knoten k) – die Spannungsänderung ist im Differenzbetrieb am Knoten a) null – die Kleinsignaldarstellung in Bild 8.31, wobei die analogen Bezugspunkte zusammengefasst wurden.

Bild 8.31:

Kleinsignal-Ersatzschaltbild von Bild 8.27 im Differenzbetrieb

Nach Lösung der Knotengleichungen resultiert:

1  jZ / Z z a dm ( jZ ) | a dm ( 0 ) , 1  jZ / Z p wobei

(8.49)

474

8 Grundlagen analoger CMOS-Schaltungen

Zp |

g m, p Ck

(8.50)

und

Zz |

2 g m, p Ck

(8.51)

die Pol- und Nullstellenfrequenz beschreiben. Es ist ersichtlich, dass eine Nullstellenfrequenz Zz entstanden ist und dass diese den doppelten Wert der Polstellenfrequenz (3dB-Frequenz) Zp besitzt. Der Grund für dieses sog. „pole-zero doublet“ ist, dass beide Eingangssignale ugs,1 und ugs,2 verantwortlich sind für die Ausgangsspannung uo, jedoch die Kapazität Ck nur ein Eingangssignal, nämlich ugs,1 beeinflusst. Dieses Verhalten zeigen allgemein alle Schaltungen, bei denen eine Kapazität nur die Hälfte des Signalpfades beeinflusst. Zusammenfassung der wichtigsten Ergebnisse des Kapitels Mit Hilfe von Stromspiegelschaltungen stehen alle Ströme von Stromsenken und -quellen in einem definierten Bezug zu einem Referenzstrom. Dadurch können große Spannungs- und Parameterschwankungen ausgeglichen werden. Verbesserte Ausführungsformen erlauben es, den Ausgangswiderstand von Stromsenken und -quellen bis weit in den M:-Bereich zu erhöhen.

Source-Folger mit einer Spannungsverstärkung von ca. 1 machen es möglich, den Ausgangswiderstand einer Schaltung auf einen Wert von 1/gm zu erniedrigen. Als wichtigstes Resultat von einer einfachen Verstärkerstufe kann der unerwünschte Zusammenhang zwischen Verstärkung, 3dB-Frequenz und Transitfrequenz betrachtet werden. Da gm ~ IDS1/2 und go ~ IDS sind, nimmt mit zunehmendem Strom die Spannungsverstärkung gm / go ab, wogegen die 3dB-Frequenz und die Transitfrequenz ansteigen. Dieser Zusammenhang ändert sich auch nicht bei den betrachteten differenziellen Eingangsstufen. Der Miller-Effekt wird durch die kapazitive Kopplung des Ausgangs auf den Eingang einer Verstärkerstufe verursacht. Dadurch wirkt die kapazitive Belastung am Eingang so, als wäre sie um den Verstärkungsfaktor der Stufe vergrößert. Reduziert werden kann der Effekt durch die Serienschaltung eines weiteren Transistors, wodurch eine sog. Kaskode-Stufe entsteht.

8.4

Übungen

Aufgabe 8.1 Gegeben ist der gezeigte einfache Verstärker mit folgenden Daten: IDS = 100PA;

En = 1000PA/V2;

On = 0,1V-1;

RL = 100k:;

ui = 50μV; (Transistor in Sättigung)

8.4 Übungen

475

Bild Aufgabe: 8.1 Wie groß ist bei niedrigen Frequenzen die Ausgangswechselspannung und Verstärkung in dB? Aufgabe 8.2 Bei welchem Strom I geht bei Raumtemperatur der Transistor T der Stromspiegelschaltung von Sättigung in den Unterschwellstrombereich?

Bild Aufgabe: 8.2 Daten der Transistoren bei R.T.: kn = 120μA/V2; w/l = 10; n = 2; UDS > 0,1V Aufgabe 8.3 Gegeben ist der dargestellte CMOS-Verstärker. Der Arbeitspunkt UA wird durch eine Referenzstufe eingestellt, sodass sich Herstellungstoleranzen kompensieren.

Bild Aufgabe: 8.3

476

8 Grundlagen analoger CMOS-Schaltungen

Die Daten der symmetrisch gestalteten Transistoren sind: n-Kanal:

En = 1000PA/V2; UTn = 0,5V;

p-Kanal:

Ep = 1000PA/V2; UTp = – 0,5V: Op = 0,05V-1;

Gesucht:

On = 0,05V-1;

Die Verstärkung der Stufe bei niedrigen Frequenzen. Die Einflüsse von C

und R sind vernachlässigbar.

Aufgabe 8.4 Bestimmen Sie die Weite des gezeigten Source-Folger-Transistors, wenn raus = 50: betragen soll. Um die Kanallängenmodulation zu reduzieren, wird eine relativ große Gatelänge von 1,5μm verwendet. Es kann dadurch angenommen werden, dass OnUDS « 1 ist.

Bild Aufgabe: 8.4 Lösungen zu den Übungen sind zu finden unter: www.unibw.de/eit4_1/lehre/systemintegration

8.5

Anhang B: Übertragungsfunktion

Der Begriff Übertragungsfunktion wird im Allgemeinen bei linearen, zeitinvarianten Systemen angewendet. Diese kann man durch lineare Differenzialgleichungen

an

df(t) dg(t) d m f(t) d n g(t) + b o f(t) + ao g(t) = b m + ... + b1 + ... + a1 n m dt dt dt dt

(B.1)

mit konstanten Koeffizienten – durch kleine Buchstaben verdeutlicht – beschreiben.

8.5 Anhang B: Übertragungsfunktion

Bild B.1:

477

Verstärker-Tiefpasskette 2. Ordnung

Ein typisches Beispiel dazu liefert die in Bild B.1 gezeigte Schaltung, die in erster Näherung einen integrierten zweistufigen Verstärker wiedergibt. a1 und a2 sind dabei frequenzunabhängige Verstärkungsfaktoren der verschiedenen Stufen. r1 und r2 beschreiben den Ausgangswiderstand des Verstärkers und die Kapazitäten die jeweilige Belastung. Den Zusammenhang zwischen Ausgangs- und Eingangsspannung kann man nach Anwendung der Kirchhoffschen Gleichungen auf die obige Anordnung und mit i = c · du/dt durch die lineare Differenzialgleichung a1 a 2 u i (t) = c1 r1c 2 r2

d 2 u o (t) dt 2

+ c1 r1  c 2 r2

du o ( t ) dt

+ u o (t)

(B.2)

beschreiben. Um hieraus eine Übertragungsfunktion uo(t) / ui(t) zu erhalten, muss die Differenzialgleichung gelöst werden. Eine Möglichkeit, dies zu erreichen, bietet die Laplace-Transformation und deren Rücktransformation. Die Laplace-Transformation der Funktion f(t) ist durch die Beziehung f

F ( s) =

³ f(t) e  st dt

(B.3)

o

definiert, wobei s

V  jZ

eine komplexe Variable ist. Bei der Transformation wird angenommen, dass zur Zeit t < 0 f(t) = 0 ist. Wendet man die Laplace-Transformation auf die Differenzialgleichung (B.2) an, so ergibt sich die folgende lineare Gleichung a1a2 ui ( s )

c1r1c2 r2 s u o ( s )  c1r1  c2 r2 s u o ( s )  u o ( s ) 2

und daraus die Übertragungsfunktion

(B.4)

478

8 Grundlagen analoger CMOS-Schaltungen

ao u (s) , a (s) = o = u i (s) § s ·§ s · ¸ ¸ ¨ 1+ ¨¨ 1 + p 1 ¸¹ ¨© p 2 ¸¹ ©

(B.5)

wobei ao = a1 a2 , p1 = 1/c1 r1 und p2 = 1/c2 r2 ist. Mit p werden Polstellen bezeichnet. Diese Polstellen sind ein charakteristisches Merkmal jeder Übertragungsfunktion. Sie geben in der s-Ebene (Bild B.2) den Zahlenwert für s wieder, bei dem der Nenner der Übertragungsfunktion N(s) = 0 und somit uo(s) / ui(s) = f wird.

Bild B.2:

Polstellendarstellung der Übertragungsfunktion (B.5)

In dem vorgestellten Beispiel handelt es sich um reale Pole. Diese können auch komplexe Werte in allen Quadranten annehmen, wenn z.B. ein System rückgekoppelt wird. Die Lage der Polstellen in der s-Ebene ist von äußerster Wichtigkeit, denn sie gibt Aufschlüsse über das Zeitverhalten der Übertragungsfunktion, wenn eine Sprungfunktion an den Eingang gelegt wird. Dies ist für die verschiedensten Pollagen in Bild B.3 skizziert. Die gezeigten Zusammenhänge erhält man durch Transformation der Sprungfunktion Kui(t) in den Laplace-Bereich o K/s. Hierbei ist K eine dimensionslose Konstante. Wird Gleichung (B.5) nach uo(s) aufgelöst und eine Rücktransformation – z.B. über Tabellen – in den Zeitbereich durchgeführt, resultieren entsprechend der Pollagen die gezeigten Sprungantworten uo(t). Aus dem Bild lässt sich schließen, dass ein stabiles System nur dann vorliegt, wenn das Zeitverhalten uo(t) nicht exponentiell mit der Zeit ansteigt, d.h. die Pole nur im 2. und 3. Quadranten in der s-Ebene anzutreffen sind. Die Kenntnis über die Lage der Pole und deren Abhängigkeit von Stromänderungen sind somit ein wichtiges Hilfsmittel beim Entwurf eines analogen Systems. Aus diesem Grund besitzen die meisten „CAD-Tools“ die Möglichkeit, die Pollagen zu berechnen.

8.5 Anhang B: Übertragungsfunktion

Bild B.3:

479

Darstellung der Pole in der s-Ebene sowie die zugehörige Sprungantwort für eine Übertragungsfunktion zweiter Ordnung.

Im Vorhergehenden wurde zur Lösung der Differenzialgleichung die Laplace-Transformation verwendet. Die Fourier-Transformation, die als Untergruppe von der LaplaceTransformation betrachtet werden kann, ergibt sich mit s = jZ und V = 0 zu f

F ( jZ ) =

³

-f

f (t) e - jZ t dt,

(B.6)

480

8 Grundlagen analoger CMOS-Schaltungen

wobei f(t) z 0 sein kann, wenn t d 0 ist. Auf das besprochene Beispiel angewendet, ergibt sich damit eine Übertragungsfunktion im sog. komplexen Frequenzbereich durch Transformation und Umformung der Differenzialgleichung (B.2) oder direkt aus Gleichung (B.5), indem s durch jZ ersetzt wird, zu ao u (jZ ) a (jZ ) = o = u i (jZ ) § jZ · § jZ ¨ 1+ ¸ ¨ 1+ ¨ ¸ ¨ Z p,1 ¹ © Z p,2 ©

· ¸ ¸ ¹

.

(B.7)

Hierbei wird statt der Bezeichnung Pol der Begriff Polstellen-Kreisfrequenz bzw. Polstellenfrequenz eingeführt, um klarzustellen, dass es sich in diesem Fall um eine FourierTransformation handelt, obwohl Zp,1 = p1 und Zp,2 = p2 ist. Allgemein lassen sich somit Übertragungsfunktionen in der Laplace- und Fourier-Ebene darstellen. Die Übertragungsfunktion a(jZ) kann man in der Polarform

ao

a ( jZ ) § Z 1 ¨ ¨Z © p ,1

2

· § jI ¸ e p ,1 1  ¨ Z ¸ ¨Z ¹ © p,2

2

,

· jI ¸ e p,2 ¸ ¹

(B.8)

sowie nach Betrag – auch Amplitudengang genannt – und Phase getrennt in logarithmischer Form darstellen

>20 lg a ( jZ ) @dB ª « 20 lg a  20 lg 1  §¨ Z o « ¨Z © p ,1 «¬

I

· ¸ ¸ ¹

2

§ Z  20 lg 1  ¨ ¨Z © p,2

I o  I p ,1  I p , 2 .

2 º · » ¸ dB ¸ » ¹ » ¼

(B.9)

(B.10)

Man erhält das sog. Bode-Diagramm. ao beschreibt dabei die Verstärkung bzw. Dämpfung, wenn Z o 0 geht, und Io gibt den dazugehörigen Winkel (z.B. 0o oder –180o) an. Bei einer vorgegebenen Frequenz können somit Betrag und Phase durch einfache Addition bzw. durch Subtraktion der Terme – wie in diesem Beispiel – ermittelt werden. Die Wurzelterme in Gl. (B.9) können bei der Konstruktion des Bode-Diagramms approximiert werden. Denn wenn (Z / Zp,i)2 > 1 ist, kann der Realteil vernachlässigt werden. Als Resultat liefert damit jeder Wurzelterm eine Amplitudenänderung von 20 lg [(10Z / Zp,i) / (Z / Zp,i)] = 20dB/Dekade. In Bild B.4 ist das Amplitudenverhalten der Funktion (B.9) in approximierter Form dargestellt. Hierbei ist ersichtlich, wie der Amplitudengang durch Subtraktion der einzelnen Beiträge von 20 lg ao ( z.B. 60dB) in approximierter Form entsteht.

8.5 Anhang B: Übertragungsfunktion

Bild B.4:

481

Entstehung des Amplitudengangs der Übertragungsfunktion (B.9) aus Einzelbeiträgen mit ao = 60 dB

Ein charakteristisches Merkmal des Amplitudengangs ist die Eckfrequenz, auch 3dB-Frequenz (Kreisfrequenz) genannt. Ist Zp,1 « Zp,2, dann ergibt sich aus Gleichung (B.9) bei der Kreisfrequenz Zp,1 ein Betrag von

ª

>20 lg | a ( jZ p ,1 ) |@ dB | «« 20 lg a o - 20 lg

§ Z p,1 · ¸¸ 1 + ¨¨ © Z p,1 ¹

¬ | >20 lg a o @ dB - 3dB,

2

º » dB » ¼

(B.11)

der gegenüber dem Wert bei Z o 0 um 3dB reduziert ist (Bild B.4). Der Phasengang Gl. (B.10) lässt sich auf eine ähnliche Weise ermitteln. Dabei ergibt sich der Phasenverlauf für jeden Produktterm der Übertragungsfunktion zu

482

8 Grundlagen analoger CMOS-Schaltungen

I p , i = tan -1

Imag. Teil Z = tan -1 ; i = 1, 2... Real Teil Z p, i

(B.12)

Dieser hat dabei die folgenden Werte:

 I p ,i Z

I p ,i Z

10Z p ,i = tan -1 (10 ) | 90 o .

0,1Z p ,i = tan -1 ( 0,1) | 0 o

(B.13)

Diese können als Stützstellen zur Konstruktion der jeweiligen approximierten Phasenverläufe verwendet werden. Wie zu erwarten, ist bei Z = Zp,i



I p ,i Z



Z p , i = tan -1 Z p , i / Z p , i = 45 o .

(B.14)

Der gesamte Phasenverlauf ergibt sich für das vorhergehende Beispiel aus der Subtraktion der individuellen Beiträge von I o = 0° (Bild B.5). Allgemein gilt damit für eine i-fache Verstärker-Tiefpasskette, dass einem Amplitudenabfall von i˜20dB/Dekade eine Phasenrückdrehung von i˜(–90o) zugeordnet ist.

Bild B.5:

Entstehung des Phasengangs der Übertragungsfunktion (B.7) aus Einzelbeiträgen mit Io = 0°

In einem zweiten Beispiel ist eine Übertragungsfunktion

8.5 Anhang B: Übertragungsfunktion § Z · ¨¨ 1 + j ¸ Z z,1 ¸¹ © a ( jZ ) = a o § Z ·§ Z ¨ 1+ j ¸¨ 1+ j ¨ ¸¨ Z Z p,1 ¹ © p,2 ©

483

· ¸ ¸ ¹

(B.15)

gegeben. Diese Funktion hat zusätzlich zu den beiden Polstellenfrequenzen im Nenner eine Nullstellenfrequenz im Zähler. Dies entspricht in der linken Hälfte der (LHS) LaplaceDarstellung (Bild B.3) einer Nullstelle, denn sie gibt den s-Wert an, bei dem der Zähler null wird. Amplituden- und Phasengang sind in den Bildern B.6 und B.7 dargestellt.

Bild B.6:

Entstehung des Amplitudengangs der Übertragungsfunktion (B.15) aus Einzelbeiträgen mit ao = 60 dB

484

Bild B.7:

8 Grundlagen analoger CMOS-Schaltungen

Entstehung des Phasengangs der Übertragungsfunktion (B.18) aus Einzelbeiträgen mit Io = 0°

Wie aus den Bildern ersichtlich, bewirkt die Nullstellenfrequenz Zz,1 im Zähler der Gleichung (B.15) eine Anhebung der Verstärkung um +20dB/Dekade sowie eine entsprechende Phasenvordrehung um bis zu 90°. Da die Frequenzkonstanten Zp,2 und Zz,1 gleich groß gewählt werden, tritt eine gegenseitige Kompensation – Pol-Nullstellen-kompensation – auf.

8.6

Weiterführende Literatur

Laker, Sansen: „Design of Analog Integrated Circuits and Systems“, McGraw-Hill, Inc. (1991) B.Razavi: „Design of Analog CMOS Integrated Circuits“, McGraw-Hill, Inc. (2000) Gray, Hurst, Lewis, Meyer: „Analysis and design of analog integrated circuits“, John Wiley &Sons, Ins. Fourth Edition (2001)

9

CMOS-Verstärkerschaltungen

Ausgehend von den im vorhergehenden Kapitel behandelten analogen Grundschaltungen werden zwei typische Verstärkerschaltungen, und zwar ein Miller-Verstärker und ein gefalteter Kaskode-Verstärker vorgestellt und analysiert. Hierbei zeigt sich, wie man einen stabilen Betrieb durch Veränderung der Lage von Pol- und Nullstellen erreichen kann. Am Beispiel eines abgeänderten und gefalteten Kaskode-Verstärkers wird eine Ausgangsstufe mit verbesserten Treibereigenschaften bei reduziertem Leistungsverbrauch vorgestellt.

9.1

Miller-Verstärker

Die im vorhergehenden Kapitel 8.3.3 beschriebene differenzielle Eingangsstufe mit unsymmetrischem Ausgang liefert je nach Entwurf eine Verstärkung bei niedrigen Frequenzen adm(0) (Gl. (8.40)) im Bereich von ca. 50 bis 200. Durch eine zweite Verstärkerstufe kann diese bis auf ca. 10000, d.h. 80dB erhöht werden (Bild 9.1).

Bild 9.1:

Miller-Verstärker (+/ –-Nomenklatur auf den Ausgang bezogen)

Als zweite Verstärkerstufe wurde die in Bild 8.12b vorgestellte einfache MOS-Verstärkerstufe verwendet. Die Verstärkung dieser Stufe hat in Analogie zur Beziehung (8.20) bei niedrigen Frequenzen einen Wert von

486

9 CMOS-Verstärkerschaltungen

a 2 ( 0)



g m,2 g o ,1  g o , 2

 g m , 2 raus , 2 ,

(9.1)

während die Verstärkung der differenziellen Eingangsstufe durch Beziehung (8.40) a dm ,1 ( 0 ) | 

g m,n

 g m , n raus ,1

g o,n  g o, p

(9.2)

beschrieben ist. Damit beträgt die Gesamtverstärkung des Miller-Verstärkers bei niedrigen Frequenzen g m,n g m,2 a dm ( 0 ) | a dm ,1 ( 0 ) a 2 ( 0 ) |  . g o , n  g o , p g o ,1  g o , 2

(9.3)

Die Indizes beziehen sich – wie bisher – dabei jeweils auf die Bezeichnungen der Transistoren. Wird der beschriebene Verstärker mit einer Rückkopplung versehen und treibt dazu eine kapazitive Last am Ausgang, dann wird der Verstärker instabil und es treten starke Überschwinger auf. Der Grund dafür ist, dass der Verstärker zwei Pole besitzt. Um diese Situation zu analysieren, ist im Bild 9.2 ein vereinfachtes Ersatzschaltbild des Differenzverstärkers wiedergegeben. Hierbei wird vorausgesetzt, dass nur die Kapazitäten CA und CL wirksam sind. (Vergleiche auch mit Tiefpasskette, Anhang B, Kapitel 8).

Bild 9.2:

Makromodell des Differenzverstärkers nach Bild 9.1

Aus dem Ersatzschaltbild kann eine frequenzabhängige Gesamtverstärkung von a dm ( jZ )

a dm ( 0 )

1 § ·§ ¨1  j Z ¸ ¨1  j Z ¨ Z p ,1 ¸¹ ¨© Z p,2 ©

· ¸ ¸ ¹

(9.4)

abgeleitet werden, wobei die Polstellen-Kreisfrequenzen der ersten und zweiten Verstärkerstufe durch die Beziehungen

Z p ,1 |

g o,n  g o, p Ca

und

Z p,2 |

g o ,1  g o , 2 Cl

beschrieben sind und adm(0) durch Gleichung (9.3). Bei sehr hohen Frequenzen mit Z » Zp,1 und Zp,2 ergibt sich aus Beziehung (9.4)

(9.5)

9.1 Miller-Verstärker

487

a dm ( jZ ) |  a dm ( 0 )

Z p ,1Z p , 2 Z2

.

(9.6)

Hieraus ist ersichtlich, dass das Ausgangssignal um 180° dem Eingangssignal nacheilt. Dies bedeutet, wenn man einen rückgekoppelten Verstärker – nach Bild 9.3 – betrachtet, insgesamt eine positive Rückkopplung, die gedämpfte Oszillationen oder Überschwinger hervorrufen kann. Um diese zu vermeiden, muss eine Frequenzgangkompensation durchgeführt werden.

Bild 9.3:

Rückgekoppelter Verstärker uo /ui = – RF / RS

Frequenzgangkorrektur In realen Verstärkern existieren mehrere Pole, wovon meistens zwei dominant sind. Die weiteren Pole liegen nämlich oft bei so hohen Frequenzen, sodass sie vernachlässigt werden können. Dadurch ist der Verstärker ein Zwei-Pol-Verstärker, wie bisher angenommen, bei dem die sog. Pol-Splitting-Kompensation zur Frequenzgangkorrektur eingesetzt werden kann. Hierbei wird eine Kapazität CC zwischen den Knoten a) und b) des Verstärkers (Bild 9.1) angeordnet. Das Kleinsignal-Ersatzschaltbild – Erweiterung von Bild 9.2 – ist für diesen Fall in Bild 9.4 wiedergegeben.

Bild 9.4:

Makromodell des Differenzverstärkers mit Frequenzgangkompensation

Die Übertragungsfunktion lautet in diesem Fall:

a dm  jZ

§ Z · ¸ ¨¨ 1  j Z z ¸¹ © a dm ( 0 ) § ·§ ¨1  j Z ¸ ¨1  j Z ¨ Z p ,1 ¸¹ ¨© Z p,2 ©

mit den Null- und Polstellenfrequenzen

· ¸ ¸ ¹

(9.7)

488

9 CMOS-Verstärkerschaltungen g m, 2

Zz

Cc

Z p ,1 | Z p,2 |

g m,2 C a Cl

˜

,

g m,n a dm  0 C c

(9.8)

,

1 , 1 / Cc  1 / C a  1 / Cl

(9.9)

(9.10)

wobei die Näherung gm » go,p + go,n und gm,2 » go,1 + go,2 verwendet wurde und adm(0) durch Beziehung (9.3) gegeben ist. Wesentlich hierbei ist, dass sich infolge der Vorwärtskopplung durch Cc eine Nullstellenfrequenz bzw. eine Nullstelle einstellt. Bei Zp,1 wirkt der sog. Miller-Effekt (Kapitel 8.3.1). D.h. der Kapazitätswert Cc wirkt so, als wenn er um den Verstärkungsfaktor vergrößert würde, wodurch Zp,1 reduziert wird. Gleichzeitig wird Zp,2 erhöht. Durch Einfügen von Cc wandert somit Zp,1 zu niedrigen und Zp,2 zu höheren Frequenzen (Bild 9.5). Es resultiert eine verbesserte Phasenreserve IR, die bei der Verstärkung von 0 dB angegeben wird.

Bild 9.5:

Einfluss der Kompensation: a) auf Amplitudengang mit 20lgao = 60dB; b) auf Phasengang; (ohne Berücksichtigung der Nullstellenfrequenz)

Auf die s-Ebene übertragen (Bild 9.6) spricht man dann von einem sog. Pol-Splitting.

9.1 Miller-Verstärker

Bild 9.6:

489

Pol-Splitting durch Kapazität Cc

Nullstelle in der rechten Hälfte der s-Ebene Wird, wie im Vorhergehenden beschrieben, eine Frequenzgangkompensation mit Cc durchgeführt, so treten dennoch Überschwinger oder Oszillationen auf. Der Grund hierfür ist, dass die vorher vernachlässigte Nullstellenfrequenz Zz Gl. (9.7) bzw. Nullstelle z in der rechten Hälfte der s-Ebene (Bild 9.6) auftritt. Diese Nullstelle wird durch die Vorwärtskopplung des Signals durch die Gate-Source-Überlappkapazität Cü von T2 auf den Ausgang hervorgerufen. Da Cc parallel zu Cü angeordnet ist und außerdem Cc » Cü ist, wandert diese vorher vernachlässigte Nullstellenfrequenz von hohen zu tieferen Frequenzen (Bild 9.7).

Bild 9.7:

Auswirkung der Nullstellenfrequenz in der rechten Hälfte der s-Ebene: a) Amplitudengang; b) Phasengang

Diese bewirkt, dass der Amplitudengang im Bereich Z > Zz nicht mit –20dB/Dek abnimmt, sondern durch die Nullstelle um 20 lg [1 + (Z / Zz)2]1/2 = + 20dB/Dek kompensiert wird. Außerdem tritt eine Phasenrückdrehung (Nullstelle in der rechten Hälfte der

490

9 CMOS-Verstärkerschaltungen

s-Ebene (RHS)) von I = –tan Z / Zz auf. Die Folge davon ist, dass keine Phasenreserve mehr vorhanden und IR < 0° ist. Beseitigung des Nullstelleneinflusses Die Ursache für die Nullstelle in der rechten Hälfte der s-Ebene ist, wie bereits erwähnt, die Vorwärtskopplung des Signals durch Cc auf den Ausgang. Eine Möglichkeit diese Vorwärtskopplung zu vermeiden besteht darin, einen Source-Folger (T3, T4) zu verwenden, wodurch die Vorwärtskopplung durch Cc auf den Ausgang Q vermieden wird (Bild 9.8). Der sog. Pol-Splitting-Effekt wird hierbei voll beibehalten, so lange die Verstärkung des Source-Folgers nahe bei eins liegt (Kapitel 8.2). Ein Nachteil hierbei ist jedoch, dass ein zusätzlicher Strom durch T3 und T4 fließt, wodurch die Leistungsaufnahme ansteigt.

Bild 9.8:

Miller-Verstärker mit Source-Folger zur Frequenzgangkompensation

Verschiebung der Nullstelle nach unendlich Der zusätzliche Leistungsverbrauch kann vermieden werden wenn statt eines SourceFolgers ein Serienwiderstand zu Cc vorgesehen wird (Bild 9.9). Aus dem KleinsignalErsatzschaltbild (Bild 9.4) ergibt sich mit r in Serie zu Cc eine Übertragungsfunktion

a dm  jZ

a dm  0

§ Z ¨¨ 1  j Z © z § ¨1  j Z ¨ Z p ,1 ©

·§ ¸¨ 1  j Z ¸¨ Z p,2 ¹©

· ¸¸ ¹ ·§ ¸¨ 1  j Z ¸¨ Z p ,3 ¹©

· ¸ ¸ ¹

(9.11)

mit einer veränderten Nullstellenfrequenz bzw. Nullstelle in der linken Seite der s-Ebene (mit r = 0 wandert die Nullstelle wieder auf die ursprüngliche rechte Seite der sEbene)

Zz

1 § 1 Cc ¨ r  ¨ g m, 2 ©

· ¸ ¸ ¹

, (9.12)

9.1 Miller-Verstärker

491

den unveränderten Polstellenfrequenzen Gl. (9.9), (9.10)

Z p ,1 | Z p,2 |

g m,2 C a Cl

˜

g m,n a dm  0 C c

,

1 1 / Cc  1 / C a  1 / Cl

und einer zusätzlichen Polstellenfrequenz von

Z p ,3

1 r

§ 1 1 1 ¨¨   C C C © c a l

· ¸¸, ¹

wobei adm(0) durch die bekannte Beziehung (9.3) beschrieben wird.

Bild 9.9:

a) Miller-Verstärker nach Bild 9.1 mit Nullstellenkompensation; b) Realisierung des Kompensationsnetzwerk; c) Bodediagramm

(9.13)

492

9 CMOS-Verstärkerschaltungen

Die Nullstellenfrequenz Zz Gl. (9.12) kann nach unendlich geschoben und damit unwirksam gemacht werden, wenn r

1 g m,2

(9.14)

gewählt wird. Der Pol-Splitting-Effekt durch die Kapazität Cc bleibt voll erhalten. Eine Realisierung des Widerstandes ist in Bild 9.9 dargestellt. Durch die Verwendung von jeweils einem parallel geschalteten n- und p-Kanal-Transistor, die im Widerstandsbereich betrieben werden, erhält man einen annähernd symmetrischen Widerstand. Die Kapazität Cc wird in der Praxis meist so gewählt, dass sie in etwa dem Wert von Cl entspricht. Eine weitere Möglichkeit die Nullstelle zu kompensieren besteht darin, eine Pol-Nullstellenkompensation durchzuführen (siehe hierzu Anhang B, Kapitel 8). Dazu wird Zz = Zp,2 gewählt. Aus den Gleichungen (9.10) und (9.12) ergibt sich damit ein Widerstandswert von r |

1 g m,2 C c

C l

 Cc ,

(9.15)

wobei angenommen wurde, dass Cl und Cc wesentlich größer als Ca sind. Diese Kompensation ist kritisch bei kleinen Versorgungsspannungen infolge von gm,2 Änderungen und wird deswegen nicht weiter betrachtet. Nahezu alle Parameter des CMOS-Operationsverstärkers sind Drain-Strom abhängig. Aus den Beziehungen (9.3), (9.9), (9.10) und (8.24) ergeben sich die folgenden wichtigen Zusammenhänge, die vergleichbar sind mit denen der einfachen Verstärkerstufe in Kapitel 8. g m,n

a dm  0

g o , n  g o , p g o ,1  g o , 2

Z p ,1 | Z p,2 | ZT

g m, 2

g m,n a dm ( 0 ) C c g m,2 Cl

a dm ( 0 )Z p ,1 |

g m,n Cc

~ I DS 1

(9.16)

~ I DS 3 2

(9.17)

~ I DS 1 2

(9.18)

~ I DS 1 2

(9.19)

Hierbei wurde angenommen, dass Cl = Cc ist und die Polstellenfrequenz Zp,3 bei sehr hohen Frequenzen liegt und dadurch vernachlässigt werden kann. Somit handelt es sich hierbei um ein System mit nur zwei Polstellenfrequenzen. Mit der Festlegung, dass die Phasenreserve IR > 60° sein soll – um ungewünschte Oszillationen zu vermeiden – ,ergibt sich in etwa (Bild 9.9), dass

9.1 Miller-Verstärker

493

Z p , 2 ! 2Z T

(9.20)

sein soll. Um diese Bedingung zu erfüllen, muss, wenn Cl = Cc ist, g m,2 ! 2 g m,n

(9.21)

sein. In der Praxis wird gm,2 | 3gm,n gewählt. Da das Verhältnis Zp,2 / ZT unabhängig vom Drain-Strom ist, ergibt sich nur eine geringe Abhängigkeit der Stabilität des Verstärkers von Temperatur und Prozessstreuungen. Slew rate des kompensierten Miller-Verstärkers Wird an den Eingang des rückgekoppelten Verstärkers ein Spannungssprung angelegt, so ändert sich die Ausgangsspannung nur langsam. Der Grund dafür ist, dass der Strom, der die Kapazität CC umlädt, durch den Strom IS der Stromsenke der Differenzstufe bestimmt wird (Bild 9.10).

Bild 9.10:

Rückgekoppelter Miller-Verstärker

Vor dem Anlegen des Spannungssprungs soll TN,1 nicht leitend und TN,2 leitend sein. Nach dem Spannungssprung ändert sich die Situation und TN,1 wird leitend und TN,2 nicht leitend. Damit fließt durch den leitenden Transistor ein Strom von IS. Da TP,1 und TP,2 eine Stromspiegelschaltung bilden, hat der Strom durch TP,2 und damit der Strom, der die Kapazität CC auflädt, einen Wert, der dem von IS entspricht. Ist die Situation wie zu Anfang beschrieben umgekehrt, dann wird die Kapazität mit einem Strom von IS entladen. Wird angenommen, dass das Aufladen der Kapazität weder durch die Ausgangsstufe noch durch den Widerstand begrenzt wird, dann ergibt sich eine so genannte slew rate von SR

du o dt

|

IS CC

.

(9.22)

494

9 CMOS-Verstärkerschaltungen

Entwurfskriterien für den Miller-Verstärker Normalerweise bestimmen ein oder zwei wesentliche Anforderungen die Entwurfskriterien für einen Verstärker. Für den vorgestellten zweistufigen Verstärker (Bild 9.9) ergeben sich bereits aus der Anforderung an die Stabilität und die Phasenreserve die Festlegungen (9.19), (9.21) und (9.14) g m , n | C c ZT Cl C c g m, 2 | 3 g m,n r 1 / g m, 2 . Durch die slew rate (9.22) war der Zusammenhang zwischen IS und CC gegeben. Weiterhin können aus der geforderten Verstärkung die Leitwerte (9.3) ( g o , n  g o , p ) ( g o ,1  g o , 2 )

g m , n g m , 2 / a dm  0

(9.23)

ermittelt werden. Hierdurch ergeben sich die Anforderungen an die Kanallängen der Transistoren. Weiterhin liefert die Gleichtaktunterdrückung Gl. (8.42) über den Leitwert g o, s | 2

g m,n g m, p

(9.24)

g o , n CMRR ( 0 )

die Anforderung an die Kanallänge des Transistors TS der Stromsenke. Die wichtigsten typischen Daten, die mit dem in Bild 9.9 gezeigten Miller-Verstärker erreicht werden, sind in Tabelle 9.1 zusammengefasst.

Parameter/Zusammenhang a dm  0

g m,n

g m,2

g o,n  g o, p

g o ,1  g o , 2

f T | g m , n 2S C c

CMRR ( 0 )

typische Werte 75dB

3MHz

SR | I S / C c

4V/μs

2 g m,n g m, p g o, s g o,n

80dB

IR

600

Last

10pF

Tabelle 9.1: Daten eines Miller-Verstärkers nach Bild 9.9 mit UDD,SS = r 2,5V

9.1 Miller-Verstärker

495

Ausgangsstufe Um eine Phasenreserve von IR >60q zu erreichen, sind die Kapazitäten so gewählt, dass Cc = Cl. Dies begrenzt die Treibereigenschaften des Verstärkers auf relativ kleine Kapazitätswerte. Die Situation kann verbessert werden, wenn ein Source-Folger (Kapitel 8.2) dazugeschaltet wird (Bild 9.11), wobei Transistor T2 als Stromsenke fungiert und T3 als Source-Folger. Diese Schaltung hat eine Spannungsverstärkung von annähernd eins (Gl. 8.13) und einen niedrigen Ausgangswiderstand (Gl. 8.17) von rout | 1 / g m , 3 .

Bild 9.11:

(9.25)

Miller-Verstärker mit Source-Folger

Da die Polstellenfrequenz Zp,1 (Gl. 9.17) und die Spannungsverstärkung bei niedrigen Frequenzen (Gl. 9.16) von der Schaltungsmodifikation nicht betroffen sind, trifft dies auch für die Transitfrequenz (Gl. 9.19) zu. Was sich jedoch geändert hat, ist die Polstellenfrequenz Zp,2. Diese ist zu hohen Frequenzwerten gewandert, da C´L durch die Schaltungsmodifikation nun wesentlich kleiner ist als CP. Liegt die Frequenz von Zp,2 wesentlich höher als diejenige von ZT, kann der Einfluss der Polstellenfrequenz vernachlässigt werden. Stattdessen ist die Polstellenfrequenz am Ausgang der Schaltung Z p,out | g m,3 / C p

(9.26)

zu berücksichtigen. Mit der Anforderung an eine große Phasenreserve (Gl. 9.20 und 9.21)

Z p , out ! 2ZT g m , 3 / C p ! 2 g m , n / CC

(9.27)

führt dies zu der Anforderung, dass 1

rout | g m , 3 ! 2 g m , n C p / Cc .

(9.28)

sein muss. Ein Nachteil des zusätzlichen Source-Folgers ist der erhöhte Leistungsverbrauch und der reduzierte Spannungshub infolge des UGS-Spannungsabfalls an T3. Wie diese Probleme u.a. umgangen werden können, ist das Thema des nächsten Abschnitts.

496

9.2

9 CMOS-Verstärkerschaltungen

Gefalteter Kaskode-Verstärker

In dem vorgestellten Miller-Verstärker ist keine Schaltung vorgesehen, um den MillerEffekt an den Eingängen zu reduzieren. Dies kann geändert werden und führt zu einem gefalteten Kaskode-Verstärker, worauf im Folgenden näher eingegangen wird. Die herkömmliche differenzielle Eingangsstufe (Bild 9.12a) hat eine Verstärkung bei niedrigen Frequenzen (Gl. 8.40) von a dm ( 0 )

Bild 9.12:

g m, n ( g o, n  g o, p )

1

g m , n raus .

Vergleich zwischen a) herkömmlicher differenzieller Eingangsstufe (Bild 8.25) und b) verbesserter differenzieller Eingangsstufe

Eine verbesserte Eingangsstufe ergibt sich daraus, indem 1. zur Reduzierung des Miller-Effekts (Kapitel 8.3.1) eine Kaskode-Schaltung mit den Transistoren T2, T3 vorgesehen wird und 2. die Stromspiegelschaltung mit den p-Kanal-Transistoren (Bild 9.12a) durch eine verbesserte Schaltung mit größerem Innenwiderstand – ähnlich der gezeigten verbesserten Stromsenke (Bild 8.7c) – ersetzt wird. Dadurch vergrößert sich der Ausgangswiderstand zu

g o,n g o,2 § g o , 6 g o ,1 raus | ¨  ¨ g g m,2 m ,1 ©

· ¸ ¸ ¹

1

.

(9.29)

Dieser setzt sich aus dem Leitwert der Stromspiegelschaltung und dem des Verstärkerteils in Analogie zu Beziehung (8.9) und (8.8) zusammen.

9.2 Gefalteter Kaskode-Verstärker

497

Damit liefert diese Stufe eine Verstärkung von a dm ( 0 )

g m , n raus

g o,n g o,2 § g o , 6 g o ,1  a dm ( 0 ) | g m , n ¨ ¨ g g m,2 m ,1 ©

· ¸ ¸ ¹

1

. (9.30)

Problematisch ist jedoch, dass durch die Hintereinanderschaltung der vielen Transistoren die Versorgungsspannung relativ groß sein muss. Diese erhöhte Spannung kann durch eine Faltung der Schaltung vermieden werden (Bild 9.13).

Bild 9.13:

Gefalteter Kaskode-Verstärker

Die Stromspiegelschaltung mit den Transistoren T1, T4, T5 und T6 wird mit der Spannung USS verbunden (nach USS gefaltet), wozu die p-Kanal- in n-Kanal-Transistoren verändert wurden. Die Transistoren T2 und T3 werden als p-Typen ausgeführt und deren Sourceanschlüsse mit den Eingangstransistoren TN verbunden. Die Zuführung des Stromes von UDD erfolgt durch zwei zusätzliche Transistoren TP, die als Stromquellen fungieren. Da diese mit den niederohmigen Source-Gebieten der Transistoren T2 und T3 verbunden sind, ist deren Einfluß auf die Verstärkung vernachlässigbar. Der Verstärker besteht somit – wie bisher – aus einer sehr hochohmigen Stromspiegelschaltung sowie einer KaskodeStufe, wodurch der Miller-Effekt stark reduziert wird. Die Verstärkung ist damit identisch zu derjenigen von Beziehung (9.30). Der dominierende Pol der Schaltung wird durch die Lastkapazität – vorausgesetzt diese ist relativ groß – bestimmt. Da diese durch den Ausgangswiderstand der Schaltung umgeladen wird, resultiert ein Frequenzgang von a ( jZ )

a dm ( 0 )

1

Z 1 j Zp

, (9.31)

498

9 CMOS-Verstärkerschaltungen

wobei die Polstellenfrequenz einen Wert von Gl. (9.30)

Zp

1 C l raus

Zp

§ go,n go, 2 1 ¨ g o , 6 g o ,1  ¨ C l ¨ g m ,1 g m,2 ©

· ¸ ¸¸ ¹

(9.32)

besitzt. Da dieser Verstärker nur eine dominierende Polstelle hat, beträgt der Phasenrand

IR(CL1) = 90°, wodurch der Verstärker sehr stabil (Bild 9.14) ist. Dies ist einer der wesentlichen Unterschiede im Vergleich zum Miller-Verstärker mit zwei Polstellen und entsprechend reduziertem Phasenrand.

Bild 9.14:

a) Amplituden- und b) Phasengang des gefalteten Kaskode-Verstärkers bei unterschiedlicher Lastkapazität

Lediglich wenn CL zu klein wird (Bild 9.14) treten bisher vernachlässigte Polstellen, z.B. ein „pole-zero doubet“ (Kapitel 8.3.3) beim Stromspiegel, in Erscheinung und reduzieren den Phasenrand auf IR(CL2). Will man große kapazitive oder ohmsche Lasten mit den vorgestellten Verstärkern betreiben, müssen zwangsläufig die Ströme erhöht werden (A-Betrieb in Bild 9.16). Dies führt zu einem unerwünscht hohen Leistungsverbrauch. Dieser kann durch Verwendung spezieller Ausgangsstufen reduziert werden, worauf im nächsten Abschnitt in einem Beispiel eingegangen wird.

9.3 Gefalteter Kaskode-Verstärker mit AB-Ausgangsstufe

9.3

499

Gefalteter Kaskode-Verstärker mit AB-Ausgangsstufe

Eine Übersicht über den Verstärker gibt Bild 9.15. UDD I p,1

S

I p,2

T12

I p,4

I p,3

T1 u i,1

T2 D

D

S S

u i,2

S

T13

D

T7

T11 D

D

D

T8 S

D

ui

T9 D

UB

D

T3

UB

S

T14

D

S

T4 S

T10 T5 Uss

T6 Uss

I n,1 Uss

Gefaltete Kaskode-Stufe

Bild 9.15:

Uss Einstellung AB-Betriebsart

Uss Ausgangsstufe

Gefalteter Kaskode-Verstärker

Der Eingang besteht aus einem gefalteten Kaskode-Verstärker, der statt n-Kanal- p-Kanal-Transistoren T1, T2 im Eingang hat. Diese wurden verwendet, um den Verstärker in einem Herstellverfahren mit n-Wannen (Kapitel 5, Bild 5.14) zu realisieren. Denn nur so ist es möglich, die Source- und Bulkgebiete der Eingangstransistoren miteinander zu verbinden, um den Einfluss des Substratsteuerfaktors zu eliminieren. Als Stromquellen und -senken wurden zur Vereinfachung nur Symbole verwendet. Diese können je nach Größe der Versorgungsspannungen aus den in Kapitel 8.1.1 vorgestellten Schaltungen realisiert werden. Die Ausgangsstufe wird in AB-Betriebsart betrieben, um den Leistungsverbrauch gering zu halten. Eine Erklärung der verschiedenen Betriebsarten geht aus Bild 9.16 hervor. Die Einstellung des Arbeitspunktes für den AB-Betrieb erfolgt mit einem Netzwerk, das möglichst alle Parameter- und Versorgungsspannungsschwankungen ausgleicht. Im Folgenden wird im Detail auf die einzelnen Schaltungsteile eingegangen.

500

9 CMOS-Verstärkerschaltungen

Bild 9.16:

Definition von Betriebsarten (I Strom der Ausgangsstufe)

Gefaltete Kaskode-Stufe Diese Schaltung (Bild 9.17) besteht aus dem symmetrischen Eingang T1, T2 und einem unsymmetrischen Ausgang mit der Spannung ua, die durch Spiegelung der Ströme Ip,1 bis Ip,3 erzeugt wird. Die sog. Wrap-around-Schaltung hat den Vorteil, dass sie bei kleinen Versorgungsspannungen eingesetzt werden kann. Die Spannungsquelle UAB verwendet man zur Einstellung des Arbeitspunktes. Sie wird durch die Transistoren T7 bis T12 realisiert, worauf später noch eingegangen wird. Bei der folgenden Wechselspannungsanalyse ist die Spannungsquelle nicht von Bedeutung, da der Innenwiderstand ri zu null angenommen wird.

UDD IB

I p,1

UB T4

u i,1

T1

I1 - I

T2

ui

nach T13

Ersatz Quelle

u i,2

UAB

I2 + I

T6 USS

I p,3

I p,2

+

ua nach T14

UB

T3

UGS,3

UB

T4

UGS,4 T5

ua

I4,6 T6

UGS,5 USS Bild 9.17:

USS

Einstellung AB - Betriebsart

Gefaltete Kaskode-Stufe

Die Funktion der Wrap-around-Schaltung T3 bis T6 kann am besten erklärt werden, wenn man Bild 9.17 betrachtet und annimmt, dass infolge der Eingangsspannungsänderung z.B. der Strom I1 um einen sehr kleinen Wert 'I abnimmt und entsprechend I2 um +'I

9.3 Gefalteter Kaskode-Verstärker mit AB-Ausgangsstufe

501

zunimmt. Die Zunahme von I2 bedeutet, dass die UGS,3-Spannung abnimmt, wodurch UGS,5 zunimmt. Damit steigt die Stromergiebigkeit von T6 an, wodurch die UGS,4Spannung ebenfalls zunimmt. Diese Zunahme wird noch verstärkt, da I1 um 'I abnimmt. Mit größer werdender UGS,4-Spannung steigt somit die Stromergiebigkeit von T4 an, wodurch sich die Ausgangsspannung verringert. Um die Verstärkung der Stufe zu bestimmen, kann man das Kleinsignal-Ersatzschaltbild aufzeichnen, die Knotengleichungen lösen und die Verstärkung bestimmen. Da dies ab einer bestimmten Zahl von Transistoren – wie bereits erwähnt – sehr mühevoll wird, wurden zur Analyse der gefalteten Kaskode-Stufe die Programme ~ISAA~, ~GIEL~ verwendet. Unter den Voraussetzungen, dass die folgenden Transistorpaare gebildet werden, T1 = T2, T3 = T4, T5 = T6, und ferner die Stromquellen Ip,2 = Ip,3 als ideal betrachtet werden können, ergibt sich eine Verstärkung der Eingangsstufe bei niedrigen Frequenzen von a dm ,1  0

u a /u i | 

g m ,1 g m , 3 ( g o ,1  g o , 5 ) g o , 3

,

(9.33)

d.h. die Verstärkung ist, wie erwartet, umso größer je größer die Übertragungsleitwerte und je kleiner die Leitwerte sind. AB-Ausgangsstufe In Bild 9.17 ist im Ausgangszweig eine Spannungsquelle vorgesehen. Diese hat einen derartigen Spannungswert, dass die Transistoren T13 und T14 (Bild 9.18) sich im ABArbeitspunkt befinden. Diese Spannungsquelle ist sozusagen schwimmend angeordnet, da der Wert, mit dem sich UGS,14 bzw. UGS,13 ändert, von dem Strom bestimmt wird, der durch die Spannungsquelle fließt. Mit Hilfe des vereinfachten Schaltbildes (Bild 9.18) soll das Prinzip der Ansteuerung ~HOGE~ der AB-Stufe detaillierter betrachtet werden. Hierbei wird der Einfachheit halber angenommen, dass an allen zu betrachtenden Transistoren eine Spannung von UGS = UTn(p) + G auftritt. G gibt hierbei die sog. Overdrive-Spannung wieder, die beim n-Transistor positiv und beim p-Transistor negativ ist. Mit dieser Annahme herrscht am Knoten c) (Bild 9.19) eine Spannung von 2(UTn + G) und am Knoten a) eine von UTn + G. Da Letztere die UGS-Spannung von T14 ist, hat dieser Transistor eine Overdrive-Spannung von G. Spiegelbildlich dazu ist die Ansteuerung für den p-Kanal-Transistor T13. Auch hier stellt sich eine Overdrive-Spannung von G ein. Mit der Größe von G wird somit bestimmt, wie weit der aktive Bereich der Transistoren spannungsmäßig vom Sperrbereich entfernt ist (Bild 9.16). Aus dem Vorhergehenden geht hervor, dass absolute Parameterschwankungen keinen Einfluss auf die Overdrive-Spannung haben. Nur differenzielle Schwankungen machen sich bemerkbar.

502

9 CMOS-Verstärkerschaltungen

UDD I p,2

I p,3 Ersatz Quelle

UGS,13

S

T13 D

+ U AB -

D

UB

T3

T14

UB

T5

T6

Ausgangsstufe

Einstellung AB - Betriebsart

USS Bild 9.18:

UGS,14

T4 I 4,6

S

Prinzipschaltbild zur Erklärung der AB-Arbeitspunkteinstellung UDD T12

UTp+ G

I p,3

UTp+ G b) UTp+ G T7

T11 a)

T8

I p,4

UTp+ G T13

c)

UTn +G T14

I 4,6 UTn +G

T9

UTn+ G

I n,1 T10 Uss

Bild 9.19:

UTn + G Einstellung AB-Betriebsart

Uss

Uss

Ausgangsstufe

Prinzipschaltbild zur Ansteuerung der AB-Stufe

Ob nun der Strom Ip,3 größer oder kleiner als der Strom I4,6 durch die Transistoren T4 und T6, der sog. Wrap-around-Schaltung ist und welchen Wert dadurch die Ausgangsspannung des Verstärkers annimmt, bestimmen die Eingangsspannungen ui,1 und ui,2. Diese können den Verstärker durchsteuern, sodass die Ausgangsspannung einen Wert von UCC bzw. 0V annehmen kann. Wie es zu diesem sog. „rail to rail“ Betrieb kommt, wird im Folgenden betrachtet. a)

ui,1 > ui,2

Dann ist I2 » I1 (T1 und T2 sind p-Kanal-Transistoren) und damit I4,6 » Ip,3 (Bild 9.17 und Bild 9.19). Am Knoten a) stellt sich eine Spannung von UGS,14 < UTn ein, wodurch T14

9.3 Gefalteter Kaskode-Verstärker mit AB-Ausgangsstufe

503

ausgeschaltet und gleichzeitig T8 durchschaltet und T13 einschaltet. Damit liegt am Ausgang eine Spannung von UDD an. b)

ui,1 < ui,2

In diesem Fall ist I2 « I1 und damit I4,6 « Ip,3 . Am Knoten b) (Bild 9.19) stellt sich eine Spannung ein, die größer ist als UDD – ~UTP ~. Damit wird T13 ausgeschaltet und gleichzeitig T7 und T14 eingeschaltet. Am Ausgang stellt sich eine Spannung von USS ein. Die gesamte differenzielle Verstärkung des Operationsverstärkers ergibt sich aus dem Produkt der Verstärkung der gefalteten Kaskode-Stufe sowie der Ausgangsstufe. Diese hat eine Verstärkung von a 2 0



g m ,13  g m ,14 , g o ,13  g o ,14

(9.34)

die sich aus dem Verhältnis der Übertragungs- zu Ausgangsleitwerten ergibt. Damit beträgt die gesamte Verstärkung bei niedrigen Frequenzen a dm 0 | 

g m ,13  g m ,14 , ( g o ,1  g o , 5 ) g o , 3 g o ,13  g o ,14 g m ,1 g m , 3

(9.35)

wobei adm,1 durch Beziehung (9.33) gegeben ist. Bemerkung: Beim Studium der Kapitel 8 und 9 wird deutlich, dass die Kenntnis der Übertragungsfunktion mit Lage und Abhängigkeiten der Pol- und Nullstellenfrequenzen von Strömen und Parametern äußerst wichtig für die richtige Dimensionierung eines Verstärkers ist. Führt man eine rechnergestützte AC-Analyse aus, so erhält man zwar Auskunft über Amplituden- und Phasengänge und die Lage von Pol- und Nullstellen, jedoch nicht unbedingt Angaben über die Parameter, die diese beeinflussen. Diese Kenntnis ist jedoch zur Optimierung eines Verstärkers zwingend nötig. Aus den Kleinsignal-Ersatzschaltbildern kann man zwar die Übertragungsfunktion herleiten, aber ab einer gewissen Zahl von Transistoren und damit Komplexität ist dies nicht mehr praktikabel. In diesem Fall wird auf die Rechenunterstützung durch ~GIEL~, ~ISAA~ verwiesen, mit deren Hilfe die gewünschten Übertragungsfunktionen ermittelt werden können. Zusammenfassung der wichtigsten Ergebnisse des Kapitels Der schrittweise Entwurf des Miller-Verstärkers wurde vorgestellt. Hierbei stellte sich heraus, dass die Verstärkung umso größer ist, je kleiner die Drainströme sind. Dies ist im Gegensatz zu den charakteristischen Frequenzen, die große Ströme benötigen, um hohe Werte zu erreichen. Ein ähnliches Verhalten wurde bereits bei der einfachen Verstärkerstufe von Kapitel 8 festgestellt und ist typisch für MOS Verstärker. Da der Verstärker zur Instabilität neigt, wurde ein Pol-splitting durchgeführt. Typische Verstärkungswerte liegen bei niedrigen Frequenzen im Bereich von 75dB. Mit einem gefalteten Kaskode-Verstärker kann der Miller-Effekt reduziert und die Phasenreserve verbessert werden. Um größere kapazitive oder ohmsche Lasten zu treiben,

504

9 CMOS-Verstärkerschaltungen

wurde eine Ausgangsstufe im AB-Betrieb vorgestellt. Diese wird von einem abgeänderten gefalteten Kaskode-Verstärker angesteuert, um mit einer niedrigen Versorgungsspannung auszukommen.

9.4

Übungen

Aufgabe 9.1 Berechnen Sie den Kleinsignal-Ausgangswiderstand der dargestellten verbesserten Stromsenke bei niedrigen Frequenzen, wenn T3 und T2 identisch aufgebaut sind.

Bild Aufgabe: 9.1 Aufgabe 9.2 Bestimmen Sie bei niedrigen Frequenzen die Verstärkung der dargestellten Verstärkerstufe (T5 befindet sich in Stromsättigung). Daten der Transistoren:

E p (T1 bis T4 )

2

800 PA / V ; O (T1 bis T5 )

0, 01V

1

Es kann davon ausgegangen werden, dass U DS O « 1 ist.

Bild Aufgabe: 9.2

; E5

5000 PA / V

2

9.5 Literatur

505

Aufgabe 9.3 In dem gefalteten Kaskode-Verstärker (Bild 9.15) wird eine sog. Wrap-around-Schaltung verwendet (Bild A 9.3).

Bild Aufgabe: 9.3 Bestimmen Sie den Spannungsbereich von UB, in dem sich beide Transistoren in Stromsättigung befinden. Lösungen zu den Übungen sind zu finden unter: www.unibw.de/eit4_1/lehre/systemintegration

9.5

Literatur

~GIEL~

G. Gielen and W. Sansen, „Symbolic Analysis for Automated Design of Analog Integrated Circuits“, Kluwer Academic Publishers, (1991)

~HOGE~

R. Hogervorst et al., „A Compact Power-Efficient 3V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries“, IEEE J. Solid-State Circuits, Vol. 29, pp. 1505-1512, (1994)

~ISAC~

G. Gielen et al., „A symbolic simulator for analog integrated circuits“, IEEE Journal of Solid-State Circuits; Vol. 24; No. 6; pp. 1587-1597, (1989)

Weiterführende Literatur siehe Kapitel 8

10

BICMOS-Schaltungen

Zu Beginn der IC-Entwicklung wurden digitale und analoge Schaltungen ausschließlich in bipolarer Technik hergestellt. Während diese Entwicklung zu immer besseren charakteristischen Werten bei den Schaltungen führte, wurde gleichzeitig die NMOS- und dann anschließend die CMOS-Technik als dominierende Technologie für digitale und analoge Anwendungen in der Großintegration eingesetzt. Dies war überwiegend bedingt durch die hohe Packungsdichte bei geringem Leistungsverbrauch. Demgegenüber bietet die BIpolartechnik höhere Taktfrequenzen sowie Vorteile bei analogen Schaltungen. Aus diesem Grund stellt die Kombination der beiden Techniken (BICMOS) in einem Herstellverfahren (Bild 10.1) einen sehr guten Kompromiss dar.

BIPOLAR BICMOS

Taktfrequenz CMOS

Packungsdichte / Funktion Bild 10.1:

Zusammenhang zwischen Taktfrequenz und Packungsdichte bei verschiedenen Herstellverfahren

Mit der BICMOS-Technik ist man in der Lage, die Vorteile der Bipolartechnik zusätzlich zu denen der CMOS-Technik zu nutzen, um bekannte und neuartige Lösungen im Digital- und Analogbereich zu implementieren. Dies wird erkauft mit höheren Herstellkosten, die durch das aufwändigere Herstellverfahren entstehen. Als Anwendung kommen in Frage: schnelle Speicher und Mikroprozessoren sowie Semi-Kundenschaltungen wie Gate-Arrays und Standard-Zellen und – von ganz besonderer Bedeutung – nachrichtentechnische und industrielle Systeme. Bevor auf Details der BICMOS-Schaltungstechnik eingegangen wird, ist es zweckmäßig, das unterschiedliche Stromspannungsverhalten IC (UBE) und IDS (UGS) von bipolaren und MOS-Transistoren zu betrachten (Bild 10.2). Der MOS-Transistor befindet sich mit UGS < UTn im Unterschwellstrombereich und zeigt ein exponentielles Verhalten, das ab UGS t UTn in ein quadratisches Verhalten übergeht. Demgegenüber besitzt der bipolare Transistor im ganzen UBE-Bereich ein exponentielles Verhalten, bis er bei IK in den Bereich der starken Injektion gelangt.

508

10 BICMOS-Schaltungen

log I Bip. - Tr.

IK

IC MOS - Tr. IDS

UTn Bild 10.2:

UGS , UBE

Skizze des IC (UBE)- und IDS (UGS)-Verhaltens von Bipolar- und MOSTransistor

Wie sich dieses unterschiedliche Verhalten der Transistoren auf digitale und analoge Grundschaltungen auswirkt, ist das Thema dieses Kapitels. Zuerst werden die schnellsten digitalen Schaltungen in Silizium, die CML- bzw. ECLAnordnungen mit bipolaren Transistoren analysiert. Typische Beispiele sind einfache Gatter, Multiplexer sowie D-Flip-Flops. Kombiniert man Bipolar- und MOS-Transistoren entstehen Schaltungen mit neuartigen Eigenschaften. Dies sind z.B. BICMOS-Treiber und Gatter. Bandabstands-Spannungsquellen sind klassische Lösungen, um mit Bipolartransistoren sehr genaue und nahezu von der Temperatur unabhängige Referenzspannungsquellen auf einem IC zu realisieren. Diverse Schaltungen, von denen einige bei einer „Nur“ CMOS-Lösung Anwendung finden können, werden vorgestellt. Die Vor- und Nachteile von Bipolar- und MOS-Transistoren bei Anwendungen im Analogbereich werden betrachtet und dazu deren Übertragungsfunktionen verglichen. Im letzten Abschnitt des Kapitels wird eine BCD-Technik vorgestellt, die überwiegend in der Industrieelektronik Anwendung findet.

10.1

Stromschaltungstechniken

In Kapitel 6.3 wurde bereits bei MOS-Schaltungen beschrieben, wie durch Reduzierung des Signalhubs die Schaltgeschwindigkeit erhöht werden kann. Dazu wurden Stromschaltungstechniken, auch Current Mode Logic (CML) genannt, eingesetzt. Wie sich diese Technik bei Verwendung von bipolaren Transistoren auswirkt, wird in diesem Abschnitt betrachtet.

10.1.1

CML-Schaltungen

Das Grundelement der CML-Schaltungen ist der Stromschalter (Bild 10.3). Die Verwendung von Widerstände anstatt p-Kanal-Transistoren – wie bei MCML (Kapitel 6.3) – hat den Vorteil, dass parasitäre Kapazitäten reduziert werden, wodurch eine höhere Taktgeschwindigkeit erreicht werden kann.

10.1 Stromschaltungstechniken

UI

UQ R Q

IC,1 IC,2

R

UQ Q

T1

I

509

UR

T2

IK

UBE,2

UBE,1

UDS

UIR IK

UGS

UCE UBE

UEE

UEE UBE,1 ist. Durch Transistor T2 fließt damit der gesamte Strom der Stromsenke, sodass IC,2 = IK ist, wenn der Basisstrom des Transistors vernachlässigt werden kann. Am Ausgang Q entsteht damit der maximale Spannungsabfall UQ

U QM

 I K R,

(10.1)

während derjenige am Ausgang Q 0V beträgt. Ist dagegen UIH > UR, ergibt sich eine entgegengesetzte Situation, wobei Transistor T1 leitend und T2 nicht leitend geschaltet ist. Beim Stromschalter wird somit in Abhängigkeit von der Eingangsspannung UI der Strom der Stromsenke entweder durch Transistor T1 oder T2 geschaltet. Die Transistoren gelangen dabei nur in schwache Spannungssättigung. Schwache Spannungssättigung bedeutet dabei, dass die Injektion von Elektronen kollektorseitig vernachlässigbar klein gegenüber derjenigen vom Emitter ist (siehe Bild 3.15, Kapitel 3), sodass keine größeren Schaltverzögerungen hervorgerufen werden. Damit eine symmetrische Übertragungskennlinie entsteht, wird die Referenzspannung am Transistor T2 in die Mitte zwischen die Eingangspegel UIH und UIL gelegt, sodass

510

10 BICMOS-Schaltungen U IH  U IL

UR

(10.2)

2

ist. Die Übertragungskennlinie, an der einige grundsätzliche Abhängigkeiten demonstriert werden können, wird im Folgenden hergeleitet. An dem Stromschalter liegt eine Eingangsspannung in Bezug zur Referenzspannung von U IR U BE ,1  U BE , 2 § ¨ ©

I t ¨ ln I t ln

I C ,1 I SS

 ln

I C ,2 · ¸ I SS ¸¹

(10.3)

I C ,1 I C ,2

an, wobei von gleichen Transistoren mit gleich großen Transportströmen ausgegangen wird. Die Ausgangsspannung beträgt UQ

 I C ,2 R .

(10.4)

Da bei vernachlässigbar kleinen Basisströmen immer I C ,1  I C , 2

IK

(10.5)

ist, ergibt sich aus den letzten drei Beziehungen sowie Gl. (10.1) der Zusammenhang

UQ

U / I 1 U QM §¨ 1  e IR t ·¸ , © ¹

(10.6)

der die gewünschte Übertragungskennlinie beschreibt. Diese ist in Bild 10.4 in normierter Form für verschiedene UQM-Spannungen Gl. (10.1) aufgetragen. UQ UQM

0 UQM = -400mV

-0,2

UQM = -300mV

-0,4

UQM = -200mV

-0,6 -0,8 -1 -0,4 -0,2

Bild 10.4:

0

0,2

0,4

UIR UQM

Normierte Übertragungskennlinie des Stromschalters mit UQM als Parameter bei Raumtemperatur (300K)

10.1 Stromschaltungstechniken

511

Aus der Übertragungskennlinie ist ersichtlich, dass die Spannungsverstärkung G

dU Q

U QM

dU IR

U /I e IR t

I t §¨ 1  e ©

U IR / I t

·¸ ¹

2

(10.7)

umso kleiner ist, je kleiner die Spannung UQM gewählt wird, da dann die Transistoren im flacheren Bereich der IC(UBE)-Kennlinie arbeiten. Damit muss, wie in ~TREA~ ausgeführt, in der Praxis die Differenz der Logikpegel mehr als 4It = 4kT/q betragen. Die maximal zulässige Differenz der Logikpegel richtet sich nach der Art der Kaskadierung der Stromschalter (Bild 10.5).

UQ

UI

UQ UBC

T1

T2

T3

UR

T4

UR

UEE UBE, dann stellt sich eine Ausgangsspannung von UQL = ~UTp~ ein. Ist dagegen UBE > ~UTp~, so nimmt die Ausgangsspannung den Wert von UQL = UBE an. Von Nachteil ist, dass durch den p-Kanal-Transistor zwischen Kollektor und Basis der Entladevorgang langsamer geworden ist.

524

10 BICMOS-Schaltungen

10.3

Bandabstand-Spannungsquellen

Diese Spannungsquelle, auch band gap reference voltage genannt ~WIDL~, stellt eine klassische Lösung dar, um sehr genaue und nahezu von der Temperatur unabhängige Spannungsquellen auf einem IC zu realisieren. Ein wesentliches Anwendungsgebiet sind gemischte analoge- und digitale Schaltungen, wie sie z.B. bei der Daten-Akquisition vorkommen. Das Prinzip ist in Bild 10.22 dargestellt. Es beruht darauf, dass der negative Temperaturkoeffizient der UBE-Spannung eines bipolaren Transistors durch einen positiven Koeffizient einer Spannungsquelle, die proportional zur absoluten Temperatur ist, kompensiert wird. Diese Spannungsquelle, auch PTAT (Proportional To Absolute Temperature) genannt, wird durch die Differenzbildung zweier UBE-Spannungen erzeugt. ' UBE Ko

I T

URef

' UBE (T) K o

URef

UBE UBE (T) T

Bild 10.22:

T

Prinzip der Bandabstands-Spannungsquelle

PTAT Der Kollektorstrom des bipolaren Transistors ergibt sich nach Gleichung (3.7) mit UBE > 100mV zu IC

/I U I SS e BE t .

(10.21)

Hieraus resultiert eine Basis-Emitterspannung von U BE

I t ln

IC I SS

I kT ln C . q I SS

(10.22)

Man könnte auf die Idee kommen, dass UBE mit der Temperatur ansteigt. Das Gegenteil ist der Fall, da das Temperaturverhalten des Transportstroms ISS dominiert. Um diesen Einfluss zu eliminieren, bildet man die Differenz zwischen zwei UBE-Spannungen (Bild 10.23).

10.3 Bandabstand-Spannungsquellen

525 UCC

mI

R1

I

R2

' UBE

-

+ T

nT UBE,2

UBE,1

Bild 10.23:

Erzeugung einer PTAT-Spannung

Die bipolaren Transistoren werden, wie in Kapitel 3.4 beschrieben, als pn-Diode betrieben. Damit UBE,1 > UBE,2 ist, werden auf der rechten Seite der Schaltung n-mal so viele Transistoren T parallel geschaltet. Dadurch ist gewährleistet, dass alle Transistoren gleiche charakteristische Daten besitzen. Außerdem ist der Strom durch R1 m-mal so groß wie durch R2. Es ergibt sich eine PTAT-Spannung – bei Voraussetzung gleicher Parameter – von 'U BE

U BE ,1  U BE , 2

'U BE

I t ln

mI I SS 1  1 / B N

'U BE

I

 I t ln n ˜ I SS 1  1 / B N

kT ln mn . q

(10.23)

Die PTAT-Spannung hat somit den gewünschten positiven Temperaturkoeffizient von d'U BE dT

k ln mn . q

(10.24)

Die in Bild 10.22 skizzierte Anordnung liefert demnach eine Ausgangsspannung von U Ref

U BE (T )  K o 'U BE (T ) ,

(10.25)

wobei Ko eine von der Temperatur unabhängige Konstante sein soll. In erster Näherung kann das negative Temperaturverhalten der UBE-Spannung durch U BE

U go  NT

(10.26)

beschrieben werden, wobei Ugo die Spannung ist, die dem extrapolierten Wert des Bandabstands Wgo / q für T o 0 entspricht, worauf noch näher eingegangen wird. N ist der Temperaturkoeffizient des pn-Übergangs, der einen typischen Wert von ca. 1,6mV/K hat und in erster Näherung als konstant angenommen wird. Unter Berücksichtigung der vorhergehenden Beziehungen ergibt sich für die Anordnung nach Bild 10.22 eine Ausgangsspannung von U Ref

kT U go  NT  K o ln mn . q

(10.27)

526

10 BICMOS-Schaltungen

Wird nun Ko

k ln mn q

N

(10.28)

gewählt, resultiert eine Ausgangsspannung von URef = Ugo. Diese Spannung entspricht, wie bereits erwähnt, dem extrapolierten Wert des Bandabstands Wgo / q für T o 0 von 1,205V und erklärt damit die Namensgebung für diese Schaltung. Eine Schaltung, mit der das Prinzip der Bandabstands-Spannungsquelle realisiert werden kann, wird durch Modifizierung von Bild 10.23 erreicht (Bild 10.24a). Die Spannung U0 wird so lange erhöht, bis die Spannungen Ua und Ub den gleichen Wert besitzen. Dann wird die Spannung kontinuierlich so angepasst, dass die Spannungsdifferenz Ua – Ub immer null bleibt, auch wenn sich die Temperatur verändert. Unter dieser Voraussetzung hat der Knoten b) immer eine Spannung von UBE,1, wodurch eine PTAT-Spannung am Widerstand R3 entsteht. Da diese zur UBE,2-Spannung addiert wird, ist die Spannung am Knoten b) unabhängig von der Temperatur.

Ua Ub

U0 R1

mI

Ua

a)

I b)

' UBE

mI

T

Ub R 1 Ua

R 2 Ux Ub R 3 PTAT

a)

R2 b)

' UBE

T UBE,2

I

a)

Uo

nT

UBE,1

Bild 10.24:

mI

R3

UDD +V

URef

nT

UBE,1

UBE,2

b) Bandabstands-Spannungsquelle: a) Prinzip; b) Realisierung

Um die Spannung zwischen den Klemmen a) und b) auf 0 V zu halten, ist in Bild 10.24b ein Verstärker V mit großer Verstärkung vorgesehen. Dieser Verstärker regelt die Ausgangsspannung so, dass sich zwischen den Eingängen eine Spannung von ~0V einstellt. Ist z.B. die Spannung Ub kleiner als die Spannung Ua, steigt die Ausgangsspannung URef so lange an, bis Ua | Ub ist. Ist dagegen Ub größer als Ua, stellt sich eine umgekehrte Situation ein. Damit ergibt sich aus Bild 10.24b eine Referenzspannung von

U Ref Da aber auch I

U BE , 2  I ( R 2  R3 ) .

(10.29)

'U BE / R 3 ist, resultiert bei Verwendung von Gl. (10.23) und (10.26) U Ref

U go  NT 

R · § kT  ln mn ¨¨ 1  2 ¸¸ . q R3 ¹ ©

(10.30)

10.3 Bandabstand-Spannungsquellen

527

Um den Temperatureinfluss bei der Referenzspannung zu kompensieren, muss somit R · § k  ln mn ¨¨ 1  2 ¸¸ q R3 ¹ ©

N

(10.31)

sein. Mit einem Temperaturkoeffizienten von N = 1,6mV/K sowie m = 5 und n = 10 ergibt sich ein Widerstandsverhältnis von R2 / R3 = 3,7. Ein weiterer Vorteil der vorgestellten Realisierung ist, dass die Widerstände nicht durch ihren Absolutwert, sondern durch ihr Verhältnis die Referenzspannung bestimmen. Dadurch ist die Schaltung weitgehend unabhängig gegenüber Parameterschwankungen. Auswirkung einer Offset-Spannung Die Offset-Spannung ist die Spannung, die zwischen den Eingängen eines Verstärkers angelegt werden muss, um alle Asymmetrien, die vom Eingang bis zum Ausgang eines Verstärkers entstehen, auszugleichen. Hat z.B. der in Bild 10.24b gezeigte Verstärker eine Offset-Spannung von rUoff, dann stellt sich zwischen den Klemmen a) und b) nicht eine Spannung von | 0V, sondern die Offset-Spannung ein. Wird angenommen, dass die Spannung am Knoten a) UBE,1 r Uoff beträgt, führt dies zu einem 'UBE von UBE,1 r Uoff – UBE,2 und zu einer Referenzspannung mit dem Wert U Ref

ª kT ln mn r U off U go  NT  « ¬ q

R2 º ºª » «1  R » . ¼ «¬ 3 »¼

(10.32)

Die Offset-Spannung führt damit zu einem Fehler bei der Referenzspannung, der sich um den Faktor (1 + R2 / R3) noch verstärkend auswirkt. Deshalb sollte der Verstärker in bipolarer Technik realisiert werden, da die Offset-Spannung am Eingang in etwa um den Faktor 10 geringer ist (siehe hierzu Kap.10.4.1) als diejenige bei einer MOS-Lösung. Temperaturkoeffizient der UBE-Spannung Bei der vorhergehenden Betrachtung wurde die Temperaturabhängigkeit der UBE-Spannung approximiert durch Gl. (10.26) U BE (T )

U go  NT .

In Wirklichkeit ist der Temperaturkoeffizient N nicht konstant, sondern von der Temperatur leicht abhängig, worauf im Folgenden eingegangen wird. Entsprechend Beziehung (3.40) hat der Kollektorstrom ein Temperaturverhalten von

I C T

T E §¨ 300 K ©

· ¸ ¹

( 4  an )

W g (T )

e

kT

· § qU ¨ e kT BE  1 ¸ , ¸¸ ¨¨ ¹ ©

woraus eine von der Temperatur abhängige Basis-Emitterspannung von

(10.33)

528

10 BICMOS-Schaltungen

U BE (T )

W g (T ) º kT ª I C (T ) E T  ln  4  a n ln  « ln » [ A] [ A] [ 300 K ] q « kT » ¬ ¼

(10.34)

resultiert. Diese hat einen Wert für T o 0K von W g (T o 0 K )

( U BE (T o 0 K )

q

U go ,

(10.35)

wobei, wie in Gl. (10.26) beschrieben, Ugo die Spannung ist, die dem extrapolierten Wert des Bandabstandes Wgo / q für T o 0 entspricht. Die Änderung des Bandabstandes mit der Temperatur wird durch Gl. (3.41) W g (T ) / q

U g (T )

U go  HT

(10.36)

erfasst, wobei H einen Wert von –2,8˜10-4 V/K hat. Die außerdem benötigte Abhängigkeit des Kollektorstroms von der Temperatur ergibt sich z.B. für die parallel geschalteten Transistoren aus Bild 10.24b zu I C (T )

'U BE / R3

kT (ln mn ) / R3 q

FT .

(10.37)

Damit liefert Beziehung (10.34) die Spannung U BE (T )

T k E ªk º U go  « ( 4  a n ) ln  ln  H »T . [ 300 K ] q FT ¬q ¼

(10.38)

Vergleicht man diese mit derjenigen, die bei dem vereinfachten Ansatz verwendet wurde, Gl. (10.26), so ist ersichtlich, dass der Temperaturkoeffizient N nicht konstant, sondern von der Temperatur abhängig ist. Die Änderung des Temperaturkoeffizienten mit der Temperatur erhält man aus der Ableitung von Beziehung (10.38) zu dU BE dT



1 T

kT ª º «¬U go  q ( 3  a n )  U BE (T , I C ) »¼ .

(10.39)

Beispiel: Es wird der Temperaturgradient von UBE bei der Temperatur T = 300K (27°C) gesucht, wobei an = 1,5 und Ugo = 1,205V betragen. Es soll ein Strom von IC = 10-5 A fließen. Der Transportstrom des Transistors beträgt 10-18A. Aus diesen Angaben ergibt sich eine UBE -Spannung von

U BE ( 27qC , 10PA)

26 mV ln

10 5 10 18

0, 778V

10.3 Bandabstand-Spannungsquellen

529

und ein entsprechender Temperaturgradient Gl. (10.39) von dU BE dT

T 27q C I C 10 PA

1, 65 mV / K .

Will man die Änderung des Temperaturgradienten minimieren, kann die sog. curvature compansation ~GUNA~angewendet werden. Eine weitere verbreitete Variante, um mit geringem schaltungstechnischen Aufwand ~TRAN~ eine Bandabstands-Spannungsquelle zu realisieren, ist in Bild 10.25 dargestellt. UCC T4

I a)

UT

IC,3 U T

T

I

R1

mI

T3 T1 URef

UBE,3 UBE,2 n T1 R3 UBE,1

a)

Bild 10.25:

URef [V]

UBE T

a n =1,5 V H = 2,8 10 -4 K d URef =0 dT

R2

1,244 1.242

~ ~

-20 0 20 40 [ oC] 100 T 27 b)

a) Bandabstands-Spannungsquelle; b) Referenzspannung als Funktion der Temperatur

Die Schaltung verwendet eine Rückkopplungsschleife bestehend aus dem Transistor T4, um den Arbeitspunkt der Schaltung einzustellen. Sinkt z.B. die Spannung URef, dann nimmt auch die UBE,3-Spannung am Transistor T3 ab und somit der Kollektorstrom IC,3. Dadurch steigt die Spannung am Knoten a) und entsprechend nimmt die Referenzspannung zu. Es stellt sich ein stabiler Arbeitspunkt ein, bei dem die Referenzspannung einen Wert von U Ref

U BE , 3 ( I , T )  U T (T )

(10.40)

annimmt. Mit einer PTAT-Spannung Gl. (10.23) von UT

R2 I R2

U BE ,1  U BE , 2 R3

R 2 kT ln nm R3 q

(10.41)

530

10 BICMOS-Schaltungen

stellt sich eine Referenzspannung von U BE , 3 ( I , T ) 

U Ref

R 2 kT ln nm R3 q

(10.42)

ein. Wie die Wahl der Werte der Komponenten im Detail zu erfolgen hat, wird im Folgenden näher analysiert. Dazu wird der Temperaturkoeffizient der Referenzspannung näher betrachtet. Aus den Beziehungen (10.42) und (10.39) ergibt sich dieser zu dU Ref



dT 

1 T

ª º kT «U go  q ( 3  a n )  U BE , 3 ( I , T ) » ¬ ¼

R2 k ln nm , R3 q

(10.43)

wobei ein linear von der Temperatur abhängiger Kollektorstrom vorausgesetzt wurde. Hieraus kann die Dimensionierungsvorschrift abgeleitet werden. Sollen sich bei der Temperatur TR z.B. Raumtemperatur die Temperaturkoeffizienten exakt aufheben, dann muss dU Ref dT

0

(10.44)

TR

sein. Damit ergibt sich aus Beziehung (10.43) die Dimensionierungsvorschrift, nämlich dass 1 TR

kT R ª º «U go  q ( 3  a n )  U BE , 3 ( I , T R ) » ¬ ¼

R2 k ln nm R3 q

(10.45)

sein muss. Dies wiederum führt zu einer Referenzspannung bei der Temperatur TR, Gl. (10.42), die einen Wert von U Ref (T R )

U go 

kT R q

(3  a n )

(10.46)

besitzt. Beispiel: Die Dimensionierung der in Bild 10.25 gezeigten Schaltung erfolgt so, dass Bedingung Gl. (10.44) bei TR = 300 K (27°C) eingehalten wird. Mit den Faktoren an = 1,5 und Ugo = 1,205V ergibt sich dann bei dieser Temperatur eine Referenzspannung von Gl. (10.46) U Ref ( 300 K )

1, 244V .

Den Temperaturgang der Schaltung erhält man direkt aus Gleichung (10.42) unter Verwendung der Beziehungen (10.38), (10.45), (10.46) zu

10.3 Bandabstand-Spannungsquellen

U Ref (T )

531

TR kT ª 1 § W g (T ) W g (T R ) ·¸ º T  ¨  U (T ) . « ( 3  a n ) ln » ¨ ¸ q « T k T TR T R Ref R ¬ © ¹ »¼

(10.47) Dieser ist in Bild 10.25b für den Fall gezeigt, dass H = –2,8˜10-4V/K Gl. (10.36) beträgt. Wie daraus zu ersehen, ist der Temperaturgang < 2mV. In der Praxis ~TRAN~ werden Werte erreicht, die im Temperaturbereich von 30°C bis 150°C bei < 15mV liegen. Die schaltungstechnische Realisierung des Stromgenerators, auf die bisher verzichtet wurde, wird im Folgenden näher betrachtet. Die wesentlichste Anforderung an den Stromgenerator ist dabei, dass er unabhängig von Versorgungsspannungsschwankungen ist. Denn nur so kann erreicht werden, dass auch die Referenzspannung unabhängig davon bleibt. Zu diesem Zweck wurde die in Bild 10.25 gezeigte Referenzschaltung durch eine sog. Stromspiegelschaltung mit den Transistoren TP abgeändert. Die MOSTransistoren bieten dabei den Vorteil, dass durch Vergrößerung der Kanallänge der Einfluss der Kanallängenmodulation (Kapitel 4.5.2) und damit die Abhängigkeit des DrainStroms von der Versorgungsspannung reduziert werden kann. UCC Tp

Tp UCC

Ip a)

IC,5

T4 T5 IC,3

I

R2

R1

mI

T3 T1

n T1

UCC R4

T6

URef R3 start - up

Bild 10.26:

Bandabstands-Spannungsquelle mit realisierten Stromgeneratoren

Durch den zusätzlichen Transistor T5 fließt ein Kollektorstrom IC,5, der unabhängig von UCC ist, aber von der Referenzspannung und dem Widerstand R4 abhängt. Dieser Strom wird mit Hilfe der beiden p-Kanal-Transistoren in einen Strom Ip gespiegelt (Kap.8.1), wodurch der Stromgenerator realisiert ist. Bei Bandabstands-Spannungsquellen kann es vorkommen, dass bei Anlegen der UCCSpannung oder bei kurzzeitiger Spannungsreduzierung kein Strom fließt. Um dies zu vermeiden, benötigen derartige Schaltungen eine sog. Start-up-Anordnung. Diese ist in Bild 10.26 gestrichelt dargestellt. Ist URef = 0V, ist Transistor T6 leitend, wodurch ein

532

10 BICMOS-Schaltungen

Strom durch die Stromspiegelschaltung fließt. Als Folge bildet sich die URef-Spannung aus und T6 wird nicht leitend. Ist eine Referenzspannung erwünscht, die größer als die im vorhergehenden Beispiel berechnete sein soll, kann ein Spannungsumformer (Bild 10.27) verwendet werden. UCC T7 UIR

R1

BandabstandsSpannungsquelle

Uo URef

URef

Bild 10.27:

R2

Spannungsumformer mit Bandabstands-Spannungsquelle

Dieser besteht aus einem Differenzverstärker, bei dem im Gegensatz zu dem im Kapitel 8.3.3 beschriebenen bipolare Transistoren verwendet wurden. Transistor T7 bildet eine Rückkopplung zum Eingang des Verstärkers. Dadurch wird die Spannung UR so nachgeregelt, bis die Differenzspannung UIR = 0V beträgt und UR = URef ist. Somit stellt sich am Ausgang der Schaltung eine Spannung von Uo

U Ref 1  R1 / R 2

(10.48)

ein, die entsprechend dem Widerstandsverhältnis eingestellt werden kann. Bandabstands-Spannungsquelle im CMOS-Herstellverfahren Um dies zu bewerkstelligen, muss man einen parasitären Bipolartransistor verwenden. Welche Möglichkeiten man dabei hat, wenn man das in Kapitel 4 vorgestellte CMOSHerstellverfahren verwendet, ist in Bild 10.28 dargestellt. UCC E

C

B

FOX

E p+

p+

p-

a)

Bild 10.28:

C

n+

B C

n - Wanne

C b)

a) Lateraler und vertikaler pnp-Transistor; b) Struktursymbole

10.3 Bandabstand-Spannungsquellen

R1

mI

533

I

UDD

R2 + R3

T

Bild 10.29:

nT

Bandabstands-Spannungsquelle mit pnp-Transistoren

Ein vertikaler und ein lateraler pnp-Transistor stehen zur Verfügung mit Stromverstärkung im Bereich zwischen zwei und zehn. Der p-Kanal-Transistor ist unwirksam, da sein Gate mit UCC verbunden ist. Zur Vermeidung parasitärer Ströme und zur Erhöhung der Stromverstärkung werden beide Transistoren in der Schaltung (Bild 10.29) parallel betrieben, indem der Kollektor des lateralen Transistors ebenfalls mit 0V verbunden wird. Damit entstehen wiederum pn-Dioden (Kapitel 3.4), deren Basiswiderstand um den Faktor der Stromverstärkung verkleinert wird, sodass der Einfluss der Basiswiderstände verringert wird. Die Realisierung des Verstärkers kann mit dem im Kapitel 9.1 vorgestellten Miller-Verstärker erfolgen. Eine weitere Alternative zur Realisierung einer Bandabstands-Spannungsquelle ~RAZA~ist in Bild 10.30 gezeigt. Diese eignet sich besonders gut, wenn der Leistungsverbrauch gering gehalten werden soll. Die Funktion der Schaltung kann einfach erklärt werden, wenn man davon ausgeht, dass alle MOS-Transistoren das gleiche w/lVerhältnis haben und sich in Stromsättigung befinden. Dann ergibt sich durch die gegenseitige Stromspiegelung von T3 nach T4 und von T2 nach T1, dass in jedem Zweig der Schaltung ein gleich großer Strom I1 fließt, der unabhänig von der Versorgungsspannung ist. Damit sind die Spannungen UGS,1 und UGS,2 ebenfalls gleich groß und am Widerstand R1 herrscht eine Spannung von 'UEB. Damit beträgt der Strom durch R1 (Gl. (10.23) mit m = 1) I1



1 U  U EB , 2 R1 EB ,1



1 kT ln n , R1 q

(10.49)

was dem Verhalten des „PTAT“ entspricht. Da aber auch I1 = I2 ist, resultiert eine Referenzspannung von U Ref

U EB , 3 ( I , T ) 

R 2 kT ln n , R1 q

(10.50)

die vergleichbar ist mit jener der vorhergehenden Schaltung Gl. (10.42) und entsprechend dimensioniert werden kann. Ein Vorteil der vorliegenden Schaltung ist, dass nur

534

10 BICMOS-Schaltungen

zwei Widerstände benötigt werden. Diese brauchen nämlich sehr viel Layout-Fläche, wenn sie sehr hochohmig gestaltet werden sollen, um den Leistungsverbrauch zu reduzieren. Damit die n-Kanal-Transistoren symmetrisch zueinander sind, müssen die Bulkund Sourceanschlüsse miteinander verbunden werden. Sollte dies in der verwendeten BICMOS-Technologie nicht möglich sein, ist eine spiegelbildliche Schaltung zu bevorzugen. In diesem Fall ist R1 mit T3 verbunden usw. Um Ströme zu erhalten, die nahezu unabhängig von der Versorgungsspannung sind, wird empfohlen, die Kanallängenmodulation durch die Verwendung von Kanallängen l > 1μm zu reduzieren.

nT

Bild 10.30:

Bandabstands-Spannungsquelle mit geringem Leistungsverbrauch

Auch bei dieser Schaltung kann es – genau wie bei der vorhergehenden Anordnung – dazu kommen, dass beim Einschalten der Versorgungsspannung oder bei einer kurzzeitigen Spannungsreduzierung kein Strom fließt. Um dies zu vermeiden, ist auch hier eine Start-up- Schaltung vorgesehen. Der Einfluss einer Offset-Spannung bei den Transistoren T1 und T2 wird in Aufgabe 10.7 behandelt.

10.4

Analoge Anwendungen

Bisher wurden die Vorteile der BICMOS-Technik überwiegend bei digitalen Anwendungen betrachtet. Welche Möglichkeiten sich in Bezug auf analoge Anwendungen ergeben, soll durch einen Vergleich der Vor- und Nachteile von Bipolar- und MOSTransistoren erreicht werden. Dazu werden deren Übertragungsfunktionen und OffsetVerhalten verglichen.

10.4 Analoge Anwendungen

10.4.1

535

Offset-Verhalten von Bipolar- und MOS-Transistor

Ein wichtiger Parameter ist die Offset-Spannung von Differenzverstärkern. Diese Spannung hat einen Wert, der die Asymmetrie infolge von Streuungen in der Prozesstechnik und Unzulänglichkeiten beim Entwurf kompensiert. Um diese für benachbarte Transistoren zu bestimmen, wird von Bild 10.31 ausgegangen.

UCC IDS,1 T1 Uoff

UCC

IDS,2

UGS,1

IC,2

IC,1

T2

T1 Uoff

UGS,2

T2

UBE,1

UBE,2

I

I b)

a) Bild 10.31:

Differenzielle Eingangsstufe: a) mit MOS-Transistoren; b) mit bipolaren Transistoren

Auf Lastelemente zwischen den Drain- bzw. Kollektoranschlüssen und UCC wurde verzichtet, um die Analyse nur auf die Eingangstransistoren zu beschränken. Die OffsetSpannung ergibt sich somit aus der Differenz der beiden Gate-Spannungen zu U off

U GS , 2  U GS ,1

U off

U Tn , 2 

2 I DS , 2

E n, 2

§  ¨ U Tn ,1  ¨ ©

2 I DS ,1 · ¸. E n ,1 ¸ ¹

(10.51)

Mit IDS,1 = IDS,2 = IDS resultiert hieraus

U off

'U Tn 

§ ¨ 2 I DS ¨ ¨ ©

1

En 

'E 2



· ¸ , 'E ¸¸ En  2 ¹ 1

(10.52)

wobei 'UTn die Differenz zwischen den Einsatzspannungen und 'En die Änderung der Stromverstärkungen angibt. Diese Beziehung lässt sich zu U off | 'U Tn 

U GS  U Tn 'E n En 2

(10.53)

vereinfachen. In den meisten praktischen Fällen ist 'E n

En

|

'(w / l ) . w/l

(10.54)

Beim bipolaren Transistor kann ähnlich vorgegangen werden. Mit UBE > 100mV resultiert eine Offset-Spannung von

536

10 BICMOS-Schaltungen U BE , 2  U BE ,1

U off

§

I C ,2

©

I SS , 2

It ¨¨ ln

I C ,1 · ¸. I SS ,1 ¸¹

 ln

(10.55)

Mit IC,1 = IC,2 = IC ergibt sich hieraus U off

It ln

I SS ,1

It ln

I SS , 2

I SS  I SS 

'I SS 2

'I SS

,

(10.56)

2

wobei 'ISS die Änderung des Transportstroms wiedergibt. Diese Beziehung lässt sich zu 'I SS U off | I t I SS

(10.57)

vereinfachen. Hierbei entspricht in etwa 'I SS I SS

|

'AE AE

(10.58)

der örtlichen Änderung der Emitterflächen. Vergleicht man nun die Offset-Spannungen der beiden Transistoren Gl. (10.53) und Gl. (10.57), so ist Folgendes zu erkennen: Die geometrische Änderung beim MOS-Transistor wird durch den Faktor (UGS – UTn)/2, der in der Größenordnung von 250mV liegt, beeinflusst, während beim bipolaren Transistor dieser Faktor einen Wert bei Raumtemperatur von 26mV hat. Damit hat der MOS-Transistor eine in etwa eine Größenordnung höhere Offset-Spannung als der bipolare Transistor, wenn man von sonst vergleichbaren Prozessstreuungen ausgeht. Zusätzlich kommt noch die Differenz zwischen den Einsatzspannungen 'UTn hinzu, welche bei dem bipolaren Transistor nicht vorhanden ist (siehe hierzu auch Gl. 4.89). In der Praxis hat die Offset-Spannung bei bipolaren Transistorpaaren einen Wert von 1 bis 2mV, während diejenige von MOS-Transistorpaaren im Bereich von 5 bis 20mV liegt.

10.4.2

Kleinsignalverhalten von Bipolar- und MOSTransistor

Der Vergleich wird wesentlich erleichtert, wenn man von einfachen Verstärkerstufen ausgeht. Hierbei ist zu unterscheiden, ob Kleinsignalspannungen oder -ströme bei den Ein- und Ausgängen betrachtet werden. Man spricht dann von Spannungs- oder Stromverstärkungen. In der Terminologie der Vierpoltheorie handelt es sich hierbei um die hParameter h12 und h21. Zur Vereinfachung werden parasitäre Widerstände vernachlässigt.

10.4 Analoge Anwendungen

537

Spannungsverstärkung des MOS-Transistors In Bild 10.32 ist eine einfache Verstärkerstufe in MOS-Technik dargestellt, die eine Lastkapazität CL treibt. Als Stromzuführung wurde eine ideale Stromquelle mit gol = 0 angenommen. Damit beschreiben die folgenden Herleitungen das intrinsische Kleinsignalverhalten des Transistors. UCC gol =0 G Cü ui

uo

CL

ui

Bild 10.32:

g m ui

ri =0

b)

a)

D go

S

uo

Cl S

a) Einfache MOS-Spannungsverstärkerstufe; b) Kleinsignal-Ersatzschaltbild der Verstärkerstufe ohne parasitäre Widerstände

Die Analyse der Stufe wurde bereits in Kapitel 8.3 vorgestellt. Zur besseren Übersicht werden die Resultate noch einmal zusammengefasst. Entsprechend Gl. (8.23) resultiert aus dem Ersatzschaltbild eine Übertragungsfunktion von a ( jZ )

uo  jZ ui

ao 1 j

Z Zp

,

(10.59)

wobei die Kenngrößen Kleinsignalverstärkung ao Gl. (8.25), 3dB-Kreisfrequenz Zp Gl. (8.26) sowie Transitkreisfrequenz ZT Gl. (8.27) den folgenden Zusammenhang zum Drain-Strom IDS besitzen. Das zugehörige Bode-Diagramm ist in Bild 10.33 skizziert.

ao



g m,n go

2 I DS E n (1  O nU DS ) ~  I DS 1 / 2 I DS O n

| I DS O n Cl

Zp

go Cl

ZT

ao Z p |

2 I DS E n (1  O nU DS ) Cl

~ I DS ~  I DS 1 / 2

(10.60)

(10.61)

(10.62)

538

10 BICMOS-Schaltungen 20lg a( jZ )

IDS,2 >IDS,1 IDS,1 IDS,2 ZT Zp

Bild 10.33:

lg Z

ZT

Bode-Diagramm: Spannungsverstärkung einer MOS-Stufe als Funktion des Drain-Stroms

D.h. mit größer werdendem IDS-Strom nimmt die Spannungsverstärkung ab, dafür aber die Kreisfrequenzen Zp und ZT zu. Der Grund für dieses ungünstige Verhalten liegt in dem quadratischen Stromspannungsverhalten des MOS-Transistors begründet. IDS

IDS UGS go ~ IDS

1/2

gm ~ IDS

UGS -UTn

Bild 10.34:

1

UDS

0

O

Vergleich der Gradienten gm und go beim MOS-Transistor (Kanallängenmodulation stark übertrieben dargestellt)

Mit zunehmendem Strom steigt der Ausgangsleitwert go stärker an als der Übertragungsleitwert gm. Spannungsverstärkung des bipolaren Transistors Wie sieht nun im Vergleich dazu die Situation bei einer bipolaren Verstärkerstufe (Bild 10.35) aus? UCC gol =0 B ui

a)

Bild 10.35:

CL

uo

ui b)

Cjc

C gm ui

E

go

uo

Cl E

a) Einfache bipolare Spannungsverstärkerstufe; b) Kleinsignal-Ersatzschaltbild der Verstärkerstufe ohne parasitäre Widerstände

10.4 Analoge Anwendungen

539

Die Übertragungsfunktion lautet genau wie im vorhergehenden Fall uo ( jZ ) ui

a ( jZ )

ao 1 j

,

Z Zp

jedoch haben die Kenngrößen eine ganz und gar andere Abhängigkeit vom Kollektorstrom IC (Aufgabe 10.5). 

ao

gm



go

Zp

go Cl

ZT

ao Z p

I C / It I C / U AN



U AN

It

z IC

(10.63)

I C / U AN Cl

~ IC

(10.64)

I C / It Cl

~ IC

(10.65)

Dieser Zusammenhang ist im Bode-Diagramm (Bild 10.36) dargestellt. 20lg a (jZ ) ao = I C

IC,2 >I C,1 IC,2

I C,1 Zp

Bild 10.36:

lg Z

ZT

Bode-Diagramm: Spannungsverstärkung einer bipolaren Stufe als Funktion des Kollektorstroms

Die erste wichtige Erkenntnis daraus ist, dass die Verstärkung ao unabhängig vom Kollektorstrom des Transistors ist. Dies kann man sich – ähnlich wie beim MOS-Transistor – am Kennlinienfeld (Bild 10.37) erklären. IC

IC

UBE g o = IC / UAN

g m= IC / I t UBE

Bild 10.37:

UAN

0

-1

-2

[V]

UBC

Vergleich der Gradienten gm und go beim bipolaren Transistor

540

10 BICMOS-Schaltungen (Basisweitenmodulation stark übertrieben dargestellt)

20lg a (jZ )

IC =IDS ;UAN =1/ O n

Bip. - Tr.

MOS-Tr.

ZT

MOS

Z p MOS ~ ~ Z p Bip

Bild 10.38:

ZT

lg Z

Bip

Bode-Diagramm: Vergleich der Spannungsverstärkungen zwischen Bipolar- und MOS-Stufe

Durch das exponentielle Stromspannungsverhalten des Transistors steigt der Übertragungsleitwert gm im gleichen Maße wie der Ausgangsleitwert go an, wodurch die Verstärkung ao unabhängig vom IC-Strom ist. Vergleicht man die Verstärkung ao beider Transistoren, so ist diese beim bipolaren Transistor wesentlich größer als beim MOSTransistor. Hat der bipolare Transistor z.B. eine Early-Spannung von 50V, dann ergibt sich bei Raumtemperatur bereits eine Verstärkung von ca. 2000. Vergleicht man die 3dB-Kreisfrequenzen, so haben diese bei gleichem Stromverbrauch und kapazitiver Last ähnliche Werte. Die Transitkreisfrequenz des bipolaren Transistors ist jedoch wegen der höheren Verstärkung ao wesentlich größer als beim MOS-Transistor (Bild 10.38). Stromverstärkung des MOS-Transistors Bisher wurden die Ausgangsspannungen als Funktion der Eingangsspannungen betrachtet und ein Vergleich zwischen beiden Transistoren angestellt. Im Folgenden wird ein ähnlicher Vergleich jedoch für Ausgangsströme als Funktion der Eingangsströme durchgeführt. In Bild 10.39 ist der entsprechende MOS-Verstärker mit zugehörigem Kleinsignal-Ersatzschaltbild dargestellt. UCC io

ig

Cü

io D

G ig

ig S

a)

Bild 10.39:

Cgs

ugs

gm ugs S

b)

a) Einfache MOS-Stromverstärkungsstufe; b) Kleinsignal- Ersatzschaltbild der Stufe ohne parasitäre Widerstände

10.4 Analoge Anwendungen

541

Ausgangskapazitäten spielen keine Rolle, da der Drain-Anschluss mit UCC verbunden ist. Dagegen müssen die Eingangsimpedanzen berücksichtigt werden. Die Übertragungsfunktion E (jZ) = io / ig und die Transitkreisfrequenz ZT (io = ig) als Funktion des Drain-Stromes (Aufgabe 10.4) lauten: 2 I DS E n (1  O nU DS ) ~ I DS 1 2 jZ ( C gs  Cü )

E ( jZ )

ZT

2 I DS E n (1  OU DS )

~ I DS 1 2

C gs  C ü

(10.66)

(10.67)

Dieser Zusammenhang ist in Bild 10.40 dargestellt.

20lg E (jZ ) IDS,2 >IDS,1 IDS,2 IDS,1 Z T,1 Bild 10.40:

Z T,2

lg Z

Bode-Diagramm: Stromverstärkung einer einfachen MOS-Stufe als Funktion des Drain-Stroms

Bei Z o 0 hat die Verstärkung einen Wert, der gegen unendlich geht, da





jZ C gs  C ü u gs

ig

(10.68)

gegen null strebt. Steigt dagegen IDS an, so bedeutet dies, dass die Transitkreisfrequenz ebenfalls ansteigt. Dies ist der Fall bis Effekte 2. Ordnung wie z.B. Beweglichkeitsreduktion und innere Verzögerungszeiten des Transistors die Transitgrenzfrequenz beschränken. In diesem Zusammenhang stellt sich die Frage, welche MOS-Parameter diese Frequenz am deutlichsten beeinflussen. Zur Beantwortung dieser Frage wurde IDS in Gl. (10.67) durch die Strombeziehung in Sättigung (Gl. (4.82)) ersetzt und Cgs durch 2/3 Cox, Gl. (4.115). Es resultiert eine Transitkreisfrequenz unter Vernachlässigung der Kanallängenmodulation und der Überlappkapazität Cü von

ZT |

c (U GS  U Tn ) ( w / l ) P n C ox

ZT |

c ( 2 3) wlC ox

3 P n (U GS  U Tn ) . 2 2 l

(10.69)

542

10 BICMOS-Schaltungen

Die Weite hat demnach keinen Einfluss auf die Transitkreisfrequenz. Der Grund ist, dass mit zunehmender Weite der Strom ansteigt, aber gleichzeitig auch die Kapazitätswerte zunehmen. D.h. die Verkürzung der Kanallänge hat den größten Einfluss auf die Transitkreisfrequenz. Werte im Bereich größer 70GHz werden mit Transistoren erreicht, deren Gatelänge ca. 0,18μm beträgt _MAHN_, _KNOB_.

fT = ZT /2 S

70

UDS =1,8V

60

UDS =1,0V

50 [GHz]

UDS =0,5V

40 30 20

UDS =0,25V

10 0 10

Bild 10.41:

-4

10

-3

[A]

10

-2

I DS

Transitfrequenz eines n-Kanal-MOS-Transistors mit w/l = 108μm/0,18μm

Die Abnahme der Transitkreisfrequenz bei höheren Strömen ist auf die Geschwindigkeitssättigung zurückzuführen, während die Erhöhung der Transitfrequenz mit zunehmender UDS-Spannung durch die Kanallängenmodulation verursacht wird. Stromverstärkung des bipolaren Transistors Als Nächstes stellt sich die Frage, wie hierzu das Verhalten des bipolaren Transistors aussieht. Dies wurde bereits in Kapitel 3.5.4 behandelt. UCC io

rb

C jc

io

B ib

C

ib

u be

E a)

Bild 10.42:

gS Cbe

i c = g m u be E

b)

a) bipolare Stromverstärkerstufe; b) Kleinsignal-Ersatzschaltbild der Stufe (rE und rC vernachlässigt)

Zur Vereinfachung des Vergleichs mit dem MOS-Transistor werden die Resultate hier noch einmal aufgeführt.

10.4 Analoge Anwendungen

543

Die Übertragungsfunktion Gl. (3.114) lautet

E  jZ

io  jZ ib

EN

1 1 j

Z Zp

.

(10.70)

Bezogen auf den Kollektorstrom haben die charakteristischen Größen die folgenden Abhängigkeiten Gl. (3.117) und (3.118), die in Bild 10.43 dargestellt sind.

Zp

ZT

lg E (jZ )

1

E N [W N 

It IC

~ IC

( C je  C jc )]

1

WN

~ IC

I  t ( C je  C jc ) IC

(10.72)

EN

=I C,2

I C,1 TH (Bild 10.57b) hat der Kollektorstrom einen Wert von IC > (m + 1)IR erreicht, wodurch am Eingang des Komplementärinverters sich das Signal von H nach L

10.5 BCD-Technik

557

verändert und entsprechend dazu das Ausgangssignal. Der Rückkopplungstransistor TR wird ausgeschaltet und das DMOS-Zellenfeld ebenfalls (nicht dargestellt), wodurch das DMOS-Zellenfeld sich abkühlen kann. Erreicht die Temperatur einen Wert von T < TL ist IC < IR, wodurch am Eingang des Inverters ein H-Signal entsteht. Der Rückkopplungstransistor wird eingeschaltet und gleichzeitig wird das DMOS-Zellenfeld wieder aktiviert. Aus der Beschreibung ist ersichtlich, dass der Rückkopplungstransistor TR, der die Ströme m·IR kontrolliert, verantwortlich ist für das Hystereseverhalten der Schaltung. Im DMOS-Zellenfeld können u.U. relativ große Temperaturgradienten entstehen. Um hierbei eine möglichst genaue Temperaturüberwachung zu garantieren, ist es empfehlenswert den Sensor in der Mitte des Feldes anzubringen oder, wenn es das Layout erlaubt, an mehreren Stellen des Feldes. Die gewonnene Information kann dann über ein gemeinsames NOR-Gatter dazu verwendet werden, das DMOS-Zellenfeld zu steuern. Schutz gegen überhöhten Laststrom Um einen überhöhten Laststrom oder einen Kurzschluss zu entdecken, ist eine Strommessung erforderlich. Im einfachsten Fall wird dazu ein Widerstand in Serie zum DMOS-Zellenfeld verwendet. Um festzustellen, ob an dem Widerstand ein zu großer Spannungsabfall auftritt, kann ein bipolarer Komparator verwendet und an den Emittern gesteuert werden. Der große Vorteil ist, dass keine Spannungsreferenz benötigt wird |PRIB, ZITT| und die Offset-Spannung (Gl. 10.57) sehr gering ist (Bild 10.58).

Bild 10.58:

Stromsensor mit Serienwiderstand

Die UBE,2-Spannung ist um den Wert 'UBE = (kT/q )ln n kleiner als die UBE,1-Spannung (Gl. 10.49). Dadurch ist IC kleiner als IR, wodurch ein H-Signal am Eingang des Komplementärinverters anliegt. Die Schaltschwelle, bei der IC = IR ist, wird erreicht, wenn ein Laststrom IL fließt, der einen Spannungsabfall am Widerstand von

558

10 BICMOS-Schaltungen

I L

 I R R

'U BE

kT ln n q

(10.81)

erzeugt. Hieraus ergibt sich, dass das Eingangssignal des Inverters von H nach L schaltet und entsprechend der Ausgang U0I von L nach H, wenn IL t

1 kT ln n R q

(10.82)

ist. Hierbei wurde vorausgesetzt, dass IL » IR und BN » 1 sind. Um welche Widerstandswerte und Spannungen es sich hierbei handelt, geht aus dem folgenden Beispiel hervor. Beispiel: Der Strom, der durch das DMOS-Zellenfeld fließt, soll auf 6A begrenzt werden. Die Zahl n der parallel geschalteten bipolaren Transistoren beträgt 5. Daraus ergibt sich eine Schaltschwelle bei Raumtemperatur von 26mV˜ln5 = 42mV und ein Widerstandswert von R = 42mV/6A = 7m:. Zur Realisierung des Widerstands wird meist eine Verbindungsmetallisierung verwendet, die einen Bahnwiderstand im Bereich von 60m:/
(Tabelle 5.2) besitzt. Ist der zusätzliche Serienwiderstand nicht akzeptabel, kann die in Bild 10.59 dargestellte Schaltungskonfiguration verwendet werden.

Bild 10.59:

Stromsensor mit Referenzzellen

Einige wenige DMOS-Zellen, die parallel zum DMOS-Zellenfeld angeordnet sind, werden als Referenzzellen verwendet. Da II ansteigt, wenn IL zunimmt, kann die Spannung am Widerstand R, wie in der vorhergehend vorgestellten Schaltung, genutzt werden, um einen überhöhten Laststrom festzustellen. Die betrachteten Schaltungen können nicht nur zur Bestimmung eines überhöhten Laststroms verwendet werden, sondern auch zur Feststellung einer offenen Lastverbindung, was für manche Anwendungen von Bedeutung sein kann. Unter Berücksichtigung der Schutzschaltungen ergibt sich dann eine Treiberschaltung, wie sie in Bild 10.60 dargestellt ist.

10.5 BCD-Technik

559

UDD von Stromquelle IR

mT

mT

IR

US

T2 IL

RL

I ein

DMOSZellenfeld

I aus Temp.sensor U 1 OT Stromsensor U 1 OI

S

B

T1

Logik

Bild 10.60:

Treiberschaltung entsprechend Bild 10.54 mit Temperatur- und Stromüberwachung

Die Transistoren T2 und T1 werden über ein NAND-Gatter angesteuert. Das DMOSZellenfeld kann somit nur aktiviert werden, wenn keine Strom- und keine Temperaturerhöhung vorliegen. Die vorgestellten Schaltungsbeispiele dienten dazu, die vielseitigen Möglichkeiten, die die BCD-Technik bietet, aufzuzeigen. Weiterführende Betrachtungen sind am Ende des Kapitels im Literaturverzeichnis aufgeführt. Zusammenfassung der wichtigsten Ergebnisse des Kapitels Mit der BICMOS-Technik ist man in der Lage, die Vorteile der Bipolartechnik zusätzlich zu denen der CMOS-Technik zu nutzen. Die höchsten Schaltgeschwindigkeiten erreicht man durch Verwendung von Bipolartransistoren in CML- und ECL-Anordnungen. Diese arbeiten mit einem sehr geringen Signalhub, da sie unempfindlich auf Prozessstreuungen, z.B. Offset-Spannungen, reagieren. BICMOS-Treiber und -Gatter bieten neuartige Lösungen zum Treiben großer kapazitiver Lasten. Dieser Vorteil kommt aber nur zum Tragen, wenn die Schaltzeiten t » WNBN sind, denn nur dann ergibt sich ein Ladestrom von BNIB. Bandabstands-Spannungsquellen sind eine klassische Lösung, um sehr genaue und nahezu von der Temperatur unabhängige Spannungsquellen zu realisieren. Hierbei wird der negative Temperaturkoeffizient der UBE-Spannung durch einen positiven Temperaturkoeffizienten einer Spannung (PTAT), die durch die Differenzbildung zwischen zwei UBE-Spannungen entsteht, kompensiert.

560

10 BICMOS-Schaltungen 20lg a (jZ )

ao = UAN /It = IC

IC =IDS ;UAN =1/ O n Bip. - Tr.

-1/2 ao ~ I DS

MOS - Tr.

ZT

a)

Z p MOS ~ ~ Z p Bip

ZT

lg Z

20lg E(jZ ) MOS - Tr. xB ~ l

EN Bip. - Tr.

b)

Bild 10.61:

ZT

lg Z

Vergleich der Übertragungsfunktion zwischen Bipolar- und MOS- Transistor; a) a(jZ) = uo / ui; b)E (jZ) = io / ib bzw. io / ig

Beim Vergleich der Offset-Spannungen stellte sich heraus, dass diese beim MOS-Transistor wegen 'UTn + (UGS – UTn) 'En / 2En in etwa 10-mal so groß ist, wie die des Bipolartransistors mit It 'ISS / ISS. Welche Möglichkeiten sich in Bezug auf analoge Anwendungen ergeben, wurde durch einen Vergleich der Übertragungsfunktionen der beiden Transistoren aufgezeigt. Die Resultate sind in Bild 10.61 zusammengefasst. Die wichtigsten Erkenntnisse hieraus sind: Die Spannungsverstärkung ao = uo / ui von Bipolartransistoren ist – wegen UAN / It – unabhängig vom Kollektorstrom IC. Da die Verstärkung außerdem wesentlich größer ist als die beim MOS-Transistor, resultiert eine größere Transit(kreis)frequenz ZT. Damit sind im Allgemeinen Bipolartransistoren weit besser als MOS-Transistoren zum Entwurf von Verstärkern geeignet. Bei der Stromverstärkung E = io / ib bzw. io / ig haben moderne Bipolar- und MOSTransistoren vergleichbare Transit(kreis)frequenzen. Damit dringen MOS-Transistoren in Anwendungsbereiche ein, die eine Domäne der Bipolartechnik waren. Gleichzeitig ist zu erwarten, dass in Zukunft durch geschickte Kombination der verschiedensten Transistoren neue innovative Systemlösungen besonders im Bereich der drahtlosen Kommunikation und der Übertragungstechnik über Glasfasern entstehen werden. An einigen Beispielen wurde die BCD-Technik vorgestellt. Diese ermöglicht Anwendungen im Leistungselektronikbereich, wobei mit Hilfe von DMOS-Zellenfeldern auf dem IC, hohe Spannungen und Ströme im Ampére-Bereich geschaltet werden können.

10.6 Übungen

10.6

561

Übungen

Aufgabe 10.1 Bestimmen Sie die minimale mögliche Versorgungsspannung UCC der dargestellten BICMOS-Treiber UCC

UCC UI

T2

T2

UI UQ

UQ T1

T1

a)

b)

Bild Aufgabe: 10.1 Aufgabe 10.2 Die im Bild dargestellte Stromquelle mit den Strömen IB1 und IB2 ist von der Versorgungsspannung UCC unabhängig, wenn die Kanallängenmodulation vernachlässigt wird.

UCC start - up

IB2

UCC I B1 UGS,2 UGS,1

I B1

Bild Aufgabe: 10.2 Leiten Sie die Beziehung für den Strom IB1 als Funktion der Transistorgeometrien her, wenn (w/l)3 = (w/l)4 und (w/l)2 > (w/l)1 ist. Es ist davon auszugehen, dass alle Transistoren in Stromsättigung sind. In erster Näherung kann der Substratsteuereffekt vernachlässigt werden.

562

10 BICMOS-Schaltungen

Aufgabe 10.3 Die dargestellte Schaltungsrealisierung stellt eine Variante der in Bild 10.24b vorgestellten Bandabstand-Spannungsquelle dar. Bestimmen Sie die Spannung URef unter der Voraussetzung eines idealen Verstärkers

UCC nT UBE,2 UBE,1

R1

Bild Aufgabe: 10.3 Aufgabe 10.4 In Bild 10.39 ist eine einfache MOS-Stromverstärkerstufe mit Kleinsignal-Ersatzschaltbild dargestellt. Leiten Sie die Übertragungsfunktion io/ig her. Aufgabe 10.5 In Bild 10.35 ist eine einfache bipolare Verstärkerstufe mit Kleinsignal-Ersatzschaltbild dargestellt. Leiten Sie die Übertragungsfunktion uo/ui her, wenn parasitäre Widerstände vernachlässigbar sind. Aufgabe 10.6 Vergleichen Sie die Eingangskapazitäten von einem bipolaren und einem MOS-Transistor bei einem Strom von jeweils 1 mA. Die Daten sind: Bipolarer Transistor: UBE = 0,85V; fT = 30GHz entspricht MOS-Transistor: UGS – UTn = 1,0V; C gc

WN = 5,3ps

4 fF / Pm 2 ; kn = 120μA/V2; l = 0,15μm

Aufgabe 10.7 Gesucht wird der Einfluss, den eine Offset-Spannung bei den Transistoren T1 und T2 auf die Referenzspannung URef (Bild 10.30) hat. Lösungen zu den Übungen sind zu finden unter:

www.unibw.de/eit4_1/lehre/systemintegration

10.7 Literatur

10.7

563

Literatur

~GUNA~

M. Gunawa et al., „A Curvature-Corrected Low-Voltage Bandgap Reference“, IEEE Journal of Solid-State Circuits, Vol 28, pp. 667-670, (1993)

~KLEI~

W. Klein and B.U. Klepser, „75 GHz Bipolar-Production Technology for the 21st Century“, ESSDERC, pp. 88-94, (1999)

~KNOB~

G. Knoblinger et al., „A new Model for Thermal Channel Noise of Deep Submicron MOSFET´s and its Application in RF-CMOS Design“, Symposium on VLSI Circuits, Digest of Technical Papers, pp. 150-153, (2000)

~MAHN~

R. Mahnkopf et al., „System on a Chip Technology Platform for a 0.18μm Digital, Mixed Signal and eDRAM Application“, Proc. of the IEDM, pp. 849-852, (2000)

|NANG|

Ka Nang Leung et al: „A Capacitor-Free CMOS Low-Dropout Regulator with Damping-Factor-Control Frequency“, IEEE Journal of Solid-State Circuits, Vol 38, No 10, pp 1691-1702, (2003)

|PRIB|

W. Pribyl, „Integrated Smart Power Circuits, Technology, Design and Application“, Proceedings of the 22nd European Solid-State Circuits Conference, pp 19-26, (1996)

~RAZA~

B. Razavi, „CMOS Technology Characterization for Analog and RF Design“, IEEE Journal of Solid-State Circuits, Vol. 34, No. 3, pp. 268-273, (1999)

~TRAN~

H.Van Tran et al., „BICMOS Current Source Reference Network for VLSI BICMOS with ECL Circuitry“, IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 120-121, (1989)

~TREA~

R.L. Treadway, „DC Analysis of Current Mode Logic“, IEEE Circuits and Devices, Vol. 5, No. 2, pp. 21-35, (1989)

~WIDL~

R.J. Widlar, „New Developments in IC Voltage Regulators“, IEEE Journal of Solid-State-Circuits, Vol 6, pp. 2-7, (1971)

~WURZ~

M. Wurzer et al., „A 40-GB/s Integrated Clock and Data Recovery Circuit in a 50-GHz ft Silicon Bipolar Technology“, IEEE Journal of Solid-State Circuits, Vol. 34, No. 9, pp. 1320 – 1324, (1999)

~YAMA~

M. Yamashina et al., „An MOS Current Mode Logic (MCML) Circuit for Low Power Sub-GHz Processors“, IEICE Trans. Electron. Vol. E 75-C, No. 10, pp. 1181 – 1187, (1992)

|ZITT|

H. Zitta, „Smart Power Circuits for Power Switches Including Diagnostic Functions“, Proceeding of Workshop AACD, Eindhoven (3.1994)

Weiterführende Literatur B.Murari, F.Bertotti, G.A.Vignola, „Smart Power ICs“, Springer-Verlag (2002)

11

Systemintegration bei begrenztem Leistungsverbrauch

Eine der ersten Fragen beim Systementwurf mit bis zu Milliarden von Transistoren, System-on-Chip genannt (SoC), ist, wird der zu erwartende Leistungs- bzw. Energieverbrauch des Systems die Spezifikation erfüllen. Als nächstes stellt sich die Frage, welche Techniken einzusetzen sind, damit das Ziel erreicht werden kann. Um dies genauer zu analysieren ist es zuerst zweckmäßig, die ähnliche Verkleinerung, auch Skalierung genannt, der MOS-Transistoren näher zu betrachten.

11.1

Transistor Skalierung

1974 veröffentlichte Robert Dennard |DENN| einen Artikel, in dem die verschiedensten Methoden der Skalierung des MOS-Transistors aufgezeigt wurden. Werden die Geometrien der Transistoren und deren Spannungen um den Faktor k skaliert, und die Substratdotierung NA um denselben Faktor erhöht, dann bleiben die elektrischen Felder annähernd konstant und es resultieren die bekannten Zusammenhänge und Vorteile, die in Bild 11.1 zusammengefasst sind.

S

G

n+

dox

dox /k S

n+

n+

k

l

NA k B Veränderungen

Geometrien, dox , l, w Dotierungskonzentration, NA Packungsdichte Komp./A Spannungen, U Einsatzspannung, UT Drainströme, I DS Verlustleistung, P=U IDS Verlustleistungsdichte, P/A Verzögerungszeit, ta

Bild 11.1:

D n+

l/k

NA B Parameter

G

D

1/k k k2 1/k 1/k 1/k 1/k 2 1 1/k

Veränderung der Transistor-Kenngrößen

566

11 Systemintegration bei begrenztem Leistungsverbrauch

Die Packungsdichte steigt wegen der Flächenverkleinerung um k2 an. Da die Spannungen um den Faktor k reduziert werden, nehmen die Drain-Ströme in Sättigung (Gl. 4.58)

P nCox/ k w / k § U GS  U Tn ·

¨ 2 l/k © k und im Widerstandsbereich (Gl.4.49) I DS

2

(11.1)

¸ v 1/ k ¹

w / k § (U GS  U Tn ) U DS (U DS / k ) 2 · (11.2) ¨ ¸¸ v 1 / k  l / k ¨© k k 2 ¹ ebenfalls ab. Dies hat zur Folge, dass die Verlustleistung pro Transistor P um 1/k2 sinkt. Damit bleibt die Verlustleistungsdichte P/A und somit die thermische Flächenbelastung konstant. Da die Lastkapazitäten CL mit 1/k abnehmen, werden die Verzögerungszeiten I DS

P nCox/ k

td |

C L 'U / k C L U CC v v 1/ k . k I DS / k k U CC  U Tn 2

(11.3)

um 1/k kürzer. Hierbei wurde angenommen, dass sich der Transistor überwiegend im Sättigungsbereich befindet und UGS=U=UCC ist. Die beschriebenen Zusammenhänge können als Idealfall betrachtet werden, der zu der rasanten Entwicklung der Großintegration, wie sie im Vorwort des Buches beschrieben ist, geführt hat. Hierbei zeigt sich jedoch, dass der Leistungsverbrauch der Systeme, z.B. bei Mikroprozessoren infolge vergrößerter Chip-Flächen stark zunimmt und außerdem die Verlustleitungsdichte ansteigt. Dies geschieht einerseits dadurch, dass die Versorgungsspannungen nicht linear mit den Geometrien reduziert wurden, und andererseits dadurch, dass nicht alle Parameter, wie z.B. Koppelkapazitäten und Substratkapazitäten ideal skaliert werden können. Die Folge davon ist, dass bei einigen Systemen die Grenze der Leistungsabführung über die Gehäuse erreicht wird. Einfluss der Einsatzspannung Eine weitere Einschränkung bei der Skalierung ergibt sich dadurch, dass die Einsatzspannung nicht beliebig skaliert werden kann. Liegt ein L-Signal von 0V am Gate des Transistors an, dann fließt ein Unterschwellstrom (Gl. 4.65) von I DS

E n (n  1)I e 2 t



U Tn It n

.

(11.4)

Wie aus der Gleichung ersichtlich, hat eine Reduzierung der Einsatzspannung einen exponentiellen Anstieg des Unterschwellstroms zur Folge. Da die Temperaturspannung øt=kT/q nicht skalierbar ist, hängt die Wahl der Einsatzspannung stark von den Anforderungen an das System ab. Beispiel: Gegeben ist ein n-Kanal-Transistor mit den Werten n = 500·10-6A/V, UGS = 0V, UTn= 0.1V und n = 1,5. Der Unterschwellstrom bei Raumtemperatur der daraus resultiert hat einen Wert von I DS (U GS

0V )

500PA / V 2 ˜ (26 ˜ 103V ) 2 e 0,1V / 1.5˜26˜10

3

V

26nA .

11.2 Reduzierung des dynamischen Leistungsverbrauchs

567

Nimmt man an, dass ein groß integriertes System 109 Inverterfunktionen besitzen würde und der p-Kanal-Transistor den gleichen Unterschwellstrom wie der n-Kanal-Transistor liefern würde, dann hätte dies einen Strom von 26A zur Folge! Im Fall einer Einsatzspannung von 0,5V für beide Transistoren würde dieser Strom auf 0,9mA reduziert. Bei dieser Betrachtung sollte man weiterhin bedenken, dass der Strom des Transistors wegen der Temperaturspannung øt exponentiell mit der Temperatur ansteigt. Dieses unerwünschte Verhalten wird noch verstärkt durch die Tatsache, dass die Einsatzspannung mit Erhöhung der Temperatur (Kapitel 4.4.4) und der Drain-Spannung, infolge des DIBL-Effekts (Kapitel 4.5.3), weiter abnimmt. Die so genannte Overdrive-Spannung (UGS-UTn) bestimmt, wie aus den Gleichungen (11.1) und (11.2) hervorgeht, maßgeblich die Stromergiebigkeit des Transistors. Da die Einsatzspannung nicht beliebig verkleinert werden kann, nimmt bei kleinen UGSWerten, von z.B. 1V, die Stromergiebigkeit der skalierten Transistoren wesentlich stärker ab, als in den genannten Stromgleichungen vorhergesagt wird. Eine weitere Folge ist eine ausgeprägte Zunahme und Streuung der Verzögerungszeit (Gl. 11.3). Durch technologische Maßnahmen wurde und wird der beschriebenen Stromreduzierung bei der Skalierung der Transistoren zum Teil entgegengewirkt. Dies geschieht durch den Einsatz verspannter Substrate |CHID| zur Erhöhung der Beweglichkeit. Weiterhin durch die Vergrößerung der Gate-Kapazität, indem neuartige Dielektrika basierend auf Hafnium |LEE| mit hoher Dielektrizitätskonstanten (High-k zum Einsatz kommen.

11.2

Reduzierung des dynamischen Leistungsverbrauchs

Im Kapitel 5.3.4 wurde der Leistungsverbrauch des Komplementärinverters betrachtet, und die Erkenntnisse auf den Leistungsverbrauch eines groß integrierten Systems übertragen. Dieser ergibt sich zu

P

Pbias  Pstat  D ( Ptr  Pdyn ) .

(11.5)

Hierbei gibt Pbias den statischen Leistungsverbrauch wieder, der durch die Einstellung von Arbeitspunkten, z.B. bei I/O-Schaltungen, oder Referenz-Schaltungen, z.B. Bandabstands-Spannungsquellen hervorgerufen wird. Im Folgenden wird dieser Anteil nicht weiter betrachtet, da er sehr stark von den Systemanforderungen abhängt. Pstat wird dominiert durch den Unterschwellstrom der Transistoren, während der transiente - Ptr und dynamische Leistungsverbrauch Pdyn von der Aktivität  des Systems bestimmt werden. Da der transiente Leistungsverbrauch von der verwendeten Schaltungstechnik stark abhängig und im Allgemeinen gegenüber dem dynamischen Leistungsverbrauch vernachlässigbar ist, wird auch dieser Beitrag nicht weiter in Betracht gezogen. Entsprechend Beziehung (5.28) gilt für den dynamischen Leistungsverbrauch der Zusammenhang Pdyn

2 DCeff fU CC ,

(11.6)

wobei Ceff den gesamten kapazitiven Beitrag des Datenpfades, der betrachtet wird, beschreibt. Im Folgenden werden Möglichkeiten aufgezeigt diesen Leistungsverbrauch zu reduzieren.

568

11 Systemintegration bei begrenztem Leistungsverbrauch

Reduzierung der Schaltaktivitäten Hierzu zählt die so genannte Takt - bzw. Clock-Gating-Technik. Hierbei wird die Tatsache ausgenutzt, dass viele Bereiche auf dem Chip nicht in jedem Taktzyklus aktiv sein müssen. Durch gezieltes Abschalten des Clock-Signals kann das Umladen von Kapazitäten verhindert und der Energieverbrauch gesenkt werden. Ein auf einem Flip-Flop basierter Clock-Schalter ist in Bild (11.2) dargestellt. Das in diesem Beispiel verwendete Flanken gesteuerte D-Flip-Flop (Kapitel 6.5.1) soll verhindern, dass ein instabiles Clock-Signal entsteht. Zur Zeit t1, wenn sich das Clock-Signal ø von H nach L ändert, wird der H-Wert des Steuersignals EN im Flip-Flop abgelegt, wodurch das UND-Gate die nachfolgenden Clock-Signale zum Ausgang überträgt. Ändert sich dagegen das ENSignal zur Zeit t2 von H nach L, wird diese Änderung erst dann in das Flip-Flop übertragen und das Clock-Signal zum Ausgang unterbrochen, wenn sich das I EN

D

EN

Q FF

I

&

I

Q

I t1

Bild 11.2:

t2

t

Flip-Flop basierter Clock-Schalter mit Zeitdiagramm

Clock-Signal von H nach L verändert. Eine hohe Clock-Stabilität ist die Folge. Das benötigte Ansteuersignal EN kommt aus einer Kontroll-Logik, die die entsprechenden Module eines Systems (z.B. in Bild 6.65) ansteuert. Welche Flip-Flop Schaltungsrealisierung verwendet wird hängt davon ab, ob es sich um eine Eintaktrealisierung - wie dargestellt - oder eine Zweitaktvariante handelt (Kapitel 6.5.1). Eine weitere Möglichkeit, die Schaltaktivität z.B. bei der Bildverarbeitung zu reduzieren besteht darin, den Takt nur dann zu aktivieren, wenn eine Datenänderung vorliegt |NOGA, HAMA|. Der Leistungsverbrauch eines herkömmlichen D-Flip Flops beträgt

Ph

DPdyn  Pckl .

(11.7)

Hierbei beschreiben wie bisher, Pdyn den Leistungsverbrauch, der durch das Umladen des Datenpfades entsteht,  die Schaltaktivität und Pclk den Verbrauch, der durch das Umladen der Kapazitäten verbunden mit der Taktansteuerung, hervorgerufen wird. Bei dem so genannten clock-on-demand D-Flip-Flop ergibt sich dagegen ein Leistungsverbrauch Pc (Gl.11.8), der insgesamt von der Schaltungsaktivität  abhängig ist und bei dem Pz den Verbrauch durch die zusätzlich benötigten Schaltungsteile beschreibt.

Pc

D ( Pdyn  Pckl  Pz ) .

(11.8)

Hieraus ergibt sich, dass Pc immer kleiner als Ph ist, solange die Schaltungsaktivität die folgende Bedingung einhält

11.2 Reduzierung des dynamischen Leistungsverbrauchs

569

1

ª P º D  «1  z » . ¬ Pclk ¼

(11.9)

Wird angenommen, dass, entsprechend der Schaltungsrealisierung, ein nicht besonders günstiges Verhältnis von Pz/Pclk von 3 vorliegt, ist die clock-on-demand Variante im Hinblick auf den Leistungsverbrauch immer dann noch zu bevorzugen, wenn die Schaltungsaktivität  < 0,25 d.h. unter 25% liegt. In Bild 11.3 ist ein derartiges Flip-Flop dargestellt. IIB D

1

D

Q 1

1

II

D Q D Q

Q

IIB

D D

D

1 CLK

Bild 11.3:

D-FF

II

L L H H

L H L H

L H H L

XOR

&

Q

1

II IIB

Clock-on-demand D-Flip-Flop

Es besteht aus einem statischen D-Flip-Flop, wie in Bild 6.46c skizziert, einem XORGatter, sowie einer Logik zur internen Takterzeugung øI und øIB. Ergibt sich an Hand des XOR-Gatters, dass die Daten am Eingang D nicht mit den gespeicherten Daten Q übereinstimmen, gelangt das CLK-Signal über das UND-Gatter und erzeugt die internen Taktsignale øI und øIB, wodurch die Daten D von dem Flip-Flop übernommen werden. Das XOR-Gatter geht daraufhin in den L-Zustand über und die internen Signale øI und øIB werden ausgeschaltet. Bei der Anordnung wird vorausgesetzt, dass sich die Daten D nur während der Zeit wenn CLK = L ist ändern. Die Wahl der Schaltungstechnik, nämlich statische oder dynamische Realisierung, hängt von vielen Kriterien ab. Betrachtet man jedoch nur den Leistungsverbrauch, so ist die dynamische Technik zu bevorzugen. Einerseits, weil die Transistoren meist minimale Geometrien besitzen, wodurch die kapazitiven Belastungen reduziert werden, und andererseits, weil keine transienten Stromflüsse beim Schalten entstehen. Von Nachteil ist jedoch, dass bei jedem Schaltzyklus die Schaltungsknoten aufgeladen werden, um dann anschließend, je nach Zustand der Eingangsvariablen (Bild 6.15), wieder entladen zu werden. Ein besonders ungünstiges Beispiel ist der NOR-Dekoder (Bild 6.41). Beim Vorladen werden alle Y0 bis YN Ausgangsleitungen auf ein H-Signal aufgeladen und anschließend, bis auf eine Leitung, wieder entladen. Entsprechend groß ist die Schaltaktivität und damit verbunden der dynamische Leistungsverbrauch. Die Schaltaktivität ist wesentlich

570

11 Systemintegration bei begrenztem Leistungsverbrauch

geringer bei Verwendung eines NAND-Dekoders (Bild 6.43), wenn es die Schaltgeschwindigkeit zulässt. Hierbei werden ebenfalls alle Ausgangsleitungen auf ein HSignal aufgeladen, jedoch nur eine Leitung entladen. Reduzierung der Versorgungsspannung Betrachtet man Gleichung (11.6) noch einmal, so ist offensichtlich, dass die Absenkung der Versorgungsspannung den Leistungsverbrauch infolge ihres quadratischen Einflusses stark reduziert. Von Nachteil dabei ist jedoch, dass die Verzögerungszeit zunimmt. Wie dieser Konflikt gelöst werden kann geht aus dem folgenden Beispiel hervor. Beispiel: Bild 11.4a zeigt das Blockschaltbild eines Logikblocks mit einer Versorgungsspannung von UCCH. Der Leistungsverbrauch dieses Blocks soll dabei durch Gl. (11.6) wiedergegeben werden. Verwendet man dagegen eine parallele Architektur mit anschließendem Multiplexer, so ist es möglich, den Leistungsverbrauch deutlich zu senken. Infolge des parallelen Aufbaus kann die Taktfrequenz, wenn man von dem Multiplexer absieht, halbiert werden. Dadurch können parallel geschaltete Einheiten die doppelte Verzögerungszeit td(PAR) aufweisen. Dies ermöglicht die Reduzierung der Versorgungsspannung von UCCH nach UCCL, ohne dass die Datenrate beeinflusst wird. Setzt man die Verzögerungszeiten (GL.11.3) der beiden Systeme ins Verhältnis ergibt sich der Zusammenhang td ( PAR ) / td

2

U CCL (U CCH  U Tn ) 2 . U CCH (U CCL  U Tn ) 2

(11.10)

Mit den Werten UCCH = 3V und UT n= 0,5V resultiert daraus ein UCCL von ca. 1,9V. UCCH I1 IN CLK(f)

Logik Block

UCCL I1 IN

Q1

QM CLK(f/2)

Logik Block

CLK(f/2)

Q1 M

UCCL I1 IN

UCCH

U X

Logik Block

QM CLK(f)

a)

Bild 11.4:

b)

a) Logikblock mit Versorgungsspannung UCCH; b) Parallele Logikblöcke mit reduzierter Versorgungsspannung UCCL

Für die Parallelanordnung mit der reduzierten Versorgungsspannung ergibt sich ein Leistungsverbrauch von

PPAR

2 D 2Ceff U CCL

f CLK 2

2 DCeff U CCL f CLK .

(11.11)

11.3 Reduzierung der Standby-Leistung

571

Der Faktor 2 bei der Kapazität resultiert daraus, dass die doppelte effektive Kapazität umgeladen werden muss, jedoch bei der halben Takt-Frequenz. Dies führt gegenüber dem ursprünglichen Logikblock mit dem Leistungsverbrauch Pdyn (Gl. 11.6) zu der folgenden Leistungsreduzierung PPAR

2 U CCL Pdyn 2 U CCH

0,4 ˜ Pdyn ,

(11.12)

wenn die oben genannten Spannungen verwendet werden. Nicht berücksichtigt sind hierbei der zusätzliche Leistungsverbrauch des Multiplexers und die etwas erhöhten parasitären Kapazitäten, die durch die aufwendigere Verdrahtung entstanden sind. Die Leistungsreduzierung der Parallelarchitektur wurde erkauft durch die etwas mehr als verdoppelte Siliziumfläche. Ist das nicht gewünscht oder realisierbar, kann als Alternative eine Pipeline-Struktur, wie sie in Bild 6.64 skizziert ist, verwendet werden. Dazu wird der Logikblock von Bild 11.4a in diverse kleinere Blöcke, die mit Flip-Flops verbunden sind, aufgeteilt. Da die Aufgaben der einzelnen Blöcke wie am Fließband abgearbeitet werden, können diese längere Verzögerungszeiten und damit eine reduzierte Versorgungsspannung besitzen, ohne dass dabei die Datenrate - Latenzzeit nicht betrachtet - verändert wird. Eine weitere Reduzierung des Leistungsverbrauchs ist möglich, wenn man Pipeline-Strukturen verwendet und diese dazu noch parallel anordnet |CHAN|. Immer wenn Logik-Pegel von einem Bereich mit niedriger zu einem Bereich mit höherer Versorgungsspannung gelangen, kommt es zu einem unerwünschten Stromfluss (Bild 11.5a). Mit UIL = 0V stellt sich am p-Kanal des 2. Inverters eine UGS,p-Spannung von UCCL-UCCH ein. Übersteigt diese die Einsatzspannung kommt es zu einem Querstrom IL. Abhilfe kann durch eine Pegelherstellung (Bild 11.5b) erfolgen, die in Kapitel (6.1.3) beschrieben ist, oder durch Schaltungen wie sie in Bild 10.50 dargestellt sind. UGS,p= UCCL - UCCH UCCH UCCL

UCCH

UCCL

IL UIL

a)

Bild 11.5

11.3

UIL

UQH = UCCL

b)

UCCH UQH = UCCL

a) Inverter mit UCCH >UCCL; b) Inverter mit Pegelherstellung

Reduzierung der Standby-Leistung

Wie im Abschnitt 11.1 beschrieben ist, führt in Folge der Skalierung die Reduzierung der Einsatzspannung zu einem exponentiellen Anstieg des Unterschwellstroms (Gl. 11.4) und damit zu einer entsprechenden Erhöhung der Standby-Leistung.

572

11 Systemintegration bei begrenztem Leistungsverbrauch

Eine Reduzierung dieser Leistung kann bei manchen Anwendungen, wie z.B. bei dynamischen Speicherzellen, dadurch erreicht werden, dass eine negative Gate-Spannung verwendet wird (Kapitel 7.5.1). Je nach Wannen-Technologie kann aber auch die Substrat-Spannung der n-KanalTransistoren oder die der p-Kanal-Transistoren verändert werden (Kapitel 4.3.3). Dadurch ergibt sich die Möglichkeit, während des aktiven Betriebs die Einsatzspannungen zu verkleinern, um hohe Taktraten zu erzielen, und im Standby-Modus die Einsatzspannungen zu erhöhen, um die Unterschwellströme zu reduzieren. Eine viel versprechende Möglichkeit besteht darin, eine Back-Gate CMOS-Technologie (Bild 11.6) zu verwenden |YANG|, um beide Einsatzspannungen variieren zu können.

UCC

UB

S/D n+

BOX n-Wanne

n-Kanal G

D/S n+

p+ Back-Gate

D/S

p-Kanal G

p+

UB

p+

n+ Back-Gate

p-Substrat

Bild 11.6

S/D

Body

Skizze einer Back-Gate CMOS Technologie

Hierbei sind die p- und n-Kanal-Transistoren durch eine dünne vergrabene Oxidschicht (Buried Oxide BOX) von der Rückseitenansteuerung (Back-Gate) getrennt. Das Konzept dieser Technologie ist damit ähnlich dem des Double-Gate MOSFETs, mit dem Unterschied, dass das Back-Gate nicht zum Schalten des Kanals verwendet wird, sondern zur Veränderung der Einsatzspannung mit Hilfe der jeweiligen UB-Spannung. Die Transistoren verwenden jeweils ein komplett verarmtes Substrat, Body genannt. Die Verarmung wird dadurch erreicht, dass extrem dünne und undotierte BodySchichten verwendet werden. Als Folge werden Kurzkanaleffeke sehr stark unterdrückt, wodurch diese Art der Technologie sehr gut für weitere Skalierungen geeignet ist. Stack-Effect Eine weitere Möglichkeit den Unterschwellstrom zu reduzieren, ohne dass eine spezielle Technologie verwendet wird, besteht darin, Transistoren in Serie zu schalten (StackEffect) |HORI, NARE|. Im ersten Fall handelt es sich um einen Inverter, mit jeweils zwei in Serie geschalteten Transistoren (Bild 11.7a). Liegt ein L-Signal von 0V an, sind die Transistoren T1 und T2 ausgeschaltet, wodurch sich beide Transistoren im Unterschwellstrombereich befinden. An T1 entsteht eine Spannung US. Da diese gleichzeitig die Source-Spannung für T2 ist, stellt sich eine negative UGS,2 = 0V- US Spannung an T2 ein, wodurch der Unterschwellstrom stark reduziert wird. Da weiterhin US auch die Source-Bulk-Spannung USB,2 von T2 ist, wird die Einsatzspannung mit Hilfe des Substratsteuereffekts Gl. (4.36) angehoben und der Unterschwellstrom Gl. (4.65) noch weiter abgesenkt

11.3 Reduzierung der Standby-Leistung

I DS , 2

573

E n , 2 (n  1)It2 e>U

S

@

U Ton J ( 2I F U S  2I F ) / It n

UCC

.

(11.13)

UCC

Q L = 0V

UQH

T2 UGS,2 UGS,1

USB,2

L = 0V

US T1

a)

Bild 11.7:

T2

L = 0V

T1

b)

Beispiele für Serienschaltungen: a) Inverter; b) Zweifach NAND-Gatter

Hierbei wurde angenommen, dass UDS,2 >100mV ist. Will man die Stromreduzierung der Stack-Anordnung im Vergleich zu derjenigen mit nur einem einzelnen Transistor beurteilen, muss zuerst die US-Spannung bestimmt werden. Mit UGS,1 = USB,1 = 0V und UDS,1 > 100mV ergibt sich ein Strom durch T1 von (Gl. 11.4)

E n ,1 (n  1)It2e U

I DS ,1

Ton

/ It n

.

(11.14)

Da der Strom Istack = IDS,2 = IDS,1 durch die beiden Transistoren aus Kontinuitätsgründen gleich groß sein muss, ergibt sich aus den beiden Beziehungen eine SourceSpannung an T2 von ª 2 º 2 «1  J 2IF »J , ¬ ¼

US

(11.15)

wobei angenommen wurde, dass n,1 = n,2 = ist. Um welche Größenordnung es sich hierbei handelt, ergibt sich aus folgendem Beispiel. Beispiel:

Mit den Werten = 0,15V1/2, øF = 0,4V, n = 1,5 und øt = 26mV bei Raumtemperatur, stellt sich eine Source-Spannung von US = 0,21V ein. Setzt man den Strom durch die Stack-Anordnung (Gl.11.13) ins Verhältnis zu dem eines Einzeltransistors Gl. (11.4) ergibt sich, wenn man von gleichen Geometrien ausgeht, ein Stromverhältnis von

I stack I DS

e

>U

S

@ .

J ( 2I F U S  2I F ) / It n

(11.16)

574

11 Systemintegration bei begrenztem Leistungsverbrauch

Mit den Werten aus dem vorhergehenden Beispiel und errechneten US von 0,21V, ergibt sich ein Stromverhältnis von Istack/IDS = 3,32 ·10-4, was eine Reduzierung des Unterschwellstroms bei der Stack-Anordnung um ca. 4 Dekaden bedeutet. In Analogie gilt diese Betrachtung auch für die p-Kanal-Transistoren (Bild 11.7a), wenn an dem Inverter ein H-Signal anliegt. Der Stack-Effect ist auch auf Logikschaltungen übertragbar, jedoch mit Einschränkungen. Als Beispiel ist ein zweifaches NAND-Gatter in Bild 11.7b dargestellt. Nur wenn an beiden Eingängen ein L-Signal anliegt, kommt es zu der gewünschten Stromreduzierung. Dies bedeutet, dass im Standby-Modus definierte Logikpegel angelegt werden müssen. Steht eine CMOS-Technologie mit verschiedenen Einsatzspannungen (MultipleThreshold-Voltage CMOS) zur Verfügung, ist eine weitere Reduzierung des StandbyStroms möglich. MTCMOS Bei dieser Technik können, high- und low UT -Transistoren in der Schaltung eingebettet werden. Sind z. B. die Transistoren T1 und T2 in Bild 11.7b durch high UTn-Transistoren ersetzt, kommt es zusätzlich zu dem bereits beschriebenen Stack-Effect zu einer deutlichen Reduzierung des Unterschwellstroms, wenn an beiden Eingängen des Gatters ein L-Signal anliegt. Ein weiteres Beispiel ergibt sich bei der Betrachtung der Komplementärschaltung von Bild 6.5. Wird der p-Kanaltransistor mit dem Eingang I6 durch einen high UTp-Transistor ersetzt, führt dies zu einem reduzierten Unterschwellstrom, wenn an I6 ein H-Signal anliegt. Besonders vorteilhaft ist das Einbetten der verschiedenen Transistoren, wenn man die Domino-Schaltungstechnik (Kapitel 6.2.2, Bild 6.19) verwendet. Zur Demonstration ist ein modifiziertes Domino-Gatter in Bild 11.8 dargestellt. Befindet sich der Takt øn im L-Zustand, wird das Gatter vorgeladen (Zustände in Klammern dargestellt). Alle mit high UT gekennzeichneten Transistoren sind eingeschaltet. Ändert sich der Takt von L nach H, entladen entsprechend dem Zustand der Eingangsvariablen, die low UTTransistoren die vorgeladenen Schaltungsknoten, während sich die high UTTransistoren im Unterschwellstrombereich befinden, wodurch nur ein geringer Leckstrom verursacht wird. Der Vorteil der eingebetteten Transistoren ist also, dass das Auswerten des Gatters schnell durch die low UT-Transistoren erfolgt, während die high UT-Transistoren einen geringen Leckstrom garantieren. Der Nachteil ist, dass das Vorladen der Gatter durch die mit high UT gekennzeichneten Transistoren etwas langsamer erfolgt und im Standby-Modus sich der Takt im H-Zustand befinden muss.

MTCMOS mit Power-Gating Angewendet wird diese Technik bei Systemen mit einem sleep-Modus. Hierfür kommen so genannte burst-mode Anwendungen, wie z.B. Mobiltelefone oder smart-Phones, bei denen im inaktiven Modus der Leistungsverbrauch möglichst gegen Null gehen soll, in Betracht. Der Leistungsverbrauch im aktiven Betrieb ist dagegen akzeptabel |MUTO|.

11.3 Reduzierung der Standby-Leistung

In

575

(L) H

* High UT

*

* (H) L

(L) * H

I n+1

* (L) H In (L) H

Bild 11.8:

Low UT

(H) L (L) * H

Qn

Domino-Gatter mit eingebetteten high und low UT-Transistoren

Die niedrigen Einsatzspannungen (low UT) kann man überall dort in der Schaltung verwenden, wo es auf hohe Geschwindigkeit ankommt, und die mit erhöhter Einsatzspannung (high UT) dort, wo der Standby-Strom möglichst gering gehalten werden soll. Verstärkt wird diese Vorgehensweise, wenn das System in einer Technologie mit hohem Skalierungsgrad realisiert werden soll, bei der z.B. die Einsatzspannungen UT (high) 0,25V und UT (low) 0,1V betragen und die Versorgungsspannung im Bereich von 1V liegt. In Bild 11.9a ist ein kombinatorischer Logikblock dargestellt, um auf einige Besonderheiten dieser Technik hinzuweisen. Befindet sich der Logikblock im sleep-Modus, sind die high UT -Transistoren im Unterschwellstrombereich und garantieren einen sehr geringen Leckstrom. Im aktiven Modus dagegen sind sie eingeschaltet, wodurch an dem Logikblock die virtuellen Spannungen VUCC und VGND anliegen. Die Schaltgeschwindigkeit der Anordnung wird überwiegend durch die low UT-Transistoren bestimmt. Diese ist jedoch durch die Serienschaltung der sleep-Transistoren etwas langsamer als bei einer reinen CMOS Realisierung. Die Schaltung funktioniert natürlich genau so gut, wenn nur ein high UT-Transistor verwendet wird. Wie sich aber herausstellen wird, kann es in manchen Situationen vorteilhaft sein, beide Transistoren zu verwenden, um Querströme, auf die noch eingegangen wird zu vermeiden. Eine unerwünschte Situation entsteht, wenn gleichzeitig viele low UTn-Transistoren aktiviert werden, wie es in Bild 11.9b dargestellt ist. Die abfließende Ladung aus den parasitären Lastkapazitäten verursacht kurzzeitig einen Anstieg der VGND-Spannung an dem sleep-Transistor TS. Dies hat zur Folge, dass die Gate-Source-Spannungen der nKanal-Transistoren UGS = UCC - VGND reduziert werden. Weiterhin verursacht der damit verbundene Substratsteuereffekt, dass sich die Einsatzspannungen der n-KanalTransistoren vergrößern. Ein langsameres Umladen ist die Folge. Ein weiterer Effekt ist, dass die kurzzeitig positive VGND-Spannung auf Transistor T1 wie eine DrainSpannung wirkt, wodurch die Funktionen von Source und Drain bei dem Transistor vertauscht werden. Am Ausgang des Inverters entsteht eine Störspannung UQ, die im schlimmsten Fall in der weiterführenden Logik zu einem Fehler führen kann.

576

11 Systemintegration bei begrenztem Leistungsverbrauch

Sleep

*

VUCC

Low UT Logik Sleep

a)

Bild 11.9:

UQ

H = UCC VGND

H L

L

D

Sleep b)

H

S

T1 *

* High UT UCC

*

UCC

CS

*

VGND

TS

MTCMOS: a) Logikblock; b) Darstellung des Rückwärtsbetriebs

Wie dieses einfache Beispiel zeigt, hängt die Störspannung von den Eingangsvariablen ab. Hieraus ergibt sich auch die Schwierigkeit, bei komplexen Logikanordnungen die Eingangsvariablen für den ungünstigsten Fall zu ermitteln und den sleep-Transistor zu dimensionieren. Eine Methode |TKAO| die hier weiter hilft geht davon aus, dass zuerst jedes Logik-Gatter einen eigenen sleep-Transisor besitzt und durch Schaltungssimulation optimiert wird. Anschließend werden dann die individuellen Logik-Gatter zusammengeführt und durch einen entsprechend vergrößerten sleep-Transistor ersetzt. Der sleep-Modus wird gewöhnlich bei lang andauerndem Power-Down eingesetzt. Hierbei gehen alle Schaltzustände verloren, da die virtuellen Versorgungsanschlüsse hochohmig geschaltet sind. Im Gegensatz dazu ist ein sleep-Modus zu sehen, bei dem der Betrieb nur kurzzeitig aussetzt und der aktive Betrieb sofort wieder aufgenommen werden muss, beispielsweise, wenn das System auf Eingänge von einer Tastatur wartet, oder wenn die Kommunikation über sehr langsame Schnittstellen erfolgt. In diesen Fällen dürfen die Daten im sleep-Modus nicht verloren gehen, sondern müssen in Registern zwischengespeichert werden. In Bild 11.10a ist dies der Einfachheit halber an einem Datenpfad, bestehend aus den Invertern I1 und I2, die mit einem Transfer-Gate TG1 verbunden sind, dargestellt. Zur schnellen Datenübertragung werden im Datenpfad nur low UT-Transistoren verwendet. Anders ist es bei den sleep-Transistoren, den Invertern I3 und I4 und dem Transfer-Gate TG2, die alle high UT-Transistoren, zur Reduzierung des Unterschwellstroms verwenden. Im sleep-Modus werden die Inverter I1 und I2 deaktiviert, sowie das Transfer-Gate TG1 ausgeschaltet und TG2 eingeschaltet. Dies hat zur Folge, dass die Daten über das Flip-Flop, bestehend aus I3 und I4, gespeichert werden.

11.4 Dynamisches Energiemanagement

577 High UT

UCC I4

*

*

UCC I4

*

*

* UCC Sleep

I1

II Sleep

*

Sleep

II

** TG2

a)

Bild 11.10:

*

I2

TG1

UCC

Sleep

*

IIB I

UCC

Sleep

*

IL

*

Q

L

I2

Q IL

* UCC

IIB *

I3 b)

a) MTCMOS-Struktur; b) Ausschnitt mit nur einem sleep-Transistor

Bei der Betrachtung von Bild 11.10a kann man sich fragen, warum z.B. bei dem Invertern I2 ein n- und ein p-Kanal sleep-Transistor vorgesehen ist. Würde man z.B. auf den n-Kanal sleep-Transistor bei I2 verzichten (Bild11.10b), dann käme es zu einem relativ großen Querstrom IL, wenn am Eingang von I2 ein L-Zustand anliegen würde. Denn in diesem Fall ist der p-Kanal-Transistor von I4 eingeschaltet und der n-Kanal-Transistor von I2 nicht richtig ausgeschaltet, da es sich um einen low UTn-Transistor handelt. Außerdem können die jeweiligen sleep-Transistoren von I1 und I2 nicht zusammengefasst werden, da sich dann ebenfalls, wie in |JKAO| ausgeführt ist, ein größerer Querstrom einstellen würde.

11.4

Dynamisches Energiemanagement

Die Größe der Versorgungsspannung eines ICs wird bestimmt durch die Spannung, die zum sicheren Betrieb einer Schaltung benötigt wird. Zusätzlich müssen hierbei die Streuung der Transistorparameter und die der Verzögerungszeiten, verursacht u.a. durch diverse Verbindungsleitungen, berücksichtigt werden. Von besonderer Bedeutung sind weiterhin die Umgebungseinflüsse, wie Temperatur und Störspannungen zu sehen. Die beschriebenen Einflüsse führen, um eine hohe Ausbeute bei der Chip-Produktion zu erreichen, zu einem relativ hohen Sicherheitsabstand bei der Versorgungsspannung und damit zu einem erhöhten Leistungsverbrauch. Somit ist es vorteilhaft, bei schnellen Chips die Versorgungsspannung so weit zu reduzieren, bis die Geschwindigkeitsspezifikation der Chips noch eingehalten wird. In diesem Fall reduziert sich der dynamische Leistungsverbrauch im Verhältnis zum Quadrat der Versorgungsspannung. Im gegenteiligen Fall bei langsameren Chips, kann dann die Versorgungsspannung erhöht werden. Ist für die Ursache der langsameren Chips eine erhöhte Einsatzspannung verantwortlich, führt dies nicht unbedingt zu einem erhöhten Leistungsverbrauch, denn die Unterschwellströme der Transistoren sind hierbei wesentlich niedriger. Die beschriebenen

578

11 Systemintegration bei begrenztem Leistungsverbrauch

Zusammenhänge legen es nahe, eine änderbare Versorgungsspannung auf dem Chip einzuführen. Diese Technik wird Dynamic Voltage Control genannt.

DVC- Technik Mit Hilfe eines DC/DC-Wandlers wird automatisch eine Chip interne Spannung UINT erzeugt, die garantiert, dass die Geschwindigkeitsanforderungen des Systems immer eingehalten werden, auch wenn sich die Umgebungstemperatur und damit verbunden die Transistorparameter ändern (Bild 11.11) |KURO|. UINT VZ Monitor

CLK

UCC größer/kleiner UREF

DC/DC WANDLER

I I1 IN

UINT

System IC

Bild 11.11:

Schema einer variablen Versorgungsspannung

In dem Verzögerungszeitmonitor (VZ) ist im einfachsten Fall ein spannungsabhängiger Ringoszillator oder eine spannungsabhängige Nachbildung eines kritischen Datenpfades enthalten. Die ermittelte Verzögerungszeit wird mit der Taktperiode des zugeführten Taktes CLK verglichen. Entsprechend dem Ergebnis wird der DC/DC-Wandler angesteuert. Ist die interne Spannung UINT zu niedrig für das System, um mit der geforderten Frequenz zu arbeiten, wird die Spannung erhöht und im gegenteiligen Fall erniedrigt. Letztlich stellt sich eine interne Spannung ein, die die Anforderung an die Geschwindigkeit des Systems erfüllt. Der DC/DC-Wandler kann extern oder zum Teil mit integriert werden. Wegen seiner wichtigen Rolle auf die gesamte Leistungsbilanz der Anordnung, wird darauf am Ende des Abschnitts näher eingegangen. DVFC-Technik Viele Produkte, wie z.B. Mikroprozessoren, haben die verschiedensten Geschwindigkeitsanforderung während des Betriebs. Anstatt nun mit einer konstanten Geschwindigkeit das Produkt zu betreiben und einen hohen Leistungsverbrauch zu produzieren ist es sinnvoll, die Geschwindigkeit und die Versorgungsspannung der jeweiligen Aufgabe mit Hilfe eines Aktivitätsmonitors (AT) und diversen Verzögerungszeitmonitoren (VZ) (Bild 11.12) anzupassen |AKUI, POIR|. Diese Technik, wird Dynamic Voltage and Frequency Control (DVFC) genannt.

11.4 Dynamisches Energiemanagement

579

UINT

UCC

UREF CLK VZ DC/DC Monitore Selek. CLKSEL WANDLER größer/kleiner AT Monitor UINT I

CLK

I1 IN

System IC

Bild 11.12:

Schema einer variablen Versorgungsspannug mit Frequenzanpassung

Minimaler Energiepunkt (MEP) Um eine möglichste lange Batterielebensdauer bei tragbaren Geräten zu ermöglichen ist es notwendig, den Energieverbrauch zu reduzieren. Die beschriebene DVFC-Technik ist hierbei sehr effektiv. Je niedriger die Versorgungsspannung ist, um die Geschwindigkeitsanforderung noch zu erfüllen, umso geringer ist der Leistungsverbrauch. Im Hinblick auf den Energieverbrauch, der das Produkt aus Leistungsverbrauch und Betriebszeit ist, ergibt sich jedoch eine erweiterte Betrachtung. Der Energieverbrauch W W T

MEP

UINT

Bild 11.13:

Skizze des Energieverbrauchs als Funktion der Versorgungsspannung bei verschiedenen Temperaturen

setzt sich aus einem dynamischen und einem statischen Anteil zusammen. Bei einer bestimmten Spannung hat das System den geringsten Energieverbrauch (Minimum Energy Point MEP) (Bild 11.13). Wird die Spannung ausgehend von diesem Punkt erhöht, steigt wegen des dynamischen Energieanteils der Verbrauch stark an. Liegt die Spannung dagegen unterhalb dieses Punktes, steigt der Energieverbrauch wieder an. Der Grund hierfür ist, dass sich die Zykluszeit und damit die Betriebszeit des Systems sehr stark verlangsamen. In diesem Bereich genügt bereits eine kleine Spannungsreduzierung, um eine große Verzögerungszeit und damit großen statischen Energieverbrauch zu erzeugen, der nicht mehr durch die Abnahme des dynamischen Anteils kompensiert werden kann. Dieser Zusammenhang ist bei Technologien mit hohem Skalierungsgrad und entsprechend niedrigen Einsatzspannungen, die bei den Transistoren einen hohen Unterschwellstrom verursachen, noch ausgeprägter. Dies gilt auch für Systeme, die im Unterschwellstrombereich der Transistoren arbeiten. Der minimale Energiepunkt ist

580

11 Systemintegration bei begrenztem Leistungsverbrauch

somit stark von der Temperatur und der Aktivität des Systems abhängig. Er ist analytisch bestimmbar |CALH|. Um das Ergebnis jedoch in einem System anzuwenden, kann man versuchen, die Gleichung in einer Schaltung nachzubilden, um so den Energieverbrauch zu minimieren |YOSH, RAMA|. Sind die Anwendungen und damit die Aktivitäten des Systems bekannt, ist es auch möglich, bereits bei der Fertigung beim Scheibentest, messtechnisch für jeden Chip den minimalen Energieverbrauch zu ermitteln und das Ergebnis in einem Festwertspeicher (fusable links) abzulegen. Ein weiterer Vorteil dabei ist, dass Fertigungsstreuungen mit erfasst werden können. Ist auf dem Chip eine Temperaturüberwachung vorgesehen, lässt sich dann auch der Temperatureinfluss auf den minimalen Energiepunkt übertragen. DC/DC-Wandler Wie bereits erwähnt, hat der DC/DC-Wandler einen sehr großen Einfluss auf die Leistungsbilanz der gesamten Anordnung. Der Wichtigkeit wegen, wird im Folgenden darauf näher eingegangen. Bei dem DC/DC-Wandler unterscheidet man zwischen Hochsetzsteller, die als Spannungsvervielfacher (Bootstrap-Converter) in Kapitel 7.3.4 beschrieben wurden und Tiefsetzsteller (Buck-Converter). Beide Arten können mit Hilfe von Kapazitäten realisiert werden, jedoch auch mit Hilfe von Spulen, wenn es sich um größere Leistungsbereiche handelt. Anhand von Bild 11.14, wird das Prinzip des Tiefsetzstellers erklärt. Zur Vereinfachung wurden eine rein ohmsche Last, eine ideale Spule und ein idealer Treiber angenommen. Liegt am Eingang des Treibers ein L-Signal, dann ist der p-Kanal-Transistor eingeschaltet. Der Strom I durch die Spule mit der Induktivität L und durch den Widerstand R steigt langsam an, da das Magnetfeld in der Spule dem Stromanstieg entgegen wirkt. Die Spannung an der Spule ist dabei proportional zur Stromänderung

UL

L

dI (t ) . dt

(11.17)

D.h. nur eine Änderung des Stroms führt zu einer Spannung UL. Die Ausgangsspannung des Treibers UQ teilt sich auf die Spule und den Widerstand auf

UQ

L

dI (t )  I (t ) R. dt

(11.18)

Umgestellt ergibt sich daraus dI (t ) dt

UQ L



R I (t ). L

(11.19)

Ändert sich die Ausgangsspannung UQ des Treibers abrupt von 0V auf UCC, ergibt sich aus der nichtlinearen Differenzialgleichung 1. Ordnung (z.B. bei Verwendung der Laplace-Transformation) das zeitliche Verhalten des Stroms I (t )

t  U CC § ¨1  e W R ¨©

t  · ¸  I 0e W , ¸ ¹

(11.20)

11.4 Dynamisches Energiemanagement

581

wobei = L/R als Zeitkonstante definiert ist. I0 beschreibt die Anfangsbedingung des Stroms, der beim erstmaligen Einschalten 0A beträgt. Mit t » führt dies zu einem Strom von I = UCC/R und damit zu einer Spannung am Widerstand von UR = UCC und einer Spannung an der Spule von UL = 0V. UCC Ron = 0: L

I UQ

UCC

ein UL +L

H

R

I

U UCC

UR

UQ

L +

UQ

Ron = 0:

I

R

UR

UL UR

0 I 'I tein

aus UL

t taus

t

tp

Bild 11.14:

Tiefsetzsteller im ein- und ausgeschalteten Zustand, sowie Zeitdiagramm mit tein < und taus <

Nachdem dieser Zustand erreicht ist, wird der Treiber ausgeschaltet. Der zuvor in der Spule aufgebaute Strom fließt nun durch den n-Kanal-Transistor und baut sich durch den Widerstand allmählich ab, wodurch sich die Spannungsrichtung Gl. (11.17) über der Spule verändert (abnehmender Strom, dI/dt negativ). Mit UQ = 0V am Treiberausgang und einem Anfangsstrom von I0 = UCC/R ergibt sich aus der vorherigen Differenzialgleichung die Beschreibung für den Abbau des Stroms t

I (t )

U CC  W e , R

(11.21)

der mit t » einen Wert von 0A annimmt. Die beschriebenen Zustände werden bei dem Tiefsetzsteller nicht erreicht, da der Treiber immer wieder kurzzeitig ein- und ausgeschaltet wird, wobei die Zeiten für tein und taus wesentlich kürzer als sind. Nach mehrmaligem Ein- und Ausschalten stellt sich jedoch nach einiger Zeit ein stationärer Zustand ein, wie er in Bild 11.14 dargestellt ist. In diesem Fall steigt der Strom I während der Zeit tein genau so weit an, wie er in der Zeit taus wieder abfällt, wodurch die Spannungs- und Stromverläufe sich nicht mehr verändern. Aus Beziehung (11.17) ergeben sich die Stromänderungen während des Ein- und Ausschaltens zu

582

11 Systemintegration bei begrenztem Leistungsverbrauch t ein

³

'I ein

0

UL dt L

U CC  U R tein L

(11.22)

und tP

'I aus

UL dt L t ein

³



UR taus . L

(11.23)

Hierbei wurde angenommen, dass tein und taus « sind und die Spannungsänderungen am Widerstand UR und an der Spule UL während den kurzen Zeiten (anders als in Bild 11.14 dargestellt) vernachlässigbar sind. Mit Iein=-Iaus ergibt sich aus den beiden vorhergehenden Beziehungen der Zusammenhang

UR

U CC

tein tein  taus

U CC

tein . tP

(11.24)

Das Fazit dieser Herleitung ist, dass sich die Ausgangsspannung linear mit dem Tastverhältnis tein zur Periodendauer tP ändert. Da das Tastverhältnis nie größer als 1 werden kann, ist damit die Ausgangsspannung UR immer kleiner oder gleich UCC. Die gesamte Schaltung eines Tiefsetzstellers mit einer Band-zu-Band Regelung ist in Bild 11.15 dargestellt. Eine derartige Implementierung wurde gewählt, weil sie stabil und sehr schnell auf Laständerungen reagiert |FENG|. Zusätzlich zu den im Vorhergehenden verwendeten Komponenten ist ein Kondensator C zum Glätten der Ausgangsspannung vorgesehen. Der bisher verwendete Widerstand R wird durch das mit der Spannung UINT zu versorgende System ersetzt. Die Band-zu-Band Regelung geschieht durch die zwei Komparatoren K (ähnlich wie in Bild 5.56 realisiert), die ein Flip-Flop FF ansteuern, das wiederum über zusätzliche Inverter den Treiber mit TP und TN ansteuert. Aus der Spannungsquelle (UREF) - kleiner Innenwiderstand vorausgesetzt - wird die obere und untere Bandgrenze UREF(H) und UREF(L) erzeugt. Dazu wird als Beispiel die Schaltung von Bild 10.30 verwendet. Die gemeinsame Gate-Leitung für die Transistoren T3, T4 und T5 von Bild 10.30, wird an die Transistoren T6 und T9 angeschlossen und der Strom von T6 mit Hilfe von T7 nach T8 gespiegelt. Werden gleiche Geometrieverhältnisse für die Transistoren von T3 bis T9 verwendet, dann haben die Ströme I8 und I9 entsprechend Gl. (10.49) einen Wert von

I9

I8

1 kT ln n . R1 q

(11.25)

11.4 Dynamisches Energiemanagement

583

UCC TP 1

1

UG

TN Treiber

Bild 10.30

Q

+

&

L

K

I C

UINT

UCC

T UREF(H) 9 R1

FF

extern

I9

größer/kleiner

UREF

R1

&

+

+ Ri = 0 :

UREF(L) UCC

I8

T6

Bild 10.30

T8 T7 a) UINT

UINT UREF(H) UREF(L)

0

UREF(H) UREF(L)

~

0

t

0

0 tein

t

tein

Bild 11.15:

t

UG UCC

UG UCC

b)

~

taus

t taus tp

tp

a) Tiefsetzsteller mit Regelung; b) Zeitverhalten von Ausgangsspannung UINT und Gate-Spannung UG bei verschiedenen Referenzspannungen UREF

Damit ergeben sich die Bandspannungen zu U REF ( H )

U REF 

kT ln n q

(11.26)

584

11 Systemintegration bei begrenztem Leistungsverbrauch

und U REF ( L )

U REF 

kT ln n , q

(11.27)

die beide von den Werten der Widerstände unabhängig sind. Ist die Spannung UINT niedriger als UREF(L), dann entsteht am Ausgang Q des Flip-Flops ein L-Signal und am Eingang des Treibers eine Spannung von UG = 0V. Transistor TP wird eingeschaltet, wodurch ein Strom über die Spule den Kondensator während der Zeit tein, auflädt (Bild 11.15b). Letztlich erreicht die Spannung UINT den oberen Wert der Bandspannung UREF(H), wodurch TP während der Zeit taus ausgeschaltet und TN eingeschaltet wird. UINT nimmt ab, um bei UREF(L) durch das Aktivieren von TP wieder anzusteigen. Ist die Ausgangsbelastung konstant, und werden interne Verzögerungszeiten vernachlässigt, dann stellt sich eine Periodendauer tP ein, die nur durch die Bandspannungen bestimmt wird. Befindet sich die Spannung UINT, infolge einer Laständerung oder Änderung der Referenzspannung UREF, außerhalb der begrenzenden Bandspannungen, dann steuern die Komparatoren den Treiber so lange an, bis die Spannung UINT sich wieder im Bandbereich befindet. Die relativ großen Werte für die externe Spule und den Kondensator im Bereich μH und μF erfordern einen sehr niederohmigen Treiber mit sehr großen w/l-Verhältnissen. Dadurch kommt es zu großen Kapazitäten beim Treiber und den vorhergehenden Inverterstufen. Ein relativ hoher dynamischer Leistungsverbrauch ist die Folge. Um diesen zu minimieren, kann man die Ergebnisse für die Optimierung des Super-Treibers von Kapitel 5.5.1 direkt auf diese Situation anwenden, denn minimale Verzögerungszeit bedeutet gleichzeitig minimale kapazitive Belastung. Bei dem Treiber entsteht aber nicht nur ein dynamischer Leistungsverbrauch sondern auch ein nicht zu vernachlässigender transienter Verbrauch, wie er in Kapitel 5.3.4 beschrieben ist. Eine Lösung dies zu umgehen besteht darin, die Treibertransistoren TP und TN einzeln und mit nicht überlappenden Signalen, ähnlich wie es in Bild 6.68 gezeigt ist, anzusteuern. Besonders hervorzuheben ist bei dem Tiefsetzsteller der gute Wirkungsgrad. Dieser ergibt sich bezogen auf den Leistungsverbrauch des Systems UINTI, aus den Verlusten der Treibertransistoren RonI2 und der Ansteuerschaltung PA

K (%) 100

U INT I . U INT I  Ron I 2  PA

(11.28)

Beispiel:

Mit den Werten UINT = 0,8V, I = 100mA, Ron = 1 und PA = 10mW errechnet sich der Wirkungsgrad zu  = 80%. Dieses Beispiel macht deutlich wie wichtig es ist, sehr niederohmige Treibertransistoren (TP und TN) zu verwenden.

11.4 Dynamisches Energiemanagement

585

Zusammenfassung der wichtigsten Ergebnisse des Kapitels Eine der ersten Fragen beim Systementwurf mit bis zu Milliarden von Transistoren, System-on-Chip genannt (SoC), ist, ob der zu erwartende Leistungs- bzw. Energieverbrauch des Systems die Spezifikation erfüllen wird. Als nächstes stellt sich die Frage, welche Techniken einzusetzen sind, um das Ziel zu erreichen. Antworten zu diesen Fragen liefert die Analyse des dynamischen und Standby-Leistungsverbrauchs. Ersteren kann man reduzieren, wenn die Schaltaktivitäten vermindert werden und die Versorgungsspannung bis zu dem Punkt abgesenkt wird, bei dem das System die Geschwindigkeitsanforderungen gerade noch erfüllt. Die Reduzierung der Versorgungsspannung steht hierbei im Vordergrund, da sie den Leistungsverbrauch quadratisch beeinflusst. Dies führt zu parallel angeordneten Systemstrukturen mit nahezu unverändertem Datendurchsatz. Der Standby-Leistungsverbrauch entsteht überwiegend dadurch, dass die Einsatzspannungen der Transistoren nicht beliebig reduziert werden können, ohne dass die Unterschwellströme dominierend werden. Durch die folgenden Maßnahmen lässt sich diese Situation entschärfen: Verwendung einer negativen Gate-Spannung, was besonders vorteilhaft bei Speicherzellen ist, und Veränderung der Bulk-Spannung. Letztere Maßnahme bietet die Möglichkeit während des aktiven Betriebs die Einsatzspannungen zu reduzieren, um eine möglichst hohe Taktrate zu erreichen und im Standby-Modus die Einsatzspannungen zu erhöhen, damit die Unterschwellströme erniedrigt werden. Eine weitere Möglichkeit ergibt sich durch den Einsatz einer MTCMOS (Multiple Threshold CMOS) Technik im Zusammenspiel mit Power-Gating. Hierbei werden die Transistoren mit niedriger Einsatzspannung überall dort eingesetzt, wo es auf eine hohe Datenrate ankommt, und diejenigen mit höherer Einsatzspannung dort, wo Bereiche hochohmig geschaltet werden sollen. Wie aus diesem Kapitel hervor geht, besteht eine der wichtigsten Maßnahmen den dynamischen Leistungsverbrauch zu reduzieren darin, die Versorgungsspannung abzusenken. Verwendet man hierbei eine veränderbare Versorgungsspannung und passt diese automatisch an die zulässige Verzögerungszeit des Systems an, führt dies zur DVCTechnik (Dynamic Voltage Control). Passt man die Versorgungsspannung auch noch an die unterschiedlichen Geschwindigkeitsanforderungen des Systems an, spricht man von DVFC-Technik (Dynamic Voltage and Frequency Control). Ausblick Die Reduzierung der Versorgungsspannung führt dazu, dass der an das System zu liefernde Strom aus einer externen oder vielleicht sogar einer on-Chip realisierten Versorgungseinheit stark zunimmt. Geht man z.B. von einem existierenden oder zukünftigen SoC mit einem Leistungsverbrauch von 100W und einer Versorgungsspannung von 1,0V aus, dann beträgt der zu liefernde Strom 100A! Keine leichte Aufgabe, derartig große Ströme über diverse Verdrahtungsleitungen zu verteilen, denn Elektromigration in Leiterbahnen (Kapitel 5.2) und Leitungsverluste sind begrenzende Faktoren. Dies hat bereits dazu geführt, dass bis zu 70% aller ICAnschlüsse für Versorgungszuführungen verwendet werden (Kapitel 5.6.2), wodurch nur relativ wenige für die Datenübermittlung übrig bleiben.

586

11 Systemintegration bei begrenztem Leistungsverbrauch

Mit einem verteilten Versorgungsnetz ist die Situation zu entspannen. Dies könnte z.B. durch die Entwicklung einer neuartigen Gehäusetechnologie erreicht werden, bei der verschiedene Chips (SoCs) in unterschiedlichen Ebenen angeordnet und mit Metallverbindungen kontaktiert sind. Hierbei kann es sich um diverse Speicherchips und Prozessoren mit variablen Geschwindigkeitsanforderungen handeln. Eine Ebene könnte dabei aus einer Vielzahl, wenn möglich integrierter Tiefsetzsteller bestehen, die alle mit einem gemeinsamen Versorgungsnetz verbunden sind. Hat dieses Netz eine hohe Spannung von z.B. 10V, dann würde der zugeführte Strom auf 10A reduziert, wenn man von dem zuvor angeführten Zahlenbeispiel ausgeht. Bei den verteilt angeordneten SoCs könnten dann diverse niedrigere Versorgungsspannungen verwendet werden. Ein weiterer Vorteil dieser Vorgehensweise wäre, dass die Tiefsetzsteller mit unterschiedlichen DVFC-Programmen angesteuert werden könnten, um den Leistungsverbrauch der jeweiligen Ebene oder des jeweiligen SoCs auf ein Minimum zu beschränken. Die vorhergehende Betrachtung legt es nahe, dass sich hier noch viel Raum bietet, innovative Ideen einzubringen.

11.5

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587

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12

Sachregister

-AAB-Arbeitspunkteinstellung ................................. 501 AB-Ausgangsstufe ........................................ 499, 501 AB-Betriebsart ...................................................... 499 Abfallzeit .............................................................. 344 Abschlusswiderstand ............................................ 315 Abschnürpunkt ...................................................... 182 Addierer ................................................................ 341 Akkumulation ............................................... 156, 157 Aktivierungsenergie .............................................. 256 Akzeptor ................................................................... 7 Alterung ................................................................ 199 Amplitudengang ................................................... 460 Analog-Masse ............................................... 455, 458 Anreicherungstransistor ........................................ 262 Anstiegszeit .......................................................... 344

BICMOS-Schaltungstechnik ................................ 507 BICMOS-Treiber .......................................... 518, 555 Bidirektionaler Treiber ......................................... 298 Bird's beak ...............................................92, 156, 198 Blockadresse ......................................................... 385 Bode-Diagramm ................................................... 480 Boltzmannkonstante ................................................. 8 Boltzmann-Verteilungsfunktion ............................... 9 Bootstrap............................................................... 410 Bootstrap-Treiber.................................................. 286 Bor Phosphorous Silicat Glass ........................ 93, 154 BSIM-Modell ....................................................... 225 Buck converter...................................................... 580 Built-in voltage ....................................................... 40 Buried collector ...................................................... 87 Buried Oxide ........................................................ 572 Burst-Länge .......................................................... 436

Äquivalente Zustandsdichte .................................... 12 Ausdiffusion ......................................................... 126 Ausgangsleitwert .......................................... 137, 231

-C-

Ausgangsstufe ....................................................... 495 Ausgangstreiber ............................................ 297, 306

C2MOS-Master-Slave D-Flip-Flop ....................... 370

Austrittsarbeit ....................................................... 162

CAD-Werkzeuge .................................................. 258 CAS-Latenz .......................................................... 436 Channel Hot Electrons .......................................... 387

-BBack-Gate CMOS ................................................. 572 Bahnwiderstand .................................................... 255 Band zu Band Regelung........................................ 582 Bandabstand.......................................................... 219 Bandabstand-Spannungsquelle ............................. 524 Band-gap voltage .................................................. 524 Barriereschicht ...................................................... 155 Basis-Emitterdurchbruch ...................................... 109 Basiswiderstand ...................................... 89, 124, 133 Baumstruktur ........................................................ 356 BCD-Technik........................................................ 544 Betriebsspannungsunterdrückung ......................... 473 BICMOS-Gatter .................................................... 522

Channel Stopper ..................................................... 87 Charge Sheet Näherung ........................................ 165 chip-interne Spannungsvervielfachung ................. 410 Chipselekt-Signals ................................................ 305 Clocked CMOS..................................................... 336 Clock-Gating -Technik ......................................... 567 Clock-Schalter ...................................................... 568 Clock-Zyklen ........................................................ 436 CML-Schaltung .................................................... 508 CMOS-Operationsverstärker ................................ 492 CMOS-Schaltungstechnik .................................... 327 Column Address Select......................................... 435 Common I/O ......................................................... 304 Common Mode Gain ............................................ 467 CoolMOS.............................................................. 215

590 Current Mode Logic ...................................... 346, 508

12 Sachregister Durchbruchmechanismen ...................................... 202 Durchbruchspannung ...................................... 67, 207 Durchbruchverhalten ....................................... 66, 108

-D-

Durchlaßrichtung .................................................... 44 DVFC-Technik...................................................... 578

Datenausgang ........................................................ 301

Dynamic Voltage Control ..................................... 578

Datenbus ............................................................... 296

Dynamische D-Flip-Flop ...................................... 364

DC/DC-Wandlers .................................................. 578

Dynamischer Dekoder ........................................... 356

Deep depletion ...................................................... 158

Dynamisches Master-Slave-Register..................... 370

Degradationsmechanismen .................................... 395 Dekoder mit virtueller Masse ................................ 356 DeMorgans Theorem............................................. 329

-E-

Demultiplexer........................................................ 335 Depletion-Näherung .......................................... 55, 59

Early-Spannung............................. 116, 119, 121, 122

Depletion-Technik................................................. 261

Eckfrequenz .......................................................... 457

Depletion-Transistor.............................................. 261

ECL-Schaltung ...................................................... 515

Design Rule Check ................................................ 259

Eingangsleitwert.................................................... 136

Designmaß ............................................................ 253

Einsatzspannung.................................... 172, 265, 566

Destructive read-out .............................................. 427

Einschaltwiderstand ...................................... 210, 547

D-Flip-Flop ................................... 363, 364, 367, 517

Einstein-Beziehung ................................................. 24

Dichteprodukt........................................ 13, 46, 47, 48

Einstufige ESD-Schutzschaltung .......................... 320

Dickson Charge Pump ........................................... 412

Ein-Transistor-Zelle .............................................. 422

Dielektrische Relaxation ................................... 29, 60

Electrical Parameter Check ................................... 260

Differential mode gain .......................................... 465

Electrical Rules Check .......................................... 260

Differenzielle ECL-Technik .................................. 516

Electro Static Discharge ........................................ 318

Differenzielle Eingangsstufe ................. 306, 464, 468

Elektromigration ................................................... 256

Differenzielle Verstärkung .................................... 465

Elektronenenergie ..................................................... 4

Diffusionskapazität ..................................... 54, 60, 63

Elektronengeschwindigkeit ..................................... 19

Diffusionslänge ....................................................... 33

Elektronenvolt ........................................................... 2

Diffusionsmechanismus ........................................ 179

Emissionskoeffizient ............................................... 52

Diffusionsspannung................................... 40, 43, 164

Emitter Couple Logic .................................... 346, 515

Diffusionssperre ...................................................... 88

Emitterrandverdrängung ....................................... 122

Diffusionsstrom ............................................... 23, 178

Emitterwiderstand ................................................. 133

Diffusionswannen ................................................. 153

Energieverbrauch .................................................. 579

Diodenmodell .......................................................... 73

Energiezustände ........................................................ 1

Diodentypen .......................................................... 127

Entlade- und Aufladezeit....................................... 521

DMOS-Transistor .......................................... 209, 545

Epitaxie ............................................................. 87, 92

DMOS-Zellenfeld ................................................. 549

EPROM-Zelle ....................................................... 387

Domino-Schaltungstechnik ................................... 574

ESD-Spannung ...................................................... 318

Donator ..................................................................... 7

ETOX-Zelle .......................................................... 392

Doppeltes n-C2MOS Flip-Flop .............................. 374

Eulerdiagram ......................................................... 331

Dotierung ............................................................ 6, 83

Eulerpfad ............................................................... 332

Dotierungsverlauf .................................................... 89

Extraktion................................................................ 27

Drain Induced Barrier Lowering ........................... 197

Extrinsicdichte .......................................................... 7

DRAM................................................................... 421 Driftmechanismus ................................................. 178 Driftstrom ........................................................ 20, 178 Dünnfilm-Transistor .............................................. 417

12 Sachregister

-FFailures In Time .................................................... 439 Feldoxid ........................................................ 150, 155 Feldoxidtransistor ................................................. 174 Feldstärke................................................................ 18

591 High side driver .................................................... 553 Highly-Doped Drain ............................................. 200 Hochvolt-MOS-Transistor .................................... 545 Hot electrons ......................................................... 199 Human Body Model ............................................. 318 Hystereseverhalten................................................ 293

Ferminiveau ........................................................ 9, 41 Fermispannung ............................................... 17, 169 Fermi-Verteilungsfunktion ....................................... 8 FETMOS-Zelle ..................................................... 395 Field Threshold .................................................... 175 Figure of merit ...................................................... 122 Flachbandspannung .............................................. 162 Floating-Gate ........................................................ 386 Floating-Gate-Avalanche-Injection....................... 386 Floorplan............................................................... 259 FLOTOX-Zelle ..................................................... 394 Folded-bit-line Konzept ........................................ 430 Fourier-Transformation ........................................ 479 Frequenzgangkorrektur ......................................... 487

-IInduktivitäten ........................................................ 301 Inhomogener Halbleiter .......................................... 39 Injektion.................................................................. 27 Inneres Transistormodell ...................................... 221 Intrinsicdichte .................................. 5, 12, 14, 97, 107 Inverser Betrieb .................................................... 102 Inversion ............................................................... 156 Inverted Trench-Zelle ........................................... 424 Inverterkette .......................................................... 287 Ionisation ................................................................ 11

Funneling .............................................................. 439

-K-GGate Induced Drain Leakage................................. 201 Gatekapazität ........................................................ 277 Gaußsches Gesetz ................................................. 167 Gefaltete Kaskode-Stufe ....................................... 500 Gegentakt-Spannungsgenerator ............................ 413 Generation und Rekombination .............................. 31 Generation-Rekombinationsrate ........................... 162 Geometrieverhältnis .............................. 264, 275, 287 Geschwindigkeit ................................................... 310 GIDL-Effekt ......................................................... 394 Gleichtaktverstärkung ........................................... 467 Grading coefficient ................................................. 58 Grenzflächenladung .............................................. 164 Grenzstrom ........................................................... 114 Guard ring ............................................................. 205 Gummel-Poon Modell .................................. 118, 130 Gummelzahl............................................................ 99

Kanallängenmodulation ................................ 192, 451 Kapazitätskoeffizient .............................................. 58 Kaskadieren .......................................................... 355 Kaskadierung ........................................................ 339 Kaskode-Verstärker .............................................. 462 Kirk-Effekt ................................................... 112, 122 Kleinsignalberechnung ........................................... 77 Kleinsignal-Ersatzschaltbild ......................... 230, 448 Kleinsignalkapazität ....................................... 57, 160 Kleinsignal-Modell ............................................... 135 Kleinsignalparameter ............................................ 448 Kleinsignalverhalten ............................................. 536 Kollektor-Basisdurchbruch ................................... 109 Kollektorstrom ...................................................... 107 Kollektorwiderstand ............................................. 133 Kompaktmodell .................................................... 128 Komplementärdekoder ......................................... 354 Kontinuitätsgleichung ............................................. 25 Kopplungen im Speicherfeld ................................ 431 Kritische Feldstärke ................................................ 68

-HHeiße Ladungsträger ............................................. 199 Heterobipolartransistor ......................................... 120

Kurzkanaleffekte .................................................. 194

592

-L-

12 Sachregister MTCMOS ............................................................. 574 Multiplexer ............................................................ 335

Ladungsausgleich .................................................. 338 Ladungskompensation. .......................................... 215 Ladungskompensierter pn-Übergang ...................... 71 Ladungsmodell ...................................................... 223 Ladungsträgerbewegungen ...................................... 18 Lastkapazität ......................................................... 277 Latch-up ................................................................ 203 Lateraler pnp-Transistor ........................................ 126 Laufzeit ................................................................... 62 Lawinendurchbruch......................................... 66, 202 Layout ................................................... 330, 357, 464 Lebensdauer ............................................................ 32 Leckstrom.............................................................. 338 Leistungsverbrauch ............... 263, 268, 270, 271, 566 Leitfähigkeit ............................................................ 21 Leitungsband ............................................................. 2 Leitwertparameter ......................................... 135, 231

-NNAND-Architektur ............................................... 402 NAND-Dekoder .................................................... 354 NAND-Gatter ........................................ 275, 328, 344 Nettogenerationsrate ............................................... 32 Nitridstörstellen..................................................... 406 NMOS-Technik ..................................................... 261 NORA-Domino ..................................................... 341 NOR-Architektur .................................................. 400 NOR-Dekoder ....................................................... 353 NOR-Gatter ................................... 276, 328, 344, 512 NROM-Speicher ................................................... 410 NROM-Zelle ......................................................... 408 Nullpotenzial ........................................................... 54

Leseverstärker ....................................... 388, 390, 426 Lightly Doped Drain ..................................... 154, 199 Löcherenergie............................................................ 4

-O-

LOCOS-Technik ................................................... 150 Logik-Pegel ........................................................... 571 Lokale Oxidation ..................................................... 87 Löscherwanderung .................................................... 4 Low side driver ..................................................... 552 LVCMOS .............................................................. 292 LVTTL .................................................................. 292

Oberflächenspannung ............................................ 169 Offset-Spannung ................................... 351, 527, 535 On-Die Termination .............................................. 306 Open-bit-line Konzept ........................................... 427 OTP-EPROM ........................................................ 388 Over drive ............................................................. 270 Over erase ............................................................. 397 Oxide-Bypassed Vertical DMOS .......................... 217

-MMachine Model ..................................................... 318

-P-

Majoritätsträger ................................................. 15, 28 Makromodell ................................. 458, 461, 470, 486 Master-Slave-Prinzip............................................. 368 MCML-Technik .................................................... 347 Mean Time Between Failures................................ 256 Metallkontakt .......................................................... 53 Miller-Effekt ......................................................... 462 Miller-Verstärker........................................... 485, 494 Minoritätsträger ................................................. 15, 27 Modellrahmen ............................................... 132, 219 MOS-Diode ........................................................... 469 MOS-Inverter ........................................................ 285 MOS-Parameter............................................. 222, 226 MOS-Speicher ....................................................... 384

Parallelarchitektur ................................................. 571 Parameter ...................................................... 222, 226 Pauli-Prinzip ............................................................. 2 Pegelherstellung .................................................... 334 Pegelwandlung ...................................................... 548 Pinch-off point ...................................................... 182 Planartechnik........................................................... 83 Plattenkondensator .................................................. 59 Poissongleichung ............................................ 55, 166 Pole-zero-doublet .................................................. 471 Pol-Splitting-Effekt ............................................... 490 Polstellenfrequenz ................................................. 457 Potenzial.................................................................. 16

12 Sachregister

593

Potenzialdifferenz ................................................... 16

Slew Rate ...............................................302, 493, 551

Power-Down ......................................................... 576

Snap-Back..............................................203, 212, 319

Power-Gating ........................................................ 574

Spacer ............................................................. 89, 211

Precharge ...................................................... 337, 431

Spaltendekoder ..................................................... 384

Programmierfeld ................................................... 361

Spannungsbezugspunkt........................................... 53

PTAT .................................................................... 524

Spannungssättigung .............................................. 104

Punch-through................................111, 202, 207, 319

Spannungsverstärkung .......................................... 537 Spannungswelle .................................................... 312 Spannungszuordnungen .......................................... 16

-Q-

Speicherzeit .................................................... 66, 365 Sperrrichtung .......................................................... 44

Quasi-Ferminiveaus ................................................ 46

Sperrschichtkapazität ........................................ 54, 58

Quasi-NMOS ........................................................ 267

Sperrstrom .................................................50, 51, 171 Spezifischer Einschaltwiderstand ......................... 210 SPICE ................................................................... 221

-R-

Split-Gate Zellen................................................... 398

Raumladung .......................................................... 183

SRAM ................................................................... 414

Spreading resistance ............................................. 124 Raumladungszone ..................................... 43, 55, 176

SR-Flip-Flop ......................................................... 362

Referenzpotenzial ................................................... 53

SSTL –1.8 ............................................................. 303

Referenzströme ..................................................... 552

SSTL-Schnittstelle ................................................ 303

Reflexionen ................................................... 305, 313

Stacked-Zelle ........................................................ 426

Reflexionsfaktor ................................................... 314

Stack-Effect .......................................................... 572

Refresh-Zeit .......................................................... 424

Starke Injektion............................................... 47, 112

Rekombination........................................................ 13

Starke Inversion .................................................... 171

Reststrom ................................................................ 50

Stichleitung ........................................................... 304

Retention failure ................................................... 396

Störabstand ........................................................... 269

Roll down ............................................................. 195

Störspannungen .................................................... 301 Stoßstelle .............................................................. 313 Streifenleitung ...................................................... 308

-S-

Stromdichterichtungen ............................................ 25

Sättigung ............................................................... 104

Stromsensor .......................................................... 557

Sättigungsgeschwindigkeit ..................................... 20

Stromspannungsbeziehung ........................48, 95, 176

Sättigungsspannung .............................................. 180

Stromverstärkung............................. 97, 106, 111, 540

Schaltverhalten ............................................... 65, 549

Stromwelle ............................................................ 312

Schleusenspannung ................................................. 77

Stub Series Terminated Tranceiver Logic ............ 303

Schmitt-Trigger..................................................... 293

Substratsteuerfaktor ...................................... 169, 173

Schnittstellen ........................................................ 291

Subthreshold swing............................................... 186

Schutzring ............................................................. 205

super junction ......................................................... 71

Schwache Injektion ................................................. 47

Super-Treiber ........................................................ 286

Schwache Inversion .............................................. 185

System-on-Chip .................................................... 565

Stromquelle........................................................... 552

Shallow Trench ..................................................... 155 SiC Kristalle ......................................................... 219 Silizid .................................................................... 154

-T-

Silizium Karbid ..................................................... 219 Skalierung ............................................................. 565

Taktaufbereitung ................................................... 375

Sleep-Modus ......................................................... 575

Taktnetz ................................................................ 375

594

12 Sachregister

Takttreiber mit überhöhter Ausgangsspannung ..... 290

Verarmungstransistor ............................................ 261

Teilchenrichtungen .................................................. 25

Verzögerungszeit .................................. 281, 287, 522

Temperaturabhängigkeit.................................. 51, 106

Vierschichtdiode ................................................... 204

Temperaturkoeffizient ........................................... 527 Temperatursensor .................................................. 555 Temperaturverhalten ............................................. 187

-W-

TFT SRAM-Zelle .................................................. 416 Thermodynamisches Gleichgewicht.......................... 8

Weite d. Raumladungszone ..................................... 56

Tiefsetzsteller ........................................................ 580

Welle ..................................................................... 311

Transistorparamter ................................................ 132

Wellengleichung ................................................... 310

Transitfrequenz ............................. 141, 457, 542, 543

Wellengleichungen................................................ 309

Transitzeit........................................................ 63, 138

Wellenwiderstand.................................................. 312

Transportmodell .................................................... 103

Widerstandsbereich ............................................... 176

Transportstrom ................................................ 98, 102

Wortleitungstreiber ............................................... 433

Trapezmodell ........................................................ 195 Trench Isolation .................................................... 198 Trench Zelle .......................................................... 424

-X-

Tri-State ........................................................ 297, 306 Tunneldurchbruch ................................................... 66

XOR-Gatter ........................................... 336, 343, 349

-U-

-Z-

Überlappkapazität ......................................... 215, 549

Zeilendekoder........................................................ 384

Überschuss-Basisstrom ......................................... 105

Zenerdurchbruch ..................................................... 67

Übertragungskennlinie .......................................... 511

Zustandsdichte ........................................................ 10

Übertragungsleitwert ............................................. 231

Z-Verhältnis .......................................................... 275

Unterschwellstrom ........................ 186, 243, 365, 423

Zweistufige ESD-Schutzschaltung ........................ 319 Zylinderstruktur .................................................... 426

-VValenzbandelektronen ............................................... 3 Verarmung ............................................................ 156