Fundamentos De Dise�o Logico Y De Computacion

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DE

FUNDAMENTOS

LÓGICO

Y

DE

COMPUTADORAS

DISEÑO

Computadoras

digitales

INFORMACIÓN

E

os

fundamentos

son

los

las

temas

El

libro

trata

la

y las

la está

La

las

se

fin,

el

tes

principales

sistema

de de

a

PC

Más

bloques,

una

computadora comúnmente

las hardware

ideal

a

Además,

los

gracias enfoque

el

eso.

A

Así.

las es¬

generalidad

su

aprender

para

Por

adicio¬

complejo. digitales.

Debido

y

circuitos

herramientas

sistemas

digitales.

básicos por

concep¬ a en

su

uso

li¬

este

diseño. un

vehículo,

diagrama (personal

Computer), en

la

importancia

el

capítulo,

un

ordenador

de

la

del

y

para

los una

tipo

cubierto

material

como

motivo

y

diversos se

computadora.

relacionan

de

que. Usamos

anterior.

página

veremos

describir

un

del

discutiremos

genérica usado,

también

sino

de

detal ado

destacar adelante

vehículo

computadoras

formado

de

tipo general, digitales.

en

estudiada.

ser

solamente

ser

el

y

sistemas

de

y su

va

para

total.

diseño

conceptos

digital,

un

merece

como

genérica

con

el

los

conceptos

sistemas

de

trata

los

l ama,

proporciona

usamos

denomina

computadora

y diseño

computadora computadoras no

ese

digital

de

hardware

y otro les

se

diseno

de

computadoras

computadora

computadora

mente,

trata

de

para

propia

en

Para

tudio.

diagrama

diseño

herramientas

corriente, bro

computadoras

lógico

diseño

diseño

el

en

del

fundamentos

El

libro.

este

en

y al hardware del entendimiento

complejidad,

tos

el

en

computadoras te

de

y los

lógico

usadas

diseño

usadas

nales

diseño

tratar

a

herramientas

lógicos.

y

del

su

es¬

normal¬ esa

relación

componen¬ con

un

4

1-1



FUNDAMENTOS

LÓGICO

DISEÑO

DEL

Computadoras dad

las

día.

en

están

mundo

industrial

Han

hubieran La

serie

no

más

propiedad de

instrucciones,

cificar

y cambiar de

el

de

de

tareas

de

conjunto

quier Ejemplos

de

cartas

se

usados

elementos

físicas

l amadas

tas

señales.

res

discretos ALTO

voltios

de

oscila

(del

representamos término

entrada menor

rangos

de

entrada

correctamente

que

y 5.5

permite permite

mayor

trada

y

4.0

entre

a

podrían

ser

pesar añadidos

los

Señales

mayoría dos

y el

voltios,

3.0

más

la

de

salida

grandes

el un

y

corrientes

restados

de

Figura BAJO se

de

las

El

valor

discre¬

digital. cantidades

por más

las

son

los

circuitos

conocidas.

manejan

que

es¬

dos

justamente

usan

valo¬

e

salidas.

Voltios

M rangos

de

voltaje

para

señales

binarias

LO

tos

ALTO

El el

y El

de

rango de

rango hecho

de

circuitos

voltajes

de

rangos salida

voltios.

BAJO.

que indeseados

de

l a¬

voltajes Los

voltaje ALTO,

como

permite

de

LOW). y

como

BAJO

de

valores

del

-0.5

■0.0-

FIGURA

de

inglés

reconozca

salida,

comportamiento

su

rangos

reconozca

se

los

por término entre

BAJO

Ejemplo

elementos

digital

hoy

52

computadoras

los

término

de

ALTO

?

las

alfabeto,

primeras

sistema

en

discreta.

del

caso,

en

1-1.

voltios que

en

(del

voltios

2.0

y

variaciones o

discretos

en

y 5.5

-0.5

entre

de

letras Las

caracte¬

Cual¬

información

este

salió

voltajes predominan digitales

BAJO

y

voltaje

entre

sean

ésta

sistemas

valores

ilustran

se

que

los

H1GH)

inglés entrada

que

contiene

En

La

información.

de

ajedrez.

varie¬

una ejecutar aplicaciones. La digital.

un

27

una

espe¬ resulta¬

señales los

de

de

seguir puede

de

discretos las

tabla

como

denominan

se

de

decimales,

transistores de

com¬

Como

pueden amplio

muy

representan

se

eléctricas

la

general

numéricos.

aplicación

otra

una

usuario

concretas.

elementos

como

El

necesidades

espectro

de

una

información

que.

Puede

dados.

conocido

dígitos de

de

para

el

ventas.

y

generalidad.

su

elementos

finito

cálculos

En

distribución,

datos

propósito un

de

10

para

en

eso

salida

son

l amados

por

Típicamente

número

una

de

señales y

un

de de más

ejemplo manipulación

es

los

con

en

cuadrados

electrónicos Las

mados

64 De

discretos señales.

dispositivos

dependiendo digitales

el

es

a

los

y

digital

información

la

es

principalmente los dígitos.

fueron

Los

de

discretos

usaron

datos

transporte,

computadoras.

opera

que

computadoras

digital restrinja

conjuntos baraja,

una

digitales

o

muchas

usar

computadora

una

general

se

que de

programa, los

propósito

sistema

un

de

l amada

procesamiento

de

computadora rística

sin

l amativa programa las

flexibilidad,

su

hacer

podría

se

com¬

ambiente.

ingenieriles procesador

un

socie¬

Las

medio

y

y desarrollos diseño de

el

la

en

comunicaciones,

tiempo producción,

científicos Notablemente,

la

negocios,

diseño,

en

de

«era

nuestro

empleados

inalcanzables.

la

de

descubrimientos

sido

moderna

putadora

los

muchos

a

y creciente información».

prominente

tan en

Monitorizan

fuertemente

están

contribuido

manera,

entretenimiento.

y

papel

un

estamos

que transacciones

nuestras

en

médico

tienen

decimos

veces

involucradas

tratamiento

Los

COMPUTADORAS

digitales

muchas

que

putadoras

tos

computadoras

moderna,

dad

DE

digitales

Hoy

do

Y

funcionen de

«ruido»

en¬

que

COMPUTADORAS

Damos

los

a

ALTO

(HIGH,

Está

H)

claro

bajos otros

Si

altos

de

¿Por

qué con

voltajes

disponibles Una

rangos.

voltaje

un

oscilar

en

nicos o

0.5

aplicado.

Si

complejos

uso

de

se

pueden

los

dos

de

entrada

es

sencil o,

BAJA

Representación para da

0 y el

1 están

rango

las

Las

podrían nóminas

de

seguridad

do

está

bres

ingeniero mente

en

modo,

el

cantidad

empleados), podría el tiempo, ingeniero

discreta

señal

una

En

guarda

salarios

de

Figura tanto

1-2 programas

un

10 situado

salida

los

uno

estos

podrían

márgenes

en¬

electró¬

voltajes

«ruido»

de

Como

consecuencia,

circuitos

binarios

el donde tanto

en

salida

una

con

surgen valores

discretos de

(para

podría los

el

ingreso,

grabar

solamente

valores

dalos

continuos,

con

En

un

cuantificación

caso

de

dispositivo

la

de

conversión

de

entrada,

Por

Un

etc.

las

y símbolos de una

sueldo)

de

de

específicos virtiendo

como

éste,

si

tanto

en

la

En

la

un

continua¬ De

tabla

este en

convertida

ser

tiempo,

nom¬

cambio,

tabular.

de

puede y

los

varía

forma

número

pago

emplea¬

un

(para que

medición valor

de

$.

coche, en

cada

de números

pago

como un

o

procesar

plan

un

de

especiales

espe¬

empleados,

alfabeto

dei

también

a

ejemplo,

cheque

rueda

señal,

sino

datos

de

letras

se

pueden

los

nombres

como

de'rotación

binarios

para procesar. naturaleza

continuos.

discretos

representa¬

codificación,

ordenados,

contiene

que

dalos

de

números

la

preferidos está

técnicas

adecuadamente

y datos de

nombres

los

son

puede

muestra

un

como

de

diagrama datos

realizada

La

memoria

analógico-digital.

de

bloques salida

una e

intermedios.

computadora

digital. La

ruta

de

datos

una en

ser

computadora

una se

rangos de

está

información

diferentes

bits,

computadora

tasas

de

información. la

de

significativas

La

representar

de

en

velocidad

pero

cada

dentro

transistores

binario, l ama

le

Usando

grupos

semanales,

la

semejante,

fiable.

para

información

valores

cuantiílca

de la

la

dígitos

con

Estructura

bits.

solamente

datos

medir

usan

un

los

circuitos

uso.

con

numeración se

intencionadamente

electrónica,

automáticamente

de

Los para de

usando

variaciones

resultante

extremadamente

de

dígito no

inhereniemente

procesado los

bits

sistema

grupos

discretos.

discretas

social,

de

de

cuantificados

circuito y

binario

un

por

símbolos

tiene

diseñar

el

A

instrucciones

ser

de

de

con

señales.

cantidades

salida.

con

circuitos

los

El

de

cambio,

se

rangos

información

la

grupos

de

grupos incluso

cificar

fácil

digitales

construir

pueden

muy

el

o

los

considere

rangos,

y

requeriría pequeños

por

En

voltajes dado,

Esto

voltios. fabricación

limitado.

10

estos

dígito

perturbados la

a

de

como

0.25

ser

debidas es

asociados

de

computadoras

en

podrían

circuitos

de

un

10

salida

los

de

de

menos

correctas

de

que

otros

y todavía los

operaciones

voltajes o

en

de

voltajes,

los

en

l-l.

sistema en

una

con

L.

Figura un

dividir

cual

en

representación

una

para

multivalores

lograr

determinar ruido

solamente en

circuitos

estos

ALTA

Ya

voltios

variaciones

pequeñas

proporcionaría

En

podrían voltaje

se un

necesitaría

en

hay

y 0 los

con

bajos.

rangos la

decimales.

dígitos

asociados

los

situación

voltios—

permitir

costosos

y

circuito

queremos

variar

podrían

0 y 5.0

I están

y con

y 0,

y FALSE

voltaje

1 y 0. más

y

rangos

FALSE

1 y

están

F), y los

H.

o

y

bajos

ellos

(FALSE,

ALTO de

TRUE

Entre

FALSO

y

5



nombres.

TRUE

o

INFORMACIÓN

E

con

para

la

a

los

a

circuito

un

0.25

de

menos

contraposición

Un

T)

que asociados

y 0 están

entre

(TRUE, que altos

asumimos

cosa,

diferentes

asociados

rangos

representan

que decir

voltios. de

con

FALSE

salida

están

embargo,

o

En

—es

entrada

entradas

tre

sin asociar

y que

valores,

de

tamaño

altos

binario?

usa

10

VERDAD

otra

H,

se

L). más

indica

se

y de

voltaje

puede

se

voltaje.

sistema del

no

entrada

Encontramos,

I

y

rangos.

más

L.

o

TRUE

de

(LOW, de

rangos

BAJO

con

voltios

BAJO

y

los

que

elección.

de

rangos

DIGITALES

ejecuta

6



LÓGICO

DISEÑO

DEL

FUNDAMENTOS

Y

*

aritméticas

operaciones supervisa combinada

El

de

dispositivo de

diferentes,

como

lógica

alguna ópticos. La

de en

ejecutar

para dados

operación

basadas

Más

relación

en este

punto, el

con

de

diagrama de

principio procesador. mil ones

de

transistores.

MMU,

la

cache

y Ya

unit) san

en

La otros

la

la

a

en

una

control

CRT cálculos

de

y

entrada

y tienen

sensores

la

potente.

muy

programado

ser

y

programa de datos

ruta

están y datos, Puede realizar

programa

sistema

del

una,

manipula

Ambos,

la

la

para

guar¬ cálcu¬ deci¬

tomar

contiene

parte

circuito

un

funcionales:

módulos

cuatro

el

l amado se

y la

al

diagrama,

integrado

complejos

partes

sus

del

izquierda

bastante

son

relacionar

a

y

inferior

computadora, este

como

genérica

computadora En

de

corazón

operaciones

relación es

con

la

genérica Figura

la

unidad

de

en

la

parte

de

manejar 1-2,

científica

números

muy

cada

contienen

baja

de

de

la

figura,

CPU.

de

componen la

FPU.

la

y

de

ruta

La como

muy dalos MMU

inglés

fioating-poi específica¬ esas proce¬ operaciones x 1.234 107), permi¬ La CPU y pequeños.

control

ejemplo

(por

grandes

memoria.

etiquetados

de

esencia,

En

una

una,

la

en

unidad

y

flotante.

notación

administración

fiotante.

punto

datos

punto

en

forma

en

de

ruta

su

que

de

(unidad

FPU

La

excepto

realizar

computadora

bloques,

1-2.

Figura

CPU.

CPU,

para

MMU

la

procesador

representada la

a

FPU. los

parecida

información

tiendo

El

monitor los

genérica

modernos

presentado

diseñados

mente

el

un

de

intenta.

hemos es

está

es

un

externas.

y

la

de

alfabéticos

caracteres

brevemente

bloques

de

electromecánil cos. de

un

es

computadora de

capítulo, procesadores

este

Los

digital

presentar

a

vamos

escáner.

electrónicos

instrucción.

la

por de

la

está

central

dispositivos Éstos dispositivos analógicos,

muchos y

unidad

la

instrucción,

internas

con

control

mediante

resultados

instrucciones,

las

recupera

cada

condiciones

en

de cuando

memoria

como

los

displacomponent ys),y es

CPU

cadenas

manipular

salida,

circuitos

incluyen

la

a

de

floppy,CD-ROM

especificada computadora

Una

aritméticos,

siones

En

la

transfieren

se

dispositivo cathode-raytube)visualiza alojar puede

digital veces

la

En

memoria.

la

en

memoria.

Un

¡iquidcrysta de

CPU

l amado

usuario

duro,

(

control

la

teclado.

muchas

pero

LCDs

o

unidad

guardado

los

digital,

CRTs

de

ruta

unit). el

por

disco

un

unidad

datos, (unidad

La

programa. Una

componente

un

inglés computadora

Una

usuario.

al

el

en

unidades.

forma

el

es en

especifica

se

diferentes

las

control,

como

catódicos,

rayos

como

entre

Processing preparados

datos

entrada

presenta

salida

los

y

programa

tipo

de

central

inglés

en

1*2

otro

unidad

una

COMPUTADORAS

FIGl'KA

y de información

de

con

proceso,

(tubo los

flujo

el

DE

una

y

más «Cache

están

unidad

de

la Externa»

control. interna

y

la

«RAM»

y

COMPUTADORAS

(random

memory)sontodas

access

de

especial

tipo rápidamente

un

sólo

que

Como

función

mucho

más

principal, y Así

genérica.

el

el

Las

caminos l ama

del

bus

diferentes

con

neja

pueden

El ción

la

en

previamente,

es

tidades materiales

se

usa

mediante

sador.

La

lógico y

Capítulo

La

En

típicas arquitectura y

Capítulo MMU Para

13.

Finalmente,

asociados

nentes

tendremos

el de

el

material

de

jerarquía

Capítulo comunicarse

puede de

Capítulo

Capítulo

en

11. entrada

de

ellos

discuten

se

relacionados

con

«bosque»

examinamos

de

la

cubierto de

los

los

que

acompañan

temas

de

al

computadoras de

mayoría

fundamentos,

este

mente

en

relacionar

para

genérico

diagrama

mencionamos

Antes

y

que

toda

que la

información

el

en

caches

y

los

diferentes

que

son

módulos base

capítulo de

principio

la

en

aparecen

cada

del

mi¬

cajitas

los

con

compo¬ Al final

capítulo. computadora

este

de

las

una

funcionamiento

y

del

como

diseño.

ción

el

instruccio¬

dispositivos

con

memoria

discusiones

las

«árboles»,

tener

para

y

capítulo

habremos

CPU

Los

ope¬ en

el

en

presentan

se

12.

sus

Las

computadoras.

instrucciones el

digital, explican

se

el

tratan

14.

sus

entendimiento

un

conceptos este

cada

de

de en

libro

presentan

se

proce¬ módulos básico

este

RAM

de

comuni¬ del

buses

sistema

un

él.

contro¬

conocimiento 6 de

a

capa

de

de

un

memoria

sencil as

conjunto la

de

la

una

tarjeta dispositivos los

can¬

y desde

interconexión tener

diseño

del

de

la

y

1

o

hacia

estos

una

básicos

examinan que

con

Capítulo por

en

viaje

nuestro

de se

cubiertos

Capítulos

de

bases

las

CPUs

los

lector

principio

control

caminos

Los

general.

presentan

se

de

diseño

muchos al

14

presentado grandes

a

necesario

es

operacionales de computadoras

arquitecturas

en

el

nuciosamente

ai en

los

y el

datos

texto

gráfico

por

módulo,

componentes

características

11

y el diferentes

guiar

azules de

de

ruta

presentan

se

básicamente

los

presentan

se

Las

Capítulos empleadas

los

y salida

7 y 8

La

9.

10.

circuitos

diseño.

su

formada

gráfi¬

de

conectados

circuitos

Figura

informa¬

duro,

información a

la

disco

giratorios

adaptador permite

Esto

S.

otros

y

genérica de cada operación y su comportamiento en digitales general.

Capítulos

raciones

CPU

la

digitales de

los

En

la

con

E

de

forma El

y transferir de

E/S

la

Guarda

discos

duro

bus

el

en

CRT.

ma¬

buses.

introducir

electromecánico.

tarjeta

la

la

ver

monitor en

disco

con

bus

y

magnético

teclado,

está

entender

sistemas

El

de

computadora Para

los

interfaz

gráfico

un

el

vinculados

todos

la

digitales.

nes

están

Para

magnético

controlar

disco.

de

disco

carse

diseño

forma

magnéticos.

de

adaptador almacenaje de flujo

de Para

teclado.

un

un

en

controlador

un

lador

de

un

información

de

de

tarjeta dispositivo

con

los

de

dos

Para

ocupan. salida

de datos

buses

de

de

parte

más

que

bus

l evan

movimiento

los

le

se

l ama

interfaz

entre

consideran

se

las

le

en

bus

buses

el

del

comunicarse

son

proporciona

se

una

estructuras

controlar

cobre

del se

los

son

de

de

hardware

El

pueden genérica

computadora estas

computadora,

utiliza

la

datos

los

que de

de

maneras

extema,

bus

interfaz

al

computadora

interfaz

del

interfaz

ligados

velocidades.

diferentes

manera

la

de

E/S

bus

diferentes,

tienen

y

volumen,

de

encima y el

datos

entrada/salida,

de

la

de

debajo

conexión

de

conexiones

a

estructuras

términos

se

bits

de

de

resto

En

cos.

de

caminos

de

la

de

y cache conductores

finos

con

mucha,

es

traslados

imagen dispositivo

y de entrada/salida. la memoria realizan

memoria.

disponible

la

como

procesador, se

procesador

operar

diferencias

esas

1-2.

del

números

También

datos.

las

bus

tarde

memoria

la

el

de

son

más

como

mediante

logra

superior

parte

Típicamente los

A

A

El

de

entre

integrados. impreso.

procesador. (E/S).

salida

entrada

la

parece se

caches procesar

a

generalmente

que

Esto

más

parte

mostradas

circuito

de

placa

una

memoria RAM.

en

una

como

circuitos

entre

la la

estudiaremos

que

mente

de

mostrado

duro,

conexión

de

rutas

que

actual

dos

Las

estar

7



datos

los

a

refiere

se

que

1-2.

Figura

acceder

FPU

y la

es

la

de

CPU

RAM

hace

tamaño

memoria

la la

a

La

duro,

disco

conceptual

aparece

permite

MMU

la el

que disco

de

partes

que RAM.

la

con

grande

RAM

la

entre

memoria

INFORMACIÓN

E

DIGITALES

una

computadora dentro

de

la

digital computadora

elementos

manipula está

representada

de

discretos en

forma

informa¬

binaria.

8



Los

sistema

ten

numeración

binario,

estudio

aritmética

binaria los

la

binarios

también al

seleccionados

contraste

E

de

convier¬ de

base

para

material

este

es

involucran

S que

en

sistema

como

genérica, la

a

o

se

introducción

computadora algunos

excepto (en

números

alfabeto la

es

binarios

con

analógica

de

del

letras

códigos

componentes

electrónica

sistema

capitulo

este

y de relación

En

todos

a

de

Las

de

el

en

binario. resto

capítulos.

y

Sistemas

del

alcanza

y

mecánicas

expresar

código

un

propósito

siguientes

importante

muy raciones

1-2

los

en

la

a

pueden

se

de

El

binario.

COMPUTADORAS

cálculos

medio

por

código

DE

Y

los

en

decimal

a

LÓGICO

usados

operandos

el

el

DISEÑO

DEL

FUNDAMENTOS

ope¬

digital).

numéricos sistema

El

numérico

diante

decimal

cadenas

asociado

de a

de

preta Las

manera

que decenas,

centenas,

los

como

El

dígitos.

convención

En

general, del

derecha

2

más

se

calcula

de

la

x

|02

x

I01

7

los

decimal

con

2

+

solamente

decimal

punto

ejemplo,

número

número

un

en

Por

son

=

n

4

+

^«-t^n-2—A|Ao.A_|A Cada

coeficiente

es

determina

la

de

uno

posición

del

los

más

4

10.

x

+

las

potencias

10

asimismo

y.

unidades

tiene

un

valor

724.5

se

inter¬

más

y

de

5 décimas. la

de

posición

el

1

10”

x

de

10

según

decimal

punto

su

y

posición. dígitos

la

a

coeficientes:

de

\A-m

(0. A¡ I, 2, 3, 4.

dígitos

5

del

.2—A-„+

coeficiente

dígito decimal

dependiendo

10°

cadena

una

por

número

me¬

siguiente:

y deducir la izquierda

a

el de

forma

cada

cadena,

decenas,

números

representar

para la

potencias

dígitos dígitos

representado

es

cotidiana

posición 10.

y décimas

escribir

es

su

base

en

7 centenas,

724.5 La

de

representa unidades del

valor

aritmética

la

en

Dependiente potencia

dígitos.

entero

un

emplea

se

5.

6.

peso

8 y 9).

7.

10/

con

El

hay

que

de

valor

i

subíndice el

multiplicar

que

coeficiente. sistema

Al

potencias r dígitos,

numérico de

10

0,

1,2

decimal

y el

r

10

usa

1, y



se

Cuando

el

número

un

de

punto

la

se

2

' +An_2r"

+A_2r'2

expresa

notación

en

+

posicional,

general,

en

está en

l ama

se

bases

con

meros

el

al

base

por

5

con

+A.„r-m solamente

digit)y

número.

si

que

=

(312.4)s

necesario

es

l,

los

coeficientes

y

=

3

~

75

+

5 +

coeficientes

los

base

del

número. continuación

A

51

2 +

0.8

2

+ =

x

(82.8)]0



+

significativo del (Isd, Para distinguir en paréntesis Sin

4

x

5_1

(msd.

del

inglés

less

muestra

nú¬

entre

coloca

se

y

si

embargo, se

m mal: deci

x

I

=

es

paréntesis. a

+

lsd la

n

52

x

el

_m

más dígito significativo A_0 A0.

menos

encierran

usar

conversión

su

y

l ama

dígito 0,

indicar

para

1A

le

se

=

m se

subíndice no

A„_, l ama

habitualmente un

3 y

A

le

mse

Note

contexto, =

base.

A

a

diferentes, el

,A _2.. A

de

punto

«.»

most

derecho

paréntesis clara

general

base:

significan! significant digil)del

inglés

fórmula

contiene

r

A0r°

+

escriben

se

A„-|An_2.. AlA0.A_ En

Air1 1r-w+l

por

base

en

la

según

r

coeficientes

los número

un

de

+

..

. .+A„ffl

+

general,

potencia +

multiplican

se

porque En

una

como

expresa

,r-‘

A

10.

base diferentes.

dígitos

A„_|r" +

l ama

se

sistema

un

la número

base

DIGITALES

COMPUTADORAS

Note

que

les.

sin

números

el

que

coeficientes

los

de

los

todos

para también

Note

de

sistema

base

la

operación

pueden

realiza

se

cinco

solamente

usa

solamente

número

un

definida, 5

base

en

ser

0.

10,

que

INFORMACIÓN

E

dígitos

y,

3.

4,

si

2,

1,

y

decima¬

números

con

asimismo,

9



valores

los

se

ese

en

expresan

sistema. Un

método

alternativo

basado

está

en

conversión

la

para factorizada

forma

una

(A_,

+

el

Para

(A-2

+

+

+

+

..

(3I2.4)S

Además

del

trabajar pectivamente.

de

sistema como

binario.

El

+

/4,)r

+

..

1

')r-1.. )r

’)r

+

|

+

5)

x

V-1

)r

4

numeración

de

sistemas

tres

usan

están

Estos

hexadecimal.

y

5-1

x

(82.8)10

=

se

octai.

2 +

+

2 +.0.8

decimal,

en

0.

a

1 ha

sumando

obtener

la

a

los

números

la

en

suma

base

22

x

de

2.

Por

x

2‘

base

en

conversión. de

2

i +

0.5

0

2.

8.

I.

Un

hora

a

la

y

16

res¬

número

2o

(26),„

=

bits.

l aman

se

correspondiente

la

mediante

conversión

la

punto

un

encontrar

binario tanto,

y

posiblemente,

y,

x

número

un

0

dígitos: 0

puede ejemplo,

+

Por

potencias

con

dos I y se

1

+

digitos

los

mencionado,

0

+

con

de binario

en

2’

x

cadena

número

un

potencias

I

+

2

base

en una

a

de

24

x

contribuye

no

sistema

un

mediante

serie

una

=

se

igual

es

es

bits

los

a

Si

un

decimal

a

se

iguales

a

I.

ejemplo. (110101.11), Los

24

primeros la

ran

en

M

(mega),

Tabla y

K

La

a

de

conversión

resta

que

N2.

de más

grande

Continué se

de

de

convierte los

al

de

grande

dos

(53.75)10

=

de

potencia

2 elevado

se

a

(kilo),

K

como

a

una

x

de

de

potencia potencias

220

214

=

es

enume¬

220

a

como

que

dos

N{,

dos.

El

esta

suma

1-1) encuentre

diferencia

posi¬ el

manera,

equivalente

binario

número

la

Ahora

una

De

decimal Tabla

Nt.

produce cero.

método

un

número

(véase

diferencia

sea

forma

con

el

de

la

de

216

fácilmente

potencia de

777

convertir

Para

que Llamemos

16

=

obtener

puede decimal.

restado y que. l a di f e renci a que

componentes serie

24

=

se

positiva. hasta

de

M

número

más

potencia

sus

! 6

binario

a

diferencia

una

0.25

refiere

se

y

dos

número

procedimiento en

coeficientes

el es

que este

decimal

obtiene

primero N,produce

la

2 hasta

4 096

decimal

potencias busca

se

restado

=

número

un

+

Así,

212

=

+

desde

(giga).

210

x

sucesivamente

binario,

que. el número

22

4

+

computadoras,

con

G

como

=

16

+

obtenidos

Trabajando

2J0

a

32

=

números

1-1.

4

se

1)

5 +

x

equivalente

número

anteriormente

puede

ro

16

5 +

x

expresa

se

decimal

número del

Como

tiva

=

binario

11010.11

(11010),

N

((3

binario,

numeración el

expansión

Por

=

numeración

computadoras:

de

binario

bit

(A_m

+

2

+

+

binarios

Números El

de

sistema

con

(A_m

operaciones,

de

número

potencias:

A„_3)r

+

el

reduce

arriba.

de

ejemplo

de

series

+A„_2)r

(.. ((/4n_ir

base

a

de

de

los

componentes.

núme¬

y

10



LÓGICO

DISEÑO

DEL

FUNDAMENTOS


2 el

convertir

Implementación

F

para

puertas

con

Y-

FIGURA

y Z. la OR

forma

expresión

las

2

XZ

x-



OR

puerta la

identidad XY{Z

Tabla

=

en

0

=

La de

la

tabla

una

muestra

se

AND.

para

con

puede de

circuito

posible

inversores

A

2-4(a). obtener

F

y

usar

Figura

2-3:

XZ

el

la

en

simplificación

XZ

+

muestra con

Tabla

términos

que

cuatro a

Z)

dos

0,

igual

es

la +

XYZ+

puertas

una

+

sólo

Considere,

XZ se

tres

con

XYZ

+

XY• 1 +

si

al

el y

en

+

obvio

función.

equivalentes. es igual produce función

a

simplificar

lógicas complemento

ahora

listadas

reduce

se

X

realizan

se

=

función

para

puertas

Considere

=

la

útil

cada

Además,

ABCD

+

realizado

=

en

D=

OR.

a

por

con

ha

=

tra

C +

AND

de

=

ecuación Zse le

de

tres

algunas

La

+

representada

ésta

entrada

términos

tres

cando

encima

muy

F La

de

o

algebraica

Álgebra

por

B

+

AND

a

coloca

se

y A

Manipulación

OR

de

35



COMBINACIONALES

implemen2-4(a),

Figura Z y

am¬

son

la

en

los

Figura mismos

36



FUNDAMENTOS

DISEÑO

DEL

LÓGICO



Y

TABLA

1

la

en

todas

misma

0

0

0

0

0

0

1

0

0

1

0

1

1

0

0

I

0

I

1

1

1

1

1

tabla.

Como

la

de

pero

F

z

(a)

0 1

F 0 0

1

1

1

1

0 1

1 0

ambas

1

expresiones

de de

dos

los

eso,

posibles la

0

1

Por

prefiere

se

(b)

0

0

binarias

función,

booleana

función

la

para

Y

equivalentes.

son

que

combinaciones

las

la

(b)

parte

dice

se

verdad

de

X

cuatro

COMPUTADORAS

2-5

Tabla

verdad,

DE

las

de

de

número

menor

tienen

variables

tres

las

producen

circuitos

para

circuito

realiza

requiere

porque

de

salidas

Cada

entrada.

puertas

tablas

mismas mismas

las

menos

com¬

ponentes. Si

puerta, ral

implementa

se

variable

dentro

del

una

variable

única

dentro

para

la

como

expresión tiene

2-4(b)

dos

literales,

o

sencil o.

Se

cuito

de

la

y

cuatro

sencil o.

Para

de

sumas

sin

intentar

do

las

no

bien

el

con

expresiones,

sintetizar único

manual

método

relaciones

las

ejemplos

el

para y otras

básicas

siguientes

métodos

Estos

lógicos.

las

usan

fin

de

de

caso

el

es

Figura de

circuito

más

la

Tabla

+

Y

el

factor

cir¬

un

mejor

expresión Ciertos

las

herramientas solu¬

buenas

de

procedimiento uno

que

de

la número

obtener

manipulaciones identidades

no.

computadora. en

pueden general

La

o

obtener

la

encontrar

programas frecuentemente

de

el un

el

con

difícil

muy usen

incluyen

se

circuitos El

Los

uso.

aunque

posible

expresión

es se

la

obtener

lite¬

un

literales; términos,

de

es

una

complejas

muy

número

veces

reducir

para

literales,

reducir

mejores. a emplear

probar

y

muchas

una

Definimos

complementado

y ocho

el

requiere

término

puerta.

estar

términos

tres

la

para

Reduciendo

Ble y

para

tiene

cada

puede

que

booleana.

funciones

para

si

ciones,

2-4(a) literales.

de

entrada

una

término

un

Figura

términos

embargo,

computadora

por

Álgebra

el

de

lógicas,

puertas

con

indica

término

expresión

una

en

aplica

en

métodos,

conocien¬

va

2-3

ilustrar

para

posibilidades;

algunas

X

1.

XY+_XY

3.

Véase

el

que relación

La

no

XY

se

hace

la

en

La

ecuación

2.

+ X(X K)

5.

(X+Y)(X+Y± X(X

=

+

es

útil

X)(X

está

=

X_+ Y)

XX

tres

=

X

=

X+YY

+

=

XY

1

es

en

XY

la para

=

sacaX



segunda simplificar

como

útil tienen

complementada

ejemplos

se

redundantes, —

mediante

simplificada hay XY

términos

combinados

estar

que

X

cuando

+

términos

X

+

omitido

ha

relación

dos

Los

se

eliminar

para Y La

tiene 3

4. 6.

I

ecuación.

continuación

A

F)

X

=

=

I

misma

ecuación

2-3).

Tabla

?)

X(Y±

(X

=

=

variable

esa

X

=

intermedio

paso

esta

y

otro.

XY +

1 +

en

variable,

=

X

+

XY T)_=

I +

X(

+

2.

I.

función términos

ambos

más

basada

booleana

ecuación

una

y cada

un

y distributiva

expresiones

con

términos,

idénticos

ser

que término

ley

dos

no

la

en

hace

se

combinar

para

X

ecuación el

excepto

(identidad

como

en

complementada booleanas;

térmi¬

Y

15

Y una

en

el

en

la

LÓGICOS

CIRCUITOS

Véase de

los

que ecuación

la

butiva.

expresión

4

obtiene

I si

la

booleana

ecuación de

signo

igualdad.

ecuaciones con

útil

consenso,es

permanece Por

válida las

eso.

2 y 3. respectivamente. los resultados

1, Junio

El

la

a

hora

por

de si

dados

asocian

se

Z

y

eliminado.

(X

La

X)

+

que_el

muestra

teorema

de

teorema

después

XY

dual

del

de

teorema

consenso

ejemplo

siguiente de

nipulación

y)(X

+

XZ

+

XZF

so

es

El

representación

y

0

por

en

en

los

que 2-1.

se

AND

Z)

+

YZ(X

+

que término

el

YZ

entre

y

XYZ

+XYZ

XY

X) YZ

XZ(

I +

10(X

+

Y)

Z)

+

=

(X

+

el

aplicar

puede

de

teorema

=

XY

=

XY{

X

+

la

durante

consenso

(A

El

de F

aplicando AND

en

ma¬

obtiene

y OR

=

AC

+

ÁB

=

AC

+

ÁB

+

=



+

de

consen¬

AC

+

BC

eliminado

redundante

término

C)

+

el

por

teorema

función

de

valores

expresa

se

AC.



una

algebraicamente operaciones el Ejemplo

por

XY+

B)(Á

complementaria

1

teorema

las

AC

de

complemento

La

derivar

y 0 AA +

0

=

que BC.

juntos

aparecen la conexión

booleana: +

Véase

que

Note

XZ

XY+

Z)(Y

+

cómo

muestra

expresión

una

de

teorema

es

(X El

y

+

1 +

El

las

continuación:

a

=

=

de

eliminar.

puede

se

y

obtiene

se

indica

=

del

dual

el

siguiente,

teorema

una

que lados

+

términos

consenso

+

el

6.

a

tomando

una

0 y 0 por

expresa ambos

en

obtener

redundante

es

dos se

XZ

+

XY

=

Y¿.

como

expresión

pueden 1

YZ

+

primeros

la

de

1 por

(y

partes Boole

de

dual

el

que

booleanas:

término.

los

Xen

Xy

XZ

+

Álgebra de

se

expresiones

tercer

del

prueba siguiendo

I y

=

Y

con

6

5 y

ecuaciones

las

del

distri¬

X.

=

Recuerde todas

en

dual

el

tomamos

simplificar XY

El

por

0

+

3.

a

AND

dualidad

4. en

I

y OR

principio

ecuaciones

de

ecuaciones

OR

0yX

=

maniX pulación segunda ley

la

mediante !T

las

de

la

durante

simplificada

5 está

duales

omitidos

sido

iniermediarios

AND

expresión).

X-I han

=

pasos

las

son

cambiando

en

aparecen

6

a

los

vez

=

ecuación

la

de

otra

ecuaciones se

XX

expresión

omitimos

Aquí Las

intermediarios

pasos 4. La

37



COMBINACIONALES

y

en

una

tabla

la

el

función de

Teorema

el complemento complementando

F.

F, El

verdad. de

obtiene

una

variable

de

intercambio

un

de

complemento La

DeMorgan. de

cada

se

forma mediante

expresión y cada

constante,

1 por

de

función

una

de

generalizada el

este

de

intercambio como

0

puede

se

se

muestra

38



FUNDAMENTOS

EJEMPLO

2-1

Encuentre

F,

el XYZ

=

Funciones

de

cada

el

funciones

las

de

una =

lo

según

complemento F,

XYZ

+

=

F F2

representadas de DeMorgan

el X(YZ Teorema

YZ). y F2Aplicando

+

obtenemos

COMPUTADORAS

complemento

de

complemento

DE

Y

XYZ

+

necesario,

sea

LÓGICO

DISEÑO

DEL

método

Un

más

de

Z)(X

=

del

Teorema

las

operaciones

ilustra

en

el

añadir

útil

es

siguiente 2-2

EJEMPLO tos

Encuentre ecuaciones

y

y

los

de

las

de

funciones literal.

cada

el

términos

usando

+

(YZ■

=

X

+

(Y+Z)(Y+Z)

es

dual

confusión

evitar

X

el

es

obtiene

se

Para

funciones

complementos complementando

+

=

función

una

método

Este

que

0.

I y

y alrededor

paréntesis ejemplo.

m

calcular

el

de

resultado

dual

la

de

intercam¬

una

en

el

expresión manejo

de

funciones

calcular

el

dual,

según

de

2-1

calculando

la

generali¬

de

antes

=

se

dualidad

Ejemplo

del

los

duales

de

sus

con

F, dual

literal.

Recuerde OR

de

complemento

cada

Complementando

Empezamos

El

el

complementar DeMorgan. AND

(X

YZ)

derivar

para

como

X(YZ+

=

y

de

zación

biando

complejas,

simple

función

la

veces

XYZ

(XYZ)

YZ)

ecuación

ecuaciones

tantas

siguiente:

=

+

las

por

de

F,

XYZ

XYZ

=

(XYZ)

=

(

+

es

(X cada

Complementando

literal,

K +

+

Z)(X

tenemos

Z)(X

=

F,

(X

Y+ +

Ahora,

F2 El

dual

de

F2

X(YZ

=

X((YZ)

=

+

(YZ))

es

X

Complementando

YZ)

+

cada

literal

da

lugar

X+(Y+Z)(Y

+

(Y+

Z)(Y

+

Z)

a

+

Z)=

f2.

m

LÓGICOS

CIRCUITOS

Formas

39



COMBINACIONALES

canónicas

Se

escribir

puede sin

Hay.

formas

para

expresiones La

booleanas

ejemplo

ción

OR

de entre

implican lógicas

contiene Esto

XYZ.

es

término

los

literales.

Hay

operaciones y OR

Jbrmado

Y darse

que el

en

es

de

cuenta

de

álgebra

las

que

Boole:

simplificación deseables. de

ejemplo

término

un

de

literales.

tres

+ X formada

opera¬

una

por

«producto» especifican

cambio,

en

más AND

operación lógica palabras

suma

una

maneras.

consideran

se

que de

Un

sunui.

una

por

Esto

Z.

+

circuitos

a

y términos

lógico es

suma

aritméticas

AND

producto

algebraicas procedimientos lógicos

los

lugar

da

producto

un

ecuaciones

facilitan

términos

es

un

canónicas

frecuentemente

y

canónica

producto

formas

Las

las

diferentes

de

algebraicamente,

expresada escribir

de

concretas

canónicas.

forma

Un

booleana.

formas

embargo,

como

función

una

«suma»

y

no

operaciones

las

respectivamente. *

Minitérminos Se

mostrado

ha

las

todas

das.

y 0 para las dos

para bles

las

el

resto.

nitérmino

líe

término si

tabla,

el

verdad

el

para

claramente

términos A

mentada

formar

maxitérminos

una

suma

lógica

del

número

el

0.

Véase de

término»: de su

tabla

la el

que

minitérmino

verdad;

un

de

verdad.

de

2™

a

la

Estas

tabla.

varia¬

una

la

en

la

para la

que

puede

se

de

tabla de

tablas

binaria verdad

de

es

Además,

1.



combinación

tablas

estas

de

verdad

correspondiente

serán

y

al

útiles

del

maxitérmino

Ahora

está

tabla,

mini¬

usar

de

función,

una es

la

una

Tabla

0 para

la salen a no

y

la

la

Tabla

de

para

maxilér-

cada

1, que que

los

minitérminos

el

«maxi¬

y número

menor

tiene

mayor

de

número y maxitérminos

el

I para

y

»minitérmino» el

tiene a

A/,

es

maxitérmino

correspondiente

que 2-7

correspondiente el

que

verdad

términos

los

igual

bit

es

maxitérmino la

para

combinación

0,

el un

para tabla

variables.

maxitérmino

Cada si

símbolo

comple¬

no

con

2-7.

binaria

donde

función, 2-6

El

muestra

igual

no

Tabla

la

o

maxitérminos

complementa

se

0.

es

se

es

claro

complementada 2"

combinación

una

la

forma

en

si

de

derecha

de

muestran

variable

cada

decimal

de

formular

posible

se

complementa

se

es

variables

las

variables

maxitérmino Véase

la

esmaxitérmino.

vez

donde no

parte

valor

I para

tarde,

todas

tres

equivalente

En

parte

derecha

0

variable

dadas

variables

;i

mi¬

Cada

booleanas.

I y

combinaciones. un

tabla

es

contiene

para variables,

tres

la

en

Más

que

es

el

valor

mino. resto

muestra

de

una

binaria

cada

binarios

números

es

muestran

minitérmino

combinación

para

varia¬

tres se

0 y

es

cada

para

minitérminos

de

las 111

literal

asociada

la

de

a

asociado.

símbolo

un

000

Un

binaria

combinación decimal

los

Otra

de

jdenota

tiene

de

expresiones

binario

donde

lista

l ama

ocho

Los

muestra

minitérmino

cada

suma

le

se

lista

combinaciones.

otras

para término

un

Esta se

que

las

todas

0 para

una

a

la

se

equivalente

el

minitérmino

cada

muestran

denota

de

minitérminos

cuatro

minitérmino

un

literales.

tres

exactamente

1. También 1.

similar

manera

de

hay

de

una

combina¬

esta

para

binarios

binaria

combinación

Los

minitérminos

ocho

números

don¬

exactamente

I para

valor

variables.

n

los

todos

producto complementa¬

no

representa el

algebraica de

término

un

o

Tiene

Los

XY.

y Los

A

que

es

verdad. para

2-6.

1.

expresión lógica

suma

complementadas

sean

de

XY

XY.

Tabla

la

valor

vez.

tabla

Una

la

binario

minitérminos

cada

j

tiene

valor

el

característica la

y XY.

son

es

subíndice

minitérmino de

en

de producto correspondiente

bit si

donde

formar

en

el

complementada

no

propiedad

en

Para

un

complementada ble

Su binarias

booleana. buscando

tabla

una

diferejates

1'

muestran

variables.

es

2"

Hay

se

función

la

asume

exactamente

variables

variables las

de

que

minitérmino. de

X.Y, y Z

debajo

la

función

una

de

derivar

puede

aparecen

l ama

combinación ción

los

para

define

verdad

se

variables

le

se

de

tabla

función

producto

de

el

la

que

la

represente

que términos

maxitérminos

y

Is

en

su

de

ls

40



FUNDAMENTOS

DISEÑO

DEL

£

TABLA

LÓGICO

DE

Y

COMPUTADORAS

2-6

Minitérminos

variables

tres

para

Término X

Y

z

0

0

0

0

0

0

1

0

1 1

0

1

0

Símbolo

producto

'«1

XYZ

m

m2

0

ms

mA

i

It

'«6

7

0

0

0

0

0

0

0

0

0

0

0

0

m0

1

XYZ

/«,

0

0

XYZ

m2

0

0

0

0

0

0

0

1

XYZ

m3

0

0

0

I

0

0

0

0

0

XYZ

m4

0

0

0

0

0

0

0

1

1

1

1

XYZ

«3

0

0

0

0

0

0

0

1

1

0

XYZ

"»6

0

0

0

0

0

0

1

0

1

1

1

XYZ

m

0

0

0

0

0

0

0

I

£

1

1

?

2-7

TABLA Maxitérminos

variables

tres

para

Término X

Y

z

0

0

0

0

0

j

Y+Z

1

X+Y+Z

1

0

X+Y+Z

0

1

1

X+Y+Z

0

X+Y

+

Z

l

0

1

X+Y

+

Z

1

1

1

0

mismos

m5

subíndices

los

son

función

Una

booleana

la

formando

presión

se

y Y, Z:

es

000. la

evidente

se

que formulados;

de

Ms

w4

M7

Mh

l

1

1

1

1

I

1

0

1

I

1

1

1

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

I

1

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

Por

ejemplo,

complementos

sí;

entre

los

0

1

M,

sea.

o

1 para

a

010,

101

y

Tabla

2-8

puede

expresar

F

=

cada

=

mr

0

1 0

para

I I. y

de

las

tablas

la

+ XYZ XYZ

de

función

F

XYZ

función

a

+

de

la

función. de

los

m2

Esta

la

Tabla

de

las

suma

+

ex¬

2-8(a). variables

0, 2. 5 y 7. la

de

la

Y

dada

verdad

minitérminos

minitérminos

algebraicamente

/n+„

tabla

binarias

como

=

en

booleana

éstos

para

XYZ

I

un

corresponden verdad

una

por

combinaciones

siguientes

combinaciones

Esas

las

dela

Considere

X

XYZ

m3

producen

que

suma una

M3

=

algebraicamente

minitérminos

minitérminos.

igual

Z

=

representada

ser

lodos

una

Examinando términos

puede

lógica

suma

l ama

función

X,

m}

tenemos

=

La

m2

1

1

Me, M-,

X+Y+Z

1

1

m4

X+Y+Z

Mi

0

M,

0

1

Mu Aío M\

1

3,

=

X+

0

los

con

Símbolo

suma

lógica

2-6,

Tabla de

los

es

mini-

LÓGICOS

CIRCUITOS

[

TABLA

2-8

Funciones

Esto

booleanas z

0

0

0

0

0

variables

tres

F

F 1

1

0

1

0

1

I

0

0

1

0

1

1

1 0

1

1

1

(b)

1

1

z

0

0

0

0

0

E 1

1

1

1

0

0

0

1

0

1

0

1

1

0

0

1

0

1

0

1

1

1

0

0

1

0

1

1

1

0

1

más

Y

0

0

0

abreviar

puede

se

de

Y

*

(a)

41



COMBINACIONALES

enumerando

solamente

los

1

0

1 0

1

0

subíndices

1

1

decimales

los

de

minilér-

minos:

Z0. 2, El

Z

símbolo

réntesis

significa

representan F de

nuación términos

la

los

(OR

forman

lista

una

variables

de

considere

Tabla

2-8(a)

lógica

de

los

I

de

Véase

entre

orden

de

conversión

Los

números

paréntesis

en van

que de

=

pa¬

conti¬

a

minitérminos

los

a

+

=

números

los

que

de

0

de

y

T, Z)

valores

Los

los

en

XYZ

=

de

valores

+

m,

+

F.

Ahora

el

tomamos

el

muestra

La

procedimiento

forma

para

+

el

símbolo

meros

se

enumeran

O

denota

el

binarios

de

F

de

Partiendo

F.

la

de

la

suma

XYZ

+

m6

la

lista

XYZ

X

M3(ya

siempre

complementada,

(1,

como se

trata

funciones

con

de

serán

F.

3,

que

ese

producto

4. 6) booleanas.

m4



m6

m3

M¡)

=

(X

3, 4.

YZ)(X +

++

Y +

Z)

+

de

producto

como

maxitér¬

que

ejemplo porque

F(X, de

números

los

que

6)

booleana)

(AND

mismos

del

los

de

números

F:

booleana

IMK1.

=

Véase los



de

es

lógico

producto

m)

en

obtener m3

función

una

faltan

para

Z)(X

expresar

6)

que

F—

nif,

Z)(X

paréntesis.

entre

maxitérminos

+

m4

Y. Z) donde

los

son

de



para

abreviada

F

complemento

+

A/,

3, 4.

Im(l,

=

de

=

minitérminos

booleana. I

a

+

minitérminos

los

=

cuando

0

+

wi|

minos.

función

una a

abreviada,

minitérminos

de

minitérminos.

Z)

obtenemos

F.

F(X,

de

el

en

de

cambiando

minitémiinos

forma

de

complemento

el obtienen

se

F

Esto

los letras

de

función.

la

Y.

F{X,

Las

booleana)

de

7)

producto. Ahora

o,

lógica

suma

minitérminos

5.

los

de

es

la

siempre

maxitérminos

de

posible

producto la

de se

reemplazarlos

el

en

minitérminos

maxitérminos

nú¬

cuyos

incluidos

lista

Los

anterior.

los

decimales

función rara

usan con

vez

la

lista

42



FUNDAMENTOS

A

continuación

1.

Hay

se

2"

de

2.

Cada

3.

El

0

de

puede

función

función.

Considere,

todos

incluye

que

que tabla

la

expresión tres

la

tabla,

no

tiene

de

verdad,

la

forma

de

tiene

no

función

la

forma

de

obtenemos

el

para

el

que y total

de

función

número

Tabla

la

variables

16

minitérminos,

de

la

Y.

Z)

G

igual

incluye

los

todos

La

de

de de

La

razón

de

la

posible una

en

ejemplo

enumera

1, 2.

£

resultan

de

forma

esta

a

minitérminos

los

término

cada

porque la

tabla

4,

5)

£

6.

L/m(3,

=

y £ ocho

la

de

de

contiene

no

verdad

de

todas

De

función.

esta

7)

igual

es

ocho,

a

ya

minitérminos.

la

que

Con

función

tiene

tres

variables

cuatro

Un

minitérminos.

4

habrá

variables,

1, 2,

lm(0,

=

variables

La

3)

y contiene

todos

expresión

algebraica

I

=

los

es

que.

la

tabla

habrá

ejemplo

de

una

G{X.

minitérminos,

cuatro

reducir

el

de

simplificada expresión de

una

número

función

el de en

que

cada

siempre

contiene booleana

la

forma

paso y el número de

productos expresada £

=

es

XYZ.

de

literales

Esto

dos, suma

XY

o

de

los

de

expresión una

es

número es

variables

suma

El forma

si

resultado canónica

de

mini¬ ver

para

términos.

cualquier productos

la

vez

la

necesarios. las

todas

una

en

productos.

uno.

+

obtenido

máxi¬

son

que

incluir

que

directa¬

número

el los

simplificar de

como

+

ha

se

intentar

con

F

productos tiene

Si es

de

obtiene

se

que

contiene

manera

minitérmino

no

verdad,

canónica esta

más

normalmente

complementada. siguiente productos

o

de

tiene

y

definición,

por

de

obtenida

expresión

término

cada

una

es

verdad.

complementada

expresión

alternativa

convertirse

puede especifica

es

minitérminos de

esto

para de

es

Un

tabla

función,

es

de

suma

una

literales

términos

dos

lógico.

1

un

productos

forma

mo

de

a

lógico.

I

de

mente

función

una

es un

Suma

la

en

XY

Em(0,

de

dos

para minitérminos

igual

verdad

=

en

Y)

a

incluidos

función:

total

un

y

de

se

de

producen

minitérminos

minitérminos,

minitérminos

de

de

Y +

2-8(b)

complemento

total

tres

que

Como

están

no

que es

tabla

=

É(X,Y,Z) variables,

lógica

minitérminos.

booleana

de

suma

Y, y Z. En los minitérminos

X,

minitérminos

un

de

minitérminos

minitérminos

la

que

ejemplo,

por

variables

Véase

evaluar

pueden

se

T suma

los

suma

mientras

E(X. Los

minitérminos

Estos como

2"

los

E La

minitérminos:

los

original.

mediante

los

de

-I,

a

expresar contiene

función

una

importantes

booleanas.

nvariables se

de

función

Una

Una

más

binarios

booleana

complemento

COMPUTADORAS

propiedades

para

números

función

función

4.

las

resumen

los

DE

Y

minitérminos

partir

a

LÓGICO

DISEÑO

DEL

literales.

sum

LÓGICOS

CIRCUITOS

43



COMBINACIONALES

ND—pD—' Í

FIGURA

2-5

Imple

expresión

La

tiene

tercero

El

lógico

diagrama AND

puertas

requiere

seguido

supone

OR las

que

das

la

por

una

implementaciónde expresión

Si

una

el

literal,

un

segundo

OR

una

niveles

o

está

no

las

literales

forma

la

en

de

leyes

de de

suma

el

en

circuito

de

de

está

pero la

no

es

forma

en

de

suma

La

único.

distributiva

ley

de

literal

un

productos,

Las

muestra

se

productos, expresión

En

la

2-6(b), dos número

variables

AND

puertas ha

se

AND o

de

múltiples de

puertas, de

se

dos

y

entrada

la

ve

término

el

F

OR

y niveles

el

Hay

usa

en

dos

forma

de

(tres número

están

más)

o

de

puestas

y

las

de

de

puertas en

en

de

Implementación

que

una

aparecen

tres

y dos

niveles

+

CD

+

la

En

requiere implementación

tres

entre

el

los

valores

AB

+

momento

C

requiere Figura de

el

son en

resultantes

+

puertas

involucrados

aquí

retardo

2-6 de

producto, aplicando

un

Esto

circuito.

usar

problemas

(b) FIGURA

+

AB

=

canónica. el

circuito

Este

y el

E)

í=D

Í

forma

una

productos

+ no

puertas

Los

momento

C{D

forma

decisión

compleja. a

el

La

puertas.

es

entradas

de

+ CE

AB

=

productos.

de

suma

AB

=

parte

es

suma

una

en

niveles

tres

de

niveles

+ en

implementada

F

OR.

a

continuación:

a

función

puertas

implementado puerta

una

y

2-6(a)

Figura

como

convertir

puede

se

F

F

dos

denomina

niveles.

dos

convertirse

puede

como

AND

puertas

le

la

porque

expresión

apropiada,

Se

AND.

complementa¬

se

que

forma

se

puertas

diagrama. al

producto

lógica

formas

sus

en

de

grupo

Cada

suma

salida

disponibles

Considere

distributivas.

la

y

inversores

circuito

como

La

+

no

el

y

un

por 2-5.

Figura

literal.

único

únicos

incluyen configuración

se

formado la

en

un

directamente

no

que

muestra

con

entradas

forman

dos

mediante

Esta

literales,

tres

con

está

productos se

como

término

están

así

de

suma

OR.

el

como

entrada

de

puerta

de

para

tiene

que

variables

seguidas

canónica

productos

de

suma

con

puerta

excepto

complementadas,

no

y

única

una

AND.

puerta

una

con

primero

forma

una

para de

puerta

una

el

productos,

tres

con

literales.

dos

con

mentación

las

que en

la

44



FUNDAMENTOS

salida.

Las

veremos

en

de

Otra

forma

mos.

Esta

lógica

de

DE

dos

COMPUTADORAS

niveles

para obtiene

se

de

de

suma

expresión

Esta

La de

y el

de

productos

de

es

de

las

ciertas

para

tecnologías,

productos,

de

+

como

lógico

ejemplo

Un

el

es

Cada

sumas.

de

producto

término

de

de función

una

su¬

la

suma

expresa¬

Y +

literales.

Los

de

expresión

Z) términos

de

término

2-7

Figura

realizan

suma

una

para

único

un

anterior

ope¬

Como

F.

por

grupo de

el

en

una

de

caso

de

estructura

una

un

por

seguido

literal),

función

formada

está

formada

esta

suma

con

la

canónica

expresión

de

productos

el

para

la

de

Z)(X+

AND.

la

en

tipo

tres

y

(excepto

sumas

este

de

diferentes.

operación

muestra

se

algebraicamente

producto literales

dos

uno. una

puertas

las

para Esto

de

suma

producto

OR AND.

natural

es

de

sumas

estructura

puertas

puerta les

tiene

OR.

forma

booleanas un

número

cualquier

tener

funciones

expresar formando

F=X(Y

ración

la

son

4.

canónica

forma

Y

sumas

forma

puede de

LÓGICO

implementaciones el Capítulo

Producto

da

DISEÑO

DEL

dos

nive¬

puertas.

¡EED-J Í

2-7

FIGURA

de

Implememadón

2-4

Optimización La

de de

complejidad

nada

directamente la

Aunque

la

cada

embargo, predecir conseguido miento

quier puede incluyen posibles usuario

la

directo se

más

booleana

puede

la

cuadrado se

puede

función.

De una

expresiones

como

el

en

hecho, función

el

algebraicas

por

presenta

mapa en

forma

estas

mapa la función.

minitérminos,

Reconociendo para

especiales si

es

Se

misma

función,

K

cual¬ que booleana

función niinitérminos todos

se

caminos

los

diferentes la

El hecho

Puesto

de

pue¬

usar.

diagrama

un

ha

se

procedi¬

un

de

cuyos visual

diagrama

reglas

2-2.

determinar

incómodas

una

cuadrados

aquellos un

canónica. alternativas

El

Sección

provee variables.

cuatro

más

son

de de

mapa de

mapa-K.

suma

mapa

del

máximo

un

o

expresar

método

la

en

de

alge¬

expresa booleanas

de

difícil

es

minitérmino

un

discutido

porque

pero

representa

gráficamente expresar derivar

con

se

expresiones

carece

y el

variables,

ha

se

malo

lado,

otro

y seis de

Mapa

como

cada

como

booleanas

cinco

Las

función.

la

cuando

única,

relacio¬

está

implementa

se

es

manipuiativo

Por

booleana

cual

diferentes.

es

proceso

funciones

también

reconocida

el

la

verdad

formas

simplificación

sencil a.

para

de

algebraica

en

optimizar

donde

función

ocurre

que

expresión

conoce

en

de

mapas

cuadrados,

para

manipulación

función

una

de

partir

tabla

muchas

en

niveles

realizan

a

la

sumas

dos

que

en

aparecer

procedimiento

para

ser

función

una

puede

paso

digitales algebraica

expresión de

también

pintar

de

lógicas

mediante

para

mapa

la

simplificarse este

con

puertas

función

Sin

de

las con

representación

braicamente.

podrían

circuitos

de

producto

el

patrones, de

las

cuales

LÓGICOS

CIRCUITOS

se

selecciona

pre

en

ción

forma

la

más

sencil a.

de

suma

de

de

implementaciones cubre de

la

de la

de

productos

más

y.

siem¬

la

directamente

optimiza¬ posibles

a

niveles.

más

o

Inicialmente, la

aplica

tarde,

están

mapa

manejan

mapas

aplicar

tres

con

el

por

los

puede

se

general

caso

de

suma

no

pero

el

para

optimización

Así.

sumas.

esta

optimización

de

pro¬

sumas.

Criterios En

sencil as

más

sección

de

niveles,

dos

producidas

optimizadas

expresiones o producto

productos

implementaciones

para

ducto

Las

45



COMUINACIONALES

coste

sección

el

anterior, de

simplicidad

circuito

un

número

de

literales

lógico.

Ahora

términos

y

vio

se

introducimos

dos

una

como

criterios

de

de

manera

coste

la

medir

formalizar

para

este

concepto. El

criterio

primer expresión

una

el

es

booleana la

de

circuitos

que

2-6.

Figura

Las F'

la

En

ecuación

primera

ecuación

la

es

evaluar

booleanas.

de

implementaciones la primera

Pero,

Para

las

entradas

(3)

producto

de

todas

las

apariciones

En

el

número

ral,

y, número

el

(I).

se

todas

senta en

(3).

el

momento

los

el

de

de

puertas sumas

bajo,

de

total

los

ambas

no

para

la

com¬

G

=

ecuaciones

el

de

coste

Esto

entradas

de

las

la

encontrando

averiguar

a

la

ecuación

de

suma

diagrama

la

pri¬

el

nú¬

lógico

ecuaciones

las

Para

puertas.

como

del



ocho.

que

puerta

partir

a

de

sugiere

exactamente

fácilmente a

literal

coste

un

corresponde

que

determinar

A)

+

cuatro.

tiene

segunda segunda.

entradas

puede

se

de

de

de

suma

literales,

términos

excluyendo

términos

diferentes

literales

complementados.

entradas

las

de

inversores

las

no

solamente

que

2=

10y8 son

los

las

costes

la 4=

+

14

del

consisten

y por

12. 16.

Así, literales

de

(3).

sean

de

entrada

respectivas

ecuación

iguales.

variables

las la

Incluyendo la primera

del

excepto las

variables

suma

fuera

desde

puertas circuito,

complementar

para

proporcionan excluyendo

se

las

de dentro

puertas

necesarios

respectivas aunque

número

todas

representan las entradas

8 +

implementación puede

se

sumas,

precedentes, son

que

embargo,

en

único

un

lite¬

opcionalmente,

que

ecuaciones

coste

la

primera ventaja

la

Sin

D)(D

+

tienen

la

definimos

la

en

Este

o

bajo ilustrada,

puertas

simplemente (1) (2)

más

las

a

dadas.

productos

las

diferencia

la

ecuaciones

más

coste

un

y

tiene

siquiera siguientes

Las

C)(C

+

ecuaciones

esas

por términos

dos

ni

casos,

lógica.

B)(B

+

y

tiene

tiene

contando

ÁBCD

+

los

de los

todos

la

situación:

esta

muestran

representadas

entender de

mero o

G.

para

forma,

esta

literal por literales.

coste

función

misma

de

segunda, El

en

la

de

la

aparición

la

circuito

ejemplo,

+

+

literal.

en

los

son

+

en

Por

lógico.

=

por

contando del

función

ecuación

ecuación

mera

la

ABCD

=

coste

sencil amente

complejidad implementaciones

G Las

de

la

ambas

AB

y seis

literales

términos

en

muy

diferentes

de

paración

E)y

+

literales

los

aparecen

que

diagrama correspondientes

booleanas

cinco

veces

al

exactamente

C(D

=

simple

correctamente

representa

corresponde expresiones

de

número

literal.el

por

aparecen

más

puede

se

que

coste

suma

circuito.

las

que

de

entrada,

a

la

(3),

de para

G

de tiene

las

entradas

las de

coste

en

dos de

inversores un

y

cuentan

se

Para

de

repre¬

se

inversores

los

que

complementadas. sumas

(2),

En van

por

entrada, entradas

las

46



El

coste

ya

lógico.

importante de

los

Más

que ya del

que circuito

que das

de

las

Sin

tener

la

sencil a de

vista

criterio

cuatro

consiste El

cuadrados del

fila

0 y

0 y

na

las

binarios

Una

no

A

veces

adelante

posible

es

este

dos

no

ecuación

y

ecuaciones

válida,

es

las

más la

las

para

ecuación

veremos

dos

encontrar

solución

cada

caso,

corresponden 2-9(a). Figura

pertenece

la

las

a

dos

variables

los

minitérminos

que la

En

por

vez

en

}'.

El

0 y

de

las

tila

la

columna

tilas

de

en

Ya

c

valores en

a

a

A'

los

de

booleana uno

otra

variables

complementada complementada corresponden función

función

una

muestra

se

indican

mapa no

en

mapa

y

rior

que

más

usados,

En

cuadrados,

cuatro

en

2-8(a).

ra

hay

sumas,

mismo

complejas

la

para determinar

del

cos¬

puertas

complejas de

suma

las

entra¬

la

que más

o

satisfactoria

es

más

expresión expresiones

que

desde

el

punto

variables

dos minitérminos

Hay

única.

como

de

el el

en

fuera

puertas una

NOT

y

tanto

de

más como

implementación.

coste

aplicado.

coste

OR

particularmente Típicamente, más pequeña desde

de

implementar

para

coste.

de

bles

de la

de

de la

criterios

necesariamente

es

de

Mapa

los

puertas

casos,

productos desde

cuenta

en

el

cumplen

los

y

estos

ser

entradas

tipos partir

a

AND.

operaciones

va

niveles.

proporción

otros

lógicas

usadas

tienen

no

las

de

En

directamente

puertas no

las

establecer.

puede productos

de

sumas

2*29. entradas

entre

se

representa

una

y más puertas introducimos

más

las

de

implementaciones

para

y conexiones las puertas dos que

más

con

literal

Figura de

correspondencia no

las

la

coste

entradas

circuitos

coste

que

transistores

las

los

medida

buena

una

de de

el en

del

ahora

número de

ya

adelante,

COMPUTADORAS

es

el

costes

actuales,

evaluación

DE

puerta

incrementa,

circuitos

la

los

niveles

de

circuito.

que la

medir

para

número

de

Y

proporcional La representación

es

que

circuito

un

LÓGICO

entradas

por

actuales

te

DISEÑO

DEL

FUNDAMENTOS

1.

variables.

la

la

ai

minitérmino

se

muestra

igual

es

2-9(b)

Figura

izquierdo

verdad

función.

pone

la

la

colum¬ valores

estos

los la

muestra

t dentro

cuadrados

función

del

de

XY

cuadrado de

lógica

suma

la

minitérminos.

cuatro

se

para

mapa

supe¬ en

marcando

un

los

parte en

de

mapa

ejemplo, j,

el

un

se

la

complementada

los

a en

Como

y

Figu¬

entre

en

combinaciones

asociadas

la

relación

complementada

aparece

varia¬

dos en

la

aparece

cuatro

representada

de

lado X

las

que

de ser

señalar

de

mapa muestra

se

para

variable

manera.

Véase

tabla

puede

XY

La

igual

el

en

el

Así,

según

2-8(b)

1 marcado,

1.

variables.

minitérmino,

Figura

la

De

dos

con

cada

que minitér¬

tres

minos: +

/n,

La

segunda

expresión

optimizada Il a

y del

se

área

dos

de

X mx

cuadrados

m3

+

=

determina

del

para

área X

Y

en

+

la

+m2

de Y dos

FIGURA

nT aN

XY

XY

0

1

XY

XY

1

dos

Juntas,

FIGURA

Representación

variable

dos

1

1

1

1

1

(b)Jt

Y

+

2-9

K

Z)

=

3, 4,

5)

=

XY

+

XY

rectán¬

representa en

la

fila

0. el

representa a

dan

XY

+

Is.

con

incluyen

F:

encon¬

dos

manera,

fila

(La dos

un es

derecho está

em¬

contener

los

figura,

rectángulo a

estos

que

términos

dos

F

\

Ya

Y.)

de

al

superior

el

Sin

marcados de

repre¬

objetos

objetivo

nuestro

en

que estos

cuadrado).

minitérminos mapa

blanco

mapa

restringidos

Así,

rellenado

en

a

un

rectángulo

XY.

el

la

en

han 0

valor en

supuesto, están

el

que

correspondiendo producto

de

representan

suma

El

I.

muestra

se

Llamamos

los En

observando término

cuadrados

8,. .

todos

a

columnas,

el

Z)

se

101

y

tiene

producto I, 2, 4,

como

producto.

determina

se

100,

función

por

contienen

que

Esto

simplificada.

incluyan

que

cuadrados Esto

2,

función. 011.

de

expresión (incluyendo,

términos

de

la

que

términos

a

de

Y,

5) la

grupos

la

rectángulo

rectángulos

XY.

los

encontrar

es

un

mínimo

un

izquierdo mapa,

son

cuatro

a

los tado

que

número dar

variables:

3 variables,

usando

010.

en

para es

que de

producto

dos

forma

su

cuadrados

acogen término

siguiente

cuadrados

considerados

que

menor va

paso

El

rectángulos

los

número

los

producto ya

de

producen

representa

que minitérminos

los

para

lodos

Z2. 3, 4.

=

minitérmino

cuadrados

dejar Os.

cada

en

los

mejor

poner términos

sentan

1

un

los

dos

booleana

pone donde

2-11.

puede

se

mapa OR

una

booleana

F(X, Primero,

de

2-3.

Ejemplo

una

de

mien¬

m7,

dos

m1

un

con

de

lógica

Y, que

en

combinan

el

suma

adyacentes. en

producto

variable

Así,

en

Simplificación

la

a

minitérminos. se

La

+

cuanto

que

Y ementar, compl

cuadrado

un

cuadrados

sin término

XYZ

+

en

adyacentes

variables.

dos

diferentes

único

un

en

dos

en

cuadrados.

en

XYZ

=

complementar

situadas

variable,

dos

simplificar

puede

son

lógica

suma

en

sin

aparece están

y m7 misma

m5

m5y la los

en

son se

variable

ejemplo.

m5 +

calcula

COMPUTADORAS

Esta

de

adyacentes

Aquí,

DE

variable. Por

otro.

complemento

dos

otras

LÓGICO

DISEÑO

DEL

como

que

rectán¬

X y las todos de resul¬

LÓGICOS

CIRCUITOS

En ño

algunos

casos,

aunque

no

dos,

cente

a

se

cuadrados Por

los

porque

ntf,

dos tocan.

del

ejemplo,

minitérminos

adyacentes

son

mapa la

en

Figura

mn

a

Esto

de

rectángulo

un

adyacente

variable.

una

en

es

tama¬

adya¬ alge¬

es

y m4 verificar

/n2

puede

se

49



ALES

forman

y

2-10.

distinguen

se

COMBINACION

braicamente:

Los

rectángulos

mapa

de

car

la

la

Figura

definición

de el

Figura las

2-12,

hemos Un

por

un

se

reducen

+

m4

+

mh

=

XYZ

+

Para literal. a

el

Como

de

tres

la

suma

literal +

m„

+

que minos

forman En

Un

Un Un Un pre Estas

en

que

ya

de

mapas

cuadrado

representa

de

rectángulo rectángulo rectángulo igual

a

I

dos

de

cuatro

de

ocho

los

dos

XZ

XYZ

+

de

Z{X

de

representa representa

muestran

variables:

formado

0,

2. 4,

XYZ

+

y 6

del

mapa

rectángulos muestran

en un

el

en

Véase

término

adyacentes se que corresponden la Figura 2-13(b). término producto

de entero

mapa

y

producto de producto produce

de

dos de

una

función

2-4.

to_

--

i

Plano

y

en

(b) cilindro

el

término

de

manera

para

mostrar

Jos

cuadrados

Y

tér¬

con

con

menos

características:

término

un

11

que

son

literales.

tres

Ejemplo



XYZ

Z

=

2-12 tres

está

XZ{

2-l3(a).

Figura

siguientes

un

el

X)

+

(a) de

de

lógica

suma

XYZ

z

Mapa

Figura

la

Cual¬

estos

o

FIGURA

de

Y)

+

obtenemos las

abarca

la

en

cuadrados,

(Xt

Í

en

correcta¬

adyacentes

+ =

y derechos de se

minitérmino

cuadrados

JO

XZ

+

muestra

requieren

cuadrados

x

la

es

que

minitérminos

cuatro

+

ejemplos

más

cuadrados

se

hace¬

muestra

se

mapas minitérminos.

los

lógico.

características

Lo

establecer

para

el

en

modifi¬

que

como

En

producto producto

m2 +

minitérminos

cuatro

un

de

cilindro,

tocan

representar

término

=

se

variables

tres

de

muestran

similares.

casos

rectángulos.

un

lógica

izquierdos

combinan

se

que

y otros

término

un

+

«4

otros

de

se

tenemos

Z:

bordes Los

derivados

XZ,

y

rectángulos,

para

variables,

producto

los

rectángulo.

un

producto general, Los

literales.

término

este

para basa

se

XZ XZ

se

de

vez

=

rectángulo producto

=

forma

los

=

El

Y)

izquierdos

representa

caso

término

+

XYZ

libremente.

ejemplo,

único

un

=

este en

formar

en

10

estos

incluir e

y

+

producto, de

dibujado

derechos

cuadrados

cuatro

términos

ubicación

estuviese

usará

se

de

XZ(Y

=

para

números

notaciones

estas

rectángulo

la

minitérminos

simplemente

XYZ

adyacentes bordes

los

=

dos

estos en

si

los de

usado

solo

a

como

mapa donde

minitérminos.

cuatro

XYZ

cuadrados

vecindades

de

quiera

=

Basándose

los

2-12(b).

mente

rn2

2-12(a).

considerando

mos

+

corresponden

que la

ml}

adyacentes

literales. un

literal. que

es

siem¬

50



DISEÑO

DEL

FUNDAMENTOS

LÓGICO

(X)

DE

Y

01

JORAS

COMl'UTAI

11

1

I

1

I

01

00

10

1

1

H

I

EJEMPLO

2-4

Simplifique

las

FIGURA

2-13

Términos

protlucio

de

funciones

usando

para lumna

de

booleanas

F,

al la

por

incluidos

término

término

dos

dos

definición

adyacentes Figura

2-13,

minitémiino se

dos

literales

función

las

en

sólo

F2

para

mapa

para 5

XY.

y término

al

que el cuadrado

con

la

4.

5.

con

mapas

Los

El

los

que

simple

a

el

dos

estos

01

n

dos

lo

(a)

F\(

X, Y.Z)

=

=

Z

cuadrados

que

usado

+

tres

XY

o

d,

\

(b)

YZ

+

©

FIGURA

01 1

!

2-14

el

Ejemplo

2-4

1

lm{0.2,4.5,6)

=

=

para

I

1

KZ)

XZ

Mapas

10 1

[T F,(

11

Z

+

XY

1

de

que

representa

una

vez.

al

l egan

adyacentes de

cuadrados

cuatro

aprendido

sobrante

minitérmino

00

Im(3,4,6.7)

I, sus

con

construyen

hemos

sido

ha

ya

el

1

i

1

co¬ con

diagrama

los

cuadrado que

10 i

uno

tercera

cuadrados

.YZ (X)

Is,

con

la

ser

combinamos

último

representando «

=

también

es

F2

Z)

en

en

en

adyacente ya

pasa

Primero, Z.

cuadrado

un

muestran

basándonos

literal

Y.

sobrantes,

combinan,

2-14(b).

un

Z)

marcados

adyacentes

se

y

Y.

+

columnas^ de

cuadrados cuadrados

cilindro

YZ

6)

cuadrados dos

se

=

Ft(X.

cuatro

optimizada

Figura

deseable,

es

2.

dos

función

últimas

con

Imi(0.

el

en

la

en

combina

se

sino

permite, optimizada

primeras l egar

7)

Cuando

Así

muestra

se

6,

YZ.

F, El

4.

Hay

literales

rectángulos. XZ.

Zm(3,

combinan

basada

literales

variables

tres

2-14(a). Se

de

medios

en

de

=

Figura

función.

la

í

siguientes:

la

en

de

l egar

para

valores

muestra

se

minitérmino

adyacentes

son

el

de

mapa cada

1

mini énninos

cuatro

funciones

F2(X, El

11

(b)

Simplificación dos

1

z

z

(a) Í

10

literales

la el

Esto término

no

de XYZ.

La

LÓGICOS

CIRCUITOS

Existen

ocasiones

en

igualmente

optimizadas.

términos

3

l_y

término cuadrado

Un

embargo,

adyacente

término

4

cada

literales Si

uno.

esta

no

se

hay como

de

de

de

suma

Los

términos

tres

mino.

XZ,

con

I

el

La

término.

la función

primer

lo

que

resulta

\

00

11

01 1

1

©

F(X.

de

Mapa Hay

16

cada mostrar

relación

producto

un

en

al

Z

y

que el

pero

él.

como

se

indica

mapa

para

Esto

pasa lo

011

de

Continuando ser

por

los

1, 2.

3,

optimizada

ser

co¬

marcan

se

cuadrado

en

1

tér¬

(dos

precedente.

010;

mapa

primer

cuando

cinco

5, el

en

7.

y mapa

XY

+

del

de

coste

implementación.

la

01

00

11

©

=

Im(l.3Y.. Z)

=

XZ

+

XZ

+

XY

=

XZ

+

XZ

+

YZ

4.5.

2-16

FIGURA

6)

l

1

1

'

10

11 1

Y.Z)-Lwi 1, 2. 3, 5. 7)

F(X.

cuadrados,

como

indica de

se

la

en

las

cuatro

binarias,

variables

cuatro

para se

la

la

tener

XY

=

variables

16

cuadrado

XY

10

I

cuatro

por

XZ

1

minitérminos

formado

F

Puede

2-15

FIGURA

del

producto. Z

=

significativa

reducción

una

1

término

un

partir

a

términos

cada

obte¬

para

términos F

con

y

solamente

directamente

cuatro

cual

término

el

minitérminos,

cinco

mapa necesario

es

Véase

por 011

marca

se

tiene leen

tiene

dada

así

011.

y

puesto

cuadrados

los

el

dos

de

función.

representados correspondientes columna) (primera

X 001

1 ya

en

XZ. se

únicos

dos

l

función

la

minitérminos

originalmente

solamente

cuadrados

para

esta

mini¬

término

al

términos

están

y

cuadrados

coinciden

un

tiene

que

que

Los

figura.

los

en

término.

encontramos

manera,

donde

encontrar

XY, el

1

a

posible

es

con

2-16

literales

dos

Los

uno.

Figura

lugar

cuadrados,

común

en

1 de

con

dando

segundo

tiene esta

los

en

la

en

medianas),

lumnas los

por

cada

el otro

con

el

l ega

se

tres

usar

YZ

+

dos

tienen

expresión

cuadrados

dos

encuentran

se

la

de

producto

variables

tres

la

producen

booleana

XYZ

+

+

de

partir

a

6

y

mini¬

5

I

optimizadas podemos embargo,

Sin

Los

con

tienen

2-15,

2-15.

minitérmino

minitérmino

el

función

la

=

de

min

considere

ejemplo

Combinándolo

Figura

simplificarla. productos,

después

literales.

soluciones ¡términos,

posibles

suma

y

forma Como

mapa.

dos

del

con

la

en

expresiones

4

minitérminos

cuadrado

dos

combinándolo enumeradas

expresa la función

en

el

en

de

término

tercer

pero

forma,

de

el

producir Figura

para la

de

mapa

los

y

combinar

de

el

en

término

al

expresiones,

de

algebraica

expresión se dibuja

XY:

dos

función minitérminos

una

los

ner

las

cuadrados

muestra

se

formas un

término

al

de

una

esto

l egar dos

hay producir

para

l ega

se

Cada

YZ.

de

para

combinar

de

ejemplo

combinan

se

Sin

XZ.

alternativas

formas

51



COMHINACIONALES

indica

(a)

parte variables.

del

Figura

Se filas

un

2-17.

diagrama. Las

esto,

y por la

en

y

La

dibuja columnas

de

mapa

de

asignación el

mapa se

variables minitérminos

cuatro

enumeran

en

(b)

otra

de

está en vez

manera

para que

FUNDAMENTOS

DISEÑO

DEL

LÓGICO

COMPUTADORAS

DE

Y

YZ

\

01

00

11

10

001

m4

m5

m

W14

"*13

f l|3

i.

w

Wio

"*11

f l9

z

(b)

(») FIGURA

©

2-17

de

Mapa

sólo

bit

un

del

rantizando columnas

fila

la

y

columna la

fila, el

en

ocho

W

El

usado

aparecen

segunda cuadrado

el

cada

marca

va¬

Los

variable

y sin

líneas

primeras

y

complementar. la

a

de

la

Así, se

Los

números

(11) 13.

Además, sin

corresponden

dos

las

en

al

uno

vecindades

lado

2-18(b),

Figura tocándose

cuadrado

Un

rectángulo rectángulo rectángulo rectángulo

Un

Un

Un

otros

comple¬

se

que

complementar

las

en

los

cuadrados

estos

los

bordes

do,

superior

e

inferior,

de

dos

representa

un

término

un

término

de

8 cuadrados

representa

un

término

de

16

X

produce

que las

en

cuatro

término

este

de

que

e

inferior.

los

bordes Así,

o

ambos.

la

Figura

del

posibles

Un

mapa ya que y derecho del

tres

literales.

dos

de

un

literales. literal.

igual

término

donde

se

término

de

de

siempre

es

que

(b),

En este

representan

esquinas producto, izquierdo los rectángulos

producto producto producto

cuadrados.

2-18.

dos

son

y

la

en

izquierdo,

e

elegibles siguientes:

las

son

toro

un

derecho m0

las

mostrar

como

ejemplo,

en¬

se

que

Para

bordes

combinaciones

función

de

combinación en

los

para

usa

cua¬

durante

literales.

representa una

definen

2-l8(a)

Figura

se

que los

variables.

tres

Por

cuatro

cuadrados

muestra

la

variables

2 cuadrados

recordar

superior

y mg. cuatro

4

cuadrados

recordatorio

minitérmino

otra

de

y

al

se

también

Las

de

están

importante

como

m„

cuadrados

dos

adyacentes.

de

mapa

de como

de

Z,se de

el

un

ninguna

literales,

vecindades

inferior,

también

en

mapa

cuadrados

son

representa

usar

dibujado

similar

es

adyacentes

mapas el

e

variables

cuatro

cuadrados los

para ha

superior lo

de

Como

mostrar

para

optimización

puede

se

como

bordes

como

de

Un

otro, se

los

con

adyacentes, proceso

variables.

de

mutuamente

drados

tres

cuadrados,

entre

funciones

simplificar

para de

funciones

cuentran

Es

etiqueta,

fila

de

ga¬ las

y 1.

los

tercera

m,3.

donde

filas

Capítulo

en

binario

minitérmino

el

ningúna

complementado

aparece

método

simplificar

dos

indica

se

la

equivalente

cuadrados

las

combinando

de

números el

adyacentes, de

introdujo

se

obtener

pueden

1101,

ocho

como

filas

o

números

Los

bits,

los

representa los

columnas

filas.

segundas

No

columna, no

dos se

binario

número

mostrar

para donde

de

combinando

ejemplo, el

segunda

mapa

cuadrados, Así.

menta.

el

Por

dos

adyacentes.

cuadrado

cada

a

cada

entre

cuadrados

Gray

Código

un

valor

su

los

para

a

obtiene

se

tercera

riable

cambia

propiedad

columna.

(01)

en

binario

corresponden correspondientes

minitérminos la

número misma

la

variables

cuatro

el

ve

se

olvida del

mapa

lejanos

muchas

adyacentes, bordes

(a)

en

pero de

uno

otro.

sirve tanto

derecho

las

toro,

También

veces. son

los

de

un

claras,

muy

mapa cruzan

lógico.

como

mapa

quedan

aparecen

I

interesante

producto

producto y así

a

como e

izquier¬

LÓGICOS

CIRCUITOS

00

wxx

01

11

10 2

00

0

l

3

01

4

5

7

53



COMBINACIONALES

6

11

12

13

15

14

10

8

9

11

10

w

Z

XZ

(b)

(a) ©

2-18

FIGURA de

Mapa Los

siguientes

ejemplos

variables:

cuatro

Plano

el

muestran

procedimiento

vecindades

las

mostrar

para

funciones

simplificar

de

booleanas

de

variables.

cuatro

EJEMPLO

2*5

Simplifique

la

Simplificación función

de

función

una

minitérminos

Los

de de

cuadrados término

ls

Ahora

mino

lo

las

optimizada

queda En

dos

vez

combinamos

la

derecha

un

de

tomar

suma

y

de

lógica

permitido

con

1

dos los

sólo,

ya usados columnas

cuadrados las

está

cuadrado

este

13.

12,

mapa

de

para combinar

formar

mapa

la

tercera

lo

que formar

da

para finales,

ls

lugar

F

el

resultando

Y+WZ

=

00

wx

XZ

+

11

01

10

00

1

1

1

01

1

1

1

11

l

1

1

10

1

1

IV

©

2-19

FIGURA

Mapa

para

el

Ejemplo

2-5:

F

=

Y

+

WZ

para dos

+

o

de

XZ

Los

a

la

un

izquierda de

lite¬

cuatro

cuadrados

cuatro

XZ.

una

(minitér¬ de

de

término

para

más

término

el

cuadrados.

columna

cuarta

ocho

para término

un

cuatro

cuadrado

rectángulo

un

rectángulo l egar

un

y a

2-19.

Figura

mismo

fila

términos:

tres

la

superiores el

usar

en

14)

de

dos

los

con

que

=

rectángulos

como

marcado

e!

en

pueden

se

combinan

vez

cuadrado

un

no

combinar se

otra

1

combinan

se

sobrantes que

Véase

intermedias la

ls

tres

tienen

con

filas es

Los se

WZ.

nos

mediante

5. X, 6, Y,8, Z)9.

con

izquierda

la

a

de

término

1110).

rales,

bien,

superiores al

lugar

vez.

Y.

más

dos

Los dar

4 variables

4.

F(W. 1, 2. marcado

han

se

columnas

único,

simplificado;

función

la

dos

las

literal

de

booleana

l/n(0,

en

toro

y

La

expresión

54



FUNDAMENTOS

EJEMPLO

2-6

Simplifique

la

LÓGICO

DISEÑO

DEL

Y

Simplificación función

DE

de

COMPUTADORAS

función

una

Esta

función

tiene

términos

de

por

la

mapa drados

dos 0010

la

2-18.

Figura

l evando

al

término

dos

Is El

BC.

l evando

0010,

cente,

los

por

un

mapa

simplificada término

de

la

línea

superior La

0110.

las

sitios los

con

cuadrado

su

XZ

adya¬

tanto

por

4-

BC

esqui¬ que inferior

fila

la

el

es

mapa

de

Is

cua¬

cuatro

del

dos

combina es

de

el

en

los

por literales

cuatro

Is

mismos

se

mapa

BCD

con

con

con

cubierto

se_representa

los

los

en

optimizada +

término

productos

del

y 0001.

tomando

combinan

se

función

F

El

de

suma

área

literales

tres

0000

mapa está

cuadrado

el

en

ACD.

de 1001.

y

el

en

de El

cuadrados

producto

1 sobrante,

término

al

término

1000

Este

forma

literales.

cuatro

los

cuadrados

ABC

en

expresa

Cada

por

está BD.

Los

2-20.

F

+

de

representa

se

y ABC función

La

término

al

l egar

para

de

MSC

y 1010. 0110.

y

Se

término

un

Figura

ja

en

cuadrados.

minitérmino nas,

muestra

se

por

cada

ABC

+

y O.

C,

A, B,

literales

tres

BCD

+

variables:

cuatro

función

mediante

variables

cuatro

booleana =

tres

de

=

BD

sCD lt

01

00

AB IH

h

00

10

|

1

1

01

]

11 10

1

i

I

1

i

D

©

2-20

FIGURA

Mapa

2-5

Manipulación

del

Cuando

combinan

se

la

los

de

minitérminos función

la

cimiento

de

patrones

la

optimización

Implicantes procedimiento

ca

si

Un minos

producto del

drados cante

términos

resulta

necesario

BC

I

ACD

+

Otros

mapa.

redundantes tratar

a

procedimiento

al

de

de están

ya

ayuda

optimización

los

términos

de

que

la

son

todos

incluyen

minitérminos

cuyos un

temas

se que el número

asegurar minimizar

consideramos

in¬

recono¬

de

productos

incompletas.

término

cuadrados

en

«implicante», de

corresponden producto

un

los

todos a

que

si

función

una

rectángulos Si

implicantes. no

es

un

hacer

podría primo» imlaplicantfeunción se

mapa

«implicante

Claramente, I

un

el

un

producto.

contienen

que

P,

términos

los

funciones

combinar es

término

+

esenciales

para los

término

BD

=

necesario

es

sección

esta en

de

presentamos

F

es

mapa,

tiempo,

todos

útiles

un

mismo

En

primos

El

de Al

evitando

sumas

y

cuadrados

términos.

otros

en

2-6:

Ejemplo

mapa

función.

optimizada

cluidos

el

para

vale

implicante

elimina

un

I para mapa

la

sistemáti¬

más

esencial».

primo

cualquier de

forma

«implicante

e

en se

de

función,

todos

los

minitér¬

compuestos entonces

cua¬

por

de

literal

impli¬

un

P

es

un

LÓGICOS

CIRCUITOS

implicante

al

corresponde

mos

0,

(m Si te

En

primo. 1,. .



de

l ama

se

términos

primos

implicantes colecciones

tuyen

rectángulos. adyacente primo,

implicante

de

implicante implicante El procedimiento

otro

la

de

mos

para

EJEMPLO el

tángulos. primos

Los de

procedimiento

AD AB

primos

esenciales,

cluidos

en

2-2)

de

Esto

minitérminos 7 están es

un

el

los

es

todos

implicante

14

implicantes

sólo

primos

incluir

si

AD

=

todos

los

optimizada

BD

+

01

00

00 01

I

i

11

I 1

1

1

1

10

11 1

1

10

D

©

FIGURA

Implicantes

2-21

primos

para

el

Ejemplo

2*7:

AD.

BD,

incluir

ningún

y AB

rec¬

implicantes esenciales, en

el

así

el

solamente

BD.

Pero

AB.

es

los

elegido

minitér¬

los

ellos

de

implicantes están

minitérminos para

\CD AB\

es¬

en

los

primos

uno

han

se

_

F

no

cuadrados

término

el

primos,

expresión

La

implicantes pueden

se

en

porque

esenciales.

es

3

hecho,

De

necesario

es

si

de

son

son

I y

esencial.

primo no

BDy BD

puede implicantes

dos

primo dentro

cuatro

estas^combinaciones

AD

se en

término

tercer

partir

minitérminos

los

porque 12 y incluidos

en

combinar

para de

términos AD.

Los

cuadrados

primos caminos

tres a

y AB.

esencial.

no

Hay

obtenidos

otros

incluidos

un

más

ejemplos.

con

implicantes

2-21.

la

más

están

primo

que requiere mapa expresión optimiza¬ primos implicantes los implicantes pri¬

del

obtiene

se

consti¬

sucesivamente.

así

y está

no

que

esenciales, que

aclarará

1,

optimizada

no

o

implicante

un

como

que

cuatro

contengan

expresión Después,

primos. primos

usando

Figura producto

la

la

sobrantes se

representa un

encontrar

implicantes implicantes

Simplificación

y los 5.6. y

4,

los

menos

de

función

implicante representando

un

rectángulo

un

que cuadrado

la

1

0,

=

rectángulo

un

cuadrados al

minitérminos

función, es

término

gura

Este

mapa términos

la no

todos los

I (m

representa

mapa

de

mapa

un

que

más

o

un

contienen en

de

rectángulo

para

incluir

2-7

minos

En e

de

forman

dentro

contiene

los

1

adyacentes

ls

estén

ocho

esencial

de

Dos

un

de

rectángulo primo primo.

lógica

Considere

que forman

todos

esenciales.

AB

implican¬ rectángulo que la Figura 2-15. son implicantes este

sólo

un

términos

obtener

que

único

un

que no

sistemático

suma

necesarios

pero término

ls

determinemos

primero da

un

de

Cuatro

cuadrados

I.

otro

tal

con

1.

dentro

Cada

en

esencial.

es

y los

pueden

se

2m

de

decir

cualquier

a

función

una

quiere

Esto

contengan

que tán

primo

esenciales,

primo,

I está

un

implicante

este

primos

máximas

las es

que

entonces

de

primos

todas no

contiene

posible.

sea

esenciales.

no

Los

primo, iXZmplicantes

son

implicante

único

un

le

1

contienen

que

como

pri¬

implicantes

cuadrados

cuadrados

en

cuadrado

un

2m

con

tantos

incluido

está

si

Así,

y XZ

contiene

función

una

hechos

rectángulos

rectángulo

esencial.

unimplicante

representa

si

cada

donde

n),

los

de

conjunto

el

n-variables,

de

función

una

para de todos

mapa

conjunto

minitérmino

un

primo

los

un

55



COMlilNACIONALES

la

función

de

ya la

in¬ Fi¬

56



FUNDAMENTOS

DISEÑO

DEL

EJEMPLO

2-8

Un

segundo

ejemplo

los

ro

tiene

que

el

es

primos la

en

suma

el

incluye

primos

minitérmino

y

La

esenciales.

no

implicantes

cuatro

10.

igual El

respectivamente. expresión optimizada

únicos

implican¬ está

15

función

la

con¬

primo

implicante

un

y

por¬

minitérmino para

esenciales

la

términos

los

los

son

figura,

esencial

manera,

porque

primos

la

de

Jb)

parte

prime¬

es

De

pri¬

determinar

producto 0.

esenciales

12

la

siete

(a) tiene parte seis implicantes

que

en

término

minitérmino

primos 5.

tenemos

muestra

se

la

en con

función,

El

el

minitérminos

los

de

la

Como

implicantes

son

los

a

de

incluye

que

dibujada

esenciales

no

y

encontramos

nos

esenciales.

primos

y ABC

incluyen implicantes lógica

que dos

en

siste

ABC

cuadrados,

esenciales.

primo

función

La

términos

de

son

que

implicante

BCD,

incluido

mínimo

primos implicantes

cuatro

único

producto tes

número

los

esenciales

primos

2-22.

Figura

combinar

un

implicantes

función

COMPUTADORAS

implicantes

la

en

intentamos

obtener

DE

mediante muestra

se

Si Para

Y

Simplificación

minitérminos. mos.

LÓGICO

que

15: fACD F

ABCD

=

BCD

+

ABC

+

ABC

+

+

o

\ABD

OR

D

AOI el

implementa (OA) para

l ama

lógicas

de Además,

complejas

de

suplemento,

para

está

disponible

en

en

la

Figura

2-29,

del

la

y

OR-AND

señales

AOI

e

necesario del

costes

de

web

de

circuito

reducir

propagación

implementación página

la

de de

la

discute

que

CMOS,

la

del

fin

el

con

dual

(AO)

complejidad

la

Boole

la

es

AND-OR

La

sumas.

reducir

para

necesario

tiempo

(OAI) de

específicas el

Este

tecnología

en

usan

se

NAND

puertas

con

producto complemento.

el

funciones

reducen

CMOS

Circuitos

sin

complejas

puenas

implementación

integrado.

de

y OAI

AOI

Y

OR-AND-INVERT

LA

forma

en

de

las

3-2-2.

AOI

complemento

general, la

le

se

versiones

son

En to

la

a

XY=X+

2-30

FIGURA

Operaciones entonces

XY

-

por

el

circui¬ circuito.

primitivas

puertas

y

www.librosite.net/

texto:

Mano.

Operador

y

Además

de

clusivo una

la

con

sus

operación

OR

puertas de

puerta

OR

exclusiva

identidades

lógica

exclusiva mostrada

algebraicas ejecuta

que

El

propias. la

operador

Es

igual

1 si

a

sólo

variable

una

de

denotado

exclusivo,

OR

ex¬

©,

por

es

es

igual

El

1.

a

del

complemento

es

XY

+

entrada

equivalencia, el

como

de

operador

un

función

X@Y=XY conocido

hay

OR

OR

ÑOR

operador exclusivo

y

también

exclusivo,

se

mediante

expresa

la

función

X© Es

igual

a

1 si

ambas

demostrar

puede de

tabla

verdad

o,

X

entradas, las

que

dos

sigue

como

F,

e

funciones a

son

siguientes

+

identidades

se

pueden

X©0=X X©X=

XY+

XY

iguales complementos

continuación,

X© Las

son

Y=

aplicar

o

si

entradas de

la

manipulación

+ a

>0(X

Y

la

operación

+

X©1=X 0

ambas una

por XY® (X

1

a

X©X=I X@Y=X@Y

otra,

algebraica: =

XY OR

exclusiva:

iguales

son

tanto

por

a

medio

0.

Se

de

la

70



FUNDAMENTOS

Se la

DISEÑO

DEL

verificar

puede

operación

®

OR

ción

LÓGICO

cada

exclusiva

de

una

identidades

estas

usando

una

asociativa;

como

A®B

tabla

de

se

puede

También

equivalente.

conmutativa

tanto

es

COMPUTADORAS

DE

booleana

expresión

su

por

Y

o

verdad

reemplazando

o

mostrar

la

que

opera¬

sea.

=

(A@B)@C~A@(B@C)=A@B®C Esto

significa

tener

efecto

de

va

tres

Se

la

Una

función

usan

dos

de

exclusiva

puertas

concepto

discutida

Por

símbolo

Función

la

posibilidad

del

OR

entradas de

OR

ordinaria de

caso

para esto,

dos

exclusiva

el

variables

puede

booleana

expresión

tres

más

o

símbolo

función

la

ser

que OR

ción

©

con

ÑOR

que

la

OR

exclusiva

la

por

operador Sin

entradas.

reemplaza

se

para

exclusiva

del dos

más

variables

símbolo

convencionales.

asociatividad

con

dos

la

por

función

XYZ

do.

de

dos

este

un

número

nombre

función de

par

La

definición

la

(a)

impar de

impar

mero

minos

I.

marcados la 1

en

el

puerta

I

más tiene

no

y

de

I

tienen

mapa

si

que

estos

por

los

como

se

muestra

salida

con

una

La

función en

puerta

Se

la

la

ÑOR

1 y se

2-32.

exclusiva.

el

concreto,

con

igual

es

Por

I si

a

mientras

esto, tres

que

más

o

variables

define

se

la

opera¬ hablan¬

estrictamente el

variables;

«OR

nombre

función

los

que el se

tienen

un

ocho

minitér¬

de

complemento puede

nú¬

marcados

no

OR obtener

La

otro.

característico

patrón

puertas

adya¬

al

minitérminos

mediante par

Los el

La

mapa. estar

uno

binarias

Véase

constituyen

dos

2-3l(b).

Figura

un

minitérminos

pueden

no

de

variables

la

en

cuatro

esto

y por distanda

implementa La

función Los

impar.

mencionar de

1,

la

una

en

función

debería

impar impar Figura

I.

variables.

cuyas muestra

constituyen

a

más

o

literales

minitérminos se

En

consecuencia, De hecho,

tres

tienen

cuatro

mapa el mapa. número

un

par.

dos

menos

variables

a

dibujando de

impar

al

en

siguiente:

variables

tres

iguales igual

tres

con

clarificar

puede función

la

booleana

variables.

minitérminos

cuatro

en

© dos

se

de

ser que 1. Como

a

función

XYZ

fundón

operación

la

para

el

en

los

fundón

entradas,

de

caso

entre

l amada

impar,

El con

distancia

con

dice

identifica

se

la

solamente

entre

Se

mapa.

para con

{XY

son

iguales como

impar mapa

diferentes

son

el

en

función

el

muestra

función

centes

caso

función

la

de

2-31

Figura

al

+

exclusiva

tiene

variables

como

+

OR

una

equivalente.

booleana

(XY

variables

tres

variable

variables

correcto

aplicable

es

las

una

de

XYZ

la

que si

o

sólo

impar múltiples

de

el

es

igual

variables

+ +

en

booleana

+

-

1

a

expresión expresión

una

convertir

puede

se

su

en

claramente

es

exclusiva

exclusiva»

la

de

ningún

variables

convertirse

indica

variable

una

tiene

dos

exclusivas

entradas.

con

reemplazando tres

solamente

de

ORs

puertas

con

La

OR.

exclusivas

más

la

=

de

OR

hay

reemplaza

se

de

no

X© 7©Z

en

las

exclusi¬

impar operación

La

sin

OR

operación

expresar

construir

puerta

una

y de

puertas

exclusivo

Por

más

intercambiadas

ser una

pueden

se

puede

se

AND,

puertas

dualidad,

para

razón,

esa

por

pueden evaluar

podemos

que

y

dos

de

dos

continuación.

a

entradas.

ningún

significa

exclusiva

OR

paréntesis.

NOT.

sugiere

dos

La

sin

de

puerta

una

orden

cualquier

OR

el

embargo, impar

a

También

variables

exclusivo

OR

entradas

en

más

o

dos

operación.

variables

tres

con

las

que en

la exclusiva

reemplazando

función de

LÓGICOS

CIRCUITOS

71



COMBINACIONALES

sCD

YZ 00

10

11

01

01

1

I

1

1

)X®Y®Z

1

1

11

(a

1

1

00

I

i

1

1

to

(b )A®B@C@D 2-M

FIGURA



Mapas

X-

impares

funciones

para

variables

múltiples

de

T>

Y~

T> P

(a)

Y®Z



=



Salidas

en

Hastu

lógico.

En

puertas

de de

do

porta

cualquier simples.

tos

abierto,

puerta,

tal

de

0

I.

Por

proporcionan imquepedancia se denota

puertas

haber

pueda

no

que

las

contra,

dos

puertas

de

a

puertas

dos

de

pueden

Z

o

El

hacia

atrás

del

alta

impedancia

tener

0

de

y

de

puertas

sus

salidas

mismo

al

lógicas

la

estructuras

conduzcan

que

salidas

con

mirando

salidas

Hi-Z

salida

a

simplemente

o

que. Las

restringimos

nos

valores

con

decir

quiere desconectada.

aquí

pero

Hi-Z

como

salida

de

1

que

Hi-Z

encontra¬

podrían

aparecer de

entradas

con

conectadas tener

com¬

se

circuito,

da¬

sí.

entre

valores

con

las esta¬

como

valor

1

y y

l ama

se

tiempo pueden

no

lógico

triestado

los

importantes, valor

tercer

0

salida

de

valores

los

tienen

que

estructuras un

que como

aparece

Las

con

y

circuito

un

que

en

dos

que

salida

entradas

múltiples

de

puertas

introducimos y

la

impares

solamente

sección

esta

transmisión,

como

2-32

considerado

(dta

mos

FIGURA Funciones

X@Y®Z@

-

impedancia

alta hemos

ahora,

C

(b)

opuestos salidas

sus

conec¬

tadas. triestado

Buffers

Dos

diferentes. es

valor

el

entrada

los

de

triestado

buffer

indica estados

Hi-Z,al cual,

para

la

la

tabla

una

el

son

ha

se

nombre,

su

lógica

I y el

0

anteriormente

presentado

de

salida

lógica

lógico

de

la

le

denomina

triestado,

se

como

estados

tres

puer¬ estados

estado

tercer

Hi-Z

estado

como

las

tres

El

convencional.

lógica

de

una

muestra

o

estado

en

la

de

impedancia.

alta ra

El

Como

primitivas.

tas

El

símbolo

2-33.

El de

gráfico símbolo

habilitación.

de

y la

EN.

de

verdad

2-33(a)

Figura que

entra

para se

por

distingue debajo

un

del del

triestado

buffer símbolo.

se

de

símbolo

Según

un

la

presenta normal

buffer tabla

de

verdad

Figu¬ su

por de

la

72



LÓGICO

DISEÑO

DEL

FUNDAMENTOS

Y

DE

COMPUTADORAS

EN OUT

IN¬

Símbolo

X

1

0

i

í



FIGURA

si

2-33(b),

EN

Las

de

2-34(a)

OL.

Centramos

£M),

¡NI. Para

2-34(b).

E/VI

circuitos

como

EN

1

Ya

que

=

0

dando

EN\

=

y

y

lugar I y

la ENOsalida

de

valor

ENO

la

segunda

0.

así

tiene

(5)0

(SH 0

1

X

0

y

1

1

X

I

1

1

0

0

0

1

1

t

1

1

1

Ü

l

I

1

1

0

de

cuarta

0

1

X

Tabla

la

0

I

í?

verdad

2-34

FIGURA

Buffers

X

0

1

a

de

tres

estados

formando

una

línea

multiplexada

que

OL

la Hi-Z.

inferior

quinta

Figura

aparecen

valor

un

Para Hi-Z.

es

tiene

OL

contrarío

caso

Hi-Z

X

X

0

El

verdad.

de ambas

¡NO.

OL

0

1

(b) ►

lugar

iM

INI 0

de

del

salida

entradas

por buffer

justamente

la

verdad

Ya salida

es

tabla dando

/ VI,

ení

y

abierto

la

de

representado

La

formar

cuatro

tabla

la

para

IN.

multiplexada.

las

son

la

de

para de

INPero .

valor

salida

una

en

¡NO

es

de

valor

0

función

abierto,

circuito

fila

el

en

normal.

del

conectadas

buffer

del

superior

tercera

formar

muestra

se

circuito

¡NOun

con

y

OL

salida

salidas

buffer

del

sus

para salidas

estructura

la un

es

huffer

un

independiente

ambas

combinado a

=

0.

como

conectar

esta

de a

estados

tres

con

de

salida

también

OL

I.

=

la

verdad

de

comportándose

a

triestados

comportamiento ENO igual

abiertos.

el

¡NO.

El

en

de

irnpedancia pueden

se

buffers

estudio

¡NO.

alta

triestado dos

el

igualEN

es

de

es

buffer

muestra

y

OUT

I.

salida

del

salidas

Figura

-

valor

el

0,

=

i

2-33

Buffer

Figura

0

Tabla

ib)

lógico

Hi-Z

0

ES-

(a)

OUT

IN

el

valor

la

para tabla

ocurre

fila

de

LÓGICOS

CIRCUITOS

de

Para

verdad.

ta

OL.

en

aparece 0.

en

la

verdad.

muchas destruir

podría Claramente

ENO

y EN\ vinculados

dos tiene

no

son

0

ser

interesante

que

de

la la

Además,

el

2-34{b).

salida

del

de

puertas.

Este

cie

de

puertos.

o

desconectadas

por

la

«cerrado»

las

y

desconectados,

pueden

se

entre

Xe en

Para

ilustrar

Y.En

selecciona

en

el

estado

el

K

un

circuito

por

las de

de

transmisión,

lógico

de

control

C

y

exter¬

interruptores

modelo,

señales

las

y

no

inver¬

un

por

el

uno

están

I.Xe

=

conectadas

son

para

interrup¬

un

por

0yC

jestán

C

que

Figura

conectadas

ser

a

«abierto»

interruptor

espe¬

La

conexiones con

=

una

es

van

que el

con

nivel

a

circuito.

un

modelo SiC

KaX.

manera

INI,

y

separado,

cuatro

según

un

entradas

2-35(d),

el

aparece de

la

de ¡NO

entradas

en

señales

las

son

o

Es

sombreada

por

puntos Tiene

transmisión.

modelo,

normal,

uso

Figura

2-34(a).

Figura

área

presentado

conectan

Xa

y

inversor

un

las

hay

ser

dos

0, XeKse

buffers para

(TG)),

e

que

Hi-Z.

lógicos,

y (c).

de

en

entre

para

2-35(6)

pasar

la el

de

triesta-

los

de

solamente

de

Observe

in¬

tabla

decodificador

un

transmisión

y desconectar de la puerta de control y =

representa la

5

está

asegurar buffers

que uno

usar

la

en

para

es

puesto. en

resul¬ que y

«humo»

solamente es

valor

su

calentamiento

punteadas

integrados de

Figura

la

SiC=lyC pueden

se

muestra

pasar como

para

En

señales

como

circuitos

entradas

TG.

nunca

buffer

decodificador

inversor

valor

está

conectar

IEEE las

el

puerta para

son

el líneas

las

en

conflicto

del

tiene

esto

importante

l amado

y C

dos

con

los

En

transmisión.

de

puerta

suficientemente

símbolo

el

de

El

salida

general,

I para

a

salida.

la

de

caso

asegurar

para buffers.

el

es

tiempo. igual

ser

el

¡NO.

=

la

diseñador

En

I

producir

para iconos

El

situación.

muestra

no

en

por

mismo

verdad OL

electrónico

C

los

Claramente,

que

muestra o

simboliza

puede

se

circuito

circuito,

interruptor

alta

caso

de

transmisión

CMOS

2-35(a)

tabla

la

Figura

transistores

nas

el como

en

suficientemente

posibilidad

Para

5.

está

1 hacia

lo

EN

bus.

conflicto

un

que

semejante

Una

EN.

tienen

Si

complicada.

buffer

I al

a

más

es

del se

evitar

resto.

de

de

Puertas

es

de

situación

valores

sus

salida

iguales

examinar

tabla

so,

hay

seleccionable

entrada

tor

circuito,

la

1,

como

línea

señales

las

generar

el

una

para

EN

veces

nunca

a

que

con

la

¡NO,

de

corriente

corriente

Esta

cluso

Pero

de

flujo

un

en

ambas

1 y ENO, si IN #

73



COMHINACIONALES

del

complemento

otro.

exclusiva

OR las C

tabla

no

y

de

existe

ninguna de

ruta

la

OR

puerta C

TG

por

la

Así,

I.

se

como

La la

TG

transmisión

igual

es

existe

0.

a

salida indica

F

está

en

la

Figura

inversores.

proporciona

A

de

la

en

y dos

entrada

la entrada

exclusiva,

muestra

se

transmisión

y la la

por

Si

TGO.

por

de

puertas

camino

un

rula

verdad

dos

transmisión,

de

puertas 1, existe

a

puerta

una con

las

por

igual ninguna A,

con

de

uso

construida

rutas es

existe

la

el

salida

=1yC

=

ruta

una

conectada

2-36(b).

Figura

0

Q-

(b)

TG

TG

X—^t—y C

C

=

0 y C

=

1

(c)

(a)

+

de

XYZ

+ XZ

+

XY+Y

=

XY

+

+

(a)

2-5.

validez

variables:

tres

YZ

+

manipulación

+

la

indica

(*)

K)OY

de

XY

(b)

2-4.

asterisco

algebraica:

(a)

+

verdad

de

para

identidad

manipulación

2-3.

tablas

DeMorgan ley distributiva: =

el

http:/ www.librosite.net/Mano.

de

XZ

^Demuestre

Internet:

y

ü para I para

el

el

y

B

y

B

A

+

álgebra álgebra

A.

booleanas

a

las

expresiones

conteniendo

un

núme¬

76



DISEÑO

DEL

FUNDAMENTOS

2-7.

(b)

(

(c)

ABC

(d>

BC

(e)

(BACA

B)(Á

+

DE

COMEUTAL>ORAS

A

+

B) AC

B(AD

+

BC)(BC las

(a)

(AB

+

Usando

el

booleanas

tres

+literalXYZes

a

dosY(Z X literales

WX(Z

+_KZ)_+

(c)

a

X + + Z)

+

AB)(CD

Teorema

de

CD)

un WYZ)_a

+

a

2-9.

(a)

Solamente

con

Solamente

con

*Encuentre

el

DeMorgan,

2-10.

AB

(b)

(VW

(c)

WX(YZ_+

*

+

la

(a)

(XY

1

B

x

El

TECNOLÓGICO

MAPEADO

ejemplos

cluyendo de

células,

detal ados

está

Este

AVANZADO

disponible

ilustran

que el

en

un

Sitio

del

Web

sobre

suplemento procedimiento

el

de

mapeado

in¬

tecnológico,

mapcado

librerías

para

generales

libro.

Verificación En

sección,

esta

simulación decir,

(es to

responde papel lógico

no un

ga

análisis y

la

se

también

booleanas

por

continuando

Análisis El

análisis

to

o,

circuitos, mente

circuito son

hallar

basado

fabricado

el

para

circuito

Si no). verificación

o

la

la

en

del

sea

la

que

dadas

el

circui¬

jue¬

y usado. de

rediseno

especificación

forma

en

de

El

circuito

un

ejemplo

presentamos

ya

que

inequívoca

sea

tablas

de

verdad,

verificación

la

capítulo.

este

en

y

ecuaciones

examinaremos

Inicialmente

útiles. de

consiste las

ecuaciones

definiendo

seleccionados

lógico

especificada

como

esencial

es

diseños

un

variables serán

las

tabla

ecuaciones de

hallar

en

la

encontrar

las

funcionamiento

consecuencia,

En

propósitos

especificaciones especialmente

los

manual

lógico por

análisis

manual

adicionalmente, opta

el el

incorrectamente

otros

para

función

su

incorrecto.

diseñado

combinacional las

con

lógico

usarse

y

verificar

cabo

a

es

circuito

un

manual

función.

su

que HDL

código

o

manual

localizar

un

ello

l eva

entonces

puede de

por

dado

que

lógico objeto

análisis

tienen

circuito

un

evitando

vital

Es

el ambos

especificación,

su

verificar

Para

considerar

a

si a

determinación

correcta.

aquí,

van

computadora,

por determinar

y

circuito

a

intermedias

aquéllos

los

para

menudo en

en

booleanas el

usarlas

entonces es

ecuaciones

verdad

de

que

La

una

salida

de

la

puerta

de

el

de

seleccionados

puntos

él. se

Los conecta

circui¬

del

empleada

tabla

fragmentar

conveniente

salidas

aproximación la

encontrar

para

las

para

circuito.

Para

verdad.

circuito

sub-

en

típica¬

puntos a

dos

o

más

114



FUNDAMENTOS

entradas

de

Por

regla

La

determinación

otras

la

implementación El

(a)

la

y (c)

una

obtenidos

tabla

7*1

punto

como

T\

la

Sustituyendo

W

=

CD

=

D

Fl

+

B(C

+

X Cada en

CD

de

uno

la

tabla

de

y D.

0.

En

este

to

es

conecto.

los

términos

verdad de la

caso,

la tabla

nueva

Entrada

+

A

=

+

IV

las

verdad

debe

W

X

0

0

0

1

1

0

1

0

1

0

0

1

0

L

1

0

1

l

0

0

1

1

1

1

0

0

0

l

0

0

1

0

1

0

A

B

c

D

0

í)

0

0

0

0



0

0

0

0

1

0

0

1

0

0

I

1

0

1

1

]

1

0

0

0

1

1

0

0

1

I

Y

1

del

el

análisis:

cuatro

ecuaciones

los a

coincidir

BCD

B{C

de

puede

de

entradas

la

con

salida

mapeados las

1.

D)

los

1 para

mapearse A.

se

rellenan

blanco

en

verificando

inicial,

3

c

D

0



0

0

0

0

0

1

1

0

0

1



1

0





1

1

1

ü

1 ft

W

XYZ 1

i

0



t

0

J



l

1

(>

1

0

0

1

I

]

1

1

1

1

0

0

0

1

0

0

1



Ü

1

1

ü

\ {)

1



FIGURA Verificación:

3-19 convertidor

BCD

a

exceso-3

l 1

1 1

(c)

ít»

circui¬

Salida

B

BD, con

exceso

A

¿

a .

el

que

Entrada BCD

(a)

cir¬

BC+BD

muestran

productos

de

tabla

tiene

se

y

=

Se

de

d

3

exceso

de

derivadas

simplificar

Salida

I3CD

valores Z

y

para

implementaa partir

CD

BCD

restantes

de

Los

IV.

la

BTl+BCD

de

D)

3-19(c).

los

completada

+

ecuaciones

en

Figura

mapear

CD

Conver-

BT\

+

A



+

productos

de

Después

+

ser

inicial. para

=

las

(b)

TTd =

en

A

=

verdad

intermedia

(BT\)(BCD)

=

de

expresión

variable

A(T\B)

X

Z

de

=c+

=

Y

tabla

circuito

original, debe

que

booleanas

una

=

W

la

ecuaciones

ei

BCD-a-exeeso-3

código

especificación

incompleta

con

las

de

usando

fan-out.

pumo.'! seleccionarán.

se

no

anteriores.

de

la

verdad

comparada

selecciona

se

de

ilustra

secciones

conversor

de

como

entrada

una

se

las

un

de

o

circuito

un en

verdad

de

denominados

inversor

de

de

tabla

partir

a

solo

diseñó

se

manual

y entonces

serán

cuito.

circuito,

normalmente

son un

lógicas que

muestra

del

verdad

ecuaciones

Verificación

3-19

Figura

COMPUTADORAS

de

fan-out

puntos las

3-10

EJEMPLO

DE

punios

BCD-a-exceso-3

Código

Final

Y

Dichos

los

de

ción

LÓGICO

puertas.

general,

de

sor

La

DISEÑO

DEL

1 1 1

I

LÓGICO

DISEÑO

LÓGICO

ANÁLISIS

plos.

está

La

simulación

Una

alternativa

de

Este

disponible

a

de

grande Dado

variables la

que

posible, posibles

y

y

conversor

la

de

das

de

código

tabla

de

de

verdad

las

basa

se

entradas.

E!

en

análisis

lógico

ejem¬

y

tedioso la

número

un

esfuerzo

aplicación completa, ejemplo

de ilustra

el

posibles

las

a

deseable

Modelsim las

todas

valores es

simulador

y del

El

computadora. significativamente requerido por

por

de

próximo

verificando

simulación

la

más

FPGAs

con

BCD-a-exceso-3

empleo más

análisis.

el

si

entradas, todas

aplicar uso

de

XE

H

la

es

las

herramienta verificar

para de

combinaciones

las

el entra¬

verdad.

3-11

EJEMPLO

de

verificación

una

desarrollo

el

para

uso

el

computadora

de

ISE4.2i

tablas

alcanzar

conseguir

para

el

es

considerablemente

por

de

adicionales

115



AL

libro.

verificar

reduce

simulación

de!

manual

combinaciones

Xilinx

web

permite

técnicas

incluyendo

sitio

verificación

la

computadora

una

suplemento, el

en

COMBINACION

Verificación

basada

simulación

en

del

código

de

conversor

BCD-a-exceso-3 La

ción ha

hay puertas

Figura final

3-19

capturado ninguna

la

muestra!a) circuito

del en

tabla

Xilinx

ISE

AOI

puerta

4.2i en

Además

disponibles.

O

FIGURA

Esquemático

verdad

de

de

conversor

el

mediante

la

librería

de

de

la

inicial,

especificación

BCD-a-exceso-3.

código de

introducir

esta

puerta

se

también

esquemático

se

3-20 para

la

simulación

del

convertidor

y

(b)

BCD-a-exceso-3

en

la

ha

modelado

han

la

implementa¬ del

implementación

mostrado

esquemático

símbolos, el

La

Figura

circuito

3-20.

Como

tas

empleando introducido,

se no

mediante

116



formas

de

onda,

de

de

onda

las

resultados circuito

combinación

forma

de

entradas

se

formas de

mos

que

(A. (0,

B, C, D) I, 0. 0). En

=

las

forma

formas

combinaciones

de



nales

3-6

3-10:

hemos

el

en

diante

xionado,

lógica

concreta

procedimiento próximas bles

(PLDs);

de

lógica

tran

los

PLDs.

la más trataremos

Y,

valores ocho

restantes

de

Estos de

(PALH).

En de

arrays las

los

tecnologías

3

exceso

adicio¬

verificación

la

un

y

determina

(PLDs)

tipos

más

que

suplemento programables de programación

en

el

sitio en

de

la

se

implementarán. lógicos

en

dispositivos programable

web campo las

determinan

que

requieren

lógico

array

y

del que

se

un

programay el

discuten

se

(FPGA).

y

de

Antes

apoyan.

la Las

(PLA), libro

me¬

intercone-

su

funciones de

simples el

progra¬ circuitos

fabrican

se

controlan

funcionamiento,

qué

no

interconectando

o

dispositivos

se

implementación

estructuras

su

últimos

(ROM),

puertas

de

integrados programables

controla

cual tres

lectura

sólo

a

para

tecnologías

las

lógicos lógicas que

el

tratan

BCD

de

libro.

del

circuitos

como

funciones

implementa.

memoria

de

a

dispositivos

mediante

programable complejos

los

las

para

X.

(W.

son

verificar

de

técnicas

web

página

información

secciones

tres

encontra¬

Continuando,

I).

programables

implementan se

que hardware

I. salida

proceso

convertidor

del

conteniendo

la

los

almacenan

que

0,

de

onda

de

tabla

entrada,

las

por verdad

verificación.

la

simulación

la

fabrican

se

que

contraposición, que

o

de

continuarse

puede

introducción

una

de

estructuras

Este

correctos.

son

suplemento, en

realizado sentido

En

integrados.

de

implementación

de

mables,

de

disponible

está

aquí,

valores

especificaciones completar

resultados

Este

Tecnologías Hasta

los

forma

la

con

onda

de

forma

(0,

la

para

las

de

representada

es

valores

Examinando

3-21

FIGURA

ejemplos,

de

la

en

correspondiente

fin

a

0)

al

aplicadas

SALIDAS.

coinciden

salidas

las

0.

los

ilustra

que

entradas

correspondiente

salida

si

Ü.

3-21.

las

de

sección

la

en

de

(0.

onda

de

formas

Estas

3-19(a).

Figura ia Figura

de

formas

mostradas

salida

=

la

en

ENTRADAS las

de

los

casos,

avanzada

y

sección

D)

1),

los

con

Ejemplo

VERIFICACIÓN

0,

entrada

de

la

salida

0,

ambos

onda

de

en

mostradas

manualmente

C,

B,

(A.

(0.

entradas

combinación

la

y

onda =

las

de

verificar

de

de

onda

entrada con

la

para

de

podemos

COMPUTADORAS

DE

simulación

La

las

onda,

Y

muestran

simulación.

Comenzando

inicial.

Z)

combinaciones

produce

cada

de

las la

de

LÓGICO

DISEÑO

DEL

FUNDAMENTOS

En

arras mues¬

le»

tratar

los

PLD'

LÓGICO

DISEÑO

las

tecnologías

tablas

de

de

búsqueda,

tecnologías pleo mada

por

ción

de

Cada

aplica

se

Los

intacto

ble

del

de

sirven

la

chip, dimiento

de

ran

las

la

fabricación

fusible,

por

un

un

material

de

la

programación. La

Las

el

xiones, MOS

canal-N

de

entonces

el

circuito

CERRADO.

y elemento

los

conexión

conductores

actúa

superior

funde

la

de

normal

forma,

otra

hace

separados ABIERTO

alimentación

entre

resistencia

su

eléctrica

establezca

se

que

con

camino

un

y có¬

contraste

están

como

a

de

o.

conductores

anteriores si

Así,

Los

permanentes.

son

de

resultado

de

la

programación programación

la

programación

de

una

dispositivos producido

han

se

incorrecta

es

está

en

está

conduciendo

el

fuente

y

Pero

tensión

de

de

punto

cone¬

pueden

no

físicos

cambios

necesita

o

modificada,

ser

es

puede

modificarse De

la

y

función

conexión

circuito

un

ABIERTO.

lógica

el

dispositivo

de

elementos

pierde

se

el

del

contenido

puede

repro¬

necesario almacena¬

tensión

la

no

que de

retirar

al

un

(OFF)

cortado

que

I.

un

forma

está

es

tecnología

programada

es

drenador

y

almacenados

la

transistor

un

almacenado

Puesto

permanezcan

modo,

intercone¬

las

de

transistor

electrónicamente, este

bit

fuente

0, el

a

de

puerta

del

entre

igual

valores

estos

que

la

almacenado

drenador

para

Si

la

ataca

que el valor

control

el

para

bit

solo

programación.

bit

del

emplearse

un

(ON).

alimentación.

decir,

es

de

valor

un

puede

que

almacenamiento

Para

volátil;

es

algo se

separa materiales

que

En

desecharse.

fácilmente.

miento

de

almacenamiento

la

retire

se

los

pide

se

Tal

antifusibles.

fusible.

un

dos

antifusible

El

de

uso

de

la

en

tensión

una

dispositivos.

entre

gramarse

pequeña

elevada.

que

como

transistor

de

área

el

es

contrario

lo

gene¬

si

configuración.

misma

interconexiones

simplemente

un

la

con

proce¬ que

rentable

es

el

para

máscaras

sólo

de

capas

Este

las

máscaras

fa¬

desee

se

fabricación.

medida

a

con

todos

las es

aplicar

de

que

conexión

la

PLDs

proceso

las

sobre que

de

la

últimas

las

no

fusi¬

un

CERRADO.

elemento

un

de

material

tecnología

es

grande

resistencia

debe

última

La

programación

eléctrica

camino

porque los

dispositivo

la

o

la

abre

que

por es

función

la

realizarse

deben

razón,

en

el

durante

controlar

Al

baja

en

cliente

antifusible

tecnologías

reprogramarse, irreversibles

cada

resistencia

un

tres

para

consiste

el

decir,

es

determinada

para

el

conductores,

disminuye. xión.

cantidad

nombre, antifusible

su

dos

los

una

capas

es

lo

durante

de

for¬ alimenta¬

de

interconexiones

realizan

se

Dependiendo

chip.

normal

representan

semiconductor

conexiones

Las el

las

de

del

fabricante

chip. en

esta

tecnología

tercera

de

antes

metal.

que Por

de

sugiere

un

ya

de

capas

Una

estas

costoso

es

del conductoras

control

el

para

em¬

conexión

corriente, se

el

es

la

a

ABIERTO,

y

las

una

en

elevada

la

a

las

interconexiones

las

consiste

superior debido

quema CERRADO

el

por

fabricación

de

PLD

construir

relacionaremos

Nosotros

el

en

(2)

conexiones.

cerrar

control

el

para

respectivamente. de programación

como

estructura

se

conexión,

realizada máscaras.

o

transistores.

considerablemente

éste la

quemado, tecnología

uno

proceso que

mo

de

con

metal

fusible,

del

de

antigua programables

puntos tensión

una

estados

segunda

gramación ses

través

dos

y

Una

Cuando

a

conexión.

los

abrir

(1)

para

conmutación

más

de

uno

fusible.

un

la

controlar

aplicaciones. programación

tres

tecnología fusibles.

de

emplean

se

(3)

y estas

a

La

programación

117



COMBINACIONAL

ali¬

de

mentación. La

Además

búsqueda, ideales se

usa

en

consiste

lores

en

para

en

los

tabla

(1)

elementos de

almacenamiento

En

de los

y del

elementos del

este

de

verdad,

que

la

almacenamiento, almacenamiento,

(2) y

presentado

(3)

la como

lógica

el

hardware de

la

de

valor

de

corres¬

hard¬

El los

programar contenido

lógica.

verdad

salida

lógica. el

función

de son

tabla

función para

selecciona

que salida

la

de

salida

la

en

el

tablas

almacenamiento

entrada

contiene

que

de

de

de

como

construcción

elementos

combinación

proporcionarlo

la

es

los

caso,

almacenamiento, será

programación

interconexionado.

el

tablas.

de

tecnologías

elemento

un

dicha

las

controlar

estas

seleccionar

para

ware

de

de

construir

para

pondiente

elementos

aplicación

segunda

de Puesto

va¬

los que

118



FUNDAMENTOS

los

elementos datos

tabla

que dicha

de

salida

las

de

verdad

La

La

Esta

transistor. la

puerta

nivel

un

de

horrabiey

nan:

mediante

la

minado.

Una

transistor

evita

ABIERTO mente.

la

en

del

mutación flash

duales,

de

todas

PLD

típico lógicas diagrama

de Un

tecnologías el

concisa

de de

líneas

puede programables, lógico especial lógico la

representación fusibles. nología

de

de

de las

puertas

para

dos

donde



la

sea

de

Símbolo

línea

ahora

en

3-22

Símbolos

convencional

puertas

flotantes.

Algunas, Para

mostrar es

hacia

En

la

hay

la

adelante

dibujar

(b) de

de

tipo para

array

x

de

Símbolo

lógico

aun

de

de

lógico

array

una

gráfica lógicos.

puerta

OR

entrada

se x

una

aparece entonces,

array en

se

y

múltiples de

está,

no

basada

terminología representación diagramas

y el

tener

Si

seleccionadas

gráfica Este

la

forma

una

emplear

líneas

puerta.

representación tecnología

una

para conexiones

las

y

Si

conexión.

dibujar

podemos primero

la

las

convencional de

Las a

todas

no

de

lugar

entrada.

de

necesario

símbolo

el

tec¬

indivi¬

pero

lógicos,

fan-in. arrays muestra

una

convencional

FIGURA

de

de

selectivamente

fusibles.

de

específicos

entradas.

representación

misma

no

múltiples

sola

marcadas

quedan esta

(a)

se

3-22

de

que hizo

puertas

puertas.

con¬

La

variedad

en

de

conectan

se

y

esto

que

usará

una

similar,

manera

Puesto

se

La

flash. una

gran flotantes

alto

con

tecnologías Figura

OR

significa

líneas,

mil ones

puertas estas

puertas. puerta línea

esta

carga

la

de

memorias

tiene

almacenada

subconjuntos a

dibujamos

puerta,

en

que

la

centenares

de las

De

gráfica Emplearemos programación

de

tienen

a

de

de o

interior una

usada

respectiva¬

control

el

en

(2)

o

BAJO,

o

las

real¬

ABIERTO

ALTO

basada

tecnología

ampliamente

borrado

de

para

nivel

un

eléctricamente-borrable

flotantes, tener

de

el

y drenador.

fuente

siempre

(1)

entre

programación, controlando

que

entre

elegir

a

tercera

flash

el

puertas

a

Una

transistor.

conexión

una

deter¬

eléctrica¬ la

de

realiza

se

tiempo

dispositivo

Puesto

su

transistor

borrado un

proceso

en

denomi¬

se

al

El

alimentación.

aplicación

la

de

incluyendo

AND.

puerta

de dando

conexión,

tecnología tecnología

de

conexión.

ninguna

la

es

intersección

la

la del

perpendiculares

dibujan

das

array

entrada

normales

transistores

durante

existe

no

aplica tecnologías

estas

Un

y

Si

aplicando

ultravioleta

está

almacenada se

quitar,

consigue

de

MOS

si

o

al

flotante

puerta

(ON).

de

reprogramarse. similar

de

negativa

alimentación.

de

la

conmutación

transistor

carga

poner

se

de

establecimiento

el

forma

las

conmutación

proceso

un

dependiendo

una

la

puede

chips

valores

controlar

normal

borrado

simbología

símbolo

una

es

los

permite

transistor

nología opciones

de

tipo

a

de

puerta

puede

radiación

la

en

conduzca

se

normal de

mediante

CERRADO,

o

de

tensión

fuente

intensa

una

borrarse

se

o

forma

una

es

que

en

guardando

la

conducción

en

va¬

presentan

cabo

de un

La

ponga el transistor

almacena se

a

carga de

rodea.

la se

control

la

a

este

puede superiores

se

mente

a

borrados,

tensiones

usando

superiores

exposición vez

control

borrable.La programación

tensión

borrable

mente

el

eléctricamente de

puerta

almacenada

carga

reprogramación. emplean que

tecnologías

las

la

el

del

—.

normal

que

posible

es

que

la

y

combinaciones

hay

Ya

borrado

el Dos

entonces

puede búsqueda

l evarse

elementos

que

entradas,

las

almacenar

transistor

el

que

memoria,

una

es en

la

de

dieléctrico

imposible

ALTO.

basada

debajo

material

un

por

de

los

entrada,

en

programación

está

localiza

almacenada

permiten

en

más

tabla

de

tecnologías popular

se

hace

negativa

carga

las

última

flotante

puerta

una

de

simplemente término

de

a

parecen dirección

una

el

ahí

—de

memoria

aislada

aplicando lógica

la

Así.

aplicación tecnología

tercera

completamente en

la

en

transistores. un

memoria.

valor

el

hardware(3)se

seleccionados

ser

mediante

el

con

al

COMPUTADORAS

seleccionan

se

combinados de

DE

Y

almacenamiento

de

almacenamiento lores

LÓGICO

DISEÑO

DEL

no

lógico

de

fusibles,

la

denomina

ntapc

la

cuando para

las

entra¬

tec¬

LÓGICO

DISEÑO

continuación,

A

consideraremos cada

cribiremos

emplea

se

que

para

conexiones

xiones

su

implementación.

memoria

AND

plano para

man

puerta

OR. conexiones

plano

AND

las

los

El

productos flexible

más

de

de

productos

sumas

diferentes

de

dispositivos

compartidos requeridos.

(a)

Memoria

(b)

Array

de

programables

sólo



de

Esencialmente, información

de

forma

lógico

la En

salidas. de

la

se

3-24

Figura entradas

datos

de

la

solo

se

progra¬

lógicamente

cada

en

(PLA)

programable OR.

Plano

que

productos implementación

Los

la

el

en

los

para

OR

distintos

Salidas

-►

programable

de

básica

lectura

se

palabra

ROM

PLDs

tres

el

muestra

una

almacenada

es

de

sido

de

diagrama dirección en

bloques de

la

dirección

dispositivo especificada o

la

por de

memoria, seleccionada.

el

en

esto

la

una

ROM. y

por

es

salidas

El

número

incluso

ROM

la

volátil.

no

k entradas

Existen las

y

de

disposición

de

ROM

diseñador

el

por

almacena

se

que una

como

dentro

permanece

conectar;

a

ser

interconexiones

establecido

vuelve

un

debe

forma ha

se

y

(ROM) información

en

patrón

apaga

seleccionan la

AND

3-23

Esta

este

que

vez

alimentación

Las

boo¬ tienen

programable

FIGURA

permanente. en

Una

dispositivos. cuando

de

introducida

es

funciones

lectura memoria

una

entonces

bits

solo

cone¬

y

programable

Conexionen

Configuración

Memorias

(PROM)

PLDs.

programaban

Array

las

programable

programable (c)

los

de

lectura

lógica

PAL11

y

de

situación

(PALn)

conseguir surgieron

para

PLA

las

la

puertas

el

para

desarrollo

AND

Plano

^



OR

de

las

suman

lógico

array

puerta de

el

de

el como

nombres

durante

fabricantes

que

AND

plano

Las se

caso,

colocación

decodificador

un

fijo.

cada

sólo-lectura

implementa programable

lógica

OR

es

cualquier Los

Conexiones

Entradas

PLD

de

el

por

de

booleanas

tipos para

de

PROM

plano

un

y

tres

tanto

ser

La

funciones

muestra

como

arrays

la

en

3-23

Figura programable

Des¬

programables. en típica,

difieren

construido

salida.

Los

las

los

programables pueden

de

términos.

de

PLDs

de

fijo

programables

conexiones

con

AND

dispositivos tecnología

la

es

La y OR. La memoria

OR

puertas mini

de

sumas

generar

tiene

los

de

tipos

AND

planos dispositivos. un plano

de tiene

para

forma

en

cuál

Estos

los

flash

indicaremos

e

de

distintas

estructuras

estructuras

tipos

tres

programables

leanas

de

las en

los

para

la

como

un

tres

de

programables

conexiones así

una

119



COMB1NACIONAL

se

de

obtienen

palabras

n

y los en

120



FUNDAMENTOS

DISEÑO

LÓGICO

k entradas

(dirección)

DEL

ROM

está

2k palabras. operación

determinado Note

de

también

de

que

bits

cada

de

una.

La

das

Figura

del

decodificador

través

de

conexiones

vés

de

de

internas

conexiones

32

x

un

decodificador

8 Se

256

=

ROM

ROM de Finalmente,

gramable

puerta

a

se

y borrable

el

emplea

existen

ROM

usuario

tecnología o

la

si

del

dispone o

Si

h-

h-

ROM

programable

o

la

E:PROM.

también

Como

-

28 29 3Ü 31

yyyyyyyy A7

Ab

FIGURA

Lógica

OR

tra¬

tiene

ROM

32

contiene internamente

A4

Aj

a2

3-25 interna

de

una

ROM

32

*

8

la

progra¬ fusibles,

emplean

se

En

este

y

borrable,

se

denomina ya

tecnología o

EPROM. ROM

se

dijo

la

caso,

la

emplea

ROM

3



con¬

a

emplea

se

Si

ROM

5:32

h

la

Debe conecta

la

adecuado. la

eléctricamente,

EEPROM



equipo

PROM,

1

Decodificador

a

utiliza

tendrá

n

ROM.

2

V

Cada

conectadas

3-22).

OR.

0

V

líneas.

puerta

x

ROM.

simplemente

borrable

eléctricamente,

32

se

2k

de

cada entra¬

diagrama

cada

ocho

para cinco

son

El

Figura

puertas ROM

de 31

Las a

salidas

OR.

que

de

denomina

se

5

decodificador

ocho una

programable

la la

Puesto

denomina

se

por ROM

una

puerta

OR.

programación

la

ROM

del

al

OR.

puertas

n

salida

general,

32

(véase

Cada que

para la

entonces

si

y

tecnologías

como

flotante,

ya

Las

puertas

complejos

cada En

2k líneas

programada

ser

refiere

de y

entonces

puede se

k

máscara

por

entradas

de

disponen

palabras 0

ROM.

esta

decodificador

ocho

circuitos

en

de

memoria. de

entradas.

programables.

cuatro

de

entradas

32 de!

la

sopona y ROM.

de

arrays

números

interna un

que

almacena los

especificar no

habilitación

grandes

memoria

lógica

dirección

32

programables. de

Esta

dado de

de

pueden

se

datos,

entradas

conforman

que

las

empleada tiene las

conexiones

emplearán

mación la

de

una

8.

*

dirección de

más

mediante

a

de

entrada

construcción

construcción una

OR

puerta a

32

distintas

programables lógico

array

cada

que fusible

un

salidas

representa

representación siderarse

32

la

datos

la

muestra a

salida

de

líneas o

(dalos)

ROM

una

de una

salidas

n

n

con

líneas

tienen

de

X

de

que

de facilitan

líneas

3-25

2*

bloques

de ROM

que ROM

una

decodificadas

son

de

dispone

chips

cinco

3-2*4

de

3 estados

ejemplo,

por Existen

FIGURA

Diagrama

hecho

no

Los

salidas

dirección.

ROM

escritura.

Considere,

el

por

la

COMPUTADORAS

ROM



una

DE

Y

pro¬ anterior-

LÓGICO

DISEÑO

la

mente,

de

memoria

programación

idénticas

que

de

ductos

En

para

configuración para pleados en el diagrama xiones programables la

de

La

salida

de

cada

variables

plano

de

puertas

lógica

pequeño típica

de

sumas

tecnología

número

ROMs

de

reprogramación,

AND

tienen

puerta

OR



las

y

entra

pero un

y

las

hacia XOR

en

la

la

que

con

tres

entradas,

cuatro

productos

y

dos

lógico representados Las

entradas

entradas otra

salidas

horizontales.

em¬

cone¬

cada

de de

entrada

Este

demostrar

para array

inversor,

un

y

las

3-26

FIGURA

de

verticales

líneas

las

a

y 2 salidas.

aquí

las

a

pro¬

generar

complementarias.

salidas

no

booleanas.

presenta símbolos

buffer

complementaria

su

puerta

una

los

tienen

programables

en

se

PLA

decodifi¬

El para

entradas

tres

con

el

que

selectivamente funciones

las

utiliza

entre

conexiones

PLA

y

programado conectados

PLA

un

excepto términos.

mini

los ser

coste,

que

entrada

PROM,

por

atraviesa

intersecciones

las

por

entonces

diagrama

compuestos cada

desde

son

de

entrada

gráficos

puede

en

El

Cada

complejos. símbolos

indica

interna

PLA.

un

que

requeridas

eficiente

ser

para de

y

la

a

todos

genera

no

AND

lógica

la

concepto

en

productos productos

Estos

muestra

van

puertas

las

las se

por se

las

de

la

de

el

en

facultad

la

requerida,

similar

es

todas

entrada.

generar 3-26

circuitos

como

das

de

demasiado

es

AND,

un

variables

Figura

la

circuito

que

elección

incluye

se

retardo.

de

(PLA)

por

las

OR

puertas

volatilidad

La

E’PROM.

la

los

entre

programable

sustituido

es

la

términos

lógico programable completamente

array

decodifica

de

factores

varios

fabricar, en

lógico

modificada

versión

una

de

deseadas

Array

cador

es

depende quieran

se

prestaciones

El

flash

121



COMBINACIONAL

puerta

Las cada se

sali¬ OR.

puerta

puede

progra-

122



FUNDAMENTOS

DISEÑO

DEL

mar

recibir

para

se

conecta

ta

XOR

en

el

l

un

conecta

se

PLA

o

que

X© 1

0

a

de

(ya

figura

la

DE

Y

lógico

1 (dado

a

LÓGICO

0

un

COMPUTADORAS

La

X© 0

que

salida

La

lógico. X).

=

no

generados producto

productos

da.

Cada

salida

La

salida

de

puede la

con

las

del

tamaño

+

=

y

puertas AND.

conexiones

la

con

el

PLA

de

caso

al

puerta la

puer¬

implementadas

salida

de

los

cada

puerta

cerra¬

Esta

seleccionados. de

la

el

en

conexión

su

productos

programación

la

AC



tienen

que

de

de

ser

la

asociada

conexión

PLA

consiste

los

número

productos,

de

8

y

Para

inversores,

programables AND

planos

produc¬

salidas.

buffers

en

conexiones

programable

ser

el

máscaras, utilizada

es

lógica

k

las

entre

OR,

y

y

en¬

conexiones

n

por

PLA

usuario

en

Este

programación

de

medi¬

a

programación

FPLA.

o

campo,

en

unidad

una

de

programa¬

PLA

un

caso

en

la

con

generar

el

Para

programable

mediante

para

cliente.

programable

o

tabla

una

fabricante

el

el

máscaras

por envía

cliente

por

especificada

denominado por

PLA

entre

puede

tabla

el

48

Existen

XOR.

por

la

PLA

un

de

interna

el

entradas,

entradas.

XOR.

puertas el Esta

de

número 16

tiene

puertas

m

del

típico lógica

programación tiene

empica programado

se

campo

puede

la

entradas

lógica

programables

ROM.

fabricante.

internamente

que

la

de

concretas

en

enumeran

suma

función

en

y

las

a

ocurre

En

da

de

AB

aquellas

dependiendo

PLA

msalidas,

asociadas

Como del

booleanas

F2

se

la

no.

determina

OR,

plano

programables campo.

obtiene

Un

k

m

y el

ción

entrada

BC

por

o

salidas.

productos, AND,

puertas

OR

se

de

entradas, tradas

entrada

la

+

AND

puerta

determinado

puertas

PLA

número

el

y

la

cuando

XOR.

puerta

El tos,

cada

en

está

complementada

ser

cuando

alterada

son

+

Los

invertida

es

funciones

X).Las

=

F,

diagrama.

es

salida

dispositivo

disponible

comer¬

cialmente.

El

lógica sitivo

un

tiene

cuatro

tres

AND

puertas

entrada

buffer-inversor, secciones,

y cada

horizontal.

Una

de de

AND

Las

Las

las

salidas entrada.

funciones

en

líneas hace

se

booleanas

complementada

funciones

a

menudo

las está

mismas

disponible,

las

múltiples

las

implementadas +

=

que

AC

+

las

F2

se

BC

--ÁB

implementadas ha expresado

del

salidas el

en

=

hacia PAL

que de cada

cada

AND.

puerta de

una

las

puertas

dispositivo. de

Figura

la

ABC

AB +

dispo¬

cruzan

que

de

entradas

El

conexiones

10

verticales

Cada

fija. significando

OR

tiene

buffer-inversor

un

todas

con

concretas

son no

diagrama

líneas

de

array

salidas.

triple, AND

puerta 10

mediante

F2 Estas

Cada

pro¬

que

programar un de

cuatro

y

AND-OR

array

de

puerta

una

AND

plano

un

lógica entradas

mediante

realimenta

F,

da

sección.

y fácil

configuración mediante

un

fijo más

es

cuatro

genera

simbolizan

se

PAL

la

por

cada

horizontales

mostradas Esto

el

en

se

compuesta

una

el

tiene

OR

plano

un

muestra

salida

programables

programables.

línea

plano

mostrado

dispositivo

indicadas

con

AND,

3-27

Figura

cada

PLD

un

el

La El

típico.

tiene

es

programable

es

flexible.

tan

programable

entrada

hay

sólo

que no

pero

R)

(PAL

programable

Dado

PLA,

programables

lógica

de

array

gramable. el

lógica

de

Arrays

3-27 +

son

AC

C el

empleando en

forma

de

Dado

PLA. suma

de

que

productos.

la

sali¬

LÓGICO

DISEÑO



FIGURA

Un

PALK

dispositivos

consistente diante

en

incluyen cada

implementar

caso

salida

por

AND

puertas

y otra

sirve

realimentada

también

mediante secuenciales.

puertas 8 entradas,

salida

que

actúa

entre

el

sobre array un

un

y

buffer-inversor

los

salidas

PAL

buffers

hacia

salidas

entradas

bidireccional. del

de

es

las

de de

puertas

cada

una

generada pueden

me¬ ser

estando

buffer

3 estados

3-27.

Figura

secciones,

8

y

pin

habilitación

la

en

dispositivo

como

triples

mostrado

Estas o

la

el

8

entrada.

como como

AND-OR

estructuras

que

de

salida

Cada

entrada,

señal

y

más

óctuple. como

salidas

cuatro

hasta

tener

flip-flops

menudo es

circuitos

puede

funcionar

a

entradas,

las

contienen

3 estados

de

este

cuatro

AND-OR

array

para

trolado PAL

un

buffer

un

programadas

que

integrado

en

con

comerciales

PAL PAL

pequeño

de

3-27

Dispositivo

Los

Entradas

123



COMMNACIONAL

con¬

Los

3 estados. las

AND.

salidas.

Dado es

sencil o

124



FUNDAMENTOS

Dispositivos de

LÓGICOS

típicos

dos

ratorios

está

descripción

de

Sumario capítulo

do

y En

3-2

dos

se

han

out

y tiempo relacionar

de

los

definido

El Estos

de

ción

de

labo¬

en

inulti-

presenta

una

al las

OR

AND.

puertas efectúa

niveles

o

El

Los

a

los

que

diseño

asisti¬

diseño

hard¬

descripción de

tecnología salida,

Se

puertas.

denominado En

im-

alta misma

esta

sección

fan-

incluyen

se

distintas

formas

describen

pasos

paso

El niveles,

la

asegurar de

siguiente

este

de el

formulación, de

obtener este

optimiza¬

circuito

un

final

com¬

circuito

en

uno

empleada. especi¬

satisface

las

ilustrado

han

se

proceso

El en

implementación

circuito

3-3.

computadora. de

procedimiento para convierte

tecnológico tecnología que

por el

Sección

la

en

asistido

ecuaciones.

mapeado

para

descrito

5 pasos diseño

múltiples en

primeros

tres

de

el

de

disponibles

puertas verificación

una

tabla

una

inversores.

e

las

iniciales.

dos

a

el

El

de

de

negativa

al

como

especificaciones,

optimización,

lógica

siendo

en

lenguajes

entre

diseño

de

manual

convierte

se

una

diseño

los

libro.

lógicos.

ciclo

un

del

transmisión.

de

la

y

resto

subyacente

clave,

diseño:

de

del

valor

puertas

niveles

los

sido

la

nuevo

un

tecnológicos positiva y

tanto

de

con

y las

lógica

ha

deliniendo

ficaciones

fundamentos

emplea

conceptos a

propiedades

estados

tensión

capítulo

aplicaron

se

los menudo

a

suplemento suplemento

del

importantes lo largo

a

junto

La

eficientemente

usa

Este

apéndice

enfocándose las

tres

dos

emplearán

se

parámetros

especificación

de

que Finalmente

de

este

se

realiza

puesto

buffers

niveles

de

la

cual

libro.

Un

de

presentación

propagación.

los

pasos comienza

diseño

presentaron componentes

ilustrado

e

núcleo

del

cubre

que

empleados

(FPGA)

SRAMs.

y

que brevemente,

de

se

tipos

(Hi-Z):

pedancia

la

top-down, presentó lógica.

Sección

la

suplemento,

campo web

página

latches

con

diseño

síntesis

describieron

la

el

en

se

la

a

Este en

conceptos.

comenzó

computadora

por

ware

VLSI

capítulo

y el

jerárquico

el

estos

del

Este

COMPUTADORAS

programables

puertas

disponible flip-flops,

sumadores,

breve

DE

Y

programables

de

arrays

docentes,

plexores,

3-7

LÓGICO

DISEÑO

DEL

mediante

tres

ejemplos. Con ción

el

fin

discutir

de

el

la

presentado tecnológico trabajar

de

especificación similares

con

a

único

un

La

sección

final

logías gramable—

básicas

—memorias

tecnológico ful -custom.

mapeado incluyéndose:

programables

no

las

de

tipo del

células

usadas

sólo

centró

arrays

alternativas

células,

el

para

de

puertas.

de

lógica

programables mapeado

implementa¬

También tanto

Tres

programable. y

arrays

mapeado el

para

de

de

caso

tecno¬

lógica

pro¬

tecnológico.

Referencias 1.

G.,

Hactel, Academic

2.

DE

Inc., 3.

Knapp.

and

F.

Publishers. G.:

MlCHELt.

SOMF.NZI:

Logic

Syrtthesis

and

Algorithms.

Verification

Boston:

I996.

SynthesisandOptimization

of Digital

Circuits.

About

Programmable

New

York;

1994. S.:

Frequently-Asked

(http:/ www.opti i agic.com/faq.htinl).

Questions

(FAQ) OptiMagicTM,

Inc.,

Logic

©1997-2001.

ha

se

de

técnicas

ilustradas

tipos

tecnologías lógicos

de

tecnologías

y gate-arrays. así como

CAD, varios

las

en

lectura,

distintas

de

librerías con

las

presentaron standard-cell

herramientas

como se

proporcionaron

las

puertas

de

las

y por

capítulo

se

McGraw-Hil .

Kluwer

LÓGICO

DISEÑO

4.

Lattice

Semiconductor

6.

index.cfm).

GAL

spld

producís S.

(Ed.):

M.

Publishers.

XlLlNX,

L

Family poration.

FLEX

Altera

Sheet

Data

Embedded

I0KE

Device

Logic Altera

ds/dsflOke.pdf).

(http:/ www.altera.com/Iiterature

2.4

ver.

©1994-2002.

Inc.

Xilinx,

Corporation:

Altera(R)

Kluwer

Boston:

Spartan™-IIESheetData

XiHnx

INC.:

ogy. e FieldTechnol -Programmabl

Array

1994.

(http:/ direct.xilinx.coin/bvdocs/publicatioas/ds077_2.pdf)7.

Semiconduc¬

Lattice

©1995-2002.

TRIMBERGER.

Academic

125



AL

Corporation:

GAZ-r(R)-i

5=0

í=d^=¡> “

FIGURA

3-28

Circuito

3-5.

La

forma

de

onda

de

la

sor.

suponiendo

(a) Ib)

no

tiene

un

retardo

de

te)

tiene

un

retardo

inercia!

3-29

Figura

se

del

Problema

aplica

a

3-4

inversor.

un

Calcule

la

salida

que

tiene

retardo. 0.06

de

transporte de

0.06

ns. con

ns

de

tiempo

un

rechazo

de

0.06

ns.

_r —i



7

0.6

ns

0.6

ns



FIGURA

Suponiendo ta

(a)

ípi

H

la

Figura

rPHL

y

en

Calculando =

la

es

que salida

cada

0.50

ns

media

de

de

onda

rPHL

para

el

3-5

Problema

calcule

y

el

retardo

desde

cada

Tomando

(c)

Compare

=

sus

cada

rPLH

para

para

cada

puerta.

0.40

ns

respuestas

entrada

has¬

3-30

camino, de

partir

A

suponiendo

calcule

valores,

estos

/PHU

que

camino.

(b)

(ns)

3*29

Forma

3-6.

Tiempo

cada

para de

la



puerta.

Sección

FIGURA Circuito

y

(a)

y

comente

3-30 pura

el

Problema

3-6

las

diferencias.

=

0.30 para

ns

cada

y

LÓGICO

DISEÑO

3-7.

+

El

tiempo

gación.

el

+

Una

determinada

puerta

de

esta

información

se

3-8.

miento

Suponga

(a)

(b)

y el

Comente

la

negativo

de

^Demuestre

3-11.

función

caso

contrario,

3-12.

En

Un

sistema

de

retardo

Suponga

ns.

inercial

partir

a

que

el

para

el

valdrían

¿qué

encontrados

comporta¬ de

tiempo

propaga¬

suponiendo

(a)

en

positiva

lógica

en

combinaciones

las

combinaciones

salida

de Diseñe

I si

una

puerta

I que de

0

es

error

en

ecuación

una

mayoría

la

representación

con

salida

usadas

no

más

hay

función

una

un

escriba

seis

Hay T.

pulso

un

ÑOR

en

lógica

en

En

entradas.

sus

3 entradas. un

dígito

las

entradas

valor

0,

de 1 cuando

BCD.

código

en

Estos

a

y

decimal

en una

sean

el

en

de

resto

que de

de de

0101,

0111, secuencia

se

5

rante

0100, repite,

con

te/Sur). Oeste),

VNS

las

y VEO

está

encendido

-

disponibles qué lámparas conductor.

para

las

al

apaga 30

intervalo

próxima lámparas

del cada deberán

Suponga

REO

aplicar

ciclo que.

16

cada

en

para

el

1000.

basadas

intervalo

OOÍK).

la

Después

de

la

cada

salida y el

los

en

el

acaba

combi-

enciende

se

el

45

80

los

segun¬ y

comportamiento de

ocurrir

verde

durante

rojo

intervalos

16

Nor¬

Este/

-

que

Divida

la du¬

presenta

suponga

de

0110, 1000.

(Amaril o

(Amaril o

5 segundos segundos).

siguien¬

lógica

AEO

dada,

combinaciones

X2. X-¡) pasando

F(Xx,

=

0010.

ANS

por

intervalo

enciende

0011,

conectan

dirección 5

conec¬

se

Norte/Sur),

durante

se

combinación

controlada

durante

luz

posición

producir

0001,

Este/Oeste).

una

Z

para

líneas -

-

amaril o

superpone las

entre

lucir

Para

0. el

se

(Rojo

su

Z cambia

de

(XXX).

Cada Estas

(Rojo lámpara

La

segundos, rojo

0000.

con

puntos de la

un

final

del

hay?

1001.

1011.

I.

valor

binario y D:

C

1010, aparezca. RNS

un

B.

en

amplificador a

diferentes

contador A.

nuevo

Norte/Sur), Este/Oeste).

-

durante

(el

del

(Verde (Verde se

la

que de

salidas

I y

un

segundos,

antes

de

el

T

de

tres

una

para

forma

función

una

Z un

1110.

1111,

1100. 1101, comenzando

está

encontrar

líneas

los

dependiendo X2 un

amplificador,

funciones

sus

salida

de

binaria

control

de

cambia,

emplea en

código

el

en

0 y 1 mediante

interruptores apagada.

¿Cuántas

intersección

una

del

de uno

controla

se

Debe

apaga. los

estar

a

única.

es

entrada

se

combinaciones

segundos

nacional

aplicar

no

la

de

encendida

Z

secuencia

luz

cualquiera

estar

semáforo

Un

la

luz

La

lógica cada

en

binarias

salidas

X3.

Z.

0,

a

si

función

La

Cuando

Z está

luz

la

(b)

y

luz

muestre

intersección

una

en

esta

para

X,.

tiristor.

está

que

válidas.

emplea

tensión

tienen

interruptores

BCD

a no

luminaria

conmutador

como

un

entrada

baja

a

3

Exceso de

Esta

un

nombran

se

de

código

iluminación

de

y cuando de modo

rado

0.

luminaria.

la

y tado

mine

=

L),

parámetros

detecte

de

todas

para

de

dos

los

valor

valor

el

palabras, la

vestíbulo.

al

H

(L

NAND

el

que

determinada

+

0.10

rPLH

H).

L

toma

conversor

un

(a)

te

y

casos.

Diseñe

3-14.

ns

modelo

positivo

puerta

una

otras

de

(XXX) 3-13.

propa¬ necesaria

puerta.

salida

(H

función

cualquiera los

qué

de

tiempo

condición

rechazo?

salida

loma una

BCD.

0.05



un

de

mayoría

*Calcuie

¿Por

el

que esta

es

viceversa.

y

Una

la

aplicabilidad

cómo

negativa 3-10.

de

de

tiempo

rPHL

desarrollar de

pulso

un

ción

tiene

retardo

del

típico

Figura

menor

ser

3-7.

salida?

la

debe

debe

inercia! la

en

de

valor

retardo

el

para dados

términos

determinar

para

3-9.

rechazo

de los

En

127



COMBINACIONAL

deter¬ espe¬

un

cambio

y

128



FUNDAMENTOS

VNS

que rio

3-15.

6 bits

Diseñe

igual 3-17.

W,

Un

Y,

de de

parte luz

propia prioridad

de

parada

(en

verde)

(izquierdo luces

tráfico,

autopista,

Existen

tres

acceso

libre

o

sobre

los

de

necesa¬

3 bits,

4

bits

número

un

raíz

de

entrada.

es

menor

(A.

6

de

núme¬

un

4 bits,

Por

D)

3.5

que

si

la o

mayor

y

una

genere

binario.

en

nú¬

un

ejemplo,

que

C,

.

más

entrada

En

Por

sa¬

ejemplo.

Debe

la

diseñarse

roja).

de

vez

la

verde

del

parte

el

controlador

tiene

un

esquema entre

que controlador

este

su

con

central,

alternará

se

de

uno

aplicará

se

especificaciones

Las

carriles,

estos

luz

vehículos para

cada

servicio,

contrario

que

de

acceso

especificaciones

de

de

caso

forma

de

carriles,

vía

Uno

(verde). dos.

la

en

el

regular siguientes

para las

presenta carriles

otros

dos

otros

y derecho). verde (en

es

la

emplea

se

que

una

a

(rojo) los

a

las

del

controlador.

de

Si

de

la

de

número

4.

igual

número

un

partir

a

del

a

de

lógico

esquema

inversores.

e

entrada.

genere,

BCD

ser

servicio

su

obtener

el

OR

15(1111).

medida

«round-robín» otro

que

de

debe

entrada

una

debe =

vía

una

una

con

Z

6(0110)

sistema

3.5 3.

que

Diseñe

partir

a

de que cuadrada

0.

a

AND.

genere,

raíz

la

obtener

circuito +

desde

mayor

están

puertas

que número

del

aproxime

que

debe

X,

9(1001)

salidas usando

combinacional

o

un

demás

cuadrado

circuito

2.5

Diseñe

lida

3-18.

igual

igual que

COMPUTADORAS

combinacional

un

es

DE

1 y las salidas

seis

al

3 bits

de

mero

Y

=

las

circuito

un

de

raíz

REO

producir

Diseñe

+

LÓGICO

L



para

ro

3-16.

DISEÑO

DEL

uno

determina

y cual

son:

Entradas:

SC

-Sensor

de

vehículo

en

el

carril

central

SI

-Sensor

de

vehículo

en

el

carril

izquierdo

SD

-Sensor

de

vehículo

en

el

carril

derecho

RR

-Señal

(izquierdo

-1,

del

round

robín

vehículo

(hay

-1, -1.

vehículo

(hay

hay-0)

no

vehículo

(hay

no

-1,

no

hay-0) hay-0)

derecho-0)

Salidas:

LC

-Luz

del

carril

LI

-Luz

del

carril

izquierdo

LD

-Luz

del

carril

derecho

central

(verde

roja-0)

-1.

(verde

-1,

(verde

roja-0) roja-0)

I.

-

Funcionamiento:

1.

Si

hay

2.

Si

no

3.

Si

no

carril

4.

Si

no

Si

no

Si

6.

0

entonces

Localice

la

(b)

Localice

una

tabla

es

de

verdad el

número

es

1.

en

el

ni

derecho

LI

entonces

izquierdo,

el

en

pero

I.

es

los

hay

el

en

central,

carril

central,

LD o

LD

no

vale del

los

hay

en

los

dos

carriles

laterales,

pero

los

hay

en

los

dos

carriles

laterales,

L

=

que

pero

I.

=

se

ha

especificado

de

varios

a

1

en

alguno

de

los

puntos

0.

controlador.

mínima

implementación

ni

central

carril

el LI

carril

LI

será

LC.

de

(a)

inversores.

es

en

RR

cualquiera

minimizando

1 será

vehículos

si

el

es

central

I.

=

en

RR

anteriores,

ción

LD

vehículos

hay

el

LC

central

carril

en

es

si

carril

el

en

vehículos

hay

entonces

el

en

vehículos

derecho

entonces

5.

vehículo

un

hay hay

total

de

entradas

niveles, y

empleando

que

implemente puertas

fun¬

esta

AND.

OR

e

LÓGICO

DISEÑO

3-19.

el

Complete

diseño

del

decodificador

de

BCD

de

las

7

a

realizando

segmentos

129



COMBINACIONAL

los

siguientes

pasos: los

(a)

Dibuje

(b)

Simplifique

Tabla

las

re

-f

total

Verifique

(c)

una

salidas,

acuerdo

de

minimice

el

de

la

puerta

Diseñe

la

puerta

puertas

ÑOR

Diseñe

NAND

puerta

número

con

de

en

el

el

del

NAND

de

NAND

de

texto

lo

a

de

sumas

el

especificado

la

en

(b)

apartado Para

cada

el

Compa¬

válidas.

los

de

uno

siguientes

casos

niveles:

múltiples

a

NAND

puertas

diferencias.

las

explique

final

empleando

8 entradas

y

solución

la

en

y determine

productos circuito.

simplificaciones

son

entradas.

8

empleadas

puertas

de

implementar

para

entradas

de

forma

en

dadas

7 funcionas

total una

salida

de necesarias

entradas las

número

necesita

(a)

7 funciones de

que

su

Se

cada

para

3-2.

número

3-20.

7 mapas

2 entradas

de

e

inversores.

(b> (c)

3-21.

el

Compare

Realice

el

para

2 entradas

número

de

8

circuito

de

la

empleando

entradas sólo

y,

en

minimizando

3-31

Figura

Apartados

células

las

empleando

2

entradas.

de

la

inversores. los

parta

de

NAND

puertas

necesario,

caso

necesario

puertas

tecnológico,

mapeado

un

3-3.

de

NAND el

inversores

e

el

(mida

coste

y (b).

(a)

coste

en

área

Tabla

total

normalizada).

F

O

3-31

FIGURA Circuito

3-22.

Realice

la

Figura

3-32

el

minimizando

coste

3-21

Problema

células

empleando

tecnológico,

mapeado

un

el

para

el

(mida

de

coste

Tabla

la

área

en

3-3. total

para

el

circuito

normalizada).

T>“

FIGURA Circuito

3-23.

métodos

Empleando una

función

XNOR.

manuales

verifique

3-32

el

para

que

3-22

Problema

el

circuito

de

la

Figura

3-33

implcmcnta

de

130



FUNDAMENTOS

LÓGICO

DISEÑO

DEL

Y

DE

COMPUTADORAS

1> I> I> “

3-33

FIGURA

Circuito

3-24.

manualmente

♦Verifique de

las

que

3-34

Figura

la

el

para

funciones

3-23

Problema

XYZ En

la

salidas

las

para

circuito

del

y

jerárquico

son

Figura

4-10

el

encuentra

se

diagrama

+

XYZ

F

+

XYZ

G tabla

la

y

de

=

=

verdad

XY

+

XZ

+

del

X

decodificador.

w



FIGURA

3-34

Circuito

3-25.

manualmente

Verifique quico

de

la

Figura

W

000000001

X

00001

Y

001

las

que

3-34

10

1

1

100001

0

1

10011001

I

I

1

1 4-10

se

encuentra

I

0

o

1001

Figura

las

para

3-25

salidas

I

I

1111

la

verdad

de

y

del

circuito

1

1

I

1

1

1

jerár¬

son:

o

En

tablas

3-24

Problemas

los

para

0 el

diagrama

1

I

0

I

0

1

0

1

0

I

0

1

0

1

0

1

0

1

100000000 0

y

la

tabla

de

verdad

del

decodificador.

LÓGICO

DISEÑO

3-26.

La

Figura

ce

las

3-35

miento

el

muestra

funciones

diagrama de

booleanas

del

una

FIGURA

el

onda

3-28.

de

del

circuito.

En

la

exceso nar

las

los

Problemas

MSI

Describa

salidas.

Locali¬

74HC138. detal e

con

el

funciona¬

3-35

Circuito

Repita

sus

CMOS

circuito

un

de

131



Al.

circuito.

O

3-27.

de

lógico cada

COMBINACION

Problema

3-26

salida

Figura 3 para salidas

o

3-21

tabla

una

se

las del

entradas circuito

para

empleando de

BCD

del

ante

las

0 al

entradas

en

de

9.

y

3-27

lógico

parcial, resultados

los

muestran

simulador

un

verdad

3-26

de

vez

la

BCD

obtener

las

simulación

Realice

del simulación

una

del

obtener

para

10

al

las

de

lógicas

expresiones de

convertidor similar

15.

formas

para

BCD determi¬

a

CAPÍTULO

iI Funciones

circuitos

y

COMBINACIONALES

En

les,

capítulo,

este

muy

implementan

portantes

están

descripción

lo

dor. leccionar instrucciones dificadores se

de

la

ría

memoria,

y

muy los

de

usan

otros

de

fin

utilizados, componentes

muy

en

las

varios

de

componentes tanto

los

que de

la

la

muchas los

de como

im¬

bloques

ser

HDL.

del

de

estas

Se

intro¬

de

lenguajes alternativa

una

l/O. bus funciones

de

ejecutadas

a

conceptos computadora

de

dentro

En de

este

genérica,

teclado. los

procesadores

incluso

los

emplean

a

para

procesador. lógica bloques aplicables

son

las

el

en

se

y e¡ La

general, capitulo

del

principio datos

los

por el

como

complejas computadora.

al

que aparece seleccionar decodificadores entrada/salida

para Los

componentes,

instrucciones

presentación y Verilog

la

Los

funciona¬

esquemáticos. de al

determinar

grandes.

de

componentes

genérica

placas

las

en

más

codificadores,

Aparte grandes,

más

para VHDL

importantes

conectadas

placas manejar

para

y

computadora

una son

se

muchos son

ecuaciones, de

a

usa

descripción

de

verdad,

las

los vehículo hardware

circuitos

correspondientes digitales

bloques

programable. y sistemas distintos

a

como

sus

decodificadores,

variable,

lógica

circuitos

unidas

lenguajes

diagrama multiplexores

en

y

y sirven

y circuitos denominaremos

de

única

una

de

hardware los

funciones que

multiplexores

construcción fuertemente

la

funciones

tablas En el 1, los

de

funciones en

varias el diseño

en

reutilizables,

código,

de

ducirán

útiles

fundamentales,

circuitos

conversores

las

estudiaremos

fundamentales,

memorias.

Capítu¬ procesa¬ para

se¬

Los

co¬

descifrar

tas

programable así

en

como

funcionales a

la

mayo¬

134

4-1



FUNDAMENTOS

Circuitos

LÓGICO

DISEÑO

DEL

3,

Capítulo

el

sección

definieron

se

definiremos del

simplemente importancia

casos,

nes

tienen

se

fabricaban

una

de de

muchos tales

para

mos

circuitos

entender de

circuitos

ciales

como

nes

los

los

alta

están

En

capítulos

Capítulo

secuenciales

los

Capítulo

tanto

los

realicen

que 4 y

5,

circuitos

las

este

en

y

construi¬

jerarquía,

Capítulo

secuen-

6.

funcio¬

Las

Sin formar

pueden de

elementos

del

almace¬

combinacionales

base

mediante

salidas

Las

los

em¬

circuitos

combinacional

funciones como

secuenciales

los

con

combinacionales.

bloques Capítulo las

muy

fundamen¬

circuitos

y

capítulos,

siguientes

como

de

mayoría,

hacia

funciones

de

circuitos son

circuito

como

Ademas,

útiles.

muy

circuitos

en

almacenamiento.

almacenamiento.

de

funciones

combinacionales

Funciones

FIGURA

4-1

Diagrama

de

lógicas

para

y

bloques

circuitos definidos

de

empleo

en

y entender

describir

para

el

aquí formar

6.

de

lenguajes

más

implican implementación

el

supone o

dos

Asignación,

Las

de

lógicas

puertas

funciones

de

un

diferentes.

circuito

secuencia]

no

única

una

por

y

la

funciones

La

habilitación

lógicas

y la

com¬

transferencia,

no

consecuencia,

Como

lógicas.

puertas

variable,

las

asignación

y constantes.

emplean

se

puerta

la

operaciones, variables

usan

de

algunas

son

primeras Sólo

en

inversión

(o el

implica

comple¬ empleo

variable.

por

transferencia función

dos

operaciones

estas uso

un

y habilitación

booleano.

operador de

mento)

inversión

elementales.

ningún

de

bloques

básicas

transferencia,

asignación,

binacionales

cuatro

exterior

funcio¬ funcionales

bloques

para

de

en

Estas

asociados.

son

al

ire¬

casos,

mientras

diseñar

almacenamiento

entradas

elementos

emplearemos



una

los

entorno

elementos

con

servirán,

Las

los

esta

correspon¬

algunos función, de ella.

la

del 4

En

sus

hardware.

descripción

una

el

hacia

posteriores 5. junto

de

como

tanto

van

de

4-1.

su

comienzo

Capítulo

elementos

con

en

son.

este

en

En de

funcionales

bloques al

y estudiados

Figura

la

en

los

de

integración

discuten

se

exterior

combinacional

definidos.

3.1

combinados entorno

mediante de

Sección

muestra

se

del

tanto

namiento.

la

sus

y

con

escala. Hoy. emplean para implementaciones el empleo

se

o

escala

que

menudo

a como

circuito

alta

en

media

y

funcionales

Normalmente, funciones

estas

muy

funcionales

secuenciales

proceder

y

pequeña

combinacionales

VLSI. de

descritos

bloques

bargo.

circuitos

instancias

digital.

bloques

funciones

una

y

diseño de

los

Las

los

el

en

(VLSI),

como

Los

y

circuitos

función

la

especial integrados

integración bloques.

estos

para

circuito

un

diseño.

su

y

junto

funcionales. a partir implementación En el pasado,

bloques

como

obtener

presentaremos

como

escala

alta

proceso

combinacionales determinadas

referidos diseño

de

circuitos

los

combinacionales

combinacionales.

través

a

otros

Si

COMPUTADORAS

ilustraron

e

funciones

algunas

circuitos

dientes mos

La

DE

combinacionales

En

4-2

Y

y complemento único

bit

de

depende La

Tabla

4-1

una

muestra

única

variable

las

tablas

X.

serán

de

verdad

posibles, para

mucho,

como

estas

funciones

la de

Y

FUNCIONES



4-1

TABLA Funciones

de

F

X

La

primera

tante

1 la

de

lógicos.

y la brarse

hacia

ycc tal

F.

mediante

y

1

las

columnas

simplemente la

las

implementaciones muestra

inversor

la

de

aprecia

se

la

tensión

la

0

Xa

se

entrada

la

X

emplea

en

símbolo

masa nom¬

desde

X

representa

se

observa

se

=

es¬

puede cable

complemento

comoF

la los de

símbolo único

un

el

muestra

el

último

Este

de

asignación

como

y se

por

conectando

de

tai

que

Finalmente,

partir

F.

representa

se

alimentación.

4-2(c).

Figura

logra

que

X

entrada

La

salida

la

a

alternativa

implementa

se

en

1

o

constante

de

transferencia

La

0

representación

una

positiva,

símbolo

la

funciones.

cuatro

estas

para constante

una

lógica

se¬

se

tanto

por

la

X.

salida

conectando

4-2(b)

cons¬

En

modo

este

X,

es

valor

asignación.

una

X,_de

función

la

0 y el

constante

cabo

a

entrada

de

columna,

tercera

la

l evan

variable

la

valor

el

asignan

tabla

consiguiente,

por En

VDD.

la

de

en

el o

como

un

l

0

salida.

I por

constante como

1

1

implementa Figura Empleando

La

4-2(a).

Figura quemas

0

muestra

se

1

-

0

convertirse

para 4-2

F

X

=

0

es

la

F

1!

1

función

a

Figura fijos

La

valores

0

=

respectivamente,

entrada

variable

una

0

de

la

complementa

ra

última

función

columna,

gunda re

la

y la

a

135



COMliINAClONALES

CIRCUITOS

Figu¬

la

en

4-2(d). KcC 1

^DD

°

F=

I

=

F=X

X F

1

(c) F

0

=

0

_L

F-0

|

HUI

4-2

RA

de

Implcmeniación

Funciones funciones

Las mos

4

Fde el

bits.

funciones

supongamos Ordenaremos

que

bit

consiste

en

escribir

mos

1. 0).

las F

de

implementación un

cómo

de

barra

una

muestra

F,

separamos

básicas 1 A.

(0.

vector

bis

múltiples en

varios

la

la

4-3{b).

Figura F

en

cuatro

puede Figura El

cables,

uno

el

vector

F2

que

por

bit

0,

a

0,

valores

F.

y

los

A

=

simplemente los

1. nombramos

de

línea el y

pode¬ 1.

F

(0,

=

Fy

como

esquemas

indica

y el F que

Entonces

A.

=

a

hemos

repre¬

mayor

grosor de

número

los

Por

función

una

significativo F0). Suponga

F,. F0

única

barra

la

un

1) y para

en

una

de

y o

comodidad,

los cada

I.

F(3:0)

empleando acompaña

conectar

F2. A

=

(ü.

=

como

Por

4-3(a).

F

Fj

l,

de

bit.

único

que construyen el bit más

sea

(F3,

=

=

0.

=

F„

y

Pode¬

simultáneamente.

funciones

F3 F

referida

ser

Fj

F2, que

0,

=

Para

entero

poder

modo

F3

relacionados

hilos Para

A).

F,. de

bits de

vectores

funciones. funciones

slash>cruzándola.

(

X

varios

a

como

proporcionando

de

conjunto

bits

cuatro cuatro

funciones

muestra

se

sentado con

el

función

Esta

tenemos

las

como

variable

única

una

aplicarse

pueden

múltiples

de

significativo, siguientes

menos

anterioridad

con

estas

en

pensar

de

funciones

bit

definidas

ejemplo, F0

varios

de

(d)

(b)

(a) “

f.

X—pO—

bits

adecuadamente.

cables,

apropiados

1. su

136



FUNDAMENTOS

DISEÑO

DEL

LÓGICO

Y

COMPUTADORAS

DE

0

2-.\s

■h

1 A

■h

A

■Fa

F( 2:t) F

(a)

3.1=4.

,4

(b) A*

i>-n

B-

D— T>-

"^D-l

=D—

t>

D—^O(el ¥

FIGURA

4-4

Implementación TABLA

¥

de

dos

funciones

de

asignación

usando

valores

4-2

Implementación A

B

0

0

0

de Y

0 1

1

B

asignación

por

Y

Y=AB+AB

0

1

1

A+

=

función

una

=

de

valores

=l)oY

BU,

A+

=

+AB(I%

0)

=

0

0

1

1

1

1

t

1

0

1

AB

h

Habilitación El

jeron

de

concepto los

habilitar

conceptos

tación

permite

entrada

por

que un

una

de

estado

salida señal

una

de

alta

señal

apareció impedancia

en

alta

de

entrada

impedancia

primera

por

vez

(Hi-Z) hacia

pase en

la

salida,

y la

en

Además deshabilitación

Sección

2-9 En

tri-estado.

buffer

salida. la

la

de

donde

la

general,

reemplazar también

introdu¬

se

la

puede

habili¬ señal sustituir

de

138



FUNDAMENTOS

la

señal

entrada

de

da

o

lo

no

salida

Por

está.

(habilitada)

estos

la

señal

de

entrada

ra

4-5(b).

EN. Por

sando

es

necesaria

ejemplo,

si

la

señal

EN

si

señal

sumada otra

Figura

(OR) la

parte,

el

señal

Si

el

valor

puede EN

EN,pues

un

la

señal

(deshabilitada).

habilitada

EN

como

0

=

la

en

en

Figura

a

la

señal

la

muestra

como

y

con

En

(AND)

1. entonces

a

tal

EN.

la

a

multiplicada

es

a

habilita¬

está

directamente

está

invertido,

ha

X

adicional,

salida

pasará 0 fijo

deshabilitado

ser

se

X

entrada

de

entrada

de la

entrada

mostrará

señal de

salida

señal cuándo

la

1,

salida

la

complemento

de

entonces

la

fijo,

La

1.

o

determinar un

0,

a

0

a

0

sea

para

4-5(a).

con

bien

tiene

está

EN está

la

denominarse

a

la

muestra

-Y será

salida,

EN.

deshabilitado

como

la

en

o

valor

el

fijo

COMPUTADORAS

ENABLE pero si

casos,

DE

Y

valor

un

por

denominada

menudo

LÓGICO

DISEÑO

DEL

lugar 4-5(b).

de

si el

interruptor

Figu¬ 1, pa¬

(a)

| que

las

n

esta

aparece

variables con

que

donde

líneas, de

ni

entrada.

y salidas Si

decodificadora. 1.

A en

la

partir Figura

de

tabla

esta

Su

D{) de

es

I y =

0,

decodificación

la

implementan propósito La

y

Figura

obtiene

£>„

D

Dn 0

l

1

0

=

A

=

A

0 1

D, (b)

(a) ¥

FIGURA Decodificador

4-6

de

I

a

2 líneas

menos)

mini

la

función

decodifi-

=

y

la

A

muestra

0.

I y se

denominan

(o

4-6(a)

entonces

verdad,

se

2"

generar 2 obtenemos

4-6(b). ü.

A

2n.

^

Para

entrada

una

función =

funcionales

bloques m

a

2 líneas

a

ces

circuito

n

Si

tabla

tér¬ de

1, A enton¬ —

dando

el

140



FUNDAMENTOS

En

la

Figura

para de l

tabla

esta

entrada

y ,4n

implementa el

diagrama

ta

AND

de

iguales el de

2 entradas.

uno

A,

A0

4-7(b).

las

Do

Di

conectadas

d2

D?

0

0

0

0

0

1

0

1

0

0

1

G

0

0

i

0

1

1

0

0

0

I

las

entradas

la

de

salida. puer¬

una

decodificadores

dos

a

circuito

cada

para mediante

implementa

se

a

de

el

término

mini

un

término

a

que

consecuencia,

igual valores

dos

los

Como

salidas

salida

de

siempre

número

mini

están

I

Las

valor

un

aparece a

variables,

conectadas

0

1

el

para dos

cada

AND

líneas

igual

es

de

puertas

de

una

salida

términos

fila

decodificadora

decodificadores.

los

de

cada

en

función

segunda

una

general

binario

Figura

Estas

cada

por

la

La

código

de

verdad

variables,

0.

mini

posibles

lógico

dos

a

de naturaleza

la

de

representen

cuatro

En

mejor

términos

COMPUTADORAS

tabla

la

ilustra

salida

DE

Y

muestra

se

mini

de

¿4,

neas.

4-7(a) 4, que

=

son

valores

3

y

ym 2

=

n

LÓGICO

DISEÑO

DEL

de

1

2 lí¬

a

AND.

puerta

(a)

¥

FIGURA

4-7

Extensión Pueden

construirse

términos

con

de

decodificadores

una

puerta

decodificadores

decodificadores entradas.

de

número

En

de

agrupaciones El

decodificador

que

el

AND

construir

términos,

decodificador

un

AND

8 puertas

de

observa

2 entradas.

El

procedimiento

1.

Hacer

2.

Si

es

decodificador

La

es

k de

2*

8

a

líneas un

y

resultado

puertas

o

3)

=

emplearemos,

decodificador

de

decodificador

el se

entradas

de

muestra

2 líneas

a

2 AND

puertas en

formar

para I

de 4

a

total

número

menor

y

salidas.

y

AND.

puerta

(n

jerárquico

entradas

con

los

que elevado

un

diseño

emplea

que

mismo

con

mini

la

a

alimentarán

que

puede

4

a

implementarse

2 entradas,

de

mini

los

como

se

4-8.

Figura

siguiente:

k

dividir

par.

el

método

cada

alimentan que resultante

estructura

n.

decodificadores Usar

2 líneas

a

general =

k

I

4-7.

Figura

3

4 líneas

a

un

el

de

Jerárquicamente, de

la

en

2

de

decodificadores

usando

de

como

de

medida

a

decodificador

tiene

ampliación

decodificador

un

modo

este

mera

da

cualquier

construir

por la

mediante

proporciona

se

función

cada

Desafortunadamente,

solución

esta

para

obtiene

se

que

Para

grandes,

simplemente

entradas.

más

tenga

sección,

esta

puertas

construido

que

más

hacen

se

lineas

4

a

impleincntando

mayores AND

2

de

Decixliíkador

tamaño

AND

puertas de

2 para obtener de salida

entre

tamaño

conectadas de

a

salida

k/2. 2*:. un

2a

Si

decodificador

>y2.

Emplear k

es

impar, de

2* puertas

AND

calcular

(i

tamaño

de

conectadas +

salida

l)/2

dos

a

y

22

f>3

0

X

X

0

ú

0

0

1

0

0

1

0

0

0

1

0

1

0

t

0

0

1

1

0

0

0

1

0

1

1

0

0

0

1

1

de

la

entrada

de

mientras

i»-|

D—D-*

Decodificador

4-111 con

seña)

de

habilitación

de

2

a

4

lineas

única

una

implementa transmitida

decodificador

demultiplexor

un

de

las

que

otras

y

La

entrada

sólo

es

A0.

en¬

con

de

datos

direccionada

ejemplo,

Por

las

I

diferen¬

decodificador

un

A, EN,

contrario

es

El

entrada

selección

(b) FIGURA

en¬

y

de

entrada

demultiplexor.

(a) ¥

de

decodificador

aplicaciones

razón,

esta

Ar

A%

encen¬

total

que

tienen

EN-

E\

de

cuando

Lo

mientras

datos,

Por

la información pero las dos líneas

'o*

estará

número

circuito

señal

circuitos

decodificador

aplicado

El

líneas

n

los

en

luces,

luz del

implementación los

los

valor

el

de

multiplexores. procedente

salida.

qué las

una

el

4).

entradas

de

de

proporciona

EN

también

cuatro

especificada D2

es

exactamente

son

las

4-10

decodificador por

una

recibida

líneas

sobre

mostrado

del

conjunto ^

las

empleo

información

bits

habilitadores.

decodificador. el

Aunque

denomina

se

hacia

la

selección.

de

habilitación de

una

Aq)

variables

conexión

(n

habi¬

habilitación

I, solamente

=

demultiplexor.contPararolar de

este

esta

señal

circuitos salidas

un

en

del

posibles de

demultiplexor.

diagramas

sus

entrada hacía

el como

EN

salidas

la

determinada controla

mayores

cual 2n

combinación

una

habilitación

con

decodificador.

mediante la

las

de

una

de de

conectando de

de

las

todas

habilitadores

las

los

señal

con

0,

decodificador

selección

la

de

=

y cuando

de

modo, y

EN

del

el

circuitos

en

cada

emplea

se

salidas

Si

denomina

se

salida,

tratará

esquemático

¡mplementarse copias

puede

habilitación

decodificadores

una

distribución, a

distribución

esta a

cada

se

transmitida

es

los

en

4-5,

selección

la

a

Sección

la

colocando

este

líneas

4

a

Para

verdad.

apagadas, Para

de

vez

0.

apagadas.

tres

en

las

estarán

reducirse

puede negadas,

sus

(A¡.

otras

de son

De

n

de

control

2 de

tabla

demás

luces

del

decodificador

EN una

las las

0.



entrada

su

sólo

todas

I y

EN

dida.

1.

=

es

a

muestra

habilitación

con

decodificador.

del

el

junto

Para

0.

la

a

4-I0.

mlíneas

a

salidas

resulta

4.

=

m

Figura

son

EN

conect EN arán

se

~2 n y

Para

tas

a

se

formal

implementación un dibujo

La

solo

143



NACIONALES

habilitación

de

de

habilitadores

COMUI

CIRCUITOS

¡mplementarse.

posibilidades,

señal

decodificador

circuitos

debe

que

nuestras

con

función

La

3 el

caso

de

Y

demás

si salidas

144



FUNDAMENTOS

inactivas

permanecen

4-4

DISEÑO

DEL

luces,

con

lucirá

intermitentemente,

(A,,

LÓGICO

mostrando

A(j)

10

=

un

DE

0

lógico.

Si

mientras

decodificador

el

alternativamente

EN

y

COMPUTADORAS

Y

controla

cambiando

que

todas

las

que

realiza

estarán

luces

demás

de

conjunto

un

la

0.

I y

entre

cuatro

controlada

luz

D2

por

apagadas.

Codificación Un

codificador el

el

codificador una

tiempo, Para

tabla

de

dice

j

es

tabla

7.

o

Puesto

tabla

la

de cada

por

una

entrada



ecuaciones

de

de

una

filas

las

de

las

que

variables

A,

resultantes

El estar

implementan codificador activa

recién al

mismo

¥

+

Dy

+

+

Df

Z>2

3-

Dy

+

+

D-¡

O4

+

Dy

+

+

Df

=



OR

de

4

de

0

entradas

dos

Df,

limitación se

verdad

un

para

de

activan

codificador

para

sólo

que

una

simultáneamente,

octal

a

de

las

I>

1>S

0

0

0

0

0

4

Di

Dy

Do

Oy

¿2

la

salida

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

I

0

0

0

1

0

0 1

0

0

0

0

1

0

0

0

0

1

0

0

0

1

0

0

0

0

1

0

0

0

0

1

0

0

0

0

0

1

0

1

1

de

8

a

de 3 líneas,



presenta

An

A.

0

0

variables

entradas

binario

0

1

0

puertas

n

las

A2

Salidas

J>6

0

la

D\

Entradas 7

1 si

encon¬

con

4-4

TABLA Tabla

D

emplear

codificador

el

subín¬

posición

la

en

el =

la

entradas.

la

presenta si

tiempo:

Para

A0

de

son:

3 puertas descrito

con

A,

1.

I

mismo

especifica¬ partir

es

combina

OR

puerta =

I al

1 cuando

un

puede implementarse

puede Cada

valor

un

tienen

aproximación

salida.

salida

es

ejemplo, se

decodificador

de

1 para

un

A|

se

el

de

salida

la

impares,

son

Esta

tabla,

Aq

que

posición

valor A

que

8 entra¬

correspondiente

el

indiferencias, las

en

Por

el

valores

serán

es

tiene

lomar

los

gene¬

codificador

de

generan

que

columnas

valores

estos

la

tienen

salida

salidas

salida

de

codificador

Este

con

líneas

ejemplo

puede

las

las

4-4.

salidas

3

todas la

Un

entradas una

binaria. de

Tabla

cada

en

todos

que

representación A partir

verdad.

I

un

la

filas, 1 para

es con

Las

Un

decodificador.

del

salida.

entrada.

la

y

las

de

una

ocho

como

binario

en

5

soporta,

que

de

de en

restantes,

observamos

representa 1. 3,

muestra

sólo

que tendrá

sólo

correspondiente

su

OR. las

suponemos

combinaciones

verdad se

entrada

de

56

dígitos

valores

inversa

operación líneas

n

y

los

se

que

la

entrada

a

los

de

uno

la

las

de

Binario

a

Si

entonces

dos.

menos)

Octal

cada

por binario.

digital líneas

correspondiente

de

número

(o

binario

código

das.

trar

2"

tiene

ran

función

una

es

codificador

1

0

0

0

0

0

0

1

1

0

0

0

0

0

0

0

1

1

1

puede una

FUNCIONES

combinación

incorrecta.

codificador

binaria

sentación res

establecen

Si

asignamos

Dy

Df,

han

se

que

Dy.

entradas

están

a

D0

Esta

I.

es

las

En

tal

es

si

que

senta

la

las

columnas

usan

para

senta

el si

si bit

el

el

I.

aparece la

a

número

resumida

tabla

bit

1XXX

la

Tabla

las al

en

plazando fila,

4-5.

es

2P.

de

I y

0

la

Tabla

modo en

párrafo iguales

La

tabla

de

Con

el

igual

tanto

mayor

todas

cuando

cuando

salida

una

si

y

tiene

porque

ambigüedad se produce

que

codificada.

sea

mayores,

110

otra

adicional

las

entrada

la

indique

que

i.

a

combinacional

de

de

construir

filas,

las

X.

Del

valores

X

de

las

es

verdad

que mini

entradas

mini

un

D2

£>,

D0

0

0

0

0

0

0

0

l

0

0

1

0

1

X

variable

se

inverti¬

es

la

entonces

/>„,

co¬

cuando

de

codificador

con

la

en

la

4-5, valor

fila

para térmi¬

mini

obtenerse

reem¬

incluirse

más

en

de

filas.

prioridad; esté

prioridad

A0

V

X

X

0

1

Tabla mismo

puede

mayor entrada

esta

fila

cada

debe

varias

de

la

es

el incluir

nunca

salidas

Dy

única

la

en

Salidas

Dy

X,

la una

tienen

término

término

las

entre

de

no

una

00IX.

4-5 de

0 y

en

repre¬ variable

cada es

ejemplo, que debemos

Entradas

1

tabla

por

Por

fila.

cada

entrada

otras

ejemplo

entrada

para

completa resumida

modo,

de

la

en

de un

la

la

00IX

términos,

representadas

verdad

sentido

sigue:

de modo.

este

verdad

de

tabla

de

repre¬ X

tas que de entrada

en

de

ta23bla el

entrada

completa

conflictos como

TABLA Tabla

aparecerá verdad

mismo

4-5

¥

no

número

en

existan

no

De

mini

cuatro

filas

cinco

columnas Por

DyD2D\lo.s

combinación

la

las

en

prio¬ mayor

de

Mientras

términos. con

de

en

de

mini

de

filas.

X

las ocurce

términos.

la una

las

los

el

es

p

8 filas

de

cuenta

X.

la tabla

donde

que

la

reducida 16

tenga

que

prioridad

de

de

son

como

y combinación

bit

una

no

que

Tal

de

habitual

de

prioridad

con

aquella

tabla

esta

indiferentes,

te'rminos

de

X.

las

verdad

condiciones

en

tiempo,

para

de

codificador

codificador

un

función

una

del

mismo

1 al

a

verdad

implementa

que función

la

anterior,

empleo

tabla

la

productosjJe

Para una

Formamos

el

términos

=

por

circuito son

correspondiente Si el correspondiente en el producto de posición filas

salidas.

salidas,

puesto

un

representan

de

menos

ha

en

que

representa

todas

será

produce

se

las

números

salida

proporcionando

se

entradas

salida

es

no

El

tendremos

delantera.

de

rrespondiente

una

más

producto

variable

no

o

la

representar

negada

binario

a

resolverse

es

información de

la

repre¬

codificado¬

ellas

de

una

la

es

circuitos

Dtdel

salida

no

algunos

representan

que

I.Dy la

a

combinación

sólo

que

tiempo,

todas

en

menos,

asegurar

entradas

mismo octal

mencionado

dos

misma

esta

para

las

a

I al

ceros

prioridad

en

entradas

codificador mostrar

al

ha

da

se

las

resolver

simultáneamente

puestas

a l. Esta iguales ambigüedad,

son

145



COMBINACIONALES

prioridad

tomará

entradas

Para

puede

con

se

prioridad

da

el al

con

Como

6.

a

entradas,

codificador

Un

tres

CIRCUITOS

son

y

salidas

las

mayor

colocado

0.

Codificador

ridad.

en

discrepancia

de

una

que

prioridad prioridad

una

una

como

si

ejemplo,

puesto que del 3 ni del

ni

prioridad

es

Por 111

será

Y

0

0

X

0

1

l

X

X

1

0

1

X

X

1

1

1

1

tanto

por a

1, la

salida

no

para

146



A,/40

es

l

tiene

el

siguiente

teniendo

binario

(el

fila

están

la

las

sólo

cuando V

en

0

=

la

las

y

la

de

las

de

circuito

simplificar

las los

salidas

codificador

funciones

de

si

entradas

que

estén

por

todas

A0se

y de

los

ecuación

tas

ecuación

mapas salida

ha

se

muestran

Di

la

en

Ot

00

X

01

1

I

1

I

!

es

la

en

1

1

I

í

1

de

niveles.

de

de

variables

acuerdo

con

D[

+

+

Di

Di

+

\£>,D0

,

00

01

11

(

1

11

I

D-,

1

¡

l

D,

W-

\

Di 1

1

1

1

“i

rr Dfí

Di



10

Di

+

Sq

serie

acarreo

del

acarreo:

el

camino

de

retardo

retardos

de

de

niveles.

se

retardo

ha

largo

npara

suele encontrado

la

puede lógica La

de

costa

un

sumador

ser

uno

del

una

de

acarreo

para

al

los

16

grupos

un

grupo

bits

con

grandes

más

más

alternativo sumador

es

un

circuital.

transformación

los

bit

sumador

un

de de

comptejidad

mayor

una

retardo

gran

de

diseño

un

mediante

obtener

transformación

través

a

). Este a

aunque

un

significativo

menos

(o

se

sustituir

más Así,

Este

ello

implícito bit

del

puerta.

puerta.

anticipado acarreo

dos

de

l eva

concepto,

camino

reducido, en

5-6.

2

el

en

el

Por

acarreo

del

lógica

+

en

retardos

retardo

un

simple

hay típico, 2

34

consistente

Figura

de

Cada

acarreo

obtener

posible

A genera

color.

y Colocando

filas.

0.

y

5-5 de

computación.

generación a

la

es

con

serie

acarreo

serie es

sumador

práctico

diseño

para

con

512

es

|

FIGURA

que un

retardo

típico el

.

implican

que

B\

aunque

puertas

el

diseño

atractivo, diseño

serie,

acarreo

serie,

acarreo

11

de

usual,

método

íj

acarreo

Para con

0

anticipado

muchas

significativo.

más

11

componente

un

ZT

acarreo

con

las

a

líneas

ejemplo

Sumador

debido

de

es

un

S;

con

1

diseño.

Ú

Sumador

0

el

es

las

con

es

itj

Cj

el

cascada,

en

Éste

1

acarreo

posición

típico aplicaciones por

conocidos

problema.

cada

verdad

de

entrada

con

muchas

de

0

significativa

menos

indica

circuito

tabla

una

L_^j

la

By

ejemplo

este

0

salida

de se

un

0

B

bits

salida

en

de

gran

reutilización

es

emplearse diseño

el

que

de

de como

bits

4

de

I

A

1110

pareja de

acarreo

superior,

sumador

serve

la

para

correspondientes

Olio

S

Acarreo

El

i

pl

acarreo

operando operando

Segundo

recibe

COMPUTADORAS

El

diseño

del

fijos sumador

de

bits de

del 4-bits

su¬ se

FUNCIONES

Ú

FIGURA Desarrollo

Y

CIRCUITOS

de

acarreo

5-6 de

un

sumador

con

generación

ARJTMÉT1COS



195

196



FUNDAMENTOS

parte

que A

PFA

un

Hemos

rreo,

completos PFA

Cada a

1.

la

propagación

al

generación. cuenta

el acarreo,

dor

de

esenciales

son

y

C,

trante

El

la

y

ocho

puertas

Puesto do

sólo

retardos

dos

el

en

que

de

anticipado

pueda

camino

de

niveles,

dos Para

C, complicada

extenderse 4 bits

acarreo

se

muestra

serie

de sin

permanece la

encontrar

ecuación

para

salida

do, la

de

partir

a

de

C2

la

un

es

pues

debe

=

función

se

un

este

fan-in

mismo

de

cinco, circuito

mediante

iniplementa implementar lo

C4 puede

que

para

bits

serie

y

los

aca¬

sumadores



G, C, las

a

la

OR

tener

en

O,

es

no

se

también

de]

es

semi-suma-

Igual

el

que

exclusiva

0.



función sin

I,

posición

camino.

el

P,

l ama

se

Cuando

en



igual

sea

Para

Cí+|.

a

es

la

entrada

una

que

posición

del

suma¬

acarreo

en¬

+

Gj

+

la

implementación

la

lógica

el

P2(G,

Gi

+

P

G3

+

P,C|

+

P

dos

mismo el

aumentar

superiores

P,(G0

(por

embargo, la

distributiva

aplica

ley

P0C(J)

acarreo

para directamente

el

a

aca¬

está

ya

en

niveles.

cuatro

lógica

niveles.

dos

obtener

para

C2

imple-

con

C}

de tiene

la

=

]PoCo

P

de de

niveles

la

con

Estamos

ejemplo,

del

aplicando

y

G2

Pero

retardo.

5-6(a>

mo¬

P2P\P()Cq

+

método.

mismo

P(jCq)

+

P2P\Glt

Figura

la

P0Q)

+

Del

C3:

para

,Gn

ecuación.

esta

acarreo

niveles

+

-Ia

el

C2,

sin

circuito

reemplazar lógica

le

del

dos

,ci Q

de en

in¬

entradas

si

señal

IEEE

Las

reset.

y

consiguiente,

entradas

S

ID

el

con

y por

círculos

como

sistema

estándard set

nombrada

producirá 6-l5(b) Figura el especifican

tabla

las

lógico

cualquiera. digital

ser

un

0

un

de

pueden de

de

la

en

(o

ausencia

en

gráfico

entrada

I delante,

Rtienen

flip-flop flip-flops flip-flops

el

clear

o

lógico

l

un

decir,

(es

reset

y ponen

asincrono

reset

directas

empiezan

que

ningún

l aman

símbolo

el

Una

entradas

otras

ID.

que

de

set

asincrónicamente

reloj.

entradas

control.

sus

los

muestra con

del

del

de

priori,

a

se

dependencia

aplicación

salida

con

6-15(a)

flanco

Se

La estados

funcionamiento

Figura

la

los

colocar,

para el

para

la

a

digital,

útiles

son

preset.

flip-flop.

afecta

entradas

estas

en

o

el

de

asincronas

especiales entradas

Las

C).

reloj

asincrono

sel

resetean

conecta

tran

de

entrada

denominan

se

entradas

proporcionan

la

asincronamente

Estas

la

estado

momentos

salidas

A

el

puertas,

en

lograrse

denomina

se

flip-flop

al desactivando

conectando

y

flip-flops

cambien

a

disparados gráfico

son

símbolo

un

entrada

ninguna puede

condición

los

las

flip-flop

los

mantiene

consistentes.

cronogramas

ca

todos

241



SECUENCIALES

set

y

reset

simplificado

Figura

circuito.

Las y

6-6).

ope-

242



fundamentos

rando

D La

de

lan

el

por

de

Hay pulso

los

y activos

tiempo

asociados

por

flanco.

Estos

flip-flop

un

D

flip-flop

de el de

caso

cual

las

entrada

flip-flop la

de

flanco

puede

sor.

En

el

flanco

el

tenimiento

que de

tiempo el

para

los

que Parámetros

cronas.

transparente

todos

6-16,

los retardo

similares

retardos de

de los

latches.

propagación

diseños

estabilización

que

flanco

del

de

sus

para se

pueden adicionales

y

flip-flops debe

Éstos

tP_

por

tos

mínimo

propagación

lugar

en

designan

se

salidas

las

tiempos

salida

se

dan

más

parámetros

y otros

los

an¬

por las

entra¬

el

valor.

nuevo

sólo del

valores

que inver¬

mínimos

de

las

el

tiempo

especifican

flip-

como

entrada

ia

que se

igual disparado

un

aparte

largo

como

la

inversor

un

para desde

y a

que

hacia

de

tal

flip-flops

los

de

los

puesto

van

ser

setup

activo.

la

tiempo mayoría

setup

rápidos reloj

retardo

Ade¬

copia. tiene

flip-flop

de

al

responder

la

consecuencia,

o

de de

activo

reloj

de

el

durante lo

Como del

adqui¬ disparado

maestro

el

más

el

podría

podría el

para

en

así.

salida,

esclavo

tiempo

reloj.

es

de la

parámetros, el tiempo de

en un

flanco

los

que

estos

setup

próximo

la

y

maestro

el

r„ salida

ser

flip-flop

un

causa

que

propagación,/PfPHL.LH

correcto.

ofrecen

temporales con

de

asegura Entre

de

o

es

que el en

pulso los

al

reloj

de

funcionamiento

fabricantes

de

parámetros

estos

cambios

así,

tiene

tiempo

anchura

modo el

fuera

del

no

tiempo

reloj

pulso

por el

De

si

la

en

erróneamente

difieren

tiedempos

mismo

desde

flanco

de

v

entradas en

de de

man¬

los

catá¬

productos. definir

para

necesarios

latches

los para

las

y para modelar

la

a

y

cambio

constante.

del

que

entradas

sus

tiempo un

provoca

momento

reloj

respecto

retardo del

del

no

el

proporcionar

a

con

activo

esto

por

a

denominado

y el para al flan¬

referenciados

son

esclavo

por

parámetros

l amado

el

correctamente.

que

tienden

medidos

Figura

de

la

que

podría copiase

en

disparado

tarde

definen

Puesto

control,

flip-flop

de

se

son

máximos.

contro¬

se

disparados

respuesta

que S, valor

transición Si

de

cambiarse

mínimo

la

a

activos

y

reloj un

lo

que

entrada

pulsos

los

tiempos valores

símbolo

maestro-esclavo

Los

que

mínimo

del mantener

pulso

de

menor

más

entre

los

la flanco

por no

SR

6-16.

Figura

tiempo

cambiando

el

valor

flanco

por

definen

intervalo Estos

reloj,

cambiar

pueden Se

sobre

del

flip-flops

flip-flop

reloj. tiempo

el

tiempo

considerando

mucho

un

S, cambiar.

estar

por El

6-16.

ser

activados

flops das

el

disparados Figura de pulso

deben

para

capturar

para

hay

en

tiempo Dno

cuenta

dos

excepto del

maestro

un

la

mismos

en

Ddeben

hay posterior

podría

y mínimo

ancho

un

muestra

efectos

resultantes

los un

para en

transición

momento

similar Ro

la

la el

el

el

hold),th

suficiente

chura

de

manera

entradas

hay

salida

de

negativo

Ro

es

de

más

flip-flops,

en

De

cambio

ambos

maestro-esclavo,

de

(tiempo

flecha

una

disparado y abajo

arriba de

ilustran

los

son

flanco

ocurrencia

intermedio

flanco.

flip-flop

el

cambios

negativo

tenerse

entradas

flip-flop

valor

un

por

los

las

al

debe

la

a

cual

un

Los

de

posición

esos

se

positivo

lugar

Para

C,

reloj

tiempo

con

positivo.

para

funcionamiento

flanco

de

flip-flops.

anterior

durante rir

reloj los

emplear

entrada

flanco

en

el

parámetros por

por

del

Al

La que

con

disparado

D

disparado

positivo

co

especi¬

muestra

flip-flops

de

parámetros

para

C

flanco

formal

reset.

y

reloj

funcionamiento

de se

habitual.

manera

implica

la

C.

reloj

Tiempos

la

tabla

de El

por

menos

set

D.

disparado

de

de

filas de

valores es

borde

del

izquierda

los

dos

símbolo

un

asincronas

la

a

últimas

flip-flop el reloj

muestra

entradas

con

lugar

el por

6-I5(c)

Figura

computadoras

para

que

controlados

son

positivo en

indicar

de

Las

reloj.

síncrono

para

entrada

y

del

funcionamiento

el

ascendente

logos

lógico

independientemente

fican

el

diseño

del

el

entradas

comportamiento

asin¬

CIRCUITOS

*

Mlmm

-

243



SECUENCIALES

*

c

^

1

b

H

0

Disparado

(a)

*

a

'»H

(alto)

pulso

por

*“

íhH.min

W

*

^i

-



.rnr

h-f-

(b) Ú

Disparado

FIGURA

Análisis

de

El

comportamiento

el

estado

circuitos

estado

del

actual.

niente

El

que Un con

las

entradas

circuito.

conectadas

directas

de

set

reset

el de

cíficos

a

lo

se

de

Para necesita

es

discusión

de

entradas,

sin

circuito

un

el

comportamiento

para

ilustrar

indirectamente

y

el

diagrama una

secuencia!.

Se del

los

el

muestra

se

una

Se

conocer

un

circuito

dibujar el

secuencial el

diagrama

tipo

de

consiste

los

incluye de

flipy si del

reloj normal

puede

o

puede

no

algebraica tabla

emplearán

de

para

estado

y el

ejemplos

espe¬

procedimientos.

lógico flip-flops

flip-flops

en

del

empleados

y.

circuito

normalmente,

secuencial y

una

lista

puertas

en

toda de

por del

y conve¬

señal

una

lógico representación

circuito.

y

entradas

funcionamiento

presentan

diferentes

si a

durante

usar

tipo,

sección,

esta

y estados. síncrono

secuencia! o

las

descripción

una

salidas

salidas,

de

obtener

en

circuito

entradas,

función

son

consiste un

las

por

futuro

entrada

lógico

combinacionales. que

la

de

diagrama

describen

que de

largo

de

determinado

estado

permanecen de cualquier

ser

lógico

estado

flip-flop

un

directamente

En

diagrama

Ecuaciones El

y

pueden

el

tiempo como

reloj

flip-flops

el

en

reconoce

combinacionales.

especificar diagrama

sucesión se

y secuencia!

circuito

un

del

puertas

de

tiempo

viene

salidas

entradas

Los

incluir

de la

lógico

las

de

secuencial

Las

análisis

diagrama

flop

circuito

un

circuito.

demuestre

bajada)

secuenciales

de actual

(de

6-16

Parámetros

6-4

flanco

por

funciones

la

información booleanas

244



para

el

las

entradas

circuito de

entrada

entrada

nombre

ejemplo,

claro

es

que El

combinacional.

cional.

Esta

salida

al

flip-flop». de

especificar

el

para del

to

símbolo y

El

tiempo

en

la

entrada

secuencial.

El

especificarse

letra,

las

de

tiene

dos

la

es

entrada

salida

del

flip-flop

de

ahí

el

totalmente incluido

la

flip-flops

6-17

Figura tipo

se

de

tipo está

y

de

ejemplo

un ,

flip-flop maneja implícito

que

muestra

una

siguientes

Y que

salida

la que salidas

salida

Y.

el

símbolo de

ecuaciones

Observe

de los

son

las

que la

entrada

puede

ÁX

=

B)X dos

en

circui¬

BX

+

Db

primeras

un

a

los

ecuaciones:

Da=AX

Las

de

convenien¬

pero

entrada

una

,

«ecuación

el

ecuaciones,

estas

en

este

circui¬

un

combina¬

nombre

combinacional

circuito

de

para

las

para

ecuaciones

entradas de

los

de

del

Y=(A

flip-flop.

entradas

las

Los

flip-flops.

emplean subíndices

y la tercera el símbolo A

y

B

ecuación D

designan

I>

O

las

>C

D

>C

Clock

£>

L

-t>° Ú

O

f FIGURA

Ejemplo

6-17 de

un

circuito

secuencial

el

respectivas

D

o-

+

especifica es

que

flip-flops.

O

la

usare¬

y

partir

algebraica

expresión Suponen

una

de

circuito

del

el

símbolo

A

booleana

de

para

flip-flop

variable.

expresión

secuencial.

el

dicho

a

la

variable

constituyen

En

entrada

señales denominado

emplear

una

circuito

un

las

genera booleanas

de

para

flip-flop

flip-flops

y especifican explícitamente los flip-flops.

C de circuito

por

los

lógico

está

no

la

a

de

diagrama la

al

de

subíndice

denota

conecta

entrada

de

entrada

ención

conv

ecuación el

subíndice

con

la

de como

que funciones

de

juego

un

la

variable

de se

combinacional

circuito por

flip-flop

ecuación

siempre

del

Adoptaremos

del

símbolo

ecuaciones

Las

partir flip-flop. el reloj

la

COMPUTADORAS

parte

la

nombrar para la salida

DE

describirse

puede flip-flops.

los

a

de

entrada te

Y

La

flip-flops

flip-flop

al

el

mos

LÓGICO

combinacional. los

de

ecuaciones

to

DISEÑO

DEL

FUNDAMENTOS

B

mismo

Tabla

de

Pueden

enumerarse

estados

flip-flops

las

de

secuencial

de

secciones,

la

actual

6-17

como

estado

sección

de

posible

combinación

ción

los

muestra

del

la

Ú

TABLA

000

de

estados I I.

lógico

ma

actual

en

flip-flop del

flip-flop

del

sección

La

actual

se

es

igual obtiene

de

0

0

0

1

0

0

0

1

1

0

A

0

1

1

1

1

1

0

0

0

0

1

1

0

1

1

0

0

1

1

0

0

1

1

l

1

0

0

estado

consiste

significa

valor

de

la

estado

del

La

sec¬

tarde,

combi¬

cada

para

el

en

estado

del

actual de

estado

D

está

futuros

del

especificado y

diagra¬ la

mantiene

se

el

del

entrada

de

Además,

valor

al

igual

es

ecuación

X.

entrada

una

D, A

la

en

des¬

del

partir

a

flip-flop flip-flop

un

futuro

y

1)

futuro A

estado

de

debajo

estado, las B

flip-flop

de

A

obtiene

se

es

(A. de

la

tiene

A, =

ecuación

o

de

entrada

(fí.

0 y la

entrada

=

AX

BX

+

X

es

igual

a

I.

La

columna

el

I donde

tres

I

Aj

De

I.

=

)

salida Y

columna

la

de

condiciones

1

+

+

Da=AX

=

satisfacen

entrada

futuro

el

que

el de

+

tabla

la

en

la

los

actual

Para

flip-flops.

de entrada

estados

los

binarias,

combinaciones

ocho

hay de

combinaciones

posibles

ecuación

la

de

6-1,

valores

las

todas

enumerar

Tabla

los

entrada

de

en

la

En

Esto

futuro

1

determinan

se

El

0

primero

entradas.

y

satisfacer

ecuación

para

Y

B

0

estado

la

La cada

Salida

futuro

1

función

1 cuando

a

es¬

dado.

6-17

Figura

la

Estado

BU y

de

0

y el valor el estado

similar,

manera

circuito

el

para

A{t

estado

/

0

D.

debe

tiempo

0

ecuaciones

una

A

reloj

0

1) A(t DA(t).

como

más

0

=

entrada

su

de

instante

un

cuatro

que

de

X

de

las

Y para

X

repetido.

B

actuales

+

valor

por /

aparece

periodo

un

estados

del

tiempo

Observe

actuales

estados

flip-flops

Entrada

Entonces,

de

o

relación

los

actual.

de

sección

La de

instante

estado

posible los

formada

está

A

tabla

hasta

de

el

da

actual

0

binarias

uno

estado

estados

de

0

de

para

tabla

y salida.

futuro, cualquier

en

y

tabla

La

los

de

estados

La

6-1

Estado

una

6-1.

estado

cada

de

salida

Tabla

A

cada

de

la

los

y

transiciones).

y entrada.

Tabla

Obtener

de

el

(o

entradas,

flip-flops

entrada,

seccit ón actual

estado

de

de

valor

entradas,

estados

en

actual, los

de

muestra

1. La

+

momento

cada

futuro

estado

nación

da

muestra

salidas,

las

de

entre

tabla

una

se

estados

entrada

la

en

Figura

etiquetadas

tado

funcionales

relaciones

circuito

un

circuito

el

para

245



SECUENCIALES

CIRCUITOS

de

=

D„ salida

=

246



tabla

La esta

la

en

tabla

de

y

Los

flip-flop. de

riables

de

misma

manera

La

salida.

Sus

6-1

se

combinan

estado

bidimensional

entradas

en

nación

binarios

emplea

en

una

en

la

Tabla

6-2.

de

superior. las

Los

das

sólo

nal.

En

de

dependen

los

los

caso,

futuro

de

que

se

coloca

las

los

en

el

las

columnas,

una

directamente

de

columnas

las

funciones

actual

y

las

como

va¬

booleanas

cada Esta

las

salidas

de

la

tabla

tabla

de

una

tabla Ea combi¬ similar

muestra

las

entradas,

En

cambio,

columna

Cada

modelo

las

y

para se

única

de

izquierda

tabla

estado

Mealx.

Moore.

de

la

de

de con

Autómatas

la

bidimensional

dependen

basta

de

de una

de

Una

Máquinas

entonces

combinaciones

columna celda

entrada.

o

denominan

la

en

las

frecuentemente

emplea

entradas.

que

actuales,

estado

en

la

Autómatas

se

filas

combinando

tantas

de

o

se

de

y de

dependen

circuitos

circuito

coloca

se

actual

estados

tiene

de

2m+"

tiene

obtienen

se

salida

También actual

denominan

se

sentido

estado

secuendales

presentes,

este

el

estado

si

listan

se

futuro

futuro de

del

columna. el

estado

salidas

circuitos

estados

los

única que El

estado

1

obtiene

D

necesita

verdad. en

del

para

de

el sección

La

obtienen

se

tabla

una

correspondiente

se

D.

tipo

entradas

n

y

0 y hasta del estado

sección

para

flip-flop

unidimensional

es

fila

la

binarios

cada

flip-flops

m

desde La

del

flip-flops

con

con

binarios

valores en

que

Tabla

entrada

de

secuencial

actual.

estado

valores

entrada

COMPUTADORAS

secuencial

números

de

DE

circuito

circuito

Los

entrada

Y

cualquier un

estado.

de cada

de

general,

En

columnas para ecuaciones

estado

de

manera.

LÓGICO

DISEÑO

DEL

FUNDAMENTOS

la

en

así

si

como

las

sali¬

unidimensio¬ nombra

se

por

creador.

su

Ú

TABLA

6-2

Tabla

de

estados

bidimensional

el

para

Estado

de

circuito

la

futuro

6-17

Figura

Salida

Estado actual

X

A

B

0

0

0 1

0

I

Como co

y

da

al

1

de

ejemplo

la

tabla

de

A

1

de

un

B

A

la

ecuación

símbolo

lógico estado

de

se

Y

Y

0

0

1

0

0

1

1

1

0

0

0

1

0

1

0

0

0

1

0

1

0

de

Moore.

circuito

suponga

obtener

queremos

que

especificado

secuencial

1

=

la

por

el

diagrama

lógi¬

ecuación

siguiente

de

entra¬

y la actual

tabla

determina

una

es

El función

una

copia

y

para

columna

una

D

tipo

entradas

estados

de

y

simples.

flip-flop

un

las

como

X

©

A

=

©

Y

En

designada la Figura

salida:

£>., implica toman

columnas

plemente

B

X

0

Z

Y

0

=

flip-flop:

y por

y

X

Ü

Da

El

1

0

Autómata

un

estado

X

0

=

para futuro

estado de

paridad

de

la

columna

Z

la

salida.

circuito.

este

las

salida

la

con

como

A

=

La

entradas. obtiene

se

impar.

la

el

estado

tiene

futuro ecuación

2-8.)

actual

A.

la

y

la

de

Sección

letra se

estados

de

estado la

de

( para

tabla

El

la

por 6-18

La

una

salida entrada columna

Las

A,

variables

el

muestran

columna

el

para

también

están

del de

X

diagrama

flip-flop la

salVéase ida

en

que sim¬

SECUF.NC1ALES

CIRCUITOS

A

D

X

y—H_^y

247



>C 0

Clock

(a) Estado actual

Estado Entradas A

X

Y

A

0

0

0

0

0

0

0

1

1

0

0

1

0

1

0

0

t

1

0

0

l

0

0

1

1

1

0

1

0

1

1

l

0

0

l

1

1

1

1

\

(b) Ú

de

Diagrama

disponible

diagrama

estados.

de

transiciones En

Figura

6-19

de

grama 6-1.

El

tiene

directamente

rios

de

Después cambia

a

0.

que indica El



para

X ©

©

A

=

Y

línea

valor el

es

dentro las

líneas

de

la

orientada

que

secuencial

está

en

de

la

próxima

transición

del

reloj,

0.

entonces

la

círculo

no

se

se

necesita

salida se

del

estado

01.

Una

ningún

cambio

de

Figura flip-flop flip-flop.

6-19(b)

de

estado

único del

la

circuito si

1, pero

diagrama

estados un

vuelve

actual

estado

el

del

con

produce de

diagrama

se

obtiene

el

al

actual

la

entrada to

a

orientada

largo

de

conecta

que

a

1. la

las

dos

barra,

la

dicha salida la

salida

0.

es

entrada

permanece orientadas

líneas

consigo

círculo

un

a

Si

01.

estado,

permanece

estados

los

bina¬

significando la

I,

es

siguiente

estado

1/0,

entrada

de

números

etiqueta

se

ob¬

se

y

precede aplicando

actual

estado

01 y

el

Tabla

mismo

estados. es

dos

con

En

al

00 va

la

de

línea

el 00

estados

dos

con

la

en

de

identifica

durante estado

estados

tabla

estado

el

durante

del

va

la

dia¬

el

muestra

de

etiquetan

se

salida

la

de

que

círculo

cada

orientadas entrada

valor

tabla

y

información de

su

círculos.

los

6-19(a)

Figura

6-17

y las

círculo,

conectan

que La

forma

en

un

por

orientadas

estados.

Figura

misma

binario

El

barra

la

gráficamente

representar se representa

estado

líneas de

Mealy,

puede

se un

de

la

número

/.

la

estados

diagramas

circuito

del

depende

El

barra

la

parten

sólo

estados

secuencia!

proporciona

tras

información

Aquí,

circuito

de

una

Esta

sólo

de

mediante de

el

que

tabla

diagrama,

indican

ejemplos el

él.

ejemplo,

cuando

estados

de de

tipo se

Autómatas

por valor Por

que

a

los

separados siguiente

y el entrada.

de

y

tabla

una

este

estados dan

para de estados

diagrama En

lógico

en

se

estados

flip-flops.

6-18

Diagrama

En

los

entre

la

FIGURA

Tabla

Z

estados

información

La de

Salida

futuro

el

Autómata

para estados.

circuito

el

dos

Hay de

Moore,

secuencial

de

entradas

binarias,

la

barra

no

la

y la

aparece

6-18.

Figura

salida en

las

248



FUNDAMENTOS

LÓGICO

DISEÑO

DEL

Y

DE

COMPUTADORAS

Ú

6-19

FIGURA

orientadas

líneas

puesto

En

el

diagrama,

por

das

del

No

de

co

dado

de

estados.

de

y

es

circuito.

Por

pezando

en

entrada do

inicial

en

un

el

estado

diagrama

dado

con

de

transición

(01

de 0ue

de

periodo

propaga retardos.

tal

0

es

serie de

estados

de

que los

la

Figura

la

permanezca circuito

6-19(b)

muestra

lógi¬

transiciones

las

de

del La

primera al

atrás,

circuito

valor

em¬

que. 1.

hacia

(00

esta¬

permanece Sólo

olí).

entradas

ambas

tabla

la

a

funcionamiento

el

mismo

cuando

su

diagrama

a

cómo

el

tengan

salvo

claramente

muestra

entrada el

estados, un

de del

6-19(a)

i y envía

estados

posibles

próximo

directamente

humana

que de

entradas

dos dos

de

salida

una

de

las

de

a

estados

representación interpretación la Figura

tal

con

1 da

de

entre

hay

diferentes

son

del

el

tp

tpj

(2)

pp,

camino, a

lo

Observe

^.comblargo

mínimo

periodo

el

retardos

(3)

y

del que

tiene de

camino, hemos

la un

aceptable,

los tres

lógica tiempo se

empleado

retrasa

tp. el

de

disparo

de cuales

se

reloj. (I)

componentes: a

en

de

mayor Estos

retardos

valores

Cuando más

de

un

cambio

igual

el

flanco

de lodos

en

del

propagación

serie

concretos,

per¬

mínimo

cambian.

que

de la

reloj

miden

se

,

inversa

valor

desde

retardo

retardo

cantidad

de el

señales

de ts.

una

lugar

determinar

un

de la

frecuencia

Para

través

flip-flop,

del

sucesivamente

reloj

comportamien¬

su

frecuencia simplemente

es

máxima

las

propagan

combinacional

setup

y máxima la

que,

determinar

flanco

bajo

salida de

Así

reloj

necesitamos

próximo

retardo

6-20.

Figura de

la

frecuencia

la

analizar

importante

es

hacia

entrarla

lugar,

la

reloj,

circuito

éstos

¡a

primer en

del

un

de

mostrado de

también

circuito,

un

En

periodo hasta

de

uno

de retardo

al

reloj posibles

caminos

función

funcionar.

puede reloj

para

secuencial

circuito

máximo

corresponde

Cada

flop.

salida

una

la de

la

a

permitido disparo

del

analizar

términos

en

mitida

los

la

del

Además

del

00.

una

la

para estados

de

de

de

diagrama

un

y fácilmente

diagrama

muestra

partir sigue gráfica

de

por orienta¬ del

y

una

10).

o

fmax

diagrama

estados

Temporización to

El

estados

entra¬

En

líneas

cuatro

de

número

estados

de

hasta

la

salida.

entrada.

obtiene

se

entrada.

apropiada

el de

El

00.

la

estados

más

después

estado

una

forma

ejemplo,

0

a

de

diagrama la

tabla

una

de

de

la

incluye separadas

se

entrada

tener

del

valores

los

estados

de

de

puede

estado

valores

los



de

dependiendo de

tabla

ecuaciones

El

estados

cada

entre

La

las

hay

entrada,

de

no

y

barra,

una

por condiciones

dos

estado

binaria

diferencia

estado

del

correspondiente,

representarse. y

de

combinación

ninguna

hay

manera

separada

estado

del

dependen

sólo

y de

variables

círculo

cada

para

salidas

círculo

transición

dos

hay

partiendo

estado

del cada

Cuando

coma.

las

que

dentro

cambio,

da.

estados

de

Diagramas

puertas

a

la

en a

cada

/PLH

uno

y íPHL,

lo

fliplargo

señal de

se

estos tanto

CIRCUITOS

249



SECUENCIALES

*

I*-

fpd

»|«

JT

ICOMB'

Disparado

(a)

1 1

^

(b) Ú

Disparado

los

flip-flops

retardo.

activos

bio

la

Cpjr conectados

de

de

al se

flanco

entrada

debe f

h-l

t

*

(bajo)

pulso

por

gráfico

de

reloj,

secuencia]

combinacionales

lógicas

el

circuito

del

temporales

puertas

resume

flanco

un

del

alcance

cambio

las

para

6-20

Figura

subida)

simplificar

para

retardo

del

activos

flip-flops

los

para

los

cálculos

por

flanco

y

pulso.

por

Después fp>FF después hacia

como

La

(de

6-20

FIGURA Parámetros

para del

1

*

*T*'ísUdt

fCOMB

flanco

por

de un

a

Se

flip-flop.

entradas

si

cambio

necesita

entrada

la

entra

otros

con

del

primero,

Ú

antes

caminos el

FIGURA

6-21

Caminos

temporales

en

se

para

su

la

reemplaza

circuitos

Para

flanco

por

secuenciales

t, que

del

setup

6-21.

En es

ts. los

el

último

tiempo propaga

dicho

9ue

positivo de

tiempo

Figura

un se

y

ípd.coMB-

próximo un

cambia

salida

combinacional

lógica

adicional, del durante

flip-flop posibles PF

la

en

tiempo

un

del

cambia,

flip-flop

un

Finalmente,

en

junto las

Este

flip-flop.

segundo mantenerse

muestra

positivo reloj.

cam¬

reloj,

este

camino,

Este

caminos

C[N

tiempo

FF

que

250



FUNDAMENTOS

la

cambia

entrada

salidas

primarias,

permite

cambiar

como

Cada

reloj de

r,

del

camino

Cpp

para

el

tiempo

camino.

o

~

máximo

flip-flop

a

Cpp

nos

camino

un

el

es

que

Finalmente, la

salida,

tiempo

un

es

el

la

de que más

Ol,T

salida

Mealy, emplean

se

pueden tanto

allá

del

ecuación

las

a

la

que

Modelo

C]N permitido siguiente

extra

resulta

6-21,

tiempo

en

a

conectado

out

último

f,

periodo cami¬

un

para

todos

próximo

es

capturado

por

caminos.

Esto

h) tp

+

tcOMB caminos

los

ejemplo

flip-flop

el

=

los

receptor,

requiere

de¬

rílack

que

min

los

en

los

presenta

O

'

ípd.COMB

los +

(fpd.FF

max

sobre

El

valor lodos

para

+

Opii.FF

se

que

propagan

representativos

cálculos

las

señales

para

los

de

cami¬

pp.

6-1

EJEMPLO

Suponga segundo

Cálculo

todos

que

fpdXOMB

L3

ns

el y

la

y

camino

el

ha

se

el

tipo

a

1.5

ns.

De

0.2

+

1.3

+

más

tp

largo

empezando

más,

suponga

Es

grande. la

tienen

y que

camino

niás

fp

especificaciones

las

siempre

de

largo, 10fi ciclos

=

cambiar

cómo

de

valor más

satisfacer

manteniendo

apreciar

del

das

circuito

=

este

que

(megahertzio

debemos

o

0.1

camino

el

para MHz

para

rápidas

del

problemáticos

cero

lo

con

ns,

625

=

grande

más

lógicas

0.1



a

ns

+

rs!ai.k

igual

1/1.6



demasiado

es

ecuación

=

o

mayor

/m

que,

fsUek

sea

que

frecuencia

=

ns

no

que

demasiado

l egan reloj

pronto

que

denominada

con

alcanzan

del

uno

El

reloj.

la

en

aparece

trata

dos

una

o

a

las

entra¬

o

más

skew

flipreloj

del

máxima.

reloj

Simulación La

simulación

del

combinacionales. el

orden

de

secuencia

existir

circuito

En

primer

aplicación

es

la

supone

alguna

secuencial

forma

oportuna de

colocar

lugar,

en

irrelevanle,

aplicación al

circuito

implica lugar hay

problemas conjunto aplicar

de que

de

los

en

un

de ios

patrones estado

no

que

un

conocido.

patrones y de

se

presentan de

patrones como

en

entrada

del

En

realidad,

circuitos

para

los

secuencia.

una

pulsos

los

reloj.

Segundo, la

inícialización

que Esta

debe a

CIRCUITOS

estado

un

conocido

iniciatización.

En

de

carecen

i|ue

inicial

resel

secuencias

para tradas

para

ximación Una quía. al circuito último

la

o

que namiento

defecto, los

en

la

que mulación

positivos

de

tardo

de

reloj

del

Además tradas

en

mo

de

del

flanco

la

para debe

o

la

al

predefinido, siempre

componente

positivo,

el

del las antes

su

para erróneos

reloj.

entradas

se

deben

posible

_J

Input

Stale

Output Ú

FIGURA Simulación

el

usuario

instante

en

durante

6-22

temporal

reloj

dos de

dependa

por el

un

valor

con

reloj

de re¬

periodo las

aplican

ciclo a

en¬

míni¬

retardo

un

esté

setup flancos

menor.

se

que

de si¬

del

escogerse

un

todavía

de

periodo

un

tal una

entre

funcional, el

peque¬ con

Suponga tiempos

un

funcio¬

muy

señales

los

debe

presentar

Clock

Reset

que

simulación que

las

en

el

resultado

simulador, el

y mientras

de

emplea

por la

Para

comprobar

retardo

el

nin¬

temporal es

pequeña.

siempre

tienen

no

retardos

mayor

comprobar

o

circuito

como

el

entra¬

discuti¬

Inicialmente,

emplean variaciones

que simulación

este

con

predefinido es importante

retraso

también

reloj, positivo lo

Si

ns.

funcional

simulación del

flanco

1.2

objetivo

componente la

en

y

ns

serán

cambiarse

periodo

relación

de

simulación

del

salida las

aplicar

la

suficientemente

sea

0.1

y cuyo los tiempos. las

retardo

el

de

es

de

gráfico

tanto

que todos

consecutivos

Así. mayor

la

en

el

apro¬

jerar¬

no, una

determinar

resulta

simuladores

algunos apreciarse

puedan en

a

simple

o

añadir

de

reloj. del

compleja

refiere

se

que

que

son

resultados

mayor.

lo

han

objeto

componentes

reales

retardos

tienen

empleada

flip-flops

reloj

los

ns,

pequeño.

más

funcional,

circuito

los

para

Mucho

tiene es

se

como

los

en¬

la

circuito

del

activo

tiene

que

funcional,

modo

tiempos su

para

simulación

en

de

de

funcional

el

instantes

flanco

al

de más

estados.

qué

en

es

relación

en

simulación

componentes

escala

hold

la

en

de

detal e

más

alternativa

simuladores

los

todos

variable

estado

directamente;

si

y de

con

de

La

las

conse¬

el

adicional

serie

observarse

pueda

simulador

funciona

señal

circuito

circuito

del

del

simulación muy circuito

de!

apropiado Por

ños

con

la

retardo

elementos

los

debatir

circuito

de

observar

una

determinado.

punto

un

del

estado

aplicar

necesario

es

así

Aparte

cómo

un

también

evitando

estado. en

en

simulador

adecuado,

está

flip-flops

normalmente

dicho

alcanzar

de

Para

reset.

Un

más

problema

tercer

en

que

cada

inicial

estado

de

consiste

que entrada.

de

subsecuencia

una

señal

una

larga

hasta

el

dependiendo pero

En

un

el

que

del

circuito.

el

circuito

desde

la

para

del

retardo

gún

salidas

tiempos

función

la

a

las

estos

mos

1.0

problema

patrones

circuitos,

del

ruda

camino

es

más

necesitarse

a

aplicando

normales

colocar

algunos

para varía,

esto

un

de

inicial,

estado

algo

con

y observar

das

y

hacer

solución

Un

En

el

para

sucesión

l egar

simulación

la

subsecuencia

una

estado

un

exactitud.

determinar

preparar

esta

para

en

su

simple, sucesión

una

pueden

que

circuito

ai

situar

se

simulación

la

de

principio

al

necesita

más

set),

por mecanismos

de

cabo

a

caso

(o

seguido

verificar

es

el

reset

disponer

puede largas guir

l eva

se

251



SECUENCIALES

de

reloj

I.

También

antes es

252



FUNDAMENTOS

el

de

la

que

sin

nación El nal.

Como

antes

del

muy

las

entradas

ciclo

del

reloj.

Los

valores

antes

del

100%

observan

Diseño El

de diseño

y culmina el diagrama bla

el

Así,

un

primer

paso

representación Un

circuito

El

diseño

les. cional El

flops de

la

problema

circuito los

estados circuitos

combinacionales

1.

Especificación:

2.

Formulación:

3.

pecificación Asignación la

4.

5.

6.

del

salida

Optimización:

finales

instantes,

este

funcional. ahora.

Los

encerradas

cambios

del

alrededor en

25%

círculo

un

del

azul,

se

de

de

de

una

ta¬

una

por

especificación.

su

para tabla

de

estados

o

una

circuitos

circuitos

circuito

combina¬

estructura

dadas.

especificaciones

estados

de

del

circuito;

de

deriva

se

los

del

De

flip-flops.

diseño

flip-

n

combinacional

y de salida el proceso combinacionales.

flip-flops. de

las

número

El

combínaciona-

puertas una

cumpla

que el

y de encontrar

y

entrada

problema

diseño

estados

flip-flops

de

circuito

de

obtenerse

puede

que

estados.

por binarios.

número

las

totalmente

obtener

es

especificaciones

de

especifica de

flip-flops

un

serie

una

de

se

tabla

una

estados

un

de

partir booleanas

partir

a

los

ecuaciones

y el en

el

diseño

de

he¬

transforma De

un

modo,

este

combinacionales.

circuitos

algunos

con

secuenciales

el

para de

al

similar

es

empleado

para

adicionales;

pasos

especificación diagrama

una

un

estados

o

si

circuito, tabla

una

de

aún

existe.

no

estados

de

partir

a

la

es¬

problema, estados:

si

sólo

la de

partir entradas

ha

los

Asignar de

A

realiza

2"

tipo

estados.

Determinación las

funcio¬ valores

otros

en

producen

también

secuencial

mucho

pero

de

las

asegure¬ combi¬

una

simulación sus

hasta

se

a

de

determinado

escribir

de

o

diseño

Determinación

flip-flops. flops

circuito

viene

para

de

la

alcanzar

presentadas azul,

de

elegir produzca

obtener

tabla

para ideas

que

en

las

técnicas

del

procedimiento

la

simulación

funciones

de

diagrama

secuenciales las

lista

se

flip-flops, flip-flops

el

circuitos

valores

comienza

un un

evaluando

siguiente

los

combinacional

consiste

determinado

El

reloj

de

observar

y Out,

necesita

como

los

nos

que

del

reloj.

una

de

síncrono

Procedimiento

State

circuito

diseño

secuencial

aplicarse

modo

resultado deben

circulo

un

del

un

equivalente

de

de vez

de

pueden

el

representar

tabla una

de flanco

salidas

seguro las

resumen

señales

o

como

mínimo

observación

secuencial

con

pueden

cho.

a

en

junto

que, número

la

ciclo

circuito

del

posible

encerradas

lógico

Frente

verdad,

el el

las

y

síncronos

diagrama

lógico.

reset

hacerlo

examina

se

que es

se

secuenciales

un

señales

de

secuenciales

circuitos

en

de

de

circuitos

de

las

lugar

estado

Aunque

de

del

el

de

reloj. tiempo simplemente e Input,

Reset

de en

en

variables

un

en

valores

estado

instante

de

6-22

COMPUTADORAS

reset.

y

las

positivo

proporciona Figura

la

el

el

es

tarde,

flanco

En

reloj

problema

DE

los

controla

resel

de

último

Y

cambiar

para

señal

sentido

momento

6-5

LÓGICO

apropiado

momento

mos

en

DISEÑO

DEL

códigos

ecuación la

de

tabla

de

de

optimizar

la

ecuación

en

la

posible

obtener

binarios

a

entrada

al

obtener

estados,

codificadas

descritas

sido

del de

tabla

de

las

ecuaciones

el

los

de

diagrama

estados

de

la

seleccionar

ílip-flop: las

el

ecuaciones

obtener

estados,

tabla.

de

tipo

entrada

o

de

tipos

de

los

a

partir

flip-

futuro.

estado salida:

obtener

las

ecuaciones

de

salida

estados. de

entrada

y

de

salida

de

los

flip-flops.

de

7.

Mapeado

8.

tecnológico:

ANDs.

ORs.

emplee Comprobación:

los

verificar

de

Localización La

de

Hay

de

del

estados

diante

del

El

principio

concepto

de

aplicado

al

gunos historia

los

estados

de

la

entre

aparezca estado o

X

durante

repeticiones aplicada».

El

01,

I.

10,

10

00,

11.

10,

10

o

dos

es

útil

cribir las

abstracción

1 y

tar

una

serie

¡Es En

es

formula

que

estado

de

1,

dando

S(?

Examinando

como

define

nuevo

los

estados

se

sucesión

la

la la

de

o

abstracción

nueva

En

este

para

que

igual



caso,

de

las

salidas

«el

bit I

a

entrada

de

de

podría

esta¬

des¬

como

en

salida

Z2

represen¬ mucho

serían

que

01,

fácil

más

es

en

01,

secuencia:

tabla

la

o

tanto

abstracción

tal

y

para

cada

S,

¿se

sucesión,

vemos

el

estado

de

descrito

hemos

estado

abstracción a

necesita que

S[.

Así

El

representa.

la

1 ha

valor

sucesión

un

nuevo

los

últimos que,

..

el

estado

o

tres

valores

estado

la

de

S,

se

los

próxima

próximo puede

para

el

últimos

entrada

emplear

tres

entrada

estado la

creci¬

considere a

y

el

de el

mecanismo

ilustrarlo,

aparecido

00111

esta¬

combinación

prevenir

para Para

de

serie

la

posible

anteriormente.

«el

debido

su

esta¬

nuevos

de

tamaño

y estados

próximos

añaden

se

el

actual

estado

cada

estados,

infinito

incluso como

como

una

001111

para

grande

que en

diagrama

un

reutilicen

se

entrado ..

algunos

combinaciones

o

estado

como

ha

0».

a

de

estados

abstracción

previamente Si

reloj».

X2

pasadas

estados la

conocer

definido

S,

flancos

un

de es

la

S,

de

00, las

casos,

producido

han

se

representar bit

el

En

número recientemente

00.

estados

serie. .

la

combinaciones

ejemplo:

de

diagrama

estado.

que

S3 podría

innecesariamente

esencial

el cada

valores

tiene

tabla

añadir

formular

en

detal e.

una

de

circuito

de

más

estado

el

en

1

estaría

de

combinación del

estaría

no

representa los

estado

en

hacer

esto

Para

secuencias

describir

desenfrenado

miento realizar

11.

entrada de

compleja

posible lugar

entrada,

un

ejemplo,

de se

dos.

El

11, a

de

difíciles

dos!

I, que

el

combinación

Cuando

11, 01,

la

hecho

valor

«el

cualquier

secuencias

siguientes

las

secuencia

los

entrada el

bit

S, después

permitiendo

10

la

circuito

el

Así,

la

que

de

mayoría

la

representar único

en

al¬ una

de

un

reloj».

10

11,

y siendo

para 10.

refiriéndose Por

la

S2

hecho

01.

En

estaría

no

pero

el 00.

combinación

en

01, I, (X). 01, abstracción

la

entradas.

es

00,

L

orden

en

cada

010111

..

han

En

reloj.

manteniendo

S, puede de

representar

«está

estaría

00,

o

S: podría de

anotar

la

más

estado

circuito o

00111

entrada

de

del se

de

combinaciones

X

consecutivos

flancos

parte

entradas

activo

la

de

entrada

una

la

intuitiva

entradas.

estado

tabla me¬

de

de sus

es

comprensión

pulso

sucesión

la

sobre

aplicados últimos

aplicadas

consecutivas

de

esta

combinaciones

en

determinado

un

la

valores

apareciendo

abstracción

una

serie. .

Un

2 bits

ido

ejemplo,

tres

la

los

la

o

automáticamente

es

qué cualquier

durante

o

realizarán

estados

literalmente ha

valores

los

de

de

es

Por de

011100.

..

entrada

que

disparo.

S, después

00011

guardar

secuencia

en

activo

secuencia

de

«recordar»

para

flanco

estado

un

emplea

se

cualquier pueden la

de

y

estados

menudo,

A

del

comportamiento de

diseño. se

pasos

computadora. diagramas

por

tablas

estado

Un en

instantes

los

que

de

estado.

circuito

completa embargo,

sin

casos, en

formular

otros

del

diagrama

un

del

los

só¬

estados

de verbal

encontrar

procedimiento de

asistido

diseño

para

casos,

que

ya de

el

en

que

7 y utilizaremos

paso

tablas

descripción

una

para

muchos

del

las

y

es

descripción

formulación

diseño,

herramientas

menudo

a

esta

de

paso

creativa

más

circuito

un

interpretar

que

flip-flops. diagrama

nuevo

esquemático.

el

en

estados

de

diagramas

un

final.

tecnológico

inversores

e

en

tecnología.

diseño

mapeado

el

OR.

puertas

los

especificación

circuito.

del

empleando

lógico

la

en

corrección

la omitiremos

AND.

puertas

disponibles

circuito

del

lógico diagrama

el

puertas

y

usualmente

flip-flops,

lo

diagrama

un

Transformar

flip-flops

conveniencia,

Por

dibujar inversores.

e

253



SECUENCIALES

CIRCUITOS

es

puede

ser

I tal

son como

y el

254



FUNDAMENTOS

estado

próximo un

Cuando

costumbre, inicial para desconocido.

se

desconoce

por

lo

izar

el

Cuando

Figura

que

sucesión

serán

circuito

en

de

de

entrada

la

evitando

I,

definición

dicho

circuito

de

en

estado tener

activarse

puede El

puede

aplica

las

a

la

Figura

6-23(a).

se

desea

un

Este estado

selectivamente

las

a

importante normal.

En

inicial.

con

la

cambio, definición

el

Debemos del

entrada,

es

del

estados

incorporar

añadir

el

la

reset

AND

puerta Este

diferente, con

ya

Es

circuito

síncrono

sistema

a

esta¬

un

circuito

síncrono

un

flip-flop

cambiar

de

reloj

del a

Si conectarse

asincronas.

reset

el

en

resetearlos.

del

diseño

el

caso, muestra

puede

de

permite

se

que

este se

para

diseño

del

en

el

en

también

puerta

no

la

AND

el

incluye Figura

00.. 0

asigna la

entonces

de

síncrono

diseño

D. que

mostrada

diseño

entrada

necesitando

síncrono

ser

flip-flops

para

la

circuito.

inicial OR

puede

reset

síncrono

reset

síncrono,

circuito

En

Reset

devuelve

que

parte

una

como

Nor¬

Además,

estado.

Alternativamente, mación

de

el

en

al

reset.

como

y

señal

gene¬

coloca

reset

reloj.

flip-flops entradas

las

a

usarse

asincrono

reset

un

para

los la

de

lugar

el

un

al

señal

o

estado

Tal

de

colocar

enciende.

se

activar

de

deben

no

asincronas

fundamental de

inicial

en

entradas

entradas

estas

de

siguientes

permita

menudo

circuito.

entonces

asincronas

set estas

que reservadas

están

asincronamente

produzca.

de

inicialización. del

diferente,

código

de

con

los

el

circuito

flipsalidas

esperen

reset

un

circuito,

a

el

necesidad

estado

al

l ama

se

flip-flops

Eos

00.. 0

un

entradas cuenta

en

Empleando

viola

asigna

inicial

tener

de

a!

los

partirán

que es

cuando

botón

sin

lugar

asincronas

diseño

inicial

un

teniendo

entradas

estado

pulsando

o

asincrono,

ser

el automáticamente

se

diseñados

aplicadas

funcio¬

de

en

circuitos

mecanismo

entradas

cuál

desconocido

que

hardware

Este

restantes

hecho,

activa

se

electrónicamente

reset se

De

reset

los

del

estado

diseñaremos

que

desconocido.

las

antes

mecanismo

un

el estado

un

conocido

embargo,

con

estado

cuenta

inicial.

señal

sin

de

ellos.

en

secuenciales

muchos

I.

desconoce

se

los

de

En

dependiendo y dependiendo de

reset

estado

un

asincronas

a

circuito

estado

un

circuitos

contarán un

en

en

capítulo,

este

desde

estado

su

la

En

vez

el

con

en

síncrono.

flip-flops, algunos

es

de

general

entradas

ponerse

de

primera

las

a

circuito,

arranquen

funcionamiento

sólo

entradas

los

y además,

Sin

malmente,

de

tipo.

este

pueden

número

circuito

al

algunos

señal

circuitos

aplica

se

del

encendido una

dichos el

por

del

proporcionar que

inicializarse de

instante

comience

elevado

digital

el

reset

pero

un

sistema

muchos

conocido,

reset.

hay podrán

coloque hecho,

evita

que

0,

secuencia

un

circuitos

Esto

de

de a

Si

una

De

inicial

puerta

de en

los

general antes

circuito,

enciende

dicha

señal

deseado.

aplicarse

estado

norma!

valor

flip-flops

de

reseteados

son

se

significativas. capítulos

se

el

y para los

algunos flip-flops.

los

6-23)

del

Puede

de

la

concreto

flops.

de

inicial

namiento

reset

S,

estado en

estado la

estado

su

el

flip-flops

los

ral

COMPUTADORAS

DE

actual

Típicamente,

flip-flops

tal

estado

menos

{véase

casos,

do

el

para

Y

estado.

nuevo

sea

LÓGICO

DISEÑO

DEL

al y el

disparo

un

del

circuito.

bit

de

6-23(b)

después

inversor

Si Reset

para

Reset.

(aj

Resel

(h)

asincrono

D

FIGURA Resel

Reset

síncrono

6-23 asincrono

y síncrono

para

un

de

inicial.

estado

flip-flop

D

la

en

se

aproxi¬

combinación realizar

desea

se

se

que

sencil a

Una reset

para

un

sustituye

de

el

diseño

código por

de una

CIRCUITOS

Los

siguientes

ellos

dos

estilo

un

El

Cuenta

Z.

larga.

con

un

del

el

estado

a

1 cuando

quier

es

más

otro

El

Z

caso,

primer

entrada señal



un

Tenga

presente

reconocer en

la

secuencia

1101.

de

la

secuencia,

el

niendo I

el

que

Entonces,

cia,

salida

su

El

será bit

estado ocurrencia

la

0.

un

es

Cuando

ocurrencia

la

sentar

los

como

la

completaría Observe

uno

sólo

la

transición

tor

de

tro

de

1101

Figura posibles

para

la

entrada

de

identificar

secuencia

una

un

represente

en

el

el

próximo

1.

0.

cual¬

que. 1.

Las la

se

Dado

X,

se

que la la

de de

la la

que

secuencia

un

se

muestra

tener

representa

una

de debe

este

dirigirse

parte

inicial para

hacia

ocu¬

1 del

entrada estados

detectar. transición

para

el

estado

destino

idea

de

que

el

se

produce la

de un

un

con

estado

el

en

y se¬

repre¬

de

única

estado

la

la

de

cuándo

cuenta

en

C de D

I

a

la

es

estado

diagrama

todavía en

entrada,

para

un

secuencia

basan

se

necesita

se

representa

valor

una

repre¬

adicional D

la

en

secuen¬

de

estado

el

define

I

B.

bit

estado

el

especifica

ya A.

un

de

la

puede primer

ser

6-24(a).

añade

estado para

se

transición

el ocurrencia

ha

próximo

el

defi¬ no

Figura

nuevo

añade

anterio¬

1 para la

estado

se

final

l del

«aun

un

secuencia El

es

ejemplo,

I de

la el

la

que la

no

con

en

estados

que «recordarse»

último en

1

de se

sin

1101,

el de

reloj

el

es

transición

Tampoco

sucesión

en

tanto,

estado,

en

ha

etiqueta

Entonces,

necesita

transiciones

Entonces, valor

cada

restantes

Suponga

larga. diagrama.

que señal

estados

del

muestra

ocurrencia

la

de

del

en

6-24(c)

Figura

A

este

se

la

estado

6-24(b).

en

que

la

diagrama

no

Figura

0.

modo

En

para entrada.

de

de

el

el que entradas

tres

que el

se

que éste

B.

entrada

de

las

pulso

produce I seguidos

Por

Por

evento

se

C,

salida

una

de de

B

la

de

entradas.

la ocurrencia

estado

estado un

bits

reconocer,

salida

después

del

estados

en

por tres

valores

más

estado

seguida 0 y

6-24{c)

la

tabla

en

diagrama

tiempo

el

reset,

que

el

en

el

mismo

este

dos

de

en

Mealy

las

de

entrada,

se

completamente

dos ha

0

los

representa

en

secuencia

I

de

los

la

y la también

sino

Autómata

formular

hasta

de

representa

se

este

a

En

anterior 110

son

cualquier

representar A

ocurrencia

entrada

de

I. o

actual,

de

1 al

Puesto

estando

cómo

una

valor que

D

por que

de

y

valores

un

resultante

parcial

I adicional

tal

secuencia

Dtendría

estado

un

tiene

que 110

igual

Z

sea

especificación

estado

historia

de

la

1. Cuando

un

del

a

en

diagrama

es

la

1

secuencia.

del

parte

secuencia

aparece los dos

de

transición

rrencia

da

de

asociada,

cuencia una

Esta

en

circuito

«recuerde»

que

desde la

en

representar

para

transición

transición 1

la

de

salida

y el estado el B. para

estado, una

la

en

secuencia,

primer 0.

un

siguiente

nuevo

decir,

D

del

de

estado

un

aparece

segundo

coloca

se

ocurrencia

la

sentar

la

un

Además,

sucesión.

la

primer

de

diagrama

de

empezamos el estado

como

Si bit

el

al

la

valor

un

mente,

arbitrario

establece

se

en

en

secuencia».

el

es

entrada

si

formulación

la

el

estar

concepto

inicial

ninguna

de

modelo

un

«recordar»

para

generar

debe

este

estado

un

ocurrido

un

Con

110.

eran

inicializar

entradas.

en

estados

poder

para

1101

señal

parte

sólo

no

las

principal

los

circuito

bits

la

una

salida

una

para haciendo

de

anteriores

necesita

de

como

La

función

es se

factor

el

que

Moore.

entradas

tres

salida

la

estado

emplean

se

que

y

de

y

flip-flops

sus

determinar

es

de

o

las

consecuencia,

del

tanto

110

dentro

bits,

entrada

una

de

secuencia sean

formulación

Mealy

I cuando

que

En

que

secuencia

de

tiene

reset

la

circuito

la

de

a

de

uno

0. de

igual

secuencia»

detecta

de

secuencia

asincronas

al

proceso

implica

depende

res

el

alimentación.

de

salida

Z

circuito

a

Autómatas

ser

es

igual

determinada

de

entradas

anteriores

en

haciendo

«..

El

ceros.

será

paso

deben

estados

dice

a

entradas

tres

las

a

cada

detector

un

para

una

detector

«un

aplicado

estados

reconoce

que

de

trata

Reset

circuito

las

circuito

un

Se

de

diagrama

un

produciendo

formulación,

de

proceso

estados.

de

diagrama

Encontrar

ejemplo

primer

el

ilustran

de

6-2

EJEMPLO secuencia

ejemplos

diferente

255



SECUENCIALES

estado

de

detec¬ den¬

secuencia

valor

de tal

entra¬

que

su

256



FUNDAMENTOS

DISEÑO

DEL

LÓGICO

Y

DE

COMPUTADORAS

(a)

C

m T >C

D

i

Gd+l)

No

set

cambia

No

Operación

Q( 0

D

cambia

QU+\)

Qit)

cambia

Q0+\)=J(t)'Q(t)+K(0'QU)

Operación

i)

0

No

0

1

Set

0

Reset

i

Set

I

0

Reset

Complemento

1

1

No

(?(/+!)

Operación

0(0

No

0(0

Complemento

cambia

Q(/+1)

=

7W©C?

el

es

fracción

la 4

te-allocate

14-14.

¿Cuál

la

de

tiempo

un

ns.

DE

48

emplea

bits.

Un

de

páginas

4

K

concreto

programa

byte,

y

de

palabras

bits

64

necesitan

datos

sus

y

4263

pá¬

ginas, (b)

¿Cuál ¿Cuál

(c)

A

direcciones de

número tiene

ocurre

02BB4A65,

dispone 32

están

desplazamientos si

indique

(a)

de

contiene

¿Cuántos ¿Cuántos

página

(número

página

de

virtual)

0E45F

computadora palabras

y

Dato

(número

01AF4

física:

virtual

de

1

de

dirección

na

física

entradas

directorio?

página

0

virtual

TLB

y (b)

la entradas

l

números

rección

Una

en

0 1

con

necesarias?

(a)

en

Etiqueta

Dirty

0

14-16.

página necesarias

bits

Bit

Los

dadas

de

número

completamente

4

K

Trabaja byte. de

El

pági¬ aso¬

614



14-17,

Cuatro

de

bit.

¿Cuál

nas

directorio

14-18,

*En

número y

programa,

caché

las

las

tablas

en

decimal,

para

útiles

miento

de

si

las

no

memorias.

se

de

los

usar

qué.

por verificase

qué

memoria

los la

Cada

memoria los

se

el

con

páginas

es

ocupados

por

de

número

wñte-back

las

páginas

un

caché en

y los

manejar

para

emplea

memoria

referencia

de

de

32

pági¬ de

3853? y

sólo

de

tabla si

programas, 9602 y

write-through

de

la

en

principal

virtual

conceptos localidad

4

7777,

multitarea

computadora

una

entrada

de

para

6321,

enfoques

de

por

en

byte. bytes

páginas es

caso

K de

de

el

Explique

Explique

4

mínimo

claramente

serían

concurrentemente

de

pueden

se

Pero

write-back. 14-19.

el

es

escrituras.

ejecutan virtual

memoria

COMPUTADORAS

DE

Y

se

programas

páginas

cada

LÓGICO

DISEÑO

DEL

FUNDAMENTOS

patrones

las

similar

enfoque memoria

virtual de

direcciona¬

al

no

Indice

Números Complemento Complemento AOI

2-1.

AOI

3-2-2.

en

Almacenar

First-in,

ALU.

1. 200 2.198.

a

a

Véase

95

AO.

Véase

A

460

Arquitectura, Carga/almacenamiento, directo

Acceso

memoria

a

569* Cesión

de

también

CISC.

DMA.

de

Petición

Direccionamiento, Memoria

579

Reconocimiento, Robo

de

Transferencia

Álgebra

RISC, Un

578-579 en

de

un

Booleana.

28, básicas, de

Principio

ciclo.

348-354

Ejemplos, 353

Asincrono,

229

Elementos, Recursos,

427-428

229

acumulador,

466

unidades

CISC,

Arquitectura Arquitectura

de

de

ejecución.

474,

495 de

conjunto

542

408,

instrucciones,

427.

474-476 513-517

RISC,

37

temporales, 345-348

Diagrama,

545-546

465-467

registro.

475,513 solo

33-35 de

Consideraciones

innovaciones, a

Varias

576

31-38

dualidad,

máquinas

de

Algoritmo

solo

12

ceros.

Identidades

465-467 466

Registro

576

ciclo,

Transferencia. Adición

memoria,

a

Recientes

576

474-476

460,

467

Pila,

576-577

427. 465-469

Memoria-registro,

bus. transferencia.

de

instrucciones,

de

Conjunto

576 576-578

465

437,

474

576-579

578-579

Ráfaga

Diseñar, Almacenamiento

Véase

bus.

Controlador.

Petición,

(DMA).

526-528

datos,

AND-OR, AND-OR-1NVERT,

Véase

AOI.

68

(AOI), de

Anticipación

69

fírst-out

First-in, 597

(FIFO),

aritmético-lógica

unidad

AND-OR-FNVERT

68

almacenar

fírst-out

relativa,

Amplitud

200

Véase

FIFO.

Almacenar

estados,

345-349

347

de la CPU: Arquitectura 509-542 Segmentada, 542, Superescalar, Supersegmentada, 475, RISC, Arquitectura de lógica programable Array 122-124 Dispositivos, de Implementación

Array

lógico

iterativo,

544 543 495 119

(PAL), circuito 190

combinacional,

159-161

439,

616



Array Arrays

lógico

ASM.

Véase

ÍNDICE

programables

puertas

I 9,

(PLA).

programable

de

en

de

Algoritmo

máquinas

121 campo, de

B Banco

de

registros,

Banco

de

test,

Banderas.

419

Basado

interna,

Caché

unificada,

518 de

puertas

73-74

transmisión,

CAD.

Véase

Caja

decisión

Caja

de

Caja Caja

de

decisión, salida

de

vector

297

Binario. Resta,

13, 12,

válido,

comunicación,

de

22

292 545

especulativa.

346

85 84-85

523

325-328 en

Triestado.

325-328

multiplexor, 326-328

multiplexor,

Byte,

22,

7

(E/S),

entrada/salida 325-327

566

378

de

con

591-605

Caché

de

datos,

Caché

de

instrucciones,

Caché

externa.

604

604

6,

604

Cíclica

568

(CRC),

integrados

411-415 dos

niveles.

de

43 45-46

coste,

de

cuatro

de

dos

de

tres

51-54

variables, variables, variables,

46-47 47-51

44-54

Circuito

secuencial,

227-290

Circuito

secuencial

asincrono,

Circuito

secuencial

Circuito Circuito

secuencial secuencial

máquina máquina

228 de

de

Asincronos.

246

mealy,

de Moore, 228 259-261

síncrono.

Asignación

estados,

246

228

Diagrama Diseño,

553

596 402^04

398.

Redundancia

Circuito

Estado

Cabeza,

aleatoria,

Véase Circuitos de diseño, 97-103

Diseño

c

402-403

Dalos,

395-398

228-230 estados,

Definiciones,

(USB),

serie

de

398-403

Mapa Mapa Mapa Optimización,

601

Basado

394

Criterio

66

66,

Restaurar,

553

569

espera.

Bufíering,

(RDRAM),

aritmético,

86

design,

395 495

394 forma

RAMBUS

Circuito

28

Bottom-up

universal

Tasa

Cilindro,

86

84,

primitivos, George,

Bus

Transferencia

Ciclo

85

predefinidos,

Bus

de

Chequeo Chip.

83

de

filas,

Tipos,

reulili/abíe,

Burbuja,

columnas,

las

Temporización,

funcional,

Buffer,

las

de

de

305

de

de

Direcciones

destructiva.

paridad,

Boole.

Direcciones

Posición

19-24

Bloques Bloques

398-402

Lectura

304

ASM,

396-403

393,

190-197

entrada,

Bloque Bloque Bloque Bloques,

Caché,

85-87

control

197-202

600

Bucle

de

383-392

5

Bit

558

Estática,

13

Suma.

saliente,

346 346

esquemáticos.

Doble

4

Bit

computadora

por

346

decisión,

datos, de

Carga. Carga

528

Multiplicación.

de

de

Síncrona,

retardada,

de

asistido

escalar. 346 condicional,

Dinámica,

Big-endian,

Bit

de

24

Bifurcación

Bit

604 Diseño

de

7

17-19,

Bit,

6

Celda:

8,

BCD,

Bus

Caché

Caracteres

condición

8

Base

Bus,

de

417-419,

en

Base.

estados

164

Captura códigos

shifter,

124,

Canal

88

Véase

Barrel

-122

de

253-260

247-248.

tlip-fiops

con

D.

259

252-267

245

Estado

actual, futuro,

Estados

sin

utilizar

Modelo

de

Mealy,

Modelo

de

Moore,

245

261-262 246

Procedimiento

de

Procedimiento Síncronos,

de

228,

246 análisis, diseño, 229

243-252 252

índice

de

Tabla

Circuitos

CMOS

combinacionales,

Circuitos

digitales, integrados integrados, lógicos

Circuitos

Circuitos

de

(Suplemento), 82,

69

Ascendente-descedcnte,

134

Asincrono,

405-411,

RAM,

Definidos,

415-421

91-92

28, combinacionales,

27-79

lógicos, integrados.

27,

143-147

Binario

22-23

24,

47

reflectado.

binario

Código Código Código Código Código Código

24

control,

19-21,

Cray,

Códig

condición,

de

marca,

bits,

n

americano

para

intercambio

de

in

de

21 Control

Conflicto

Vaciado,

de

disco.

Controlador

de

DRAM,

Base

563

indiferencia,

59-60

de

separada

Conflicto

de

datos.

Conjunto Conjunto

de

instrucciones,

de

registros,

Contador,

317-319

Contador

asincrono,

E

S,

r

427

decimal,

Binario

a

Binario

a

hexadecimal, octal,

Decimal Decimal

a

base

a

binario,

Decimal

a

octal,

Fracciones

decimal

Fracciones

decimales

positiva

Octal

558

de

de

Conversor

Copy-back, 311

*315

Bii

9 10

10-12 r,

15-16 15

binario, a octal,

a

a

lógica

negativa,

números.

95-96

Conversión

Véase

BCD

código de código.

validez,

16 16-18

12 a

98

601 de

15

hexadecimal.

a

Conversones

461

404 8-10

a

Conversión

524-528

508

patrones,

554

7,

decimal.

a

Binario

Lógica 578,

de

Conversión:

352 de

527-530

ejecución

Controlador

563

Condiciones

320-528

524 508-509 509

Relleno,

563

Configuración

509-512

datos, conflictos,

de

Parada.

562-569 respuesta,

537-542

368, 370

de

Diagrama

563

de

527-530

de

Control

1, 200 37*38

441-452

microprogramado, Organización, segmentado,

200-202

Concadenación,

509-512 433-441

ciclos, conflictos,

Varios

Control

537-543

368-371, 519-520

Control

ASCII

Véase

210-215

209,

354*363

Segmentado, Único ciclo.

Comunicación:

Simples. Tiempo

311-318

lógica,

530-542

RISC

98 exceso-3, Código binario reflectado, Gray Código 565 sean, Código 21-23 alfanumüricos, Códigos 553 de scan-K, Códigos 404 Hamming, Códigos 62 Collapsing, a I, 200 Comptememlo 200 a la base, Compiememto 200 a 2, 198, Complemento menos a la base Complemento de una función. Complemento, 200-202 Complementos.

Serie.

315

314-320

Microprogramado,

553

Full-duplex. Semi-duplex,

318-320

arbitraria,

Cableado. CISC.

553

con,

317

315

de

139

17,

315 315

314

binarios,

461

de ruptura, estandarizado formación.

Resta

serie,

N,

Contadores

17

binario,

en

317

Contracción Control:

21

de

de

paralelo,

Serie-paralelo.

22*23, de

Caracteres

en

por

N,

Síncrono,

145-147

ASCII,

Código

puertas puertas

Serie.

146-147

Expansión,

carga

Con

Paralelo, Secuencia

143-147

316-317

paralela,

Con

Módulo

90-92

86,

241

Prioridad,

315

Dividido

414

82,

Circuitos

426

-320

317-318 311-317

Con

32

Circuitos, Clear, Codificación, Codificadores,

311 311-315

BCD, Binario.

27

344,

(PC),

programa

292,

Contadores,

248-250

Circuitos Circuitos

Contador

245-247

estados,

Temporización.

m

600

exceso-3,

98-100

617

618



ÍNDICE

600

Carga, Dato,

604

Dirty Etiqueta,

bit,

Diagrama Diagrama Dígito Dígito

601 592

Extema, 593 Hit,

587.

índice,

604

604 604-605

604-605

Línea,

Implícita. de

Métodos

de

601

buffering,

escritura,

600-601

594 niveles,

Múltiples Tamaño Tamaño

604-605

de

conjuntos,

de

línea,

Unificada, Write-allocate, Write-back,

597

599-601

604

Dirección

física, indirecta, relativa,

Dirección

vectorizada.

Dirección

virtual,

CPU

de super Véase

segmentada,

CRC.

Véase

chequeo adyacentes,

alto

de

Direccionamiento,

de

duro,

601

Formato,

600-601

Tasa

unidad

Cuadrados

Cuadrados.

542-545

conceptos, central

de

de

(CPU)

proceso

redundancia

cíclica

de de

Diseño

asistido

Diseño

de

46-47

del

de

acceso,

de

búsqueda,

Diseño

VLSI:

codificado

binario.

en

Véase

BCD

Aritmética,

215

Decodificacíón.

de

Implementación Decodificador,

circuitos

combinacionales,

151

139 BCD

Decodificador

den

Decremento,

213-214

104 104

siete

a a

w

101-104

segmentos, 139

líneas,

de

escala

lógico

array

programable

(LSI), integración (MSI), integración de integración, de integración, escala de integración

de

alta

de

mediana

de

escala

de

91

86,

91

91 91 91

(LSI),

integración

(MSI),

directorio.

entrante,

304

DMA.

Bit

saliente,

305

DRAM,

escala

de

escala

pequeña

dos,

uso

del

de

por Véase

directo

acceso

RAM,

Véase

213

constante,

una

a

memoria

Dinámica

Dual:

error:

19-20 corrección

(suplemento),

404

integración integración

70

término,

143

Distribución, División

607

alta

muy

(VLSI),

124 de

Distancia

518

304

códigos

escala

gran

Dispositivos 417-419.

de

de

9L

416-419

de

de escala

Muy Pequeña Dispositivos Dispositivos

Bit

Y

escala

Media

87

Combinacional,

Paridad,

Véase

91

estructural,

Detección

101

PAL.

Dispositivos

62

Desplazamiento Desplazamiento,

92

potencia,

7 segmentos,

de

143

Demultiplexor, Descomposición, Descripción Dcspiazadones,

86

104 de

Alta

139-144

Decodificador

82,

81,

Dispositivos:

17-20

Códigos,

80-131

83-86

Full-custom,

Decimal

86-87

combinacional,

puertas, estándar,

Disipación Display Dispositivo

Decimal:

554

computadora,

de

Arrays Células

554

disco,

554

por

Diseño

D

554

giro,

transferencia

lógica jerárquico, Top-down,

Diseño

47-51

462-468 588

bytes.

554

Tiempo Tiempo

543

588

bytes, operando.

553-555

5-7,

Retardo

rendimiento,

572

605

del

45

CPU CPU.

447

514

Direccionamiento

601

literal,

605

Direccionamiento

Disco

Wriie-through, por

590 462 430 462

Dirección Dirección

Mecanismo

8

(Isd),

514

FOCET,

594-598

8

468

Explícita,

Mapeado,

Coste

menos

Etiqueta,

597

Miss,

32

significativo, significativo

más

379

604

Ll,

30

circuito.

Absoluta. Efectiva,

Instrucción,

L2,

tiempos.

Dirección,

592

Interna.

de del

De

una

ecuación.

36

De

una

expresión

algebraica,

33

(SSI),

91

ÍNDICE

E

214

Extensión, íborrablc

eléctricamente,

ROM

programable),

215,

signo,

De E2PROM



514

430*

62

Extracción*

121 Véase

E/S*

Entrada/salida

F

7

Bus,

565-569

Serie*

580-581

Comandos, Entradas

Faetón

selección

de

Procesadores,

570,

Puertos,

de

Registro Unidades

ubicada

Efectos

558-559

de

n

Fan-out,

libre*

556-562

Puntos,

113

7

Ecuación, Tabla*

558,

Procesadores,

579-582

570,

478

Ubicada

Entradas

de

Entradas

directas,